TW201435882A - 快閃記憶體控制介面 - Google Patents

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Abstract

本發明揭示一種用於在多裝置系統中控制快閃記憶體裝置而不用增加腳位數之介面、配置及方法。在一具體實施例中，一記憶體控制器可包括第一介面以與一主機進行通訊，及第二介面，以與複數快閃記憶體裝置進行通訊，其中該第二介面可包括：一設置終端，用於傳送一指令到該複數快閃記憶體裝置，並接收裝置識別資訊；一命令控制終端，用於傳送一命令時序信號到該複數快閃記憶體裝置；一時脈終端，用於傳送一時脈信號到該複數快閃記憶體裝置；一讀取命令終端，用於自該複數快閃記憶體裝置接收一讀取命令；及第一複數資料輸入/輸出(I/O)終端，以傳送資料到該複數快閃記憶體裝置，並自其接收資料。

Description

快閃記憶體控制介面
本發明概言之係關於快閃記憶體裝置、介面及架構之領域。更特定而言，本發明的具體實施例係關於控制快閃記憶體裝置之介面、配置及方法。
記憶體裝置已經更為廣泛地應用，例如快閃電性可抹除可程式化唯讀記憶體(EEPROM,“Electrically erasable programmable read only memory”)。例如，「跳躍」驅動裝置(例如用於通用序列匯流排(USB,“Universal serial bus”)連接)、記憶卡、及其它非揮發性記憶體應用皆常見於相機、視訊遊戲、電腦及其它電子裝置。第一圖所示為一習用記憶體陣列組織100之方塊圖。例如，該記憶體陣列可組織成位元(例如8位元深108)，位元組(例如2kB部份104及64B部份106)、頁(例如512K頁102，其對應於8,192區塊)、及區塊(例如區塊110，等於64頁)，其在此特殊範例中形成一8Mb裝置。同時，單一頁面112可組織成部份114(例如2kB+64B=2112B=840h)，及部份116，其對應於一8位元寬的資料輸入/輸出(I/O)路徑(例如I/O 0-I/O 7)。
這種快閃記憶體可代表一“NAND”型，其基本上具有較快的抹除及寫入時間，較高的密度，每位元的成本較低，並比“NOR”型快閃記憶體更為耐久。但是NAND快閃I/O介面基本上僅允許序列存取到資 料。第二A圖顯示一習用讀取作業之時序圖200。如下表1所示，多種腳位功能可對應於NAND快閃介面中的指定腳位。
在第二A圖中，WE_可被脈衝化(如以25ns周期)以允許列位址(如RA1、RA2及RA3)及行位址(如CA1及CA2)資訊被閂鎖在裝置中。命令“00h”可代表一讀取位址輸入，而命令“30h”可代表一讀取開始，如所示。利用RE_脈衝，可由該裝置讀取資料Dout N,Dout N+1,Dout N+2,…Dout M。同時，在一低邏輯狀態下的信號R/B_可代表在該輸出的忙碌狀態，且R/B_例如可在WE_的最後上升邊緣之後的某段時間升為高位準。在資料輸入/輸出腳位(例如I/O[7：0])上多工化的列及行位址即如表2中所示。
例如，較高位址位元可用於定址較大的記憶體配置(例如A30用於2Gb，A31用於4Gb，A32用於8Gb，A33用於16Gb，A34用於32Gb，及A35用於64Gb)。
現在請參照第二B圖，一時序圖220顯示了一習用的頁面程式作業。此處命令“80h”可代表序列資料(如Din N…Din M)輸入。命令“10h”可代表一自動程式，接著為一狀態讀取(命令“70h”)。I/O[0]=“0”可代表無錯誤狀況，而I/O[0]=“1”可代表在自動程式中已經發生一錯誤。同時，信號R/B_可為低，代表一忙碌狀態，基本上是數百微秒(μs)等級的時間長度。同時，RE_的上升邊緣可落後WE_的上升邊緣一段時間(在一範例中為60ns)。
第二C圖所示為一習用區塊抹除作業之時序圖240。此處命令“60h”可代表一區塊抹除作業，其供應連序列位址(例如RA1、RA2及RA3)。命令“D0h”可代表一循環2區塊抹除作業。該區塊抹除作業可由一狀態讀取(命令“70h”)做檢查，其中I/O[0]=“0”代表無錯誤狀況，而I/O[0]=“1”可代表在區塊抹除中已發生一錯誤。範例信號時間可包括信號R/B_在一段時間當中為低，基本上其等級為約一毫秒(具有一預定的最大值)，RE_的上升邊緣落後WE_的上升邊緣，而對應於D0h命令的WE_的上 升邊緣落後R/B_的下降邊緣約100ns。
在習用的快閃記憶體配置中於一共用封裝中含有多個晶片或裝置(例如一複合式驅動器)，多個晶片致能(CE_)腳位會被需要來存取多個快閃記憶體晶片。特別是在較大的記憶體結構中，這種多個致能腳位會造成相當複雜的控制邏輯，並佔用相當大的晶片面積。因此，即需要提供一種解決方案，其能夠控制存取(例如程式化及讀取)多個快閃記憶體晶片或裝置，而不會增加腳位數。
本發明的具體實施例係關於控制快閃記憶體裝置之介面、配置及方法。
在一態樣中，一記憶體控制器可包括第一介面，用於與一主機通訊；及第二介面，用於與複數快閃記憶體裝置通訊，其中第二介面可包括一設置終端，用於傳送一指令到該複數快閃記憶體裝置，及接收裝置識別資訊；一命令控制終端，用於傳送一命令時序信號到該複數快閃記憶體裝置；一時脈終端，用於傳送一時脈信號到該等複數快閃記憶體裝置；一讀取命令終端，用於自該等複數記憶體裝置接收一讀取命令；及第一複數資料輸入/輸出(I/O)終端，用於傳送資料到該複數快閃記憶體裝置及自其接收資料。
該記憶體控制器亦可用於在該設置終端上的指令之後一預定時段之內傳送該裝置識別資訊到該第一複數資料I/O終端上該複數快閃記憶體裝置。此外或另外，該記憶體控制器亦可包括命令時序邏輯，用於在將該第一複數資料I/O終端置於一高阻抗狀態之前釋放該命令時序信號至少 一個循環，及/或讀取邏輯，用於致能一讀取作業，以回應於一啟動讀取命令自該複數快閃記憶體裝置讀取資料。
在該記憶體控制器中，該讀取命令可包括一讀取時脈。該記憶體控制器亦可包括命令邏輯，用於自該第一複數資料I/O終端傳送一操作命令到該複數快閃記憶體裝置。該記憶體控制器亦可包括一寫入保護終端，用於傳送一寫入保護信號到該複數快閃記憶體裝置。該記憶體控制器亦可包括一中斷終端，用於自該複數快閃記憶體裝置接收一中斷信號。
該記憶體控制器之第一介面可包括：(i)第二複數資料I/O終端，用於傳送資料到該主機並自其接收資料；(ii)一命令致能終端，用於傳送一命令時序信號到該主機；(iii)一位址致能終端，用於傳送一時脈信號到該主機；(iv)一讀取致能終端，用於自該主機接收一讀取命令；及(v)一寫入致能終端，用於傳送一指令到該主機。
該第一介面亦可包括複數裝置致能終端，用於辨識該複數快閃記憶體裝置之一。同時，該第一複數資料I/O終端可包含第一數目的I/O終端，其中該第二複數資料I/O終端包含第二數目的I/O終端，且該第一數目為第二數目的整數倍。該記憶體控制器之第一介面亦可包括一寫入保護終端，用於傳送一寫入保護信號到該主機，及一狀態終端，用於自該主機接收一中斷信號。
在另一態樣中，一種程式化複數快閃記憶體裝置之一的方法包括初始化一程式化作業，決定該程式化作業之一狀態，當該程式化作業狀態代表該程式化作業完成時或一中斷指標被確立時決定一命令狀態，並當該程式化作業狀態或該命令狀態代表一錯誤時決定錯誤資訊。概言之， 該程式化作業包含寫入資料到該複數快閃記憶體裝置之一或其一緩衝器中，且初始化該程式化作業進一步包含辨識該程式化作業之快閃記憶體裝置。在某些具體實施例中，該方法進一步包含重覆決定該程式化作業狀態，直到該程式化作業完成為止，例如直到一進行中作業(OIP,“Operation in progress”)指標指示該程式化作業已經完成。另外或額外地，該方法另可包含在初始化該程式化作業之前清除一緩衝器旗標及/或寫入資料到該緩衝器。
在另一態樣中，讀取複數快閃記憶體裝置之一的方法可包括辨識該複數快閃記憶體裝置之一，啟始一作業以自該複數快閃記憶體裝置之一讀取資料，確立一中斷指標，直到該讀取作業完成為止，並提供該資料到耦合於該複數快閃記憶體裝置之一記憶體控制器。概言之，當該讀取作業完成時，該方法進一步包含解確立該中斷指標。
在多個具體實施例中，啟始該讀取作業包含決定該讀取作業之一初始位址及/或自該一個快閃記憶體裝置傳送該資料到該記憶體控制器或耦合於該記憶體控制器之一緩衝器。當該方法牽涉到自該緩衝器讀取時，該中斷指標可致能以代表該在該緩衝器中的資料預備好的時候，且該方法可進一步包含選擇一寬度以自該緩衝器提供資料到該記憶體控制器。
本發明較佳地是提供一種在多裝置系統控制快閃記憶體裝置而不用增加腳位數之介面、配置及方法。本發明的這些及其它優點將可由下述具體實施例的詳細說明進行瞭解。
100‧‧‧記憶體陣列組織
102‧‧‧512K頁
104‧‧‧2kB部分
106‧‧‧64B部分
108‧‧‧8位元深
110‧‧‧區塊
112‧‧‧單一頁面
114‧‧‧部分
116‧‧‧部分
200‧‧‧時序圖
220‧‧‧時序圖
240‧‧‧時序圖
300‧‧‧複合驅動器配置
302‧‧‧主機
304‧‧‧複合驅動器
306‧‧‧緩衝器記憶體
308‧‧‧快閃裝置
310‧‧‧中央處理單元
312‧‧‧讀取通道
400‧‧‧信號連接配置
402‧‧‧主機
404‧‧‧記憶體控制器/快閃模組
406‧‧‧記憶體控制器
408-A‧‧‧快閃記憶體晶片
408-B‧‧‧快閃記憶體晶片
500‧‧‧時序圖
550‧‧‧時序圖
600‧‧‧時序圖
700‧‧‧時序圖
750‧‧‧時序圖
760‧‧‧時序圖
770‧‧‧時序圖
790‧‧‧時序圖
800A‧‧‧流程圖
800B‧‧‧流程圖
800C‧‧‧流程圖
800D‧‧‧流程圖
900‧‧‧硬碟機
902‧‧‧硬碟機信號處理及/或控制電路
906‧‧‧磁性儲存媒體
908‧‧‧通訊鏈結
909‧‧‧記憶體
910‧‧‧數位多樣化碟片驅動器
912‧‧‧DVD信號處理及/或控制電路
916‧‧‧光學儲存媒體
917‧‧‧有線或無線通訊鏈結
918‧‧‧大量資料儲存器
919‧‧‧記憶體
920‧‧‧高解析度電視
922‧‧‧HDTV信號處理及/或控制電路
926‧‧‧顯示器
927‧‧‧大量資料儲存器
928‧‧‧記憶體
929‧‧‧WLAN網路介面
930‧‧‧車輛
932‧‧‧動力控制系統
936‧‧‧感測器
938‧‧‧輸出
940‧‧‧其它控制系統
942‧‧‧輸入感測器
944‧‧‧輸出裝置
946‧‧‧大量資料儲存器
947‧‧‧記憶體
948‧‧‧WLAN網路介面
950‧‧‧行動電話
951‧‧‧蜂巢式天線
952‧‧‧信號處理及/或控制電路
956‧‧‧麥克風
958‧‧‧音訊輸出
960‧‧‧顯示器
962‧‧‧輸入裝置
964‧‧‧大量資料儲存器
966‧‧‧記憶體
968‧‧‧WLAN網路介面
980‧‧‧機上盒
984‧‧‧信號處理及/或控制電路
988‧‧‧顯示器
990‧‧‧大量資料儲存器
994‧‧‧記憶體
996‧‧‧WLAN網路介面
1000‧‧‧媒體播放器
1004‧‧‧信號處理及/或控制電路
1007‧‧‧顯示器
1008‧‧‧使用者輸入
1009‧‧‧音訊輸出
1010‧‧‧大量資料儲存器
1014‧‧‧記憶體
1016‧‧‧WLAN網路介面
第一圖為一習用記憶體陣列組織的方塊圖。
第二A圖為一習用讀取作業之時序圖。
第二B圖為一習用頁面程式作業之時序圖。
第二C圖為一習用區塊抹除作業之時序圖。
第三圖為適用於根據本發明之具體實施例中的一範例性複合驅動器配置之方塊圖。
第四圖為根據本發明之具體實施例中的一範例性信號連接配置的方塊圖。
第五A圖為根據本發明之具體實施例中的一範例性裝置組態的時序圖。
第五B圖為根據本發明之具體實施例中的一範例性讀取辨識作業的時序圖。
第六圖為根據本發明之具體實施例中的一範例性程式執行作業的時序圖。
第七圖為根據本發明之具體實施例中的一範例性寫入程式化資料到緩衝器之作業的時序圖。
第八A圖為根據本發明之具體實施例中的第一範例性執行程式作業的時序圖。
第八B圖為根據本發明之具體實施例中的第二範例性執行程式作業的時序圖。
第八C圖為根據本發明之具體實施例中的一範例性讀取細胞資料及緩衝器資料到主機之作業的時序圖。
第八D圖為根據本發明之具體實施例中的一範例性設定讀 取資訊作業的時序圖。
第九A圖為根據本發明之具體實施例中程式化的第一範例性方法之流程圖。
第九B圖為根據本發明之具體實施例中程式化的第二範例性方法之流程圖。
第九C圖為根據本發明之具體實施例中讀取的第一範例性方法之流程圖。
第九D圖為根據本發明之具體實施例中讀取的第二範例性方法之流程圖。
第十A圖到第十G圖為可使用本發明之範例性系統。
現在將詳細參照本發明之具體實施例，這些範例皆例示於附屬圖式當中。本發明將配合這些具體實施例做說明，但其應瞭解這些並不是要限制本發明到這些具體實施例。相反地，本發明係要涵蓋可包含在本發明之精神及範圍內之選項、修正及同等者，其皆由附屬申請專利範圍所定義。再者，在本發明的以下詳細說明中，提供許多特定細節，係為了提供對本發明的完整瞭解。但是，本技藝專業人士將可立即瞭解到本發明可在不具有這些特定細節之下實施。在其它實例中，熟知的方法、程序、組件及電路將不做詳細說明，以免不必要地混淆本發明之態樣。
在以下的詳細說明中某些部份係以處理、程序、邏輯區塊、功能方塊、過程及其它代表對於電腦、處理器、控制器及/或記憶體中的資料位元、資料流或波形之作業的其它符號性表示。這些說明及表示通常係 由資料處理技藝中的專業人士所使用，以有效地傳達他們工作的實體給本技藝中的其他專業人士。此處的處理、程序、邏輯區塊、功能及作業等係概略視為可達到所想要及/或所預期結果之步驟或指令的一自我一致性序列。該等步驟通常包括物理量的實體操縱。通常雖然並非必要，這些物理量採用的形式為電氣、磁性、光學或量子信號，其能夠儲存、傳送、組合、比較，以及另可在一電腦、資料處理系統或邏輯電路中操縱。其已證明時常非常方便，主要的原因是共通性的用法，以將這些符號表示成位元、波、波形、串流、數值、元件、符號、字元、用語、數目或類似者。
但是請記得這些及類似的用語皆關連於適當的物理量，以及僅為應用到這些物理量之方便標示。除非特別陳述及/或由以下的討論中可得知，其應瞭解到在整份說明書中，利用以下用語所做的討論，例如「處理」、「操作」、「運算」、「計算」、「決定」、「操縱」、「轉換」或類似者，其代表可操縱及轉換以物理(如電子)量所代表的資料之一電腦、資料處理系統、邏輯電路或類似處理裝置(例如一電子、光學或量子運算或處理裝置)的動作及處理。這些用語代表操縱或轉換在一系統或架構(如暫存器、記憶體、其它這些資訊儲存器、傳輸或顯示裝置等)之組件內可類似地表示成在相同或不同的系統或架構之其它組件內的物理量之其它資料之處理裝置的動作、作業及/或處理。
再者，為了方便及簡化起見，該用語「信號」及「波形」可以交互使用，但是這些用語亦可為在它們的技藝當中所認知的意義。用語「節點」、「輸入」、「輸出」及「埠」可以交互使用，而用語「連接到」、「與..耦合」、「耦合於」及「聯繫到」(這些用語亦代表已連接、耦合及/或聯繫之 元件之間的直接及/或間接的關係，除非該用語之內文中明確地指明為另外的意義)，通常使用到這些形式之一可概略地包括其它意義，除非該用語的用法之內文明確地指明為其它用途。但是這些用語亦可提供它們所屬技藝中所認知的意義。
本發明在其多種態樣中將在以下參照範例性具體實施例做更為詳細的解釋。
第三圖所示為適用於根據本發明之具體實施例中的一範例性複合驅動器配置300。主機302可連接於複合驅動器304中的快閃裝置308。概言之，快閃裝置308包含控制器/快閃記憶體模組404(請參見第四圖及其以下的討論)。請回頭參照第三圖，在多種範例中，主機302與快閃308之間的介面可包括一序列先進技術附屬(SATA,“Serial advanced technology attachment”)介面或一平行ATA(PATA)介面。複合驅動器304亦可包括一中央處理單元(CPU,“Central processing unit”)310、讀取通道312及緩衝記憶體(如動態隨機存取記憶體(DRAM,“Dynamic random access memory”))306。例如，CPU 310可包含一習用微處理器、(數位)信號處理器(例如DSP)、或微控制器。讀取通道312可包含習用讀取通道資料傳輸處理區塊(例如一或多個埠、信號偵測器、編碼器、解碼器、插入器、反插入器、錯誤檢查碼[ECC,“Error checking code”]計算機及/或比較器等)。DRAM 306可包括由約2Mb到約8Mb的記憶體。在特定具體實施例中所具有的快閃記憶體/控制器模組可用於複合驅動器304，或任何適當的固態驅動器(SSD,“Solid-state drive”)中。相較於一硬碟機的方式而在一硬碟機中使用快閃記憶體之優點包括：(i)較快的開機及恢復時間；(ii)較長的電池壽命(例如用於無線應用)；及(iii)較 高的資料可靠性。
第四圖所示為根據本發明之具體實施例中的一範例性信號連接配置400。主機402可連接記憶體控制器/快閃模組404。主機402與記憶體控制器406之間的介面可為習用的介面(如包括在第二A圖到第二C圖及/或上表1中所示之信號的腳位及/或終端，或其次組合)。因此，在某些具體實施例中，該記憶體控制器可包括一命令致能終端(如CLE)，用於傳送一命令時序信號到該主機、一位址致能終端(如ALE)，用於傳送一時脈信號到該主機、一讀取致能終端(如RE_)，用於自該主機接收一讀取命令，及一寫入致能終端(如WE_)，用於傳送一指令到該主機。
記憶體控制器406可以透過每一個信號腳位或終端連接於複數快閃記憶體裝置(如快閃記憶體晶片408-A及快閃記憶體晶片408-B)，如所示。在一些具體實施例中，記憶體控制器406可以實施成一特定應用積體電路(ASIC,“Application specific integrated circuit”)或一晶片上系統(SOC,“System on a chip”)。此外，設置信號CNFG可用串聯的方式連接到快閃裝置408-A及408-B上的電路。表3所示為根據本發明之具體實施例中，在控制器406與快閃記憶體裝置408-A及408-B之間的介面中信號的一腳位或終端說明(例如標示為「記憶體控制器」之行)，其相關於一習用NAND型快閃介面。 因此，由表3的範例性終端說明中可以看出，本記憶體控制器可包括一介面，其中包含一設置終端(如CNFG)，用於傳送一或多個設置命令到該快閃記憶體裝置、一命令控制終端(如SYNC_N)，用於傳送一命令時序信號到該快閃記憶體裝置，一時脈終端(如REF_CLK)，用於傳送一時脈信號到該複數快閃記憶體裝置，及一讀取命令終端(如RD_CLK)，用於在該快閃記憶體 裝置接收一讀取命令。「輸入/輸出」代表該信號為控制器406上的一輸入信號、一輸出信號或兩者。
在一具體實施例中，SYNC_N可代表一時序信號以開始一命令序列。一旦適當地設置之後，三個信號可為特殊使用於快閃裝置之控制：同步化、一般時序及讀取時序(如分別為SYNC_N、REF_CLK及RD_CLK)。在DATA[7：0]腳位中，現在於第五A圖至第八D圖當中，“I”代表一快閃識別(ID)、“C”代表一命令位元組、“P”可代表一參數、“D”可代表來自該記憶體控制器之資料位元組、而“F”可代表快閃資料位元組或來自快閃裝置的類比讀取資料。另外，ID位元組通常在命令位元組之前，以代表該特定命令所 關連到的快閃記憶體裝置。同時，廣播到耦合於記憶體控制器406之每個快閃裝置(如第四圖中的裝置408-A及408-B)可透過一指定的ID位元組中來包含。範例命令位元組示於下表4，其中每個“x”獨立地為指應給該特定命令之十六位元值。
參數位元組可在命令位元組之後，而參數位元組的總數可依據與其相關的特定命令。然後資料位元組可在參數位元組之後，及/或資料位元組的總數亦可由特定相關的命令所定義。再者，資料位元組可提供資料給程式或寫入緩衝器命令。快閃資料位元組(及由一快閃記憶體裝置驅動的那些資料位元組)可以接著一命令位元組或一參數位元組，而快閃資料位元組的總數可由與其相關的一特定命令所定義。例如，快閃資料位元組可 包括讀取緩衝器、讀取資料、讀取狀態、讀取ID及/或傳送讀取資料命令之資料。
一重置命令可指示該控制器/快閃記憶體模組404，以放棄一命令及/或重置一相關的(或可辨識的)快閃記憶體裝置。用於設置一快閃ID(例如一裝置設置命令)之命令或指令的範例性命令說明即如下表5所示。
一讀取ID命令可驗證例如一認證位元組、一產品碼、及一快閃記憶體裝置或晶片版本。用於一驗證命令或指令(如讀取ID)之範例性說明如下表6所示。
一設定設置命令可例如致能及/或除能中斷，並設置每個細 胞的一些位元。一中斷致能或細胞設置命令或指令(如設定設置)之範例性說明如下表7所示。
第五A圖為根據本發明之具體實施例中的一範例性裝置組態作業的時序圖500。在該寫入保護及/或同步化信號轉換成一確立狀態時，該快閃裝置識別位元組(如一快閃ID或“I”位元組)及該命令位元組(如一“C”位元組)由該控制器傳送到該快閃記憶體裝置。在第四圖所示的具體實施例中，裝置識別資訊在資料終端(例如DATA[0：7])上傳送，但在另一具體實施例中，裝置識別資訊如果在有足夠的終端可用時，即於專屬的裝置ID終端上傳送。因此，本記憶體控制器另可包括用於辨識該等快閃記憶體裝置之一的裝置致能終端。請再參照第五A圖，認證資料“P”可在一旦在已經供應該快閃ID位元組與該命令位元組之後的一個循環的CNFG轉換(例如進入一 「高」二元化邏輯狀態)時提供，如圖所示。同時，同步化(或命令時序)信號SYNC_N可在最後的認證資料部份之前一個循環轉換(例如進入一「高」二元化邏輯狀態)。在一些具體實施例中，這種認證資料部份可提供最多到16個REF_CLK循環。再者，一裝置設置命令可在當以下狀況時被一特定快閃記憶體裝置所忽略：(i)該特定裝置已經被設置；(i)該寫入保護信號並未確立(例如WP_N=‘0’)；(iii)該設置信號(如CNFG)尚未確立；及/或(iv)該設置信號已經對兩個以上的時脈周期或個別的時間確立。
第五B圖所示為根據本發明之具體實施例中一範例性作業要讀取該複數快閃記憶體裝置之一的識別資訊的時序圖550。為了執行該讀取ID作業，該寫入保護信號(如WP_N)可對整個作業確立，但是該同步化信號(如SYNC_N)可對於該時序信號之有限次數的循環來確立(如REF_CLK的單一循環)。該讀取識別命令(如90h)可在晚數個循環之後由快閃資料位元組F1、F2及F3供應。為了同步化這些資料位元組，該讀取時序信號(如RD_CLK)可由在該命令位元組“C”之前供應的快閃識別位元組“I”所指定之特定快閃裝置所供應。因此，在第四圖所示的具體實施例中，裝置識別資訊在該等資料終端(如DATA[0：7])上接收，但是另外可在專屬的裝置ID終端上接收。
第六圖所示為根據本發明之具體實施例中一範例性作業要程式化複數快閃記憶體裝置之一的時序圖600。為了執行該程式作業，該寫入保護信號(如WP_N)可對整個作業(或更久)確立，但只要該同步化信號(如SYNC_N)被解確立，該程式作業即終止。參數資料P1-P7可由該記憶體控制器供應到由該命令位元組(如10h)之後的識別位元組(如由“I”指定)所辨識的該快閃記憶體裝置。程式化的資料，像是DATA[7：0]或DATA[15：0]上的D1-Dn 可由該記憶體控制器所供應。同時，如果一包裝致能信號被確立(如IEN_P=‘1’)來代表該程式化作業完成時，一中斷信號(如INT_N)亦可由該快閃記憶體裝置驅動到一預定狀態(如一二元化邏輯「低」狀態)。
第七圖所示為根據本發明之具體實施例中一範例性作業以寫入程式化資料到一緩衝器(第三圖中的緩衝器306)之時序圖700。為了執行此「寫入到緩衝器」作業，類似於該程式化作業，該寫入保護信號(如WP_N)可對整個作業(或更久)確立，但只要該同步化信號(如SYNC_N)被解確立，該「寫入到緩衝器」作業即終止。參數資料P1-P7可由該記憶體控制器供應到由該命令位元組(如12h)之後的識別位元組(由“I”指定)所辨識的該快閃記憶體裝置。要寫入到該緩衝器之資料，像是DATA[7：0]或DATA[15：0]上的D1-Dn可由該記憶體控制器所供應。但是，如果該寫入保護及/或中斷信號並未在由該同步化信號之轉換的該基準時脈的預定數目的循環內(例如REF_CLK之三個循環)轉換，則該記憶體控制器寫入該資料到該緩衝器，而非將其程式化到所辨識的快閃記憶體裝置。
第八A圖所示為根據本發明之具體實施例中的第一範例性執行程式作業的時序圖750。該寫入保護信號(如WP_N)可對整個作業確立(或對於該時序信號REF_CLK之某個最少數目的循環)，但只要該同步化信號(如SYNC_N)被解確立，該執行程式作業即終止。參數資料P1-P7可由該記憶體控制器供應到由該命令位元組(如13h)之後的識別位元組(由“I”指定)所辨識的該快閃記憶體裝置。如果一中斷致能信號被確立(如EN_P=‘1’)來代表該執行程式作業完成時，該中斷信號(如INT_N)亦可由該快閃記憶體裝置驅動到一預定狀態(如一二元化邏輯「低」狀態)。
第八B圖所示為根據本發明之具體實施例中的第二範例性執行程式作業的時序圖760。此具體實施例係類似於第八A圖，除了該同步化信號在該時序信號之單一循環之後解確立(例如REF_CLK)，其中參數資訊不會供應到所辨識的快閃記憶體裝置。
第八C圖所示為根據本發明之具體實施例中一範例性作業以讀取細胞資料及/或緩衝器資料(例如傳送這種資料到該主機)之時序圖770。在此作業中(例如命令30h)，可讀取細胞資料，且緩衝器資料可傳送到該主機。概言之，該寫入保護、同步化及/或中斷信號可類似於第六圖及第八A圖進行確立及解確立。自該快閃記憶體裝置(F1-Fn)讀取的資料可在類比輸出RDP0/RDN0-RDP3/RDN3(例如一8位元數位匯流排或一4位元差動匯流排)或RDP0/RDN0-RDP7/RDN7(例如一16位元數位匯流排或一8位元差動匯流排)。利用來自該快閃記憶體之此資料，一讀取時序信號(如RDCK_INT)可由該快閃記憶體裝置提供給該控制器以提供同步化。但是，該中斷信號(如INT_N)可在當該中斷致能信號被確立(IEN_R=‘1’)來代表該讀取資料已預備好時，即由該快閃記憶體裝置所排除。
第八D圖為根據本發明之具體實施例中的一範例性作業以設定讀取參數資訊的時序圖790。在此作業中(如命令31h)，該寫入保護、同步化及/或中斷信號可類似於第六圖及第八C圖進行確立及解確立。參數位元組P1-P7係提供給在該識別(“I”)及命令(“C”)位元組之後該辨識的快閃裝置。同時，類似於第八C圖，該中斷信號(如INT_N)可在當該中斷致能信號被確立(IEN_R=‘1’)代表該讀取資料已預備好時，即由該快閃記憶體裝置所排除。
第九A圖為根據本發明之具體實施例中程式化的第一範例性方法之流程圖800A。該流程可開始(802A)，及一程式命令可由該控制器(804A)發出。例如，該程式命令可清除一緩衝器旗標，設定一細胞位址，取得程式化資料，及/或執行一資料程式化作業。然後一讀取狀態命令可由該控制器(806A)發出，並可持續到一「進行中作業」(OIP)指標被解確立(如OIP=‘0’)為止(808A)。該讀取狀態命令通常決定一(先前)命令的狀態，例如一抹除命令、一程式命令或一讀取命令。這種命令的狀態可包括無錯誤、命令正在進行中、及/或一或多個錯誤或錯誤種類，其係根據可用於提供讀取狀態資訊的位元數目而定。當該OIP指標被解確立(808A)及/或一中斷發生(812A)時，第二讀取狀態命令可被發出(810A)。當該作業完成及無錯誤發生時，一「無錯誤」狀態可被指出來。另外，該第二讀取狀態命令(810A)可清除或確立一中斷，其根據是否在該作業期間(如命令執行)當中發生一錯誤。如果發現到一錯誤(如藉由確立一錯誤指標或旗標，步驟814A)，一讀取錯誤資訊命令可被發出(816A)來取得錯誤資訊，且該流程即完成(818A)。如果未發現到錯誤(在814A中ERR=‘0’)，該流程即完成(818A)。
第九B圖為根據本發明之具體實施例中程式化的第二範例性方法之流程圖800B。該流程可開始(802B)，及一清除緩衝器旗標命令可由該控制器(804B)發出。該清除緩衝器旗標命令概略清除代表該內部資料緩衝器(如第三圖中的緩衝器306)之狀態的旗標或指標。接著，請再參照第九B圖，其發出一寫入緩衝器命令(820B)。例如，該寫入緩衝器命令可設定或決定一細胞位址(如一初始快閃記憶體位址)用於該程式化作業，及/或取得程式化資料(例如自第四圖中的控制器406或主機402)。接著，請再參照第九B 圖，其發出一執行程式命令(822B)。該執行程式命令概略啟始該程式化作業的執行。流程800B之其餘部份類似於第九A圖之範例性流程800A。例如，一讀取狀態命令即可發出(806B)，並可持續直到該OIP指標被解確立(808B)。當該OIP指標被解確立(808B)及/或一中斷發生(812B)時，可發出第二讀取狀態命令(810B)，其可清除該中斷，結束該流程(OIP被解確立，並表示無錯誤[814B])，或指示一錯誤。如果發現一錯誤(814B)，可發出一讀取錯誤資訊命令(816B)來取得錯誤資訊，且該流程即完成(818B)。
第九C圖為根據本發明之具體實施例中讀取的第一範例性方法之流程圖800C。該流程可開始(802C)，及一讀取命令可由該控制器(804C)發出。例如，該讀取命令可設定或決定該讀取作業的一細胞位址(如一初始快閃記憶體位址)及/或執行該讀取作業(例如由複數快閃記憶體裝置408-A及408-B[第四圖]中辨識的一個快閃記憶體裝置傳送資料到一緩衝器306[第三圖])。只要一中斷致能信號(如IEN_R)被確立，該中斷指標或旗標亦被確立，且該讀取作業繼續(概言之，於一確立的中斷指標期間不會執行新的命令)。但是，當該中斷結束及該相對應指標具有互補於該確立的狀態之一預定狀態(如一二元化邏輯‘1’；806C)時，可發出一清除中斷命令及/或一傳送緩衝器資料命令(808C)，且該流程即完成(810C)。例如，該傳送緩衝器資料命令可包括讀取該快閃記憶體裝置的一或多個細胞位址，自該快閃記憶體裝置讀取一細胞數目(例如讀取資料之連續位址或細胞的數目)，及/或自該辨識的快閃記憶體裝置或該緩衝器傳送資料到該主機。另外，該清除中斷及/或傳送緩衝器資料命令(808C)可直接在發出該讀取命令(804C)之後發生。
第九D圖為根據本發明之具體實施例中讀取的第二範例性方法之流程圖800D。該流程可開始(802D)，及一設定讀取資訊命令可由該控制器(804D)發出。例如，該設定讀取資訊命令可設定或決定該讀取作業的一細胞位址(例如一初始快閃記憶體位址)，執行該讀取作業、及/或確立一中斷指標或旗標。如第九C圖所示，可發出一讀取狀態命令(806D)，並可持續到一OIP指標確立為止(808D)。現在請再參照第九D圖，當該OIP指標被確立(808D)及/或一中斷指標被解確立(812D)時，可發出一讀取緩衝器命令(810D)。例如，該讀取緩衝器命令可包括讀取該快閃記憶體裝置的一或多個細胞位址，自該快閃記憶體裝置讀取一細胞數目(例如讀取資料之連續位址或細胞的數目)，及/或自該緩衝器讀取或傳送資料到該主機。接著，類似於第九C圖之流程800C，可由控制器發出一清除中斷命令及/或傳送緩衝器資料命令(812D)，且該流程即完成(814D)。
使用本電路之範例性系統
在本發明另一態樣中，一系統可包含用於控制快閃記憶體裝置之本裝置或電路。本發明之多種範例性實施可見於第十A圖到第十G圖。
現在請參照第十A圖，本發明可實施在一硬碟機(HDD)900中。本發明可實施為信號處理及/或控制電路，其概略示於第十A圖之902。在某些實施中，HDD 900中的信號處理及/或控制電路901及/或其它電路(未顯示出)可以處理資料、執行編碼及/或加密，執行計算，及/或格式化要輸出到一磁性儲存媒體906上及/或自其接收的資料。
HDD 900可與一主控裝置(在第三圖中的302或第四圖中的402)通訊，例如一電腦、行動運算裝置(如個人數位助理)、行動電話、媒體 或MP3播放器及類似者，及/或其它經由一或多個有線或無線的通訊鏈結908之裝置。HDD 900可連接到記憶體909，例如隨機存取記憶體(RAM)、低遲滯性非揮發性記憶體，例如快閃記憶體，唯讀記憶體(ROM)、及/或其它適當的電子資料儲存器。
請參照第十B圖，本發明可實施在一數位多樣化碟片(DVD,“Digital versatile disc”)驅動器910中。本發明可實施成信號處理及/或控制電路當中，其概略標示於第十B圖中的912，及/或DVD驅動器910之大量資料儲存器918。DVD 910中信號處理及/或控制電路912及/或其它電路(未顯示出)可以處理資料、執行編碼及/或加密，執行計算，及/或格式化自一光學儲存媒體916讀取的資料及/或寫入的資料。在某些實施中，在DVD 910中的信號處理及/或控制電路912及/或其它電路(未顯示出)亦可執行其它功能，例如編碼及/或解碼，及/或任何其它關連於一DVD驅動器之信號處理功能。
DVD驅動器910可與一輸出裝置(未顯示出)進行通訊，例如一電腦、電視或其它經由一或多個有線或無線通訊鏈結917之裝置。DVD 910可與以一非揮發性方式儲存資料的大量資料儲存器918通訊。大量資料儲存器918可包括一硬碟機(HDD)。HDD可具有如第十A圖所示的組態。HDD可為一迷你HDD，其包括小於約1.8”之直徑的一或多個圓盤。DVD 910可連接到記憶體919，例如RAM、ROM、低遲滯非揮發性記憶體，例如快閃記憶體及/或其它適當的電子資料儲存器。
請參照第十C圖，本發明可實施在一高解析度電視(HDTV,“High definition television”)920當中。本發明可實施成信號處理及/或控制電路，其概略標示在第十C圖之922，HDTV 920之WLAN介面及/或大量資料 儲存器。HDTV 920以有線或無線的格式接收HDTV輸入信號，並產生一顯示器926的HDTV輸出信號。在某些實施中，HDTV 920之信號處理電路及/或控制電路922及/或其它電路(未顯示出)可處理資料、執行編碼及/或加密，執行計算，格式化資料及/或執行所需要的任何其它種類的HDTV處理。
HDTV 920可與以一非揮發性方式儲存資料的大量資料儲存器927進行通訊，例如光學及/或磁性儲存裝置。至少一HDD可具有如第十A圖所示的組態，及/或至少一DVD可具有如第十B圖所示的組態。HDD可為一迷你HDD，其包括小於約1.8”之直徑的一或多個圓盤。HDTV 920可連接到記憶體928，例如RAM、ROM、低遲滯非揮發性記憶體，例如快閃記憶體及/或其它適當的電子資料儲存器。HDTV 920亦可透過一WLAN網路介面929支援與WLAN之連接。
請參照第十D圖，本發明可實施成一車輛930的控制系統，該車輛控制系統之WLAN介面及/或大量資料儲存器。在某些實施中，本發明實施一動力控制系統932，其自一或多個感測器接收輸入，例如溫度感測器、壓力感測器、旋轉感測器、氣流感測器及/或任何其它適當的感測器、及/或可產生一或多個輸出控制信號，例如引擎操作參數、傳輸操作參數及/或其它控制信號。
本發明亦可實施在車輛930的其它控制系統940中。控制系統940類似地可自輸入感測器942接收信號，及/或輸出控制信號到一或多個輸出裝置944。在某些實施中，控制系統940可為一防鎖煞車系統(ABS,“Anti-lock braking system”)的一部份、一導航系統、一無線數據通信系統、一車輛無線數據通信系統、一車道離開系統、一可適化巡航控制系統，一 車輛娛樂系統，例如音響、DVD、CD等。其仍可想到其它的實施例。
動力控制系統932可與以一非揮發性方式儲存資料的大量資料儲存器946通訊。大量資料儲存器946可包括光學及/或磁性儲存裝置(例如硬碟機[HDD]及/或DVD)。至少一HDD可具有如第十A圖所示的組態，及/或至少一DVD可具有如第十B圖所示的組態。HDD可為一迷你HDD，其包括小於約1.8”之直徑的一或多個圓盤。動力控制系統932可連接到記憶體947，例如RAM、ROM、低遲滯非揮發性記憶體，例如快閃記憶體及/或其它適當的電子資料儲存器。動力控制系統932亦可透過一WLAN網路介面948支援與WLAN的連接。控制系統940亦可包括大量資料儲存器、記憶體及/或一WLAN介面(並未全部顯示)。
請參照第十E圖，本發明可實施在可包括一蜂巢式天線951的一行動電話950中。本發明可實施成信號處理及/或控制電路，其概略標示於第十E圖之952，行動電話950之一WLAN介面及/或大量資料儲存器。在某些實施中，行動電話950包括一麥克風956、一音訊輸出958，例如一喇叭及/或音訊輸出插座，一顯示器960及/或一輸入裝置962，例如一鍵盤、指向裝置、語音啟動及/或其它輸入裝置。行動電話950中的信號處理及/或控制電路952及/或其它電路(未顯示出)可以處理資料、執行編碼及/或加密、執行計算、格式化資料及/或執行其它行動電話功能。
行動電話950可與以一非揮發性方式儲存資料的大量資料儲存器964進行通訊，例如光學及/或磁性儲存裝置(例如硬碟機[HDD]及/或DVD)。至少一HDD可具有如第十A圖所示的組態，及/或至少一DVD可具有如第十B圖所示的組態。HDD可為一迷你HDD，其包括小於約1.8”之直徑的 一或多個圓盤。行動電話950可連接到記憶體966，例如RAM、ROM、低遲滯非揮發性記憶體，例如快閃記憶體及/或其它適當的電子資料儲存器。行動電話950亦可透過一WLAN網路介面968支援與WLAN之連接。
請參照第十F圖，本發明可實施在一機上盒980中。本發明可實施成信號處理及/或控制電路，其概略標示在第十F圖中的984，該機上盒980之WLAN介面及/或大量資料儲存器。機上盒980自一來源接收信號，例如一寬頻來源，並輸出適用於一顯示器988的標準及/或高解析度音訊/視訊信號，例如一電視及/或監視器及/或其它視訊及/或音訊輸出裝置。機上盒980的信號處理及/或控制電路984及/或其它電路(未顯示出)可以處理資料、執行編碼及/或加密、執行計算、格式化資料及/或執行其它機上盒的功能。
機上盒980可與以一非揮發性方式儲存資料的大量資料儲存器990通訊。大量資料儲存器990可包括光學及/或磁性儲存裝置(例如硬碟機[HDD]及/或DVD)。至少一HDD可具有如第十A圖所示的組態，及/或至少一DVD可具有如第十B圖所示的組態。HDD可為一迷你HDD，其包括小於約1.8”之直徑的一或多個圓盤。機上盒980可連接到記憶體994，例如RAM、ROM、低遲滯非揮發性記憶體，例如快閃記憶體及/或其它適當的電子資料儲存器。機上盒980亦可透過一WLAN網路介面996支援與WLAN之連接。
請參照第十G圖，本發明可實施在一媒體播放器1000中。本發明可實施成信號處理及/或控制電路，其概略標示在第十G圖之1004，媒體播放器1000之WLAN介面及/或大量資料儲存器中。在某些實施中，媒體播放器1000包括一顯示器1007及/或一使用者輸入1008，例如一鍵盤、觸控板及類似者。在某些實施中，媒體播放器1000可利用一圖形使用者介面(GUI, “Graphical user interface”)，其基本上利用經由顯示器1007及/或使用者輸入1008的功能表、下拉式功能表、圖標及/或一點選介面。媒體播放器1000另包括一音訊輸出1009，例如一喇叭及/或音訊輸出插座。媒體播放器1000中的信號處理及/或控制電路1004及/或其它電路(未顯示出)可以處理資料、執行編碼及/或加密、執行計算、格式化資料及/或執行其它媒體播放器功能。
媒體播放器1000可與以一非揮發性方式儲存資料(例如壓縮的音訊及/或視訊內容)的大量資料儲存器1010進行通訊。在某些實施中，該壓縮的音訊檔案包括相容於MP3格式或其它適當的壓縮音訊及/或視訊格式的檔案。大量資料儲存器可包括光學及/或磁性儲存裝置(例如硬碟機[HDD]及/或DVD)。至少一HDD可具有如第十A圖所示的組態，及/或至少一DVD可具有如第十B圖所示的組態。HDD可為一迷你HDD，其包括小於約1.8”之直徑的一或多個圓盤。媒體播放器1000可連接到記憶體1014，例如RAM、ROM、低遲滯非揮發性記憶體，例如快閃記憶體及/或其它適當的電子資料儲存器。媒體播放器1000亦可透過一WLAN網路介面1016支援與WLAN的連接。除了上述之外仍可考慮到其它的實施例。
結論
因此，本發明提供一種在多裝置系統控制快閃記憶體裝置而不用增加腳位數之介面、配置及方法。特別是本發明的具體實施例提供一種記憶體控制器，以及程式化及讀取快閃記憶體裝置的方法。
上述本發明之特定具體實施例的說明已經為了例示及說明的目的呈現。它們並非要窮盡式地限制本發明到所揭示的精確形式中，顯然地，在以上的本教示提示之下有可能有許多修正及變化。所選擇及說明 的具體實施例係要最佳地解釋本發明之原理及其實際應用，並藉此使得本技藝專業人士可以最佳地利用本發明及多種具體實施例，以及適合於所能想到的特殊用途之多種修正。其係將本發明的範圍由附屬之申請專利範圍及其同等者所定義。
300‧‧‧複合驅動器配置
302‧‧‧主機
304‧‧‧複合驅動器
306‧‧‧緩衝器記憶體
308‧‧‧快閃裝置
310‧‧‧中央處理單元
312‧‧‧讀取通道

Claims (16)

  1. 一種積體電路，其包括：複數個快閃記憶體裝置；以及一記憶體控制器，配置以控制該複數個快閃記憶體裝置，其中，為控制該複數個快閃記憶體裝置中的每一個快閃記憶體裝置，該記憶體控制器包括一介面，該介面包括連接至一資料匯流排之複數個資料終端，其中該資料匯流排係配置以於該記憶體控制器與該複數個快閃記憶體裝置之間通訊資料，且其中該記憶體控制器係配置以於該複數個資料終端上對該複數個快閃記憶體裝置傳送：(i)快閃裝置識別，及(ii)一命令，其中該快閃裝置識別係指定該命令所相關之該複數個快閃記憶體裝置中的一快閃記憶體裝置。
  2. 如申請專利範圍第1項所述之積體電路，其中該記憶體控制器係配置以在傳送該命令之前先於該複數個資料終端上傳送該快閃裝置識別。
  3. 如申請專利範圍第2項所述之積體電路，其中該記憶體控制器係配置以於該複數個資料終端上傳送：在該命令之後的一或多個參數位元組，其中參數位元組的總數與該命令有關；以及在該一或多個參數位元組之後的一或多個資料位元組，其中資料位元組的總數是由該命令所定義。
  4. 如申請專利範圍第1項所述之積體電路，其中該記憶體控制器係配置以經由該複數個資料終端讀取一產品碼與該複數個快閃記憶體裝置中的一或多個的一修正版本之一或多者。
  5. 如申請專利範圍第1項所述之積體電路，其中該記憶體控制器係配置以經由該複數個資料終端來設定該複數個快閃記憶體裝置中的一或多個的每一細胞位元數。
  6. 如申請專利範圍第1項所述之積體電路，其中該介面包括：一設置終端，其係配置以傳送一或多個設置命令以設置該複數個快閃記憶體裝置；一命令控制終端，其係配置以對該複數個快閃記憶體裝置傳送一命令時序信號；一時脈終端，其係配置以對該複數個快閃記憶體裝置傳送一時脈信號；及一讀取命令終端，其係配置以自該複數個快閃記憶體裝置接收一讀取命令。
  7. 如申請專利範圍第6項所述之積體電路，其中該記憶體控制器係配置以藉由下述步驟執行一裝置設置操作：轉換該命令時序信號為一確立狀態；傳送(i)該複數個快閃記憶體裝置中其中一個的快閃裝置識別，及(ii)依設置命令；及當該設置終端上之一設置信號在該快閃裝置識別與該命令已被提供之後轉換一循環時，提供認證資料。
  8. 如申請專利範圍第7項所述之積體電路，其中該記憶體控制器係配置以於一最後認證資料部分之前先轉換該命令時序信號一個循環。
  9. 如申請專利範圍第7項所述之積體電路，其中該記憶體控制器係配置以 提供該認證資料達高達16個時脈信號之循環。
  10. 如申請專利範圍第7項所述之積體電路，其中該複數個快閃記憶體裝置中之該其中一個快閃記憶體裝置係配置以於下述一或多種情況下忽略該設置命令：(i)該複數個快閃記憶體裝置中之該其中一個快閃記憶體裝置已被設置，(ii)一寫入保護信號並未被該記憶體控制器所確立，(iii)該設置信號未被確立，及(iv)該設置信號被確立了兩次或更多之時脈信號循環、或分別被確立了兩次。
  11. 如申請專利範圍第6項所述之積體電路，其中該記憶體控制器係配置以藉由下述步驟讀取該複數個快閃記憶體裝置中的其中一個快閃記憶體裝置的該快閃裝置識別：確立一寫入保護信號；確立該命令時序信號；提供一讀取命令；及自該複數個快閃記憶體裝置中的該其中一個快閃記憶體裝置接收資料，其中該資料係由該複數個快閃記憶體裝置中的該其中一個快閃記憶體裝置所提供之該讀取時序予以同步化。
  12. 如申請專利範圍第6項所述之積體電路，其中該記憶體控制器係配置以藉由下述步驟程式化該複數個快閃記憶體裝置中之其中一個快閃記憶體裝置：確立一寫入保護信號；轉換該命令時序信號為一確立狀態； 傳送(i)該複數個快閃記憶體裝置中之其中一個快閃記憶體裝置的該快閃裝置識別，及(ii)一程式命令；在該命令之後對該複數個快閃記憶體裝置中之該其中一個快閃記憶體裝置提供參數資料；及提供資料以程式化該複數個快閃記憶體裝置中之該其中一個快閃記憶體裝置。
  13. 如申請專利範圍第12項所述之積體電路，其中該記憶體控制器係配置以藉由解確立該命令時序信號而終止程式化該複數個快閃記憶體裝置中之該其中一個快閃記憶體裝置。
  14. 如申請專利範圍第12項所述之積體電路，其中該複數個快閃記憶體裝置中之該其中一個快閃記憶體裝置係配置以驅動一中斷信號為一預定狀態，以對該記憶體控制器指示該程式命令之完成。
  15. 如申請專利範圍第6項所述之積體電路，進一步包括一緩衝器，其中該記憶體控制器係配置以藉由下述步驟對該緩衝器寫入程式化資料：確立一寫入保護信號；轉換該命令時序信號為一確立狀態；傳送(i)該複數個快閃記憶體裝置中之其中一個快閃記憶體裝置的該快閃裝置識別，及(ii)一程式命令；在該命令之後對該複數個快閃記憶體裝置中之該其中一個快閃記憶體裝置提供參數資料；提供該程式化資料以程式化該複數個快閃記憶體裝置中之該其中一個快閃記憶體裝置；及 若該寫入保護信號未在從該命令時序信號轉換開始之該時脈訊號的一預定時脈循環數內轉換，則對該緩衝器寫入該程式化資料。
  16. 如申請專利範圍第15項所述之積體電路，其中該記憶體控制器係配置以藉由解確立該命令時序信號而終止對該緩衝器寫入程式化資料。
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