TW201427272A - 資料控制電路 - Google Patents

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Abstract

一種資料控制電路，包括一輸出級電路、一開關電路以及一阻抗模組。輸出級電路輸出一資料訊號。開關電路的輸入端耦接至輸出級電路的輸出端，而開關電路的輸出端耦接至一後級電路，其中，開關電路依據一控制訊號之控制而決定是否將輸出級電路的資料訊號傳送至後級電路。阻抗模組配置於輸出級電路中，或配置於輸出級電路與開關電路之間，或配置於開關電路中，其中阻抗模組降低從開關電路竄流至該輸出級電路的雜訊。

Description

資料控制電路
本發明是有關於一種電子電路，且特別是有關於一種可減少開關雜訊的資料控制電路。
在許多資料傳輸應用上，為了控制電路中資料訊息的傳遞，會外加開關元件或開關電路於傳輸路徑之間。然而，耦接開關電路的前級電路會因為開關電路本身產生的雜訊，造成前級電路受到干擾使前級電路的資料無法被正確的處理。因此，資料控制電路如何有效消除或抑制開關上之雜訊，使此雜訊不致於影響訊號之正確傳遞成為一項值得討論的課題。
本發明提供一種資料控制電路，用以降低從開關電路竄流至輸出級電路(前級電路)之雜訊，以避免干擾前級電路之運作。
本發明實施例提供一種資料控電路，包括一輸出級電路、一開關電路以及一阻抗模組。輸出級電路輸出一資料訊號。開關電路的輸入端耦接至輸出級電路的輸出端，而開關電路的輸出端耦接至一後級電路，其中，開關電路依據一控制訊號之控制而決定是否將輸出級電路的資料訊號傳送至後級電路。阻抗模組配置於輸出級電路中，或配置 於輸出級電路與開關電路之間，或配置於開關電路中，其中阻抗模組降低從開關電路竄流至輸出級電路的雜訊。
本發明提供一種實施例中，上述輸出級電路包括一第一反相電路，第一反相電路的輸入端耦接至輸出級電路的輸入端，而第一反相電路的輸出端耦接至輸出級電路的輸出端。
本發明提供一種實施例中，上述第一反相電路包括一第一N型電晶體以及一第一P型電晶體。第一N型電晶體之源極端耦接一第一接地電壓，第一N型電晶體之汲極端耦接至輸出級電路的輸出端，第一N型電晶體之閘極端耦接至輸出級電路的輸入端。第一P型電晶體之閘極端耦接至第一N型電晶體之閘極端，第一P型電晶體之汲極端耦接至第一N型電晶體之汲極端，第一P型電晶體之源極端耦接至一第一系統電壓。
本發明提供一種實施例中，上述阻抗模組耦接於第一N型電晶體之源極端與第一接地電壓之間。
本發明提供一種實施例中，上述阻抗模組耦接於第一P型電晶體之源極端與第一系統電壓之間。
本發明提供一種實施例中，上述阻抗模組耦接於第一N型電晶體之汲極端與輸出級電路之輸出端之間。
本發明提供一種實施例中，上述阻抗模組耦接於第一P型電晶體之汲極端與輸出級電路之輸出端之間。
本發明提供另一種實施例中，上述輸出級電路更包括一第二反相電路，第二反相電路的輸入端耦接至第一反相 電路的輸出端，而第二反相電路的輸出端耦接至第一反相電路的輸入端。
本發明提供另一種實施例中，上述第二反相電路包括一第二P型電晶體以及一第二N型電晶體。第二P型電晶體之源極端耦接至一第一系統電壓，第二P型電晶體之閘極端耦接至第二反相電路之輸入端，第二P型電晶體之汲極端耦接至第二反相電路之輸出端。第二N型電晶體之汲極端耦接至第二P型電晶體之汲極端，第二N型電晶體之源極端耦接至一第一接地電壓，第二N型電晶體之閘極端耦接至第二反相電路之輸入端。
本發明提供另一種實施例中，上述反相電路包括一第二P型電晶體、一第三P型電晶體、一第二N型電晶體以及一第三N型電晶體。第二P型電晶體之源極端耦接至一第一系統電壓，第二P型電晶體之閘極端耦接至第二反相電路之輸入端。第三P型電晶體之源極端耦接至第二P型電晶體之汲極端，第三P型電晶體之汲極端耦接至第二反相電路之輸出端，第三P型電晶體之閘極端受控於一時脈訊號。第二N型電晶體之汲極端耦接至第三P型電晶體之汲極端，第二N型電晶體之閘極端受控於時脈訊號的反相訊號。第三N型電晶體之汲極端耦接至第二N型電晶體之源極端，第三N型電晶體之源極端耦接至第一接地電壓，第三N型電晶體之閘極端耦接至第二反相電路之輸入端。
本發明提供一種實施例中，上述開關電路包括一第二N型電晶體。第二N型電晶體之源極端耦接至開關電路的 輸出端，第二N型電晶體之汲極端耦接至開關電路的輸入端，第二N型電晶體之閘極端受控於控制訊號。
本發明提供一種實施例中，上述阻抗模組耦接於第二N型電晶體之汲極端與開關電路之輸入端之間。
本發明提供一種實施例中，上述開關電路更包括一第二P型電晶體。第二P型電晶體之源極端耦接至開關電路的輸入端，第二P型電晶體之汲極端耦接至開關電路的輸出端，第二P型電晶體之閘極端受控於控制訊號的反相訊號。
本發明提供一種實施例中，上述阻抗模組耦接於第二P型電晶體之源極端與開關電路之輸入端之間。
本發明提供一種實施例中，上述阻抗模組耦接於輸出級電路之輸出端與開關電路之輸入端之間。
本發明提供一種實施例中，上述阻抗模組為至少一電阻、N型電晶體或P型電晶體。
基於上述，本發明透過在雜訊的竄流路徑上外加一阻抗模組，以有效減少資料控制電路中開關電路所產生的雜訊干擾。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1繪示本發明實施例之資料控制電路方塊示意圖。請參照圖1，資料控制電路100包括一輸出級電路60以及 一開關電路80。輸出級電路60的輸出端耦接至開關電路80之輸入端，以輸出資料訊號。開關電路80的輸出端耦接至後級電路10。其中，在不同的實施例中，輸出級電路60可能包括反相電路、閂鎖器、緩衝器或其他訊號輸出電路。開關電路80依據一控制訊號之控制而決定是否將輸出級電路60的資料訊號傳送至後級電路10。
在本實施例中，資料控制電路100更包括一阻抗模組(未繪示於圖1，容後詳述)。阻抗模組配置於輸出級電路60中，或配置於輸出級電路60與開關電路80之間，或配置於開關電路80中。藉由在雜訊的竄流路徑上配置阻抗模組，因此阻抗模組可有效降低從開關電路80竄流至該輸出級電路60的雜訊。其中，阻抗模組可以是一或多個電阻、N型電晶體(或稱N通道電晶體)、P型電晶體(或稱P通道電晶體)、或其組合、或是其他提供阻抗的電路。
圖2繪示本發明第一實施例之資料控制電路示意圖。請同時參照圖1與圖2，資料控制電路100包括一輸出級電路60、一開關電路80以及一阻抗模組110。在本實施例中，輸出級電路60包括第一反相電路。該第一反相電路的輸入端耦接至輸出級電路60的輸入端，而該第一反相電路的輸出端耦接至輸出級電路60的輸出端。在不同的實施例中，所述第一反相電路可以任何方式實現。例如，所述第一反相電路包括一N型電晶體N1與一P型電晶體P1。如圖2所示，N型電晶體N1之源極端透過阻抗模組110耦接至接地電壓Vss，N型電晶體N1之汲極端耦接至P型電 晶體P1之汲極端，N型電晶體N1之閘極端耦接至P型電晶體P1之閘極端。P型電晶體P1之閘極端耦接至輸出級電路60的輸入端，P型電晶體P1之汲極端耦接至輸出級電路60的輸出端，而P型電晶體P1之源極端耦接至系統電壓Vdd。
開關電路80包括一N型電晶體N2與一P型電晶體P2。如圖2所示，N型電晶體N2之源極端耦接至開關電路80的輸出端，N型電晶體N2之汲極端耦接至開關電路80的輸入端，N型電晶體N2之閘極端受控於控制訊號V4。P型電晶體P2之源極端耦接至開關電路80的輸入端，P型電晶體P2之汲極端耦接至開關電路80的輸出端，P型電晶體P2之閘極端受控於控制訊號V3，其中控制訊號V3與控制訊號V4互為反相訊號。
於本實施例中，資料控制電路100是配置在積體電路的P型基底(substrate)中。由於N型電晶體N2是配置在P型基底中，因此開關雜訊(或基底雜訊)會經由N型電晶體N2的汲極、N型電晶體N1的汲極、N型電晶體N1的基極(bulk)、N型電晶體N1的源極而竄流至接地電壓Vss。因此，所有耦接接地電壓Vss的電路均會被開關電路80的雜訊所干擾。由於阻抗模組110配置於N型電晶體N1之源極端與接地電壓Vss之間，也就是配置在雜訊的竄流路徑上，使得竄流至接地電壓Vss的雜訊能量可以大幅減少。其中，阻抗模組110可以例如是N型電晶體，此N型電晶體之汲極端耦接至N型電晶體N1之源極端， 而此N型電晶體之源極端耦接至接地電壓Vss，此N型電晶體之閘極端則可耦接例如一固定的控制電壓，進而達到降低雜訊能量之效果。因此，資料控制電路100可以有效減少開關電路80所產生的雜訊干擾。
然而，圖1所示資料控制電路100的實現方式不應受限於圖2所示實施例。例如，圖3繪示本發明第二實施例之資料控制電路示意圖。請同時參照圖1與圖3，資料控制電路100包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖3所示實施例可以參照圖2的相關說明而類推之。不同於圖2所示實施例之處，在於圖3所示實施例將阻抗模組110配置於P型電晶體P1之源極端與系統電壓Vdd之間。
於本實施例中，資料控制電路100是配置在積體電路的N型基底中。由於P型電晶體P2是配置在N型基底中，因此開關雜訊(或基底雜訊)會經由P型電晶體P2的源極、P型電晶體P1的汲極、P型電晶體P1的基極、P型電晶體P1的源極而竄流至系統電壓Vdd。因此，所有耦接系統電壓Vdd的電路均會被開關電路80的雜訊所干擾。由於阻抗模組110配置於P型電晶體P1之源極端與系統電壓Vdd之間，也就是配置在雜訊的竄流路徑上，使得竄流至系統電壓Vdd的雜訊能量可以大幅減少。因此，資料控制電路100可以有效減少開關電路80所產生的雜訊干擾。
圖4繪示本發明第三實施例之資料控制電路示意圖。 請同時參照圖1與圖4，資料控制電路100包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖4所示實施例可以參照圖2的相關說明而類推之。不同於圖2所示實施例之處，在於圖4所示實施例將阻抗模組110配置於N型電晶體N1之汲極端與輸出級電路60之輸出端之間。
於本實施例中，資料控制電路100是配置在積體電路的P型基底中。由於N型電晶體N2是配置在P型基底中，因此開關雜訊(或基底雜訊)會經由N型電晶體N2的汲極、N型電晶體N1的汲極、N型電晶體N1的基極、N型電晶體N1的源極而竄流至接地電壓Vss。由於阻抗模組110配置於N型電晶體N1之汲極端與輸出級電路60之輸出端之間，也就是配置在雜訊的竄流路徑上，使得竄流至接地電壓Vss的雜訊能量可以大幅減少。其中，阻抗模組110可以例如是P型電晶體，此P型電晶體之汲極端耦接至P型電晶體P1之源極端，而此P型電晶體之源極端耦接至系統電壓Vdd，此N型電晶體之閘極端則可耦接例如一固定的控制電壓，進而達到降低雜訊能量之效果。因此，資料控制電路100可以有效減少開關電路80所產生的雜訊干擾。
圖5繪示本發明第四實施例之資料控制電路示意圖。請同時參照圖1與圖5，資料控制電路100包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖5所示實施例可以參照圖3的相關說明而類推之。不同於圖3所示實施例之處，在於圖5所示實施例將阻抗模組110配置於 P型電晶體P1之汲極端與輸出級電路60之輸出端之間。
於本實施例中，資料控制電路100是配置在積體電路的N型基底中。由於P型電晶體P2是配置在N型基底中，因此開關雜訊(或基底雜訊)會經由P型電晶體P2的源極、P型電晶體P1的汲極、P型電晶體P1的基極、P型電晶體P1的源極而竄流至系統電壓Vdd。由於阻抗模組110配置於P型電晶體P1之汲極端與輸出級電路60之輸出端之間，也就是配置在雜訊的竄流路徑上，使得竄流至系統電壓Vdd的雜訊能量可以大幅減少。因此，資料控制電路100可以有效減少開關電路80所產生的雜訊干擾。
圖6繪示本發明第五實施例之資料控制電路示意圖。請同時參照圖1與圖6，資料控制電路100包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖6所示實施例可以參照圖2至圖5的相關說明而類推之。不同於圖2至圖5所示實施例之處，在於圖6所示實施例將阻抗模組110耦接於輸出級電路60之輸出端與開關電路80之輸入端之間的傳輸路徑上。
在一些實施例中，開關雜訊(或基底雜訊)會經由P型電晶體P2的源極、P型電晶體P1的汲極、P型電晶體P1的基極、P型電晶體P1的源極而竄流至系統電壓Vdd。在另一些實施例中，開關雜訊(或基底雜訊)會經由N型電晶體N2的汲極、N型電晶體N1的汲極、N型電晶體N1的基極、N型電晶體N1的源極而竄流至接地電壓Vss。由於阻抗模組110配置於輸出級電路60之輸出端與開關電 路80之輸入端之間，也就是配置在雜訊的竄流路徑上，使得竄流至系統電壓Vdd的雜訊能量與竄流至接地電壓Vss的雜訊能量可以大幅減少。因此，資料控制電路100可以有效減少開關電路80所產生的雜訊干擾。
圖7繪示本發明第六實施例之資料控制電路示意圖。請同時參照圖1與圖7，資料控制電路100包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖7所示實施例可以參照圖2的相關說明而類推之。不同於圖2所示實施例之處，在於圖7所示實施例將阻抗模組110耦接於開關電路80之輸入端與N型電晶體N2之汲極端之間。
於本實施例中，資料控制電路100是配置在積體電路的P型基底中。由於N型電晶體N2是配置在P型基底中，因此開關雜訊(或基底雜訊)會經由N型電晶體N2的汲極、N型電晶體N1的汲極、N型電晶體N1的基極、N型電晶體N1的源極而竄流至接地電壓Vss。由於阻抗模組110配置於開關電路80之輸入端與N型電晶體N2之汲極端之間，也就是配置在雜訊的竄流路徑上，使得竄流至接地電壓Vss的雜訊能量可以大幅減少。因此，資料控制電路100可以有效減少開關電路80所產生的雜訊干擾。
圖8繪示本發明第七實施例之資料控制電路示意圖。請同時參照圖1與圖7，資料控制電路100包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖8所示實施例可以參照圖3的相關說明而類推之。不同於圖3所示實施例之處，在於圖8所示實施例將阻抗模組110耦接於 開關電路80之輸入端與P型電晶體P2之源極端之間。
於本實施例中，資料控制電路100是配置在積體電路的N型基底中。由於P型電晶體P2是配置在N型基底中，因此開關雜訊(或基底雜訊)會經由P型電晶體P2的源極、P型電晶體P1的汲極、P型電晶體P1的基極、P型電晶體P1的源極而竄流至系統電壓Vdd。由於阻抗模組110配置於開關電路80之輸入端與P型電晶體P2之源極端之間，也就是配置在雜訊的竄流路徑上，使得竄流至系統電壓Vdd的雜訊能量可以大幅減少。因此，資料控制電路100可以有效減少開關電路80所產生的雜訊干擾。
然而，圖1所示輸出級電路60的實現方式不應受限於圖2至圖8所示實施例。例如，圖9繪示本發明第八實施例之資料控制電路示意圖。請同時參照圖1與圖9，圖9所示資料控制電路200可以參照圖1至圖8所示資料控制電路100的相關說明而類推之。資料控制電路200包括一輸出級電路60、一開關電路80以及一阻抗模組110。其中，不同於圖2所示實施例之處，在於圖9所示實施例中的輸出級電路60包括第一反相電路與第二反相電路。該第一反相電路的輸入端耦接至輸出級電路60的輸入端，而該第一反相電路的輸出端耦接至輸出級電路60的輸出端。該第二反相電路的輸入端耦接至該第一反相電路的輸出端，而該第二反相電路的輸出端耦接至該第一反相電路的輸入端。在不同的實施例中，所述第一反相電路與第二反相電路可以任何方式實現。例如，所述第一反相電路包括N型電晶 體N1以及P型電晶體P1，而所述第二反相電路包括N型電晶體N4以及P型電晶體P3。
如圖9所示，N型電晶體N1之源極端透過阻抗模組110耦接至接地電壓Vss，N型電晶體N1之汲極端與P型電晶體P1之汲極端共同耦接至輸出級電路60之輸出端，N型電晶體N1之閘極端與P型電晶體P1之閘極端共同耦接至輸出級電路60之輸入端，而P型電晶體P1之源極端耦接至系統電壓Vdd。此外，P型電晶體P3之源極端耦接至系統電壓Vdd，N型電晶體N4之汲極端與P型電晶體P3之汲極端共同耦接至輸出級電路60之輸入端，N型電晶體N4之閘極端與P型電晶體P3之閘極端共同耦接至輸出級電路60之輸出端，N型電晶體N4之源極端耦接至接地電壓Vss。
於本實施例中，資料控制電路200是配置在積體電路的P型基底中。開關雜訊(或基底雜訊)會經由N型電晶體N2的汲極、N型電晶體N1的汲極、N型電晶體N1的基極(bulk)、N型電晶體N1的源極而竄流至接地電壓Vss。由於阻抗模組110配置於N型電晶體N1之源極端與接地電壓Vss之間，也就是配置在雜訊的竄流路徑上，使得竄流至接地電壓Vss的雜訊能量可以大幅減少。因此，資料控制電路200可以有效減少開關電路80所產生的雜訊干擾。
圖10繪示本發明第九實施例之資料控制電路示意圖。資料控制電路200包括一輸出級電路60、一開關電路 80以及一阻抗模組110。圖10所示實施例可以參照圖3與圖9的相關說明而類推之。不同於圖9所示實施例之處，在於圖10所示實施例將阻抗模組110配置至P型電晶體P1之源極端與系統電壓Vdd之間。
於本實施例中，資料控制電路200是配置在積體電路的N型基底中。開關雜訊(或基底雜訊)會經由P型電晶體P2的源極、P型電晶體P1的汲極、P型電晶體P1的基極、P型電晶體P1的源極而竄流至系統電壓Vdd。由於阻抗模組110配置於P型電晶體P1之源極端與系統電壓Vdd之間，也就是配置在雜訊的竄流路徑上，使得竄流至系統電壓Vdd的雜訊能量可以大幅減少。因此，資料控制電路200可以有效減少開關電路80所產生的雜訊干擾。
圖11繪示本發明第十實施例之資料控制電路示意圖。資料控制電路200包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖11所示實施例可以參照圖4與圖9的相關說明而類推之。不同於圖9所示實施例之處，在於圖11所示實施例將阻抗模組110配置至N型電晶體N1之汲極端與輸出級電路60之輸出端之間。
於本實施例中，資料控制電路200是配置在積體電路的P型基底中。開關雜訊(或基底雜訊)會經由N型電晶體N2的汲極、N型電晶體N1的汲極、N型電晶體N1的基極、N型電晶體N1的源極而竄流至接地電壓Vss。由於阻抗模組110配置於N型電晶體N1之汲極端與輸出級電路60之輸出端之間，也就是配置在雜訊的竄流路徑上，使 得竄流至接地電壓Vss的雜訊能量可以大幅減少。因此，資料控制電路200可以有效減少開關電路80所產生的雜訊干擾。
圖12繪示本發明第十一實施例之資料控制電路示意圖。資料控制電路200包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖12所示實施例可以參照圖5與圖10的相關說明而類推之。不同於圖10所示實施例之處，在於圖12所示實施例將阻抗模組110配置至P型電晶體P1之汲極端與輸出級電路60之輸出端之間。
於本實施例中，資料控制電路200是配置在積體電路的N型基底中。開關雜訊(或基底雜訊)會經由P型電晶體P2的源極、P型電晶體P1的汲極、P型電晶體P1的基極、P型電晶體P1的源極而竄流至系統電壓Vdd。由於阻抗模組110配置於P型電晶體P1之汲極端與輸出級電路60之輸出端之間，也就是配置在雜訊的竄流路徑上，使得竄流至系統電壓Vdd的雜訊能量可以大幅減少。因此，資料控制電路200可以有效減少開關電路80所產生的雜訊干擾。
圖13繪示本發明第十二實施例之資料控制電路示意圖。資料控制電路200包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖13所示實施例可以參照圖6圖9至圖12的相關說明而類推之。不同於圖9至圖12所示實施例之處，在於圖13所示實施例將阻抗模組110配置至輸出級電路60之輸出端與開關電路80之輸入端之間的 傳輸路徑上。
在一些實施例中，開關雜訊(或基底雜訊)會經由P型電晶體P2的源極、P型電晶體P1的汲極、P型電晶體P1的基極、P型電晶體P1的源極而竄流至系統電壓Vdd。在另一些實施例中，開關雜訊(或基底雜訊)會經由N型電晶體N2的汲極、N型電晶體N1的汲極、N型電晶體N1的基極、N型電晶體N1的源極而竄流至接地電壓Vss。由於阻抗模組110配置於輸出級電路60之輸出端與開關電路80之輸入端之間，也就是配置在雜訊的竄流路徑上，使得竄流至系統電壓Vdd的雜訊能量與竄流至接地電壓Vss的雜訊能量可以大幅減少。因此，資料控制電路200可以有效減少開關電路80所產生的雜訊干擾。
圖14繪示本發明第十三實施例之資料控制電路示意圖。資料控制電路200包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖14所示實施例可以參照圖7與圖9的相關說明而類推之。不同於圖9所示實施例之處，在於圖14所示實施例將阻抗模組110配置至N型電晶體N2之汲極端與開關電路80之輸入端之間。
於本實施例中，資料控制電路200是配置在積體電路的P型基底中。開關雜訊(或基底雜訊)會經由N型電晶體N2的汲極、N型電晶體N1的汲極、N型電晶體N1的基極、N型電晶體N1的源極而竄流至接地電壓Vss。由於阻抗模組110配置於開關電路80之輸入端與N型電晶體N2之汲極端之間，也就是配置在雜訊的竄流路徑上，使得 竄流至接地電壓Vss的雜訊能量可以大幅減少。因此，資料控制電路200可以有效減少開關電路80所產生的雜訊干擾。
圖15繪示本發明第十四實施例之資料控制電路示意圖。資料控制電路200包括一輸出級電路60、一開關電路80以及一阻抗模組110。圖15所示實施例可以參照圖8與圖10的相關說明而類推之。不同於圖10所示實施例之處，在於圖15所示實施例將阻抗模組110配置至P型電晶體P2之源極端與開關電路80之輸入端之間。
於本實施例中，資料控制電路200是配置在積體電路的N型基底中。開關雜訊(或基底雜訊)會經由P型電晶體P2的源極、P型電晶體P1的汲極、P型電晶體P1的基極、P型電晶體P1的源極而竄流至系統電壓Vdd。由於阻抗模組110配置於開關電路80之輸入端與P型電晶體P2之源極端之間，也就是配置在雜訊的竄流路徑上，使得竄流至系統電壓Vdd的雜訊能量可以大幅減少。因此，資料控制電路200可以有效減少開關電路80所產生的雜訊干擾。
除了上述第八實施例至第十四實施例中之資料控制電路200中所示輸出級電路60的實現方式之外，在其他實施例中，輸出級電路60亦可外加一N型電晶體N3及一P型電晶體P4，並透過時脈訊號CLK與反相時脈訊號來控制。
例如，圖16繪示本發明第十五實施例之資料控制電 路示意圖。請參照圖16，資料控制電路200包括一輸出級電路60、一開關電路80。圖16所示實施例可以參照圖9至圖15的相關說明而類推之。不同於圖9至圖15所示實施例之處，在於圖16所示實施例的輸出級電路60尚包括N型電晶體N3以及P型電晶體P4。如圖16所示，P型電晶體P3之源極端耦接至系統電壓Vdd，P型電晶體P3之汲極端耦接至P型電晶體P4之源極端。P型電晶體P4之汲極端與N型電晶體N3之汲極端共同耦接至輸出級電路60之輸入端。N型電晶體N4之閘極端與P型電晶體P3之閘極端共同耦接至輸出級電路60之輸出端。N型電晶體N3之閘極端與P型電晶體P4之閘極端分別耦接至時脈訊號CLK及反相時脈訊號。N型電晶體N3之源極端耦接至N型電晶體N4之汲極端，N型電晶體N4之源極端耦接至接地電壓Vss。
值得注意的是，圖16所示之資料控制電路200亦可參照上述第八實施例至第十四實施例中關於阻抗模組110的相關說明而類推之，故不再贅述。透過阻抗模組(未繪示於圖16)配置於輸出級電路60中，或配置於輸出級電路60與開關電路80之間，或配置於開關電路80中，阻抗模組可有效降低從開關電路80竄流至該輸出級電路60的雜訊。
綜上所述，本發明透過外加一阻抗模組於資料控制電路中雜訊耦合之傳輸路徑上，例如：輸出級電路中、開關電路中或輸出級電路與開關電路之間，能有效降低後級開關電路所產生的雜訊，以避免前級電路受雜訊干擾，進而 產生錯誤之動作。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Vdd‧‧‧系統電壓
Vss‧‧‧接地電壓
CLK‧‧‧時脈訊號
‧‧‧反相時脈訊號
V3、V4‧‧‧控制訊號
N1、N2、N3‧‧‧N型電晶體
P1、P2、P3‧‧‧P型電晶體
10‧‧‧後級電路
60‧‧‧輸出級電路
80‧‧‧開關電路
100‧‧‧資料控制電路
110‧‧‧阻抗模組
200‧‧‧資料控制電路
圖1繪示本發明實施例之資料控制電路方塊示意圖。
圖2繪示本發明第一實施例之資料控制電路示意圖。
圖3繪示本發明第二實施例之資料控制電路示意圖。
圖4繪示本發明第三實施例之資料控制電路示意圖。
圖5繪示本發明第四實施例之資料控制電路示意圖。
圖6繪示本發明第五實施例之資料控制電路示意圖。
圖7繪示本發明第六實施例之資料控制電路示意圖。
圖8繪示本發明第七實施例之資料控制電路示意圖。
圖9繪示本發明第八實施例之資料控制電路示意圖。
圖10繪示本發明第九實施例之資料控制電路示意圖。
圖11繪示本發明第十實施例之資料控制電路示意圖。
圖12繪示本發明第十一實施例之資料控制電路示意圖。
圖13繪示本發明第十二實施例之資料控制電路示意圖。
圖14繪示本發明第十三實施例之資料控制電路示意圖。
圖15繪示本發明第十四實施例之資料控制電路示意圖。
圖16繪示本發明第十五實施例之資料控制電路示意圖。
Vdd‧‧‧系統電壓
Vss‧‧‧接地電壓
V3、V4‧‧‧控制訊號
P1、P2‧‧‧P型電晶體
N1、N2‧‧‧N型電晶體
110‧‧‧阻抗模組
100‧‧‧資料控制電路

Claims (17)

  1. 一種資料控制電路，包括：一輸出級電路，輸出一資料訊號；一開關電路，其輸入端耦接至該輸出級電路的輸出端，而該開關電路的輸出端耦接至一後級電路，其中該開關電路依據一控制訊號之控制而決定是否將該輸出級電路的該資料訊號傳送至該後級電路；以及一阻抗模組，配置於該輸出級電路中，或配置於該輸出級電路與該開關電路之間，或配置於該開關電路中，其中該阻抗模組降低從該開關電路竄流至該輸出級電路的雜訊。
  2. 如申請專利範圍第1項所述之資料控制電路，其中該輸出級電路包括：一第一反相電路，該第一反相電路的輸入端耦接至該輸出級電路的輸入端，而該第一反相電路的輸出端耦接至該輸出級電路的輸出端。
  3. 如申請專利範圍第2項所述之資料控制電路，其中該第一反相電路包括：一第一N型電晶體，該第一N型電晶體之源極端耦接一接地電壓，該第一N型電晶體之汲極端耦接至該輸出級電路的輸出端，該第一N型電晶體之閘極端耦接至該輸出級電路的輸入端；以及一第一P型電晶體，該第一P型電晶體之閘極端耦接至該第一N型電晶體之閘極端，該第一P型電晶體之汲極 端耦接至該第一N型電晶體之汲極端，該第一P型電晶體之源極端耦接至一系統電壓。
  4. 如申請專利範圍第3項所述之資料控制電路，其中該阻抗模組耦接於該第一N型電晶體之源極端與該接地電壓之間。
  5. 如申請專利範圍第3項所述之資料控制電路，其中該阻抗模組耦接於該第一P型電晶體之源極端與該系統電壓之間。
  6. 如申請專利範圍第3項所述之資料控制電路，其中該阻抗模組耦接於該第一N型電晶體之汲極端與該輸出級電路之輸出端之間。
  7. 如申請專利範圍第3項所述之資料控制電路，其中該阻抗模組耦接於該第一P型電晶體之汲極端與該輸出級電路之輸出端之間。
  8. 如申請專利範圍第2項所述之資料控制電路，其中該輸出級電路更包括：一第二反相電路，該第二反相電路的輸入端耦接至該第一反相電路的輸出端，而該第二反相電路的輸出端耦接至該第一反相電路的輸入端。
  9. 如申請專利範圍第8項所述之資料控制電路，其中該第二反相電路包括：一第二P型電晶體，該第二P型電晶體之源極端耦接至一系統電壓，該第二P型電晶體之閘極端耦接至該第二反相電路之輸入端，該第二P型電晶體之汲極端耦接至該 第二反相電路之輸出端；以及一第二N型電晶體，該第二N型電晶體之汲極端耦接至該第二P型電晶體之汲極端，該第二N型電晶體之源極端耦接至一接地電壓，該第二N型電晶體之閘極端耦接至該第二反相電路之輸入端。
  10. 如申請專利範圍第8項所述之資料控制電路，其中該第二反相電路包括：一第二P型電晶體，該第二P型電晶體之源極端耦接至一系統電壓，該第二P型電晶體之閘極端耦接至該第二反相電路之輸入端；一第三P型電晶體，該第三P型電晶體之源極端耦接至該第二P型電晶體之汲極端，該第三P型電晶體之汲極端耦接至該第二反相電路之輸出端，該第三P型電晶體之閘極端受控於一時脈訊號；一第二N型電晶體，該第二N型電晶體之汲極端耦接至該第三P型電晶體之汲極端，該第二N型電晶體之閘極端受控於該時脈訊號的反相訊號；以及一第三N型電晶體，該第三N型電晶體之汲極端耦接至該第二N型電晶體之源極端，該第三N型電晶體之源極端耦接至一接地電壓，該第三N型電晶體之閘極端耦接至該第二反相電路之輸入端。
  11. 如申請專利範圍第1項所述之資料控制電路，其中該開關電路包括：一第二N型電晶體，該第二N型電晶體之源極端耦接至該開關電路的輸出端，該第二N型電晶體之汲極端耦 接至該開關電路的輸入端，該第二N型電晶體之閘極端受控於該控制訊號。
  12. 如申請專利範圍第11項所述之資料控制電路，其中該阻抗模組耦接於該第二N型電晶體之汲極端與該開關電路之輸入端之間。
  13. 如申請專利範圍第11項所述之資料控制電路，其中該開關電路更包括：一第二P型電晶體，該第二P型電晶體之源極端耦接至該開關電路的輸入端，該第二P型電晶體之汲極端耦接至該開關電路的輸出端，該第二P型電晶體之閘極端受控於該控制訊號的反相訊號。
  14. 如申請專利範圍第1項所述之資料控制電路，其中該開關電路包括：一第二P型電晶體，該第二P型電晶體之源極端耦接至該開關電路的輸入端，該第二P型電晶體之汲極端耦接至該開關電路的輸出端，該第二P型電晶體之閘極端受控於該控制訊號。
  15. 如申請專利範圍第14項所述之資料控制電路，其中該阻抗模組耦接於該第二P型電晶體之源極端與該開關電路之輸入端之間。
  16. 如申請專利範圍第1項所述之資料控制電路，其中該阻抗模組耦接於該輸出級電路之輸出端與該開關電路之輸入端之間。
  17. 如申請專利範圍第1項所述之資料控制電路，其中阻抗模組為至少一電阻、N型電晶體或P型電晶體。
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