JP2006311223A - トランシーバ、表示ドライバ及び電子機器 - Google Patents

Abstract

【課題】 ウェイクアップ検出回路等の誤動作の防止を可能にするトランシーバ、表示ドライバ及び電子機器を提供すること。
【解決手段】 トランシーバは、差動信号線を介して差動信号を受信するレシーバ回路３２と、差動信号線がハイインピーダンス状態に設定されるパワーダウンモード期間において差動信号線を構成する第１、第２の信号線ＤＰ、ＤＭを監視し、ＤＰ、ＤＭの電圧差が所与の検出電圧になったと判断した場合にウェイクアップ検出信号ＷＫＤＥＴをアクティブにするウェイクアップ検出回路３８と、パワーダウンモード期間においてＤＰ、ＤＭを第１の電源ＶＳＳの電圧レベルに設定するプルダウン回路８０を含む。受信ノードＮＲ１、ＮＲ２での最大リーク電流値の規格値をＩＬとし、プルダウン電流値をＩＰＤとした場合に、ＩＰＤ＜ＩＬとなるようにプルダウン抵抗値に設定する。
【選択図】 図１０

Description

本発明は、トランシーバ、表示ドライバ及び電子機器に関する。

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。

一般的な携帯電話は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、メインＬＣＤ（Liquid Crystal Display）やサブＬＣＤやカメラが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の基板と、第２の機器部分に設けられる第２の基板との間のデータ転送を、差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。

ところで、このような高速シリアル転送のインターフェース規格では、パワーダウンモード（ハイバネーションモード）が定義されている場合がある。具体的には、ホスト側がパワーダウンモードの指示パケット（リンクシャットダウンパケット）をクライアント側に送信し、所定期間経過後に差動信号線（差動データ信号線等）をハイインピーダンス状態に設定する。一方、パワーダウンモードの指示パケットを受信したクライアント側は、レシーバ回路等をディスエーブルに設定して、パワーダウンモードに移行する。

パワーダウンモードから通常動作モードへのウェイクアップ時には、ホスト側が所定のシーケンスに従って差動信号線（差動データ信号線）に例えば論理「１」等を出力する。するとクライアント側のウェイクアップ検出回路が、この差動信号線の論理「１」を検出して、パワーダウンモードから通常動作モードに復帰する。

しかしながら、このように差動信号線がハイインピーダンス状態に設定されると、クライアント側のウェイクアップ検出回路等の誤動作が発生することが判明した。
特開２００２−３４４５４１号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ウェイクアップ検出回路等の誤動作の防止を可能にするトランシーバ、表示ドライバ及び電子機器を提供することにある。

本発明は、差動信号線を介して差動信号を受信するレシーバ回路と、前記差動信号線がハイインピーダンス状態に設定されるパワーダウンモード期間において、前記差動信号線を構成する第１、第２の信号線を監視し、前記第１、第２の信号線の電圧差が所与の検出電圧になったと判断した場合に、ウェイクアップ検出信号をアクティブにするウェイクアップ検出回路と、前記パワーダウンモード期間において、前記差動信号線の前記第１、第２の信号線を第１の電源の電圧レベルに設定するプルダウン回路とを含むトランシーバに関係する。

本発明では、差動信号線がハイインピーダンス状態に設定されるパワーダウンモード期間において、ウェイクアップ検出回路が、第１、第２の信号線を監視して、ウェイクアップ検出を行う。そして本発明ではこのパワーダウン期間において、プルダウン回路により、第１、第２の信号線が第１の電源の電圧レベルに設定される。これにより、パワーダウンモード期間においてウェイクアップ検出回路等が誤動作してしまう事態を防止できる。

また本発明では、前記プルダウン回路は、前記第１、第２の信号線と前記第１の電源との間に設けられる第１、第２のプルダウン抵抗素子を含み、前記第１、第２の信号線が接続される第１、第２の受信ノードでの前記パワーダウンモード期間における最大リーク電流値の規格値をＩＬとし、前記第１、第２のプルダウン抵抗素子に流れるプルダウン電流値をＩＰＤとした場合に、前記プルダウン回路の前記第１、第２のプルダウン抵抗素子の抵抗値ＲＰＤは、ＩＰＤ＜ＩＬとなる抵抗値に設定されていてもよい。

このようにすれば、第１、第２の受信ノードでの最大リーク電流値の規格を遵守しながら、ウェイクアップ検出回路等の誤動作を防止できる。

また本発明では、前記第１、第２の信号線での最大振幅電圧をＶＭＡＸとした場合に、前記第１、第２のプルダウン抵抗素子の抵抗値ＲＰＤは、ＲＰＤ＞ＶＭＡＸ／ＩＬとなる抵抗値に設定されていてもよい。

このようにすれば、第１、第２の受信ノードでの最大リーク電流値の規格を確実に遵守することが可能になる。

また本発明では、前記ウェイクアップ検出回路は、前記第１、第２の信号線が、その第１、第２の入力ノードに接続される第１の差動増幅回路と、その電圧差が前記検出電圧に設定される第１、第２の基準電圧線が、その第１、第２の入力ノードに接続される第２の差動増幅回路と、前記第１、第２の差動増幅回路の出力ノードが、その第１、第２の入力ノードに接続される第３の差動増幅回路とを含むようにしてもよい。

このようにすれば、正確で高速なウェイクアップ検出を実現できる。

また本発明では、前記第１の差動増幅回路は、前記第１の差動増幅回路の第１、第２の出力ノードと第２の電源との間に設けられ、前記第１、第２の信号線がそのゲートに接続される第２導電型の第１、第２のトランジスタと、前記第１の差動増幅回路の前記第１、第２の出力ノードと前記第１の電源との間に設けられ、前記第１の差動増幅回路の前記第１、第２の出力ノードがそのドレイン及びゲートに接続される第１導電型の第３、第４のトランジスタを含み、前記第２の差動増幅回路は、前記第２の差動増幅回路の第１、第２の出力ノードと前記第２の電源との間に設けられ、前記第１、第２の基準電圧線がそのゲートに接続される第２導電型の第５、第６のトランジスタと、前記第２の差動増幅回路の前記第１、第２の出力ノードと前記第１の電源との間に設けられ、前記第２の差動増幅回路の前記第１、第２の出力ノードがそのドレイン及びゲートに接続される第１導電型の第７、第８のトランジスタを含むようにしてもよい。

また本発明では、前記第３の差動増幅回路は、前記第３の差動増幅回路の第１、第２の中間出力ノードと前記第２の電源との間に設けられ、前記第１の差動増幅回路の前記第１の出力ノードと前記第２の差動増幅回路の前記第１の出力ノードがそのゲートに接続される第２導電型の第９、第１０のトランジスタと、前記第３の差動増幅回路の前記第１、第２の中間出力ノードと前記第１の電源との間に設けられ、前記第３の差動増幅回路の前記第１、第２の中間出力ノードがそのドレイン及びゲートに接続される第１導電型の第１１、第１２のトランジスタと、前記第３の差動増幅回路の第１、第２の出力ノードと前記第２の電源との間に設けられ、前記第３の差動増幅回路の前記第２の出力ノードがそのゲートに接続される第２導電型の第１３、第１４のトランジスタと、前記第３の差動増幅回路の前記第１、第２の出力ノードと前記第１の電源との間に設けられ、前記第３の差動増幅回路の前記第１、第２の中間出力ノードがそのゲートに接続される第１導電型の第１５、第１６のトランジスタを含むようにしてもよい。

また本発明では、第１、第２の基準電圧を生成し、前記第１、第２の基準電圧線に出力する基準電圧生成回路を含み、前記基準電圧生成回路は、第１のしきい値電圧を有する第１の基準電圧生成用トランジスタと、第２のしきい値電圧を有する第２の基準電圧生成用トランジスタを含み、前記第１、第２のしきい値電圧の電圧差に基づいて、前記第１、第２の基準電圧を生成するようにしてもよい。

このようにすれば、低消費電力の基準電圧生成回路を採用できるため、パワーダウンモード期間での電力消費を低減できる。

また本発明では、前記ウェイクアップ検出回路は、パワーダウンモードの指示パケットをホストデバイスから受信した場合にアクティブになるイネーブル信号を受け、前記イネーブル信号がアクティブになった場合に、前記第１、第２の信号線の監視動作を開始するようにしてもよい。

また本発明では、前記プルダウン回路は、パワーダウンモードの指示パケットをホストデバイスから受信した場合にアクティブになるプルダウン制御信号を受け、前記プルダウン制御信号がアクティブになった場合に、前記第１、第２の信号線を前記第１の電源の電圧レベルに設定するようにしてもよい。

このようにすれば、パワーダウンモード期間において第１、第２の信号線を第１の電源の電圧レベルに確実に設定できるようになる。

また本発明では、トランシーバのテストのためのテスト回路を含み、前記テスト回路は、テストモード時には、第１のテスト端子からの第１のテスト信号を、前記ウェイクアップ検出回路のイネーブル信号として前記ウェイクアップ検出回路に出力し、通常動作モード時には、リンクコントローラからのパワーダウン信号を、前記イネーブル信号として前記ウェイクアップ検出回路に出力する第１のセレクタと、テストモード時には、第２のテスト端子からの第２のテスト信号を、前記プルダウン回路のプルダウン制御信号として前記プルダウン回路に出力し、通常動作モード時には、前記リンクコントローラからの前記パワーダウン信号を、前記プルダウン制御信号として前記プルダウン回路に出力する第２のセレクタとを含むようにしてもよい。

このようにすれば、通常動作モードでは、リンクコントローラからのパワーダウン信号を用いて、ウェイクアップ検出回路のイネーブル・ディスエーブル制御やプルダウン回路のプルダウン制御を行うことが可能になる。一方、テストモード時には、第１、第２のテスト信号を用いて、ウェイクアップ検出回路のイネーブル・ディスエーブル制御とプルダウン回路のプルダウン制御を独立に行うことが可能になる。これにより、第１、第２の受信ノードでの本来のリーク電流をテストできるようになる。

また本発明は、上記記載のトランシーバを有し、ホストデバイスとの間のインターフェース処理を行うシリアルインターフェース回路と、表示パネルを駆動するドライバ回路とを含む表示ドライバに関係する。

また本発明は、上記記載の表示ドライバと、前記表示ドライバにより駆動される前記表示パネルと、前記ホストデバイスとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．電子機器
図１に、本実施形態のトランシーバ３０を含む表示ドライバ１０と、この表示ドライバ１０を含む電子機器の一例を示す。なお電子機器は図１の構成に限定されず、図１に示されるもの以外の構成要素（例えばカメラ、操作部又は電源回路等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、或いは携帯型情報端末などであってもよい。またトランシーバ３０は、レシーバ回路とトランスミッタ回路の少なくとも１つを含むものである。

図１においてホストデバイス５は、例えばＭＰＵ（Micro Processer Unit）、ベースバンドエンジン（ベースバンドプロセッサ）又は表示コントローラ（画像処理コントローラ）などである。このホストデバイス５（ホストプロセッサ）は表示ドライバ１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。

表示パネル６は、複数のデータ線（信号線）と、複数の走査線と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル６としては、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）や薄膜ダイオード（Thin Film Diode：ＴＦＤ）などのスイッチング素子（２端子型非線形素子）を用いたアクティブマトリクス方式のパネルを採用できる。或いは表示パネル６として、単純マトリクス方式のパネルを採用したり、液晶パネル以外のパネル（例えば有機ＥＬパネル）を採用してもよい。

表示ドライバ１０は、ホストデバイス５との間のインターフェース処理を行うシリアルインターフェース回路２０（高速シリアルインターフェース）と、表示パネル６を駆動するドライバ回路７０を含む。

具体的にはシリアルインターフェース回路２０は、ホストデバイス５からシリアルバス（差動信号線）を介してコマンドやデータを含むパケットを受信する。そして受信したパケットを解析し、パケットに含まれるコマンドやデータ（パラメータ、表示データ）をドライバ回路７０に出力する。このシリアルインターフェース回路２０は、トランシーバ３０、リンクコントローラ５０、ドライバインターフェース回路６０、テスト回路６６を含む。

トランシーバ３０は、差動信号（差動データ信号、差動ストローブ信号、差動クロック信号）を用いてシリアルバスを介してパケット（コマンド、データ）を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動（又は電圧駆動）することによりパケットの送受信が行われる。このトランシーバ３０は、差動信号線を駆動する物理層回路（アナログフロントエンド回路）や高速ロジック回路（シリアル／パラレル変換回路、パラレル／シリアル変換回路）などを含むことができる。またシリアルバスのインターフェース規格しては、例えばＭＤＤＩ（Mobile Display Digital Interface）規格などを採用できる。なおシリアルバスの差動信号線は多チャンネル構成であってもよい。

リンクコントローラ５０はシリアル転送のリンク層（トランザクション層）の処理を行う。具体的には、シリアルバスを介してホストデバイス５からトランシーバ３０がパケットを受信した場合には、受信したパケットを解析する。即ち受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。またリンクコントローラ５０は、シリアルバスを介してホストデバイス５にパケットを送信する場合には、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を、トランシーバ３０に指示する。

ドライバインターフェース回路６０は、シリアルインターフェース回路２０とドライバ回路７０との間のインターフェース処理を行う。シリアルインターフェース回路２０とドライバ回路７０は例えばホストインターフェースバスにより接続される。そしてドライバインターフェース回路６０は、リード信号、ライト信号、データ信号などを含むホストインターフェース信号を生成してドライバ回路７０に出力する。

ドライバ回路７０は、シリアルインターフェース回路２０から出力されたコマンドやデータに基づいて、表示パネル６を駆動する。具体的にはドライバ回路７０は、ホストデバイス５からシリアルインターフェース回路２０を介して受けたコマンドやパラメータに基づいて、表示パネル６の駆動条件（表示特性制御パラメータ）等を設定する。例えば表示データのフォーマット形式、表示ライン数、表示範囲、表示データの書き込み開始位置又は駆動方法などを設定する。そしてドライバ回路７０は、ホストデバイス５からシリアルインターフェース回路２０を介して受けた表示データに基づいて、設定された駆動条件に従って表示パネル６のデータ線等を駆動する。

図１において、ホストデバイス５は、携帯電話の電話番号ボタン等が設けられる第１の機器部分（第１の回路基板）に実装することができる。一方、表示ドライバ１０、表示パネル６は、携帯電話の第２の機器部分（第２の回路基板）に実装することができる。従って、ホストデバイス５と表示ドライバ１０との間で高速シリアルバスを介してパケット転送を行えば、従来の電子機器に比べて、ＥＭＩノイズを低減できる。また第１、第２の機器部分を接続するヒンジなどの接続部分に通る信号線をシリアル信号線にすることが可能になり、機器の実装の容易化を図れる。

２．シリアル転送手法
次に本実施形態のシリアル転送手法について説明する。図２はＭＤＤＩ規格に準拠したトランシーバの例である。図２において、トランシーバ４０はホストデバイス５に内蔵され、トランシーバ３０は表示ドライバ１０に内蔵される。また３６、４２、４４はトランスミッタ回路であり、３２、３４、４６はレシーバ回路である。また３８、４８はウェイクアップ検出回路である。

ホスト側のトランスミッタ回路４２は差動信号線（差動ストローブ信号線）ＳＴＢＰ、ＳＴＢＭ（ＳＴＢ＋／−）を電流駆動する。そしてクライアント側のレシーバ回路３２は、電流駆動により抵抗素子ＲＴ２の両端に発生した電圧を増幅し、ストローブ信号ＳＴＢ＿Ｃを後段の回路に出力する。またホスト側のトランスミッタ回路４４は差動信号線（差動データ信号線）ＤＰ、ＤＭ（ＤＡＴＡ＋／−）を電流駆動する。そしてクライアント側のレシーバ回路３４は、電流駆動により抵抗素子ＲＴ１の両端に発生した電圧を増幅し、データ信号ＤＡＴＡ＿Ｃ＿ＨＣを後段の回路に出力する。

クロック信号からストローブ信号への変換や、ストローブ信号からクロック信号への変換は、図３（Ａ）に示す回路により実現できる。具体的には送信側では、図３（Ｂ）に示すようにデータ信号ＤＡＴＡとクロック信号ＣＬＫの排他的論理和をとることで、ストローブ信号ＳＴＢを生成し、このＳＴＢをシリアルバスを介して受信側に送信する。そして受信側は、データ信号ＤＡＴＡとストローブ信号ＳＴＢの排他的論理和をとることで、クロック信号ＣＬＫを再生する。このようにすれば、図３（Ｂ）から明らかなように、クロック信号ＣＬＫに比べてストローブ信号ＳＴＢの遷移回数は少なくなるため、データ転送のノイズ耐性を高めることができる。

３．トランシーバ
図４（Ａ）に本実施形態のトランシーバの要部の構成を示す。なお本実施形態のトランシーバの構成は図４（Ａ）に限定されず、図４（Ａ）の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図４（Ａ）とは異なる他の回路ブロックを追加してもよい。例えば電流を電圧に変換するための抵抗素子ＲＴ１を外付け部品としてもよい。或いはＤＰ、ＤＭにダンピング抵抗素子を設けてもよい。

また以下では、差動信号線ＤＰ、ＤＭを監視してウェイクアップ検出を行うと共に、差動信号線ＤＰ、ＤＭをプルダウンする場合について説明するが、本実施形態はこれに限定されない。例えば差動信号線（差動ストローブ信号線、差動クロック信号線）ＳＴＢＰ、ＳＴＢＭを監視してウェイクアップ検出を行うと共に、差動信号線ＳＴＢＰ、ＳＴＢＭをプルダウンするようにしてもよい。

レシーバ回路３４は、差動信号線（狭義には差動データ信号線）を介して差動信号（狭義には差動データ信号）を受信する。具体的には抵抗素子ＲＴ１の両端に生じる電圧を増幅し、信号ＤＡＴＡを後段の回路に出力する。

ウェイクアップ検出回路３８（ハイバネーション回路）は、差動信号線がハイインピーダンス状態に設定されるパワーダウンモード期間（ハイバネーション期間）において、差動信号線を構成する第１、第２の信号線（狭義には第１、第２のデータ信号線）ＤＰ、ＤＭを監視する。そして図５に示すように、ＤＰとＤＭの電圧差が所与の検出電圧ＶＤＥＴ（オフセット電圧）になったと判断した場合に、ウェイクアップ検出信号ＷＫＤＥＴをアクティブ（例えばハイレベル）にする。

なお、ＤＰとＤＭの電圧差が検出電圧ＶＤＥＴになったか否かは、ＤＰとＤＭの電圧差と検出電圧ＶＤＥＴとを比較することで判断してもよいし、ＤＰ又はＤＭの電圧レベルだけで判断してもよい。或いはＤＰ、ＤＭの中間電圧を監視し、中間電圧が所与の電圧レベル（ＶＤＥＴ／２）になった場合に、ＤＰ、ＤＭの電圧差が検出電圧ＶＤＥＴになったと判断してもよい。また、前述のように、ＤＰ、ＤＭの代わりにＳＴＢＰ、ＳＴＢＭを監視して、ＳＴＢＰとＳＴＢＭの電圧差が検出電圧ＶＤＥＴになったか否かを判断してもよい。

プルダウン回路８０は、パワーダウンモード期間において、信号線ＤＰ、ＤＭを電源ＶＳＳ（広義には第１の電源）の電圧レベル（例えば０Ｖ）に設定する。具体的にはプルダウン回路８０は、信号線ＤＰと電源ＶＳＳ（ＧＮＤ）との間に設けられるＮ型（広義には第１導電型）のトランジスタＴＲＰ、プルダウン抵抗素子ＲＰと、信号線ＤＭと電源ＶＳＳとの間に設けられるＮ型のトランジスタＴＲＭ、プルダウン抵抗素子ＲＭを含む。そしてトランジスタＴＲＰ、ＴＲＭのゲートには、プルダウン制御信号ＰＬＤＣが入力される。

なお図４（Ａ）では、説明の便宜のために、トランジスタＴＲＰ、ＴＲＮとは別にプルダウン抵抗素子ＲＰ、ＲＭを設けているが、実際にはプルダウン抵抗素子ＲＰ、ＲＭは省略することができる。この場合には、トランジスタＴＲＰ、ＴＲＮがプルダウン抵抗素子ＲＰ、ＲＮとして機能し、トランジスタＴＲＰ、ＴＲＮのオン抵抗値がプルダウン抵抗素子ＲＰ、ＲＮの抵抗値ＲＰＤになる。

ＭＤＤＩなどの高速シリアルインターフェース規格では、パワーダウンモード（ハイバネーションモード）が定義されている。このパワーダウンモードでは、ホスト側は、パワーダウンモードの指示パケットであるリンクシャットダウンパケットをクライアント側に送信し、所定期間（６４ストローブパルス期間）の経過後に差動信号線をハイインピーダンス状態に設定する。一方、リンクシャットダウンパケットを受信したクライアント側のリンクコントローラ５０は、イネーブル信号ＤＲＥＮＢを用いてレシーバ回路３４等をディスエーブルに設定して、パワーダウンモードに移行する。

パワーダウンモードからのウェイクアップ時には、図５に示すようにホスト側が信号線ＤＰ、ＤＭに論理「１」（ＤＰ＞ＤＭ）を出力する。するとウェイクアップ検出回路３８がこの論理「１」を検出する。具体的にはＤＰ、ＤＭの電圧差（ＤＰ−ＤＭ）が検出電圧ＶＤＥＴ（例えばＶＤＥＴ＝１２５ｍＶ）になった場合に、ウェイクアップ検出信号ＷＫＤＥＴをアクティブにする。これによりパワーダウンモードから通常動作モードに移行することが可能になる。

しかしながら、このようにパワーダウンモード期間に信号線ＤＰ、ＤＭがハイインピーダンス状態（ＨｉＺ）に設定されると、ウェイクアップ検出回路３８やレシーバ回路３４が誤動作するおそれがある。即ち信号線ＤＰ、ＤＭは、ウェイクアップ検出回路３８が含む差動増幅回路を構成するトランジスタのゲートに接続される。従ってＤＰ、ＤＭがハイインピーダンス状態になると、このトランジスタのオン、オフが不定になり、ウェイクアップ検出回路３８の誤動作を招く。例えばパワーダウンモードが解除されていないのに、ウェイクアップ検出信号ＷＫＤＥＴをアクティブにしてしまうおそれがある。

そこで本実施形態では、このような誤動作の防止のために、パワーダウンモード期間においてＤＰ、ＤＭの電圧をプルダウンするプルダウン回路８０を設けている。このようなプルダウン回路８０を設ければ、パワーダウンモード期間においてＤＰ、ＤＭの電圧が、ＶＳＳの電圧レベルに設定されるようになる。従って、ウェイクアップ検出回路３８が含む差動増幅回路を構成するトランジスタのオン、オフが不定になるのを防止でき、ウェイクアップ検出回路３８の誤動作を防止できる。またレシーバ回路３４の誤動作防止も可能になる。

４．プルダウン抵抗素子の抵抗値
さてＭＤＤＩなどの高速シリアルインターフェースでは、パワーダウンモード（ハイバネーションモード）期間においては、ＤＰ、ＤＭをハイインピーダンス状態に設定することが規格化されている。従って図４（Ａ）のようなプルダウン回路８０を設けると、ＤＰ、ＤＭがハイインピーダンス状態にならなくなり、規格を遵守できなくなるおそれがある。

そこで本実施形態では、プルダウン抵抗素子ＲＰ、ＲＭの抵抗値ＲＰＤ（ＴＲＰ、ＴＲＭのオン抵抗値）を図４（Ｂ）に示す手法により設定している。例えば信号線ＤＰ、ＤＭが接続される受信ノードＮＲ１、ＮＲ２でのパワーダウンモード期間における最大リーク電流値の規格値（許容値）をＩＬとする。ＭＤＤＩの場合はＩＬ＝２５マイクロアンペアになる。またプルダウン抵抗素子ＲＰ、ＲＭ（ＴＲＰ、ＴＲＭ）に流れるプルダウン電流値をＩＰＤとする。この場合に本実施形態では、プルダウン回路８０のプルダウン抵抗素子ＲＰ、ＲＭ（ＴＲＰ、ＴＲＭ）の抵抗値ＲＰＤ（ＴＲＰ、ＴＲＭのオン抵抗値）を、ＩＰＤ＜ＩＬとなる抵抗値（トランジスタサイズ）に設定している。

より具体的には、ＤＰ、ＤＭでの最大振幅電圧をＶＭＡＸとした場合に、プルダウン抵抗素子の抵抗値ＲＰＤを、ＲＰＤ＞ＶＭＡＸ／ＩＬとなる抵抗値に設定している。例えばプルアップ抵抗素子ＲＰ、ＲＭをトランジスタＴＲＰ、ＴＲＭのオン抵抗で代用する場合には、ＴＲＰ、ＴＲＭのオン抵抗値がＲＰＤ＞ＶＭＡＸ／ＩＬとなるように、ＴＲＰ、ＴＲＭのトランジスタサイズ（Ｗ／Ｌ）を設定する。

例えばＭＤＤＩでは、最大振幅電圧ＶＭＡＸ＝１．６５Ｖとなり、最大リーク電流値ＩＬ＝２５マイクロアンペアとなる。従ってこの場合には抵抗値をＲＰＤ＞ＶＭＡＸ／ＩＬ＝６６ＫΩに設定すればよい。なお、受信ノードＮＲ１、ＮＲ２には静電気保護用の素子等が設けられる場合がある。従って、ＲＰＤ＞１００ＫΩ〜２００ＫΩに設定することができる。

ＭＤＤＩなどではパワーダウンモード期間においてＤＰ、ＤＭがハイインピーダンス状態に設定される。従って、規格を遵守するためには、パワーダウンモード期間においてＤＰ、ＤＭの電圧をプルダウンすべきではない。

しかしながら、信号線ＤＰ、ＤＭの受信ノードＮＲ１、ＮＲ２には静電気保護用の素子等が設けられている。このため受信ノードＮＲ１、ＮＲ２でのリーク電流は、ある程度許容されており、ＭＤＤＩでは最大リーク電流値ＩＬの規格値は２５マイクロアンペアになっている。

本願発明者はこの点に着目し、プルダウン電流値ＩＰＤが最大リーク電流値ＩＬ未満になるプルダウン回路８０を信号線ＤＰ、ＤＭに設けている。このようにＩＰＤ＜ＩＬとすれば、プルダウン電流をリーク電流と見なすことができるため、規格を遵守できる。そして本実施形態によれば、このように規格を遵守しながらも、ＤＰ、ＤＭの電圧がパワーダウンモード期間においてプルダウンされるため、ウェイクアップ検出回路３８等の誤動作を防止できるという効果がある。

５．ウェイクアップ検出回路
図６にウェイクアップ検出回路３８の構成例を示す。なお本実施形態のウェイクアップ検出回路３８は図６の構成に限定されるものではなく、種々の変形実施が可能である。

ウェイクアップ検出回路３８は、差動増幅回路９０、９２、９４（第１〜第３の差動増幅回路）を含む。これらの差動増幅回路９０、９２、９４は、その第１、第２の入力ノード（正転入力、反転入力）に入力された電圧を増幅する機能や、電圧レベルをシフトする機能などを有する。この差動増幅回路９０、９２、９４を、オペアンプ（演算増幅器）として構成してもよい。

差動増幅回路９０では、その第１、第２の入力ノードに信号線ＤＰ、ＤＭが接続される。また差動増幅回路９２では、その第１、第２の入力ノードに、第１、第２の基準電圧線ＶＲＥＦＨ、ＶＲＥＦＬが接続される。差動増幅回路９４では、その第１、第２の入力ノードに、差動増幅回路９０、９２の出力ノードＮ１１、Ｎ２１が接続される。

ここで基準電圧線ＶＲＥＦＨ、ＶＲＥＦＬでは、その電圧差が図５の検出電圧ＶＤＥＴに設定される。例えばＶＤＥＴ＝１２５ｍＶである場合に、ＶＲＥＦＨ、ＶＲＥＦＬは、各々、例えば１．０Ｖ、０．８７５Ｖに設定される。このＶＲＥＦＨ、ＶＲＥＦＬの基準電圧は基準電圧生成回路１００により生成される。

図６では、ＤＰ−ＤＭ＜ＶＤＥＴである場合には、出力ノードＮ１１の電圧よりも出力ノードＮ２１の電圧の方が高くなる。これにより、差動増幅回路９４の出力であるウェイクアップ検出信号ＷＫＤＥＴは非アクティブ（例えばローレベル）になる。一方、図５に示すようにホスト側がパワーダウンモード解除のために、ＤＰ、ＤＭへの論理「１」の出力を開始し、ＤＰ−ＤＭ≧ＶＤＥＴになると、出力ノードＮ１１の電圧の方が出力ノードＮ２１の電圧よりも高くなる。これにより差動増幅回路９４の出力であるウェイクアップ検出信号ＷＫＤＥＴがアクティブ（例えばハイレベル）になる。

図６のウェイクアップ検出回路３８によれば、パワーダウンモード期間においても基準電圧生成回路１００がＶＲＥＦＨ、ＶＲＥＦＬの基準電圧を出力している。従って、パワーダウンモードからのウェイクアップ時にＤＰ−ＤＭ≧ＶＤＥＴになった場合に、これを直ぐに検出して、ウェイクアップ検出信号ＷＫＤＥＴをアクティブにできる。従って正確で高速なウェイクアップ検出を実現できる。

そして図６の構成では、信号線ＤＰ、ＤＭは、差動増幅回路９０を構成するトランジスタ（差動対トランジスタ）のゲートに接続される。従って、パワーダウンモード期間においてＤＰ、ＤＭがハイインピーダンス状態に設定されると、このトランジスタのオン、オフが不定になってしまい、誤動作が生じるおそれがある。即ちＤＰ−ＤＭ≧ＶＤＥＴではないのに、ウェイクアップ検出信号ＷＫＤＥＴがアクティブになってしまうおそれがある。

しかしながら本実施形態によれば、パワーダウンモード期間ではプルダウン回路８０によりＤＰ、ＤＭの電圧がプルダウンされるため、ＤＰ、ＤＭの電圧を共に例えば０Ｖに設定できる。そしてホスト側のトランスミッタ回路の電流駆動能力は大きく、プルダウン回路８０のプルダウン電流値ＩＰＤは小さい（ＩＰＤ＜ＩＬ）。従って、ホスト側がＤＰ、ＤＭに論理「１」（ＤＰ＞ＤＭ）を出力すると、ホスト側のトランスミッタ回路の電流駆動により、図５に示すようにＤＰ−ＤＭ≧ＶＤＥＴになり、ウェイクアップを検出できることになる。

図７にウェイクアップ検出回路３８の詳細な構成例を示す。なおウェイクアップ検出回路３８は図７の構成に限定されるものではなく、その接続形態を変更したり、他のトランジスタや回路を変更するなど、種々の変形実施が可能である。

差動増幅回路９０は、差動増幅回路９０の第１、第２の出力ノードＮ１１、Ｎ１２（正転出力、反転出力）とＶＤＤ（広義には第２の電源）との間に設けられ、信号線ＤＰ、ＤＭがそのゲートに接続されるＰ型（広義には第２導電型）の第１、第２のトランジスタＴＲ１、ＴＲ２を含む。また、出力ノードＮ１１、Ｎ１２とＶＳＳ（広義には第１の電源）との間に設けられ、出力ノードＮ１１、Ｎ１２がそのドレイン及びゲートに接続されるＮ型（広義には第１導電型）の第３、第４のトランジスタＴＲ３、ＴＲ４を含む。更に差動増幅回路９０はＶＤＤとトランジスタＴＲ１、ＴＲ２の間に設けられる電流源ＩＳ１を含むことができる。

差動増幅回路９２は、差動増幅回路９２の第１、第２の出力ノードＮ１２、Ｎ２２とＶＤＤとの間に設けられ、基準電圧生成回路１００からの基準電圧線ＶＲＥＦＨ、ＶＲＥＦＬがそのゲートに接続されるＰ型の第５、第６のトランジスタＴＲ５、ＴＲ６を含む。また、出力ノードＮ２１、Ｎ１２とＶＳＳとの間に設けられ、出力ノードＮ２１、Ｎ２２がそのドレイン及びゲートに接続されるＮ型の第７、第８のトランジスタＴＲ７、ＴＲ８を含む。更に差動増幅回路９２はＶＤＤとトランジスタＴＲ５、ＴＲ６の間に設けられる電流源ＩＳ２を含むことができる。

差動増幅回路９４は、差動増幅回路９４の第１、第２の中間出力ノードＮ３１、Ｎ３２とＶＤＤとの間に設けられ、差動増幅回路９０の出力ノードＮ１１と差動増幅回路９２の出力ノードＮ２１がそのゲートに接続されるＰ型の第９、第１０のトランジスタＴＲ９、ＴＲ１０を含む。また中間出力ノードＮ３１、Ｎ３２とＶＳＳとの間に設けられ、中間出力ノードＮ３１、Ｎ３２がそのドレイン及びゲートに接続されるＮ型の第１１、第１２のトランジスタＴＲ１１、ＴＲ１２を含む。また差動増幅回路９４の第１、第２の出力ノードＮ４１、Ｎ４２とＶＤＤとの間に設けられ、出力ノードＮ４２がそのゲートに接続されるＰ型の第１３、第１４のトランジスタＴＲ１３、ＴＲ１４を含む。また出力ノードＮ４１、Ｎ４２とＶＳＳとの間に設けられ、中間出力ノードＮ３１、Ｎ３２がそのゲートに接続されるＮ型の第１５、第１６のトランジスタＴＲ１５、ＴＲ１６を含む。更に差動増幅回路９４はＶＤＤとトランジスタＴＲ９、ＴＲ１０の間に設けられる電流源ＩＳ３を含むことができる。

基準電圧生成回路１００は、第１、第２の基準電圧を生成し、第１、第２の基準電圧線ＶＲＥＦＨ、ＶＲＥＦＬに出力する回路である。具体的には基準電圧生成回路１００は、第１のしきい値電圧Ｖｔｈｎを有する第１の基準電圧生成用のトランジスタＴＲ１９と、第２のしきい値電圧Ｖｔｈｐを有する第２の基準電圧生成用のトランジスタＴＲ２０を含む。そしてしきい値電圧Ｖｔｈｎ、Ｖｔｈｐの電圧差Ｖｔｈｎ−Ｖｔｈｐに基づいて、ＶＲＥＦＨ、ＶＲＥＦＬの基準電圧を生成する。

更に具体的には基準電圧生成回路１００は、基準電圧生成回路１００の第１、第２の中間出力ノードＮ５１、Ｎ５２とＶＤＤとの間に設けられ、そのゲートに中間出力ノードＮ５１が接続されるＰ型の第１７、第１８のトランジスタＴＲ１７、ＴＲ１８を含む。また中間出力ノードＮ５１、Ｎ５２とＶＳＳとの間に設けられ、そのゲートに基準電圧生成回路１００の出力ノードＮ５３が接続されるＮ型の第１の基準電圧生成用のトランジスタＴＲ１９と、そのゲートにＶＳＳが接続されるＮ型の第２の基準電圧生成用のトランジスタＴＲ２０を含む。またトランジスタＴＲ１９、ＴＲ２０とＶＳＳの間に設けられる電流源ＩＳ４を含むことができる。また基準電圧生成回路１００の出力ノードＮ５３とＶＤＤとの間に設けられ、そのゲートに中間出力ノードＮ５２が接続されるＰ型の第２１のトランジスタＴＲ２１を含む。また出力ノードＮ５３とＶＳＳとの間に設けられる電圧分割用の抵抗素子Ｒ１、Ｒ２、Ｒ３を含む。

この基準電圧生成回路１００では、ボルテージフォロワ回路において差動対を構成するトランジスタＴＲ１９、ＴＲ２０として、異なるしきい値電圧Ｖｔｈｎ、Ｖｔｈｐを有するトランジスタを用いている。そしてトランジスタＴＲ２０のゲートにはＶＳＳ（０Ｖ）が接続される。これにより、出力ノードＮ５３には、ＶＲＥＦ＝Ｖｔｈｎ−Ｖｔｈｐの電圧が出力されるようになる。

この場合、トランジスタＴＲ１９のゲート電極にＰ＋ポリシリコンを用い、トランジスタＴＲ２０のゲート電極にＮ＋ポリシリコンを用いることで、Ｖｔｈｎ＝０．７５Ｖ、Ｖｔｈｐ＝−０．３Ｖになる。これによりゲート電極の仕事関数差に相当する基準電圧ＶＲＥＦが、ＶＲＥＦ＝Ｖｔｈｎ−Ｖｔｈｐ＝１．０５Ｖとして出力ノードＮ５３に出力される。そしてこの基準電圧ＶＲＥＦを、抵抗Ｒ１、Ｒ２、Ｒ３を用いて電圧分割することで、ＶＲＥＦＨ、ＶＲＥＦＬには、各々、１．０Ｖ、０．８５Ｖの電圧が出力されるようになる。これにより、差動増幅回路９２の差動対を構成するトランジスタＴＲ５、ＴＲ６には、ＶＲＥＦＨ−ＶＲＥＦＬ＝ＶＤＥＴとなる電圧差が入力されるようになり、図５で説明したウェイクアップ検出が可能になる。

なおトランジスタのチャネルドープ量を変えることで、トランジスタＴＲ１９、ＴＲ２０間にしきい値電圧差を設定するようにしてもよい。またＶＲＥＦからＶＲＥＦＨ、ＶＲＥＦＬを生成する電圧分割回路は、抵抗Ｒ１、Ｒ２、Ｒ３を用いた回路には限定されない。

図８（Ａ）〜（Ｆ）に、図７の回路の各ノードの信号波形例を示す。図８（Ａ）に示すように、ウェイクアップ時（パワーダウンモード解除時）には、ＤＰ、ＤＭの電圧が、プルダウン電圧（０Ｖ）から徐々に上昇し、ＤＰとＤＭの電圧差が徐々に大きくなる。この場合に、図８（Ｂ）に示すようにＶＲＥＦＨとＶＲＥＦＬの電圧は、例えばＶＲＥＦＨ＝１．０Ｖ、ＶＲＥＦＬ＝０．８５Ｖというように一定値になっている。

そしてＤＰとＤＭの電圧差が徐々に大きくなると、差動増幅回路９０の出力ノードＮ１１の電圧は図８（Ｃ）に示すように徐々に低くなる。一方、ＶＲＥＦＨとＶＲＥＦＬの電圧が一定値であるため、差動増幅回路９２の出力ノードＮ２１の電圧は一定値になる。そしてＤＰとＤＭの電圧差が大きくなり、出力ノードＮ１１の電圧の方が出力ノードＮ２１の電圧よりも低くなると、図８（Ｄ）に示すように、差動増幅回路９４の中間出力ノードＮ３１の電圧の方が中間出力ノードＮ３２の電圧よりも高くなる。これにより図８（Ｅ）に示すように、差動増幅回路９４の出力ノードＮ４１、Ｎ４３の電圧が、各々、ローレベル、ハイレベルに変化し、図８（Ｆ）に示すようにウェイクアップ検出信号ＷＫＤＥＴの電圧がハイレベルに変化する。なお出力ノードＮ４１、Ｎ４３の間には、雑音による誤検出防止のためのシュミットトリガ型インバータが設けられている。

本実施形態のウェイクアップ検出回路３８は、パワーダウンモード期間に、ＤＰ、ＤＭの電圧を監視するために動作する必要がある。従って、パワーダウンモードを意味あるものにするために、ウェイクアップ検出回路３８の消費電力はなるべく低いことが望ましい。

この点、図７の回路では、基準電圧生成回路１００として、しきい値電圧が異なる異極のトランジスタＴＲ１９、ＴＲ２０を用いている。従って、バイポーラトランジスタを用いたバンドギャップ方式の基準電圧生成回路に比べて、消費電力を小さくできる。従って、パワーダウンモード期間に動作するウェイクアップ検出回路３８として最適な回路を採用できる。なお、消費電力がそれほど問題にならない場合には、基準電圧生成回路１００として、バイポーラトランジスタを用いたバンドギャップ方式の回路等を用いてもよい。

６．テスト回路
図９に本実施形態のテスト回路６４の構成例を示す。このテスト回路６４は、トランシーバ３０（プルダウン回路８０、ウェイクアップ検出回路３８）のテストのための回路である。なお本実施形態のテスト回路６４は図９の構成に限定されず、その接続形態を変更したり、他の回路要素を追加するなどの種々の変形実施が可能である。

図９において、ウェイクアップ検出回路３８は、リンクシャットダウンパケット（パワーダウンモードの指示パケット）をホストデバイス５から受信した場合にアクティブになるイネーブル信号ＷＤＥＮＢを受ける。そしてイネーブル信号ＷＤＥＮＢがアクティブになった場合に、信号線ＤＰ、ＤＭ（ＤＰ、ＤＭの少なくとも一方）の監視動作を開始する。またプルダウン回路８０は、リンクシャットダウンパケット（パワーダウンモードの指示パケット）をホストデバイス５から受信した場合にアクティブになるプルダウン制御信号ＰＬＤＣを受ける。そしてプルダウン制御信号ＰＬＤＣがアクティブになった場合に、信号線ＤＰ、ＤＭをＶＳＳの電圧レベルにプルダウンする。

テスト回路６４は第１、第２のセレクタ６６、６８を含む。そしてセレクタ６６はテストモード時には、第１のテスト端子からの第１のテスト信号ＴＳＴ１を、ウェイクアップ検出回路３８のイネーブル信号ＷＤＥＮＢとして、ウェイクアップ検出回路３８に出力する。一方、通常動作モード時には、リンクコントローラ５０からのパワーダウン信号ＰＤＷＮを、イネーブル信号ＷＤＥＮＢとして、ウェイクアップ検出回路３８に出力する。

セレクタ６８は、テストモード時には、第２のテスト端子からの第２のテスト信号ＴＳＴ２を、プルダウン回路８０のプルダウン制御信号ＰＬＤＣとして、プルダウン回路８０に出力する。一方、通常動作モード時には、リンクコントローラ５０からのパワーダウン信号ＰＤＷＮを、プルダウン制御信号ＰＬＤＣとして、プルダウン回路８０に出力する。

図９のテスト回路６４によれば、通常動作モード時にリンクコントローラ５０がパワーダウン（ハイバネーション）信号ＰＤＷＮをアクティブ（ハイレベル）にすると、イネーブル信号ＷＤＥＮＢがアクティブになり、ウェイクアップ検出回路３８によるＤＰ、ＤＭの監視動作が開始する。またこの時、プルダウ制御信号ＰＬＤＣもアクティブになり、プルダウン回路８０によりＤＰ、ＤＭの電圧がＶＳＳにプルダウンされる。これにより、前述のようにウェイクアップ検出回路３８の誤動作を防止できる。またプルダウン電流値は受信ノードＮＲ１、ＮＲ２での最大リーク電流値の規格値よりも小さいため、シリアルバスのインターフェース規格も遵守できる。

しかしながら、テストモード時にも、１本のパワーダウン信号ＰＤＷＮにより、イネーブル信号ＷＤＥＮＢ、プルダウン制御信号ＰＬＤＣの両方を同時に制御すると、本来のリーク電流をテストできないという問題がある。

そこで図９のテスト回路６４では、テストモード時には、テスト信号ＴＳＴ１、ＴＳ２を用いて、信号ＷＤＥＮＢと信号ＰＬＤＣを独立に制御できるようにしている。

例えばテストモード時にテスト信号ＴＳＴ１、ＴＳＴ２の両方をアクティブにすれば、ＤＰ、ＤＭの電圧をプルダウンしながらウェイクアップ検出を行うという、通常動作モードと同様のウェイクアップ検出シーケンスをテストできる。

一方、テストモード時に、テスト信号ＴＳＴ２の方を非アクティブ（ローレベル）にすれば、受信ノードＮＲ１、ＮＲ２での本来のリーク電流をテストできる。即ちＤＰ、ＤＭには静電気保護用の素子等が接続されるため、ノードＮＲ１、ＮＲ２のリーク電流をテストして、これらの素子が静電気等により破壊されていないか否かをテストする必要がある。ところが、プルダウン回路８０でのプルダウン電流値ＩＰＤは、規格上の最大リーク電流値ＩＬと同等の小さな値に設定されている。従って、信号ＰＬＤＣを独立に制御できないと、本来のリーク電流をテストできない。

この点、図９のテスト回路６４によれば、テスト信号ＴＳＴ２を用いることで、ＤＰ、ＤＭの受信ノードＮＲ１、ＮＲ２での本来のリーク電流を独立にテストできるようになるため、信頼性の向上を図れる。

７．詳細な構成例
図１０に本実施形態のトランシーバ３０の詳細な構成例を示す。図１０では、差動信号線ＤＰ、ＤＭのみならず、差動ストローブ（クロック）信号線ＳＴＢＰ、ＳＴＢＭに対してもプルダウン回路８２が設けられている。このようなプルダウン回路８２を設けることで、ストローブ用のレシーバ回路３２の誤動作についても防止できるようになる。なお、図１０では、ウェイクアップ検出回路３８がＤＰ、ＤＭを監視しているが、ウェイクアップ検出回路３８がＳＴＢＰ、ＳＴＢＭを監視する構成を採用することも可能である。

また図１０では、データ用のレシーバ回路３４の誤動作防止回路として、ＤＰとＶＳＳの間に設けられたＮ型のトランジスタＴＲＡ及び抵抗素子ＲＡと、ＶＤＤとＤＭの間に設けられたＰ型のトランジスタＴＲＢ及び抵抗素子ＲＢを含む。またストローブ用のレシーバ回路３２の誤動作防止回路として、ＳＴＢＰとＶＳＳの間に設けられたＮ型のトランジスタＴＲＡ２及び抵抗素子ＲＡ２と、ＶＤＤとＳＴＢＭの間に設けられたＰ型のトランジスタＴＲＢ２及び抵抗素子ＲＢ２を含む。

そしてイネーブル信号ＳＨＲＥＮＢがアクティブになると、トランジスタＴＲＡ、ＴＲＢがオンになる。これにより、ＤＰ、ＤＭに対して微少な電流が流れ、ＤＰとＤＭの間にオフセット電圧（１２５ｍＶ）を設定できる。従って、ホスト側が論理「１」を出力していないのにレシーバ回路３４が論理「１」を検出してしまうという誤動作を防止できる。またイネーブル信号ＳＨＲＥＮＢがアクティブになると、トランジスタＴＲＡ２、ＴＲＢ２がオンになり、ＳＴＢＰとＳＴＢＭの間にオフセット電圧を設定できる。これによりレシーバ回路３２の誤動作を防止できる。

また図１０では、消費電力を完全にシャットダウンするためのパワーダウン信号ＰＤＸが更に設けられている。ＰＤＸがアクティブ（ローレベル）になると、レシーバ回路３２、３４、トランスミッタ回路３６、ウェイクアップ検出回路３８が全てディスエーブルになる。またプルダウン回路８０、８２のトランジスタＴＲＰ、ＴＲＭ、ＴＲＰ２、ＴＲＭ２も全てオフになり、プルダウン電流値もゼロになる。これにより、通常パワーダウンモード（ハイバネーション）よりも更に消費電力を軽減できる。

次に図１１、図１２の信号波形図を用いて、図１０のトランシーバ３０の動作について説明する。

パワーダウンモードに移行する場合には、ホスト側は図１１のＡ１に示すようにシャットダウンパケットを送信する。そしてＡ２に示すように、例えば６４ストローブパルス期間経過後にＤＰ、ＤＭをハイインピーダンス状態に設定する。

リンクシャットダウンパケットを受信すると、Ａ３に示すようにクライアント側のリンクコントローラ５０により、イネーブル信号ＷＤＥＮＢがアクティブになり、ウェイクアップ検出回路３８の動作がイネーブルに設定される。またこの時、プルダウン制御信号ＰＬＤＣもアクティブになり、プルダウン回路８０によりＤＰ、ＤＭがプルダウンされる。更にＡ４、Ａ５に示すように、イネーブル信号ＤＲＥＮＢ、ＳＲＥＮＢが非アクティブになり、レシーバ回路３２、３４の動作がディスエーブルに設定される。これによりＡ６に示すパワーダウンモード（ハイバネーション）期間に移行する。

パワーダウンモードからウェイクアップする時には、ホスト側はＡ７に示すようにＤＰ、ＤＭに論理「１」（ＤＰ＞ＤＭ）を出力する。すると、図５で説明したように、ウェイクアップ検出回路３８がこれを検出して、Ａ８に示すようにウェイクアップ検出信号ＷＫＤＥＴをアクティブにする。これによりリンクコントローラ５０は、Ａ９、Ａ１０、Ａ１１に示すように、イネーブル信号ＳＨＲＥＮＢ、ＳＲＥＮＢ、ＤＲＥＮＢをアクティブにする。これによりレシーバ回路３２、３４がパワーダウンモードから通常動作モードに復帰する。

ホスト側は、論理「１」を例えば１５０ストローブパルス期間だけ出力した後、Ａ１２に示すように論理「０」（ＤＰ＜ＤＭ）を５０ストローブパルス期間だけ出力する。するとリンクコントローラ５０はＡ１３に示すようにイネーブル信号ＷＤＥＮＢを非アクティブにして、ウェイクアップ検出回路３８の動作をディスエーブルに設定する。これにより、通常動作モードに完全に移行するようになる。

また本実施形態では、図１２に示すように、シャットダウン用のパワーダウン信号ＰＤＸを用いて、通常のパワーダウンモードよりも更に低消費電力となるシャットダウンモードを実現している。

即ち図１２のＢ１に示すように通常のパワーダウンモードに移行した後、Ｂ２に示すように例えばホスト側が信号ＰＤＸをアクティブにする。具体的には、信号ＰＤＸ用の外部端子を設け、この外部端子を用いてホスト側が信号ＰＤＸを制御する。そして信号ＰＤＸがアクティブ（ローレベル）になると、レシーバ回路３２、３４、ウェイクアップ検出回路３８等が全てディスエーブルに設定される。またプルダウン電流値もゼロになる。これによりシャットダウンモードが実現される。その後、Ｂ３に示すようにホスト側が信号ＰＤＸを非アクティブにして、通常のパワーダウンモードに戻る。その後、ホスト側がＤＰ、ＤＭに論理「１」を出力することで、通常パワーダウンモード（ハイバネーション）から通常動作モードに移行できるようになる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１導電型、第２導電型等）と共に記載された用語（ＶＳＳ、ＶＤＤ、Ｎ型、Ｐ型等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。

またトランシーバや表示ドライバや電子機器の構成や動作も本実施形態で説明した構成や動作に限定されない。またシリアルバスでのシリアル転送手法やウェイクアップ検出手法等も本実施形態で説明した手法に限定されない。

表示ドライバ、電子機器の構成例。 シリアル転送手法の説明図。 図３（Ａ）（Ｂ）もシリアル転送手法の説明図。 図４（Ａ）（Ｂ）は本実施形態のトランシーバの構成例。 ウェイクアップ検出手法の説明図。 ウェイクアップ検出回路の構成例。 ウェイクアップ検出回路の詳細な構成例。 図８（Ａ）〜（Ｆ）はウェイクアップ検出回路の各ノードの信号波形例。 テスト回路の構成例。 本実施形態のトランシーバの詳細な構成例。 図１０のトランシーバの動作を説明するための信号波形例。 図１０のトランシーバの動作を説明するための信号波形例。

符号の説明

５ ホストデバイス、６ 表示パネル、１０ 表示ドライバ、
２０ シリアルインターフェース回路、３０、４０ トランシーバ、
３２、３４ レシーバ回路、３６ トランスミッタ回路、
３８ ウェイクアップ検出回路、４２、４４ トランスミッタ回路、
４６ レシーバ回路、４８ ウェイクアップ検出回路、
５０ リンクコントローラ、６０ ドライバインターフェース回路、
６４ テスト回路、６６、６８ セレクタ、７０ ドライバ回路、
８０、８２ プルダウン回路、９０、９２、９４ 差動増幅回路、
１００ 基準電圧生成回路、

Claims (12)

1. 差動信号線を介して差動信号を受信するレシーバ回路と、
   前記差動信号線がハイインピーダンス状態に設定されるパワーダウンモード期間において、前記差動信号線を構成する第１、第２の信号線を監視し、前記第１、第２の信号線の電圧差が所与の検出電圧になったと判断した場合に、ウェイクアップ検出信号をアクティブにするウェイクアップ検出回路と、
   前記パワーダウンモード期間において、前記差動信号線の前記第１、第２の信号線を第１の電源の電圧レベルに設定するプルダウン回路とを含むことを特徴とするトランシーバ。
2. 請求項１において、
   前記プルダウン回路は、
   前記第１、第２の信号線と前記第１の電源との間に設けられる第１、第２のプルダウン抵抗素子を含み、
   前記第１、第２の信号線が接続される第１、第２の受信ノードでの前記パワーダウンモード期間における最大リーク電流値の規格値をＩＬとし、前記第１、第２のプルダウン抵抗素子に流れるプルダウン電流値をＩＰＤとした場合に、前記プルダウン回路の前記第１、第２のプルダウン抵抗素子の抵抗値ＲＰＤは、ＩＰＤ＜ＩＬとなる抵抗値に設定されていることを特徴とするトランシーバ。
3. 請求項２において、
   前記第１、第２の信号線での最大振幅電圧をＶＭＡＸとした場合に、前記第１、第２のプルダウン抵抗素子の抵抗値ＲＰＤは、ＲＰＤ＞ＶＭＡＸ／ＩＬとなる抵抗値に設定されていることを特徴とするトランシーバ。
4. 請求項１乃至３のいずれかにおいて、
   前記ウェイクアップ検出回路は、
   前記第１、第２の信号線が、その第１、第２の入力ノードに接続される第１の差動増幅回路と、
   その電圧差が前記検出電圧に設定される第１、第２の基準電圧線が、その第１、第２の入力ノードに接続される第２の差動増幅回路と、
   前記第１、第２の差動増幅回路の出力ノードが、その第１、第２の入力ノードに接続される第３の差動増幅回路とを含むことを特徴とするトランシーバ。
5. 請求項４において、
   前記第１の差動増幅回路は、
   前記第１の差動増幅回路の第１、第２の出力ノードと第２の電源との間に設けられ、前記第１、第２の信号線がそのゲートに接続される第２導電型の第１、第２のトランジスタと、
   前記第１の差動増幅回路の前記第１、第２の出力ノードと前記第１の電源との間に設けられ、前記第１の差動増幅回路の前記第１、第２の出力ノードがそのドレイン及びゲートに接続される第１導電型の第３、第４のトランジスタを含み、
   前記第２の差動増幅回路は、
   前記第２の差動増幅回路の第１、第２の出力ノードと前記第２の電源との間に設けられ、前記第１、第２の基準電圧線がそのゲートに接続される第２導電型の第５、第６のトランジスタと、
   前記第２の差動増幅回路の前記第１、第２の出力ノードと前記第１の電源との間に設けられ、前記第２の差動増幅回路の前記第１、第２の出力ノードがそのドレイン及びゲートに接続される第１導電型の第７、第８のトランジスタを含むことを特徴とするトランシーバ。
6. 請求項４において、
   前記第３の差動増幅回路は、
   前記第３の差動増幅回路の第１、第２の中間出力ノードと前記第２の電源との間に設けられ、前記第１の差動増幅回路の前記第１の出力ノードと前記第２の差動増幅回路の前記第１の出力ノードがそのゲートに接続される第２導電型の第９、第１０のトランジスタと、
   前記第３の差動増幅回路の前記第１、第２の中間出力ノードと前記第１の電源との間に設けられ、前記第３の差動増幅回路の前記第１、第２の中間出力ノードがそのドレイン及びゲートに接続される第１導電型の第１１、第１２のトランジスタと、
   前記第３の差動増幅回路の第１、第２の出力ノードと前記第２の電源との間に設けられ、前記第３の差動増幅回路の前記第２の出力ノードがそのゲートに接続される第２導電型の第１３、第１４のトランジスタと、
   前記第３の差動増幅回路の前記第１、第２の出力ノードと前記第１の電源との間に設けられ、前記第３の差動増幅回路の前記第１、第２の中間出力ノードがそのゲートに接続される第１導電型の第１５、第１６のトランジスタを含むことを特徴とするトランシーバ。
7. 請求項４乃至６のいずれかにおいて、
   第１、第２の基準電圧を生成し、前記第１、第２の基準電圧線に出力する基準電圧生成回路を含み、
   前記基準電圧生成回路は、
   第１のしきい値電圧を有する第１の基準電圧生成用トランジスタと、第２のしきい値電圧を有する第２の基準電圧生成用トランジスタを含み、前記第１、第２のしきい値電圧の電圧差に基づいて、前記第１、第２の基準電圧を生成することを特徴とするトランシーバ。
8. 請求項１乃至７のいずれかにおいて、
   前記ウェイクアップ検出回路は、
   パワーダウンモードの指示パケットをホストデバイスから受信した場合にアクティブになるイネーブル信号を受け、前記イネーブル信号がアクティブになった場合に、前記第１、第２の信号線の監視動作を開始することを特徴とするトランシーバ。
9. 請求項１乃至８のいずれかにおいて、
   前記プルダウン回路は、
   パワーダウンモードの指示パケットをホストデバイスから受信した場合にアクティブになるプルダウン制御信号を受け、前記プルダウン制御信号がアクティブになった場合に、前記第１、第２の信号線を前記第１の電源の電圧レベルに設定することを特徴とするトランシーバ。
10. 請求項１乃至９のいずれかにおいて、
    トランシーバのテストのためのテスト回路を含み、
    前記テスト回路は、
    テストモード時には、第１のテスト端子からの第１のテスト信号を、前記ウェイクアップ検出回路のイネーブル信号として前記ウェイクアップ検出回路に出力し、通常動作モード時には、リンクコントローラからのパワーダウン信号を、前記イネーブル信号として前記ウェイクアップ検出回路に出力する第１のセレクタと、
    テストモード時には、第２のテスト端子からの第２のテスト信号を、前記プルダウン回路のプルダウン制御信号として前記プルダウン回路に出力し、通常動作モード時には、前記リンクコントローラからの前記パワーダウン信号を、前記プルダウン制御信号として前記プルダウン回路に出力する第２のセレクタとを含むことを特徴とするトランシーバ。
11. 請求項１乃至１０のいずれかに記載のトランシーバを有し、ホストデバイスとの間のインターフェース処理を行うシリアルインターフェース回路と、
    表示パネルを駆動するドライバ回路とを含むことを特徴とする表示ドライバ。
12. 請求項１１に記載の表示ドライバと、
    前記表示ドライバにより駆動される前記表示パネルと、
    前記ホストデバイスとを含むことを特徴とする電子機器。