TW201347094A - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

Info

Publication number
TW201347094A
TW201347094A TW102102564A TW102102564A TW201347094A TW 201347094 A TW201347094 A TW 201347094A TW 102102564 A TW102102564 A TW 102102564A TW 102102564 A TW102102564 A TW 102102564A TW 201347094 A TW201347094 A TW 201347094A
Authority
TW
Taiwan
Prior art keywords
film
insulating film
gas
substrate
embedding
Prior art date
Application number
TW102102564A
Other languages
English (en)
Inventor
Tadahiro Ishizaka
Atsushi Gomi
Kenji Suzuki
Tatsuo Hatano
Yasushi Mizusawa
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201347094A publication Critical patent/TW201347094A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/16—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal carbonyl compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在將銅材埋入於由SiCOH膜所構成之層間絕緣膜內形成的埋入用之凹部，以形成導電路徑時，能降低導電路徑的電阻。其解決手段在於，在藉由電漿在SiCOH膜形成凹部時，C元素從膜脫離而形成受損層，在以氫氟酸等將其去除後表面呈疏水性。對於該SiCOH膜供應含硼化合物、矽化合物、或三甲基鋁的氣體，以使B、Si、或Al吸附於SiCOH膜上。由於係由該些原子與Ru結合，在SiCOH膜上之Ru膜的形成乃趨於容易。接著，使用例如Ru3(CO)12氣體與CO氣體，藉CVD將Ru膜成膜，之後埋入銅且進行CMP處理，以形成上層側之配線構造。

Description

半導體裝置之製造方法
本發明係有關於，在半導體裝置之製造方法中，將銅埋入作為低介電率膜之絕緣膜所形成之埋入用之凹部以供形成配線之技術領域。
在半導體裝置之多層配線構造之形成步驟中，有進行後述的步驟。係以例如矽(Si)、碳(C)、氫(H)、及氧(O)構成SiCOH膜(作為低介電率膜)並使其形成於基板上以作為層間絕緣膜，在該層間絕緣膜形成包含槽渠與通孔之凹部。接著，在該凹部內埋入銅(Cu)而形成與下層側之配線相連接之上層側配線。又，為了要防止銅在層間絕緣膜中擴散，在銅配線與層間絕緣膜之間，使用例如Ta(鉭)、TaN(氮化鉭)、或是其等之積層膜等，來作為所謂阻障膜。又，習知的阻障膜除了上述以外，尚有Ti(鈦)、TiN(氮化鈦)、或其等之積層膜等。
隨著半導體裝置之圖案的微細化而邁向銅配線之線寬的微細化，配線電阻或通孔內之電極電阻(通孔電阻)的上昇會影響到半導體裝置之性能。為了要縮小其等導電路徑(配線及電極)之電阻，重要之處在於，要加大銅的體積、以及薄化通孔底部之阻障膜或密合膜之膜厚並縮小界面之數目以抑制通孔電阻。
然而，作為阻障膜而使用之上述材料，一旦當埋入用之凹部的線寬更加微細化且深寬比變大，則埋入特性之惡化更為明顯。又，材料本身之電阻變大，此點亦為不利之處。
基於上述之觀點，在美國專利公開公報US 2008/237860 A1(圖1)所提案者，係使用能取代上述材料、埋入特性良好且電阻較小之Ru(釕)作為阻障膜。圖22，係使用Ru作為阻障膜時之銅配線的形成示意圖。首先，在上層側之層間絕緣膜(SiCOH膜)1形成包含槽渠及通孔之埋入用之凹部2之後(圖22(a))，使上述之Ta或TaN等底層膜3在凹部2內成膜(圖22(b))，接著在底 層膜3之上使Ru膜4成膜(圖22(c))。之後在凹部2內填埋銅(銅所構成之埋入材料)5(圖22(d))，藉由CMP(Chemical Mechanical Polishing：化學機械研磨法)將多餘的銅5去除，以建構上層側之配線構造(圖22(e))。61~63分別為下層側之層間絕緣膜、銅配線、及阻障層，64為具備銅之擴散防止功能之阻蝕膜(在蝕刻時發揮阻擋功能之膜層)。
之所以使底層膜3介於層間絕緣膜1與Ru膜4之間，其理由如下所述。作為層間絕緣膜1之SiCOH膜，在蝕刻或電漿清洗(ashing)時會被電漿切斷膜中之鍵結，造成C由膜中脫離，因C之脫離而產生之未鍵結部位會與大氣中的水分等結合而成為Si-OH，而使表層部成為受損層。此受損層因為C之含有量降低而造成比介電率上昇，因而，乃進行對該表層部以例如氫氟酸予以去除之事。因此，在即將埋入阻障膜之前的層間絕緣膜1之表面狀態呈現疎水性。
另一方面，Ru由於形成氧化物之吉布斯自由能較大，所以不易與SiCOH膜之O形成結合，故而，使得形成氧化物時吉布斯自由能較小的Ta等構成之底層膜3薄薄地介於其中。此時，由於有使用Ru膜4作為阻障膜，因此，底層膜3之埋入特性的惡化或高電阻之影響性變得較小。然而，在通孔之底部，於下層側之銅與上層側之銅之間，在Ru膜4之外尚有底層膜3介於其中，故而，從降低導電路徑之電阻之需求看來，有再加改良之需求性。
再者，在日本特開2005-347472(圖1及圖3)中有記載，在對SiCOH膜電漿蝕刻時，有膜的一部分結合於埋入用之凹部內，因而發生以甲基等為核心之核生成，若是阻障膜在此情況下成膜則有膜質變差的問題。為了解決此問題，已有提案之技術為，對SiCOH膜以氫電漿來處理以去除凹部表面的甲基等，並使鍵結部位以H作為末端。此技術，作為處理對象之凹部之表面呈親水性，與本發明之技術相異。
再者，在J.Vac.Sci.Technol.A 26(4)、Jul/Aug 2008 pp.974-979中所載之方法，係藉CVD(Chemical Vapor Deposition：化學氣相沈積)方式，將Ru與磷(P)之非晶系合金以不經由底層膜之方式而直接成膜於絕緣膜上。然而，顯然的結果為：由於係以P原子為中介，故Ru原子在Cu界面之密合強度會較結晶質之Cu-Ru鍵結為差。
本發明係有鑑於上述情況而提出者，其目的在於提供一種技術，在將銅埋入SiCOH膜所構成之絕緣膜中所形成的埋入用之凹部以形成導電路徑時，能降低導電路徑之電阻。
本發明之半導體裝置之製造方法，其特徵在於，包含以下步驟：對於成膜於基板上之絕緣膜供應硼化合物氣體以使硼原子吸附於該絕緣膜的表面之步驟，該絕緣膜包含矽、碳、氫、及氧，在其底部形成有露出下層側之導電路徑之埋入用之凹部，其表面則呈疏水性；於吸附有該硼原子之該絕緣膜的表面直接形成由釕(Ru)膜所構成之密合膜之步驟；以及之後，在該凹部內埋入作為導電路徑之銅之步驟。
該硼化合物可舉例為：甲硼烷(BH3)、乙硼烷(B2H6)、三甲硼烷(B(CH3)3)、三乙硼烷(B(C2H5)3)、碳硼烷(C2B10H12)、及癸硼烷(B10H14)。
本發明之另一半導體裝置之製造方法，其特徵在於，包含以下步驟：對於成膜於基板上之絕緣膜供應矽化合物氣體以使矽原子吸附於該絕緣膜的表面之步驟，該絕緣膜包含矽、碳、氫、及氧，在其底部形成有露出下層側之導電路徑之埋入用之凹部，其表面則呈疏水性；於吸附有該矽原子之該絕緣膜的表面直接形成由釕(Ru)膜所構成之密合膜之步驟；以及之後，在該凹部內埋入作為導電路徑的銅之步驟。
該矽化合物可舉例為甲矽烷(SiH4)及乙矽烷(Si2H6)。
本發明之另一半導體裝置之製造方法，其特徵在於，包含以下步驟：絕緣膜包含成膜於基板上之矽、碳、氫、及氧，在其底部形成有露出下層側之導電路徑之埋入用之凹部，其表面則呈疏水性，對於該絕緣膜，供應，以使鋁原子吸附於該絕緣膜之表面；對於成膜於基板上之絕緣膜供應含鋁之有機化合物的氣體以使鋁原子吸附於該絕緣膜的表面之步驟，該絕緣膜包含矽、碳、氫、及氧，在其底部形成有露出下層側之導電路徑之埋入用之凹部，其表面則呈疏水性； 於吸附有該鋁原子之該絕緣膜的表面直接形成由釕(Ru)膜所構成之密合膜之步驟；以及之後，在該凹部內埋入作為導電路徑的銅之步驟。
上述包含鋁之有機化合物，可舉例為三甲基鋁。
本發明，係對於形成有埋入用之凹部、其表面呈疏水性之SiCOH膜所構成之絕緣膜，使硼(B)原子、矽(Si)原子、或鋁(Al)原子吸附於其表面。因此，可透過B原子、Si原子、或Al原子，將金屬膜之Ru膜可說是直接形成於凹部的表面。因而不需要Ru膜的底層膜，而能加大凹部內之銅的體積，其結果，可降低將銅埋入凹部而形成之導電路徑的電阻，以圖案線寬經微細化的半導體裝置之製造方法而言為適切者。
1‧‧‧層間絕緣膜
2‧‧‧凹部
3‧‧‧底層膜
4‧‧‧Ru膜
5‧‧‧銅
10‧‧‧受損層
61‧‧‧層間絕緣膜
62‧‧‧銅配線
63‧‧‧阻障層
64‧‧‧阻蝕膜
65‧‧‧阻障膜
71‧‧‧處理容器
72‧‧‧載台
73‧‧‧排氣管
74‧‧‧真空排氣機構
75‧‧‧氣體噴頭
75a‧‧‧吐氣孔
76‧‧‧處理氣體供應源
77‧‧‧載氣供應源
79‧‧‧氣體供應路徑
81‧‧‧真空室
82‧‧‧排氣管
83‧‧‧真空排氣機構
84‧‧‧載台
85‧‧‧氣體噴頭
851‧‧‧噴灑板
852‧‧‧吐氣孔
90‧‧‧粉體
91‧‧‧原料桶
92‧‧‧載體供應源
93‧‧‧載體供應管
94‧‧‧處理氣體供應路徑
100‧‧‧搬送容器
101‧‧‧搬出入埠
102‧‧‧大氣搬送室
103‧‧‧大氣搬送臂
104‧‧‧對位模組
105、106‧‧‧加載互鎖室
200‧‧‧第1真空搬送室
202、203‧‧‧濺鍍模組
204、205‧‧‧前處理模組
300‧‧‧第2真空搬送室
302、303‧‧‧熱CVD模組
304、305‧‧‧表面處理模組
f1、f2‧‧‧流量調整部
S‧‧‧基板
V1~V3‧‧‧球閥
圖1係本發明之第1實施形態所進行之在絕緣膜表面使用乙硼烷氣體進行表面處理之前段步驟示意說明。
圖2係本發明之第1實施形態所進行之用來形成銅配線之一連串處理的階段示意說明。
圖3係使用該乙硼烷進行表面處理之一裝置例之縱截面圖。
圖4係用於Ru膜成膜之一模組(裝置)例之縱截面圖。
圖5係第1實施形態所進行之使用乙硼烷實施表面處理時，其絕緣膜表面及周邊之示意說明圖。
圖6係第1實施形態所進行之使用乙硼烷實施表面處理時，其絕緣膜表面及周邊之示意說明圖。
圖7係第1實施形態之Ru膜形成過程中，其絕緣膜表面及周邊之示意說明圖。
圖8係用來進行本發明實施形態之一連串處理之基板處理裝置(多腔室系統)的概略俯視圖。
圖9係第2實施形態所進行之使用甲矽烷實施表面處理時，其絕緣膜表面及周邊之示意說明圖。
圖10係第2實施形態所進行之使用甲矽烷實施表面處理時，其絕緣膜表面及周邊之示意說明圖。
圖11係第3實施形態所進行之使用TMA實施表面處理時，其絕緣膜表面及周邊之示意說明圖。
圖12係第3實施形態所進行之使用TMA實施表面處理時，其絕緣膜表面及周邊之示意說明圖。
圖13係用來確認評價試驗1之效果而拍攝之SEM照片。
圖14係用來確認評價試驗1之效果而拍攝之SEM照片。
圖15係顯示評價試驗1之效果之圖。
圖16係用來確認評價試驗2之效果而拍攝之SEM照片。
圖17係用來確認評價試驗2之效果而拍攝之SEM照片。
圖18係顯示評價試驗2之效果之圖。
圖19係顯示評價試驗2之效果之圖。
圖20係顯示評價試驗2之效果之圖。
圖21係顯示評價試驗2之效果之圖。
圖22係習知的形成銅配線之一連串處理之階段說明圖。
(第1實施形態)
以下邊參照圖式以說明本發明之半導體裝置之製造方法的第1實施形態。圖1及圖2係在半導體裝置之製造階段中，在下層側之配線構造之上形成上層側之配線構造之示意，對於與已述之圖22所示為相同之部分，則賦與相同符號。再者，65係阻障膜，例如為Ta膜。
首先，在形成有下層側之配線構造之基板(例如半導體晶圓)之上，使SiCOH膜(即層間絕緣膜1)成膜(圖1(a))。此成膜，係使用例如DEMS(Diethoxymethylsilane：二乙氧基甲基矽烷)來作為處理氣體，並藉由電漿CVD法而進行。接著，在層間絕緣膜1形成凹部2(圖(b))，凹部2包含作為配線溝槽之槽渠、以及用來形成與下層配線之連接部分(電極)的通孔。凹部2之形成步驟，可先形成光阻圖案，並例如使用犧牲膜來組合複數階段之電漿蝕刻而進行。槽渠之線寬設計可為例如20~50nm，通孔之口徑設計可為例如20~50nm。
之後，藉由洗淨液，去除在形成凹部2而進行蝕刻、電漿清洗時附著 在基板表面之殘渣，以進行洗淨作業。
在形成凹部2時，層間絕緣膜(SiCOH膜)1之表層部因電漿而如同已述般的受到損傷(鍵結被切斷)，C從膜中脫離，之後因大氣中的水分等而形成Si-OH基。圖1(b)中的符號10表示受損層。此受損層10的比介電率高，且在蝕刻後之層間絕緣膜1的表面亦有殘留蝕刻殘渣之聚合物。因此，受損層10係以例如氫氟酸溶液之濕蝕刻等方法而被去除(圖1(c))。
經以上處理之基板，接著如圖2所示般，進行包含使用乙硼烷實施表面處理之一連串的銅埋入處理作業，然而，以下先參照圖3，說明用以進行該表面處理之處理模組。
在圖3中的71，係真空室構成之處理容器，在該處理容器71的底面，設有具備加熱部亦即加熱器(未圖示)之載台72，且在底部連接著排氣管73。在排氣管73的下游側，設有真空排氣機構74。在處理容器71的上部，設有氣體噴頭75，在氣體噴頭75的下面，穿設有多數個用以均勻地吐出處理氣體之吐氣孔75a。
在氣體噴頭75，有從外部連接著氣體供應路徑79。氣體供應路徑79之基端側經分岐而連接於處理氣體供應源76、及載氣供應源77。V1~V3為球閥，f1、f2為流量調整部。處理氣體可使用例如乙硼烷(B2H6)來作為B(硼)化合物，載氣則可使用例如氦氣(He)。
在此處理模組中，係藉由昇降銷(未圖示)從外部將基板S裝載於載台72，藉由加熱器進行加熱，且，透過氣體供應路徑79及氣體噴頭75，對處理容器71內以He作為載氣而供應乙硼烷氣體。基板S之溫度必須設定成能使B原子吸附於SiCOH膜上之溫度以上，例如設定成350℃。基板S的溫度，在乙硼烷之熱分解的溫度以上亦可。又，處理容器71內之壓力，設定成例如2667 Pa。
圖2(a)所示，係使用乙硼烷氣體實施表面處理後之基板S的表面狀態。
承上述，在使B原子吸附於層間絕緣膜1之表面後，對於基板之表面、亦即吸附有B原子之層間絕緣膜1的表面、及外露於通孔之底部之下層側銅配線62的上面，使Ru膜4成膜(圖2(b))。
圖4係使Ru膜4成膜用之熱CVD裝置(即處理模組)。81係菇型之真空室(即處理容器)，82為排氣管，83為真空排氣機構，84為內裝有加熱器(未 圖示)之載台，85為用來將處理氣體供應至載台84上之基板S之氣體噴頭。氣體噴頭85具備之噴灑板851係穿設了多數個用來將氣體均勻地供應至處理環境氣氛之吐氣孔852；在該噴灑板851，形成有例如調溫流體之流路853，以作為調溫部用途。
在氣體噴頭85，有從外部連接著處理氣體供應路徑94，在該處理氣體供應路徑94之基端側，連接著原料桶91。在原料桶91內收置著Ru之前驅物質、例如Ru3(CO)12所構成之粉體90，在粉體90內有插入載氣供應管93的一端側。另一方面，在載氣供應管93之另一端側連接著載氣(例如CO氣體)之供應源92。又，在將作為載氣之CO氣體供應至原料桶91後，Ru3(CO)12受到揮發使得該氣體被送至氣體噴頭85。931、941表示球閥或流量調整部等氣體供應用之設備組。
在該處理模組中，係藉升降銷(未圖示)從外部將基板S搬至載台84上，加熱至例如150~300℃。又，從原料桶91以CO氣體作為載氣將Ru3(CO)12氣體透過氣體供應管94及氣體噴頭85，供應至處理容器81內。如此一來，在基板S上將發生CVD反應，使Ru膜4成膜。Ru膜4之膜厚設定成例如2nm。
此處，若藉由乙硼烷氣體對SiCOH膜(層間絕緣膜1)實施表面處理，則如後述之實施例亦清楚揭示者，在該SiCOH膜能良好的堆積Ru，其反應機制可推測如下。如圖5所示，若對於基板S上之SiCOH膜供應乙硼烷，則在SiCOH膜表面，有乙硼烷分子吸附於SiCOH膜表面，從乙硼烷將會脫離存在於2個B原子間之2個H原子，乙硼烷分子會解離成與B原子具有2個自由連結部位之BH2分子。又，如圖6所示，該B原子之2個自由連結部位，分別與SiCOH膜表面之任意原子結合，形成BH2層。
因此，SiCOH膜上之B原子成為Ru之吸附端，亦即，由於B具有金屬性質，能透過自由電子與金屬屬性之Ru結合。此現象能推測如下述。亦即，在將上述之Ru3(CO)12氣體供應至基板S上以形成Ru膜之際，CO氣體以副產物之方式釋出。此時之反應為SiCOH膜內的自由電子透過B原子而移動至Ru3(CO)12，此際之Ru化合物被吸附於B原子且分解成Ru原子，並同時產生CO氣體。此時之SiCOH膜表面樣子如圖7所示。因此，在Ru膜的成膜之前，係對SiCOH膜進行乙硼烷氣體處理，藉此而能促進在成膜初期之 Ru的核生成，而形成連續膜。又，只要使用Ru3(CO)12氣體與CO氣體以使Ru膜4成膜，則能在抑制反應之狀態下進行成膜，因而具有能高精度的控制膜厚之優點。
Ru之原料除上述之原料以外，亦可使用例如在專利文獻2所揭示之Ru有機化合物。又，用以使Ru膜成膜之處理，並不侷限於CVD法。例如，亦可交互地對基板供應作為Ru前驅物質的氣體、以及與該前驅物質發生反應的反應氣體，並在氣體之切換時抽真空，將原子層或分子層一層一層的積層而得到積層膜，亦即使用所謂ALD(Atomic Layer Deposition：原子沈積法)來進行。
之後，對基板S進行銅之濺鍍，將銅5埋入凹部2內(圖2(c))。銅5之埋入步驟，亦可先在凹部2內藉由濺鍍形成銅之晶種層，之後以鍍敷法埋入銅。在將銅5埋入凹部2內之後，例如可在真空環境中將基板S加熱至150℃以進行退火，以使銅5的晶格尺寸穩定化。此係為了降低銅5之電阻值而實施。再者，在以下的說明中，為了簡化記載，對於銅、銅配線、銅電極之任一者皆賦與符號「5」。
在銅之埋入步驟後，藉CMP來研磨基板S的表面，以去除多餘的銅。因而構成上層側之銅配線構造(圖2(d))。
用以實施圖2所示(a)~(c)步驟之基板處理系統係如圖8所示。101係將搬送容器100搬出搬入之用的搬出入埠；102係大氣搬送室；103係大氣搬送臂；104係用以對準基板(半導體晶圓)S之中心位置及方向之對位模組；搬送容器100為FOUP的情形時，在搬出入埠101與大氣搬送室102之間中介著FOUP之蓋體開閉機構等。在大氣搬送室102之深側，透過加載互鎖室105、106而與處理區塊呈氣密的連接。基板S被收納在已搬入至搬出入埠101之搬送容器100內。此時之基板S係層間絕緣膜1之受損層10被去除後的狀態(圖1(c)的狀態)。
處理區塊具備：周圍連接著處理模組202、203、204、205、且設有第1基板搬送臂201之第1真空搬送室200；以及，周圍連接著處理模組302、303、304、305、204、205、且設有第2基板搬送臂301之第2真空搬送室300。處理模組204、205係用以將圖1(c)所示之基板S處理至可供進行圖2所示處理之狀態之前處理模組，其入口、出口分別連接於第1真空搬送室 200及第2真空搬送室300。又，304、305係圖3所示之使用乙硼烷來進行基板S之表面處理的表面處理模組。302及303係圖2(b)所示之使Ru膜4成膜之用的熱CVD模組；202、203係銅埋入之用的濺鍍模組。
在上述之基板處理系統中，從搬送容器100所取出之基板S在對位模組104進行對位後，透過加載互鎖室105(或106)、第1搬送處理室200，而被搬入前處理模組204(或205)。在前處理模組204(205)中，去除絕緣膜表面的水分及蝕刻時或電漿清洗時的殘渣。之後，基板S透過第2真空搬送室300而被搬入乙硼烷表面處理模組304(或305)，進行B原子對SiCOH膜的吸附。又，基板S再次透過第2真空搬送室300，被搬入CVD模組302(或303)以進行Ru膜4的成膜處理。之後，透過第2真空搬送室300、傳遞室206、及第1真空搬送室200而被搬入濺鍍模組202(或203)。繼而，基板S在此經由銅濺鍍方式將銅5埋入凹部2內。之後透過第1真空搬送室200、加載互鎖室105(或106)、及大氣搬送室102回到搬送容器100。
用以使B原子吸附於層間絕緣膜1表面之B化合物，並不侷限於上述乙硼烷，尚可例舉為甲硼烷(BH3)、三甲硼烷(B(CH3)3)、三乙硼烷(B(C2H5)3)、二碳癸硼烷(C2B10H12)、及癸硼烷(B10H14)等。B化合物之載氣，除He外，尚可例舉如H2、氬氣等。
(第2實施形態)
在此實施形態中，係取代第1實施形態之B化合物氣體，而是使用矽烷系之氣體，進行SiCOH膜的表面處理。用來進行該表面處理之模組，可在第1實施形態之圖8中的表面處理模組304(或305)使用以矽烷化合物氣體作為處理氣體之模組。
若藉由甲矽烷氣體進行SiCOH膜之表面處理，則如後述之實施例亦清楚揭示者，在該SiCOH膜能良好的堆積Ru，其反應機制可推測如下述。與第1實施形態相同的，如圖9所示，在對基板S上的SiCOH膜供應甲矽烷(SiH4)後，在SiCOH膜表面，甲矽烷分子會吸附於SiCOH膜表面，從甲矽烷脫離氫基(-H)。如圖10所示般，氫基脫離之甲矽烷會與SiCOH膜表面之任意原子結合，形成SiH3層。
因此，SiCOH膜上的Si原子成為Ru的吸附端。亦即，由於Si具備金屬性質，可透過自由電子與金屬屬性的Ru結合。又，與第1實施形態相同 的，在將上述Ru3(CO)12氣體供應至基板S上以形成Ru膜之際，CO氣體以副產物方式釋出。此時之反應係SiCOH膜內的自由電子透過Si原子而移動至Ru3(CO)12，在此時Ru化合物被Si原子所吸附並分解成Ru原子，同時產生CO氣體。又，與第1實施形態相同的，可促進成膜初期之Ru的核生成，而可形成連續膜。
用以使Si原子吸附於層間絕緣膜1表面所使用的Si化合物，並不侷限於上述甲矽烷，尚可例舉如乙矽烷(Si2H6)、二氯矽烷(SiH2Cl2)等。
又，可推定以P原子來代替B原子或Si原子亦可得到相同的結果。亦即，取代圖2(a)階段、在圖3的裝置所進行之乙硼烷實施的表面處理，而是在原料氣體使用磷化氫(PH3)，以使P吸附於基板S上。
由於P亦具備金屬的性質，容易透過自由電子與Ru結合。因此，在絕緣膜的表面係以P原子作為Ru之吸附端，可使Ru膜形成於層間絕緣膜1的表面，而可得到同樣的結果。
(第3實施形態)
本實施形態，係取代第1實施形態之B化合物氣體、或第2實施形態之矽烷系氣體，而是使用三甲基鋁(TMA)氣體，進行SiCOH膜的表面處理。TMA氣體，係由例如惰性氣體之載氣所載送，從例如圖3所示之氣體噴頭75被供應至處理容器71內。
若藉由TMA氣體對SiCOH膜進行表面處理，則如後述之實施例亦清楚揭示者，在該SiCOH膜能良好的堆積Ru膜，其反應機制可推測如下。與第1實施形態相同的，如圖11所示，若對基板S上之SiCOH膜供應TMA氣體，則在SiCOH膜表面，TMA分子會吸附於SiCOH膜表面，而從TMA脫離1個甲基(-CH3)。又，如圖12所示，甲基脫離之分子會與SiCOH膜表面之任意原子結合而形成Al(CH3)2之層。
因此，SiCOH膜上的Al原子成為Ru的吸附端。亦即，由於Al為金屬，能透過自由電子與金屬屬性的Ru結合。又，與第1實施形態相同，在將上述Ru3(CO)12氣體供應至基板S上以形成Ru膜之際，CO氣體以副產物方式釋出。推測此時之反應係SiCOH膜內的自由電子透過Al原子而移動至Ru3(CO)12，此際之Ru化合物被Al原子所吸附且分解成Ru原子，同時產生CO氣體。因此，與第1實施形態相同，可促進成膜初期之Ru的核生成， 而能形成連續膜。
又，在以該Al原子作為吸附端之Ru膜的成膜中，係使用上述ALD法等將Ru膜與Al膜的一個個分子進行積層，藉此，可望提昇在之後步驟中對於被埋入層間絕緣膜1之凹部之銅5的阻障效果。
在上述第3實施形態中，係使用TMA氣體作為基板表面的處理氣體，然而，即使使用TMA以外之含Al的有機化合物之氣體，亦能得到Al在基板表面之吸附效果。
(實施例) (評價試驗1)
以熱氧化膜之SiO2膜作為絕緣膜素材，實施對SiCOH膜之處理之評價試驗。
將形成有SiO2膜之基板加熱至350℃，與第1實施形態相同的，使用乙硼烷進行表面處理，之後對該SiO2膜表面進行Ru膜的成膜處理。將此流程作為實施例1。又，將形成有SiO2膜之基板加熱至350℃，與第2實施形態相同的，使用矽烷進行表面處理，之後對該SiO2膜表面進行Ru膜的成膜處理。將此流程作為實施例2。
另外，在SiO2膜表面上直接進行Ru膜的成膜處理。將此流程作為比較例1。
又，從Ru膜的成膜處理開始後，在10秒後、20秒後、及30秒後之各個時點，各以SEM拍攝方式來觀察基板。將其觀察結果示於圖13與圖14。圖13係從斜面拍攝成膜樣本之表面情況之照片；圖14係從平面拍攝成膜樣本之表面情況之照片；有形成Ru膜的位置以白色顯示，未形成的部分以黑色顯示。數字係白色區域對全體所佔面積的百分率。
如圖13所示者，在比較例1中，存有Ru粒子塊，在表面可見凹凸，但在實施例1及實施例2中的Ru之微粒子則密集分布。另一方面，從圖14所示百分率及白黑之對比狀態可以理解，相較於比較例1，在實施例1及實施例2係以高的均勻性使Ru成膜。
在對於SiO2膜表面直接形成Ru膜的情形，推測由於在SiO2膜表面沒有吸附端且為非金屬，故Ru原子不易吸附。相對於此，在Ru膜形成前，對SiO2膜表面進行了上述之表面處理之情況推測如下。被吸附在SiO2膜表面上 之B原子或Si原子會以最初結合之Ru原子作為中心，進行Ru的核成長。又，隨著反應的進行，成長之複數個Ru核彼此結合，形成均勻的Ru膜。
圖15之圖表，係在實施例1、2、及比較例1中，將螢光X射線分析(XRF)所分析之Ru量作為橫軸，將基板表面之Ru膜的被覆率作為縱軸。實線(1)係以乙硼烷氣體對SiO2膜實施表面處理後之Ru膜成膜的情形；一點虛線(2)係以矽烷氣體對SiO2膜實施表面處理後之Ru膜成膜的情形；虛線(3)係對SiO2膜表面實施熱處理而取得、在氧化矽膜(作為熱氧化膜)上使Ru膜成膜時之圖示。由其等之圖表亦可理解，本發明之SiO2膜上的表面處理，能有效的提昇SiO2膜上之Ru膜的成膜處理效率。
(評價試驗2)
將形成有SiO2膜的基板(半導體晶圓)加熱至350℃，與第3實施形態相同的，使用TMA進行表面處理，之後對該SiO2膜表面進行Ru膜的成膜處理。將此流程作為實施例3。
另一方面，對於以熱氧化所形成之氧化矽膜，於其上進行Ru膜的成膜處理。將此流程作為比較例2。
又，從Ru膜的成膜處理開始後，在10秒後、30秒後、及60秒後之各個時點，各以SEM拍攝方式來觀察基板。將其觀察結果示於圖16與圖17。圖16係從斜面拍攝成膜樣本之表面情況之照片；圖17係從平面拍攝成膜樣本之表面情況之照片；有形成Ru膜的位置以白色顯示，未形成的部分以黑色顯示。數字係白色區域對全體所佔面積的百分率。
如圖16所示者，在比較例2中，存有Ru粒子塊，在表面可見凹凸，但在實施例3中的Ru之微粒子則密集分布。又，從圖17所示百分率及白黑之對比狀態可以理解，相較於比較例2，在實施例3係以高均勻性使Ru成膜。
再者，對於實施例3及比較例2，分別亦調查從Ru膜的成膜處理開始後之經過時間與Ru膜膜厚的關係。將結果示於圖18。圖表之橫軸為經過時間，縱軸為Ru膜的膜厚。在實施例3及比較例2，分別根據點繪方式將經過時間與膜厚的關係作成直線近似，根據所取得之直線之觀察結果為，在實施例3，從成膜處理開始後不久即開始有Ru膜的堆積。相對於此，在比較例2中係在成膜開始後經一段時間，才開始有Ru膜的堆積，有發生時間 延遲。
又，進一步對於實施例3及比較例2分別調查上述之經過時間與Ru膜之成膜速度的關係。將結果圖示於圖19及圖20。圖19及圖20之圖表，分別表示在基板中央之上述關係及基板全體之平均值。將實施例3的結果以實線表示，將比較例2的結果以虛線表示。可以看出，在比較例2中，Ru膜的成膜速度在初期較為低速，隨時間的經過而增快。另一方面，在實施例3中，Ru膜的成膜速度與時間經過呈大致一定的關係。在觀察該Ru膜的成膜速度之變化後可以看出，在比較例2中於基板表面之Ru成膜有不均勻情況，在實施例3中於基板表面之Ru成膜則有一致的成膜性。
又，圖21係在實施例3、及比較例2中，將螢光X射線分析(XRF)所分析之Ru量作為橫軸，將基板表面之Ru膜的被覆率作為縱軸，將實施例3的結果以實線表示，將比較例2的結果以虛線表示。由該圖表亦可理解，本發明之以TMA進行之SiO2膜上的表面處理，亦能有效的提昇SiO2膜上之Ru膜的成膜處理效率。
再者，在評價試驗1及2，係使用SiO2膜作為評價對象，而使用SiCOH膜當然亦能得到同樣的結果。
1‧‧‧層間絕緣膜
2‧‧‧凹部
4‧‧‧Ru膜
5‧‧‧銅
61‧‧‧層間絕緣膜
62‧‧‧銅配線
64‧‧‧阻蝕膜
65‧‧‧阻障膜

Claims (7)

  1. 一種半導體裝置之製造方法，其特徵在於，包含以下步驟：對於成膜於基板上之絕緣膜供應硼化合物氣體以使硼原子吸附於該絕緣膜的表面之步驟，該絕緣膜包含矽、碳、氫、及氧，在其底部形成有露出下層側之導電路徑之埋入用之凹部，其表面則呈疏水性；於吸附有該硼原子之該絕緣膜的表面直接形成由釕(Ru)膜所構成之密合膜之步驟；以及之後，在該凹部內埋入作為導電路徑之銅之步驟。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中該硼化合物，係選自甲硼烷(BH3)、乙硼烷(B2H6)、三甲硼烷(B(CH3)3)、三乙硼烷(B(C2H5)3)、二碳癸硼烷(C2B10H12)、及癸硼烷(B10H14)。
  3. 一種半導體裝置之製造方法，其特徵在於，包含以下步驟：對於成膜於基板上之絕緣膜供應矽化合物氣體以使矽原子吸附於該絕緣膜的表面之步驟，該絕緣膜包含矽、碳、氫、及氧，在其底部形成有露出下層側之導電路徑之埋入用之凹部，其表面則呈疏水性；於吸附有該矽原子之該絕緣膜的表面直接形成由釕(Ru)膜所構成之密合膜之步驟；以及之後，在該凹部內埋入作為導電路徑的銅之步驟。
  4. 如申請專利範圍第3項之半導體裝置之製造方法，其中該矽化合物係選自甲矽烷(SiH4)、及乙矽烷(Si2H6)。
  5. 一種半導體裝置之製造方法，其特徵在於，包含以下步驟：絕緣膜包含成膜於基板上之矽、碳、氫、及氧，在其底部形成有露出下層側之導電路徑之埋入用之凹部，其表面則呈疏水性，對於該絕緣膜，供應，以使鋁原子吸附於該絕緣膜之表面；對於成膜於基板上之絕緣膜供應含鋁之有機化合物的氣體以使鋁原子吸附於該絕緣膜的表面之步驟，該絕緣膜包含矽、碳、氫、及氧，在其底部形成有露出下層側之導電路徑之埋入用之凹部，其表面則呈疏水性； 於吸附有該鋁原子之該絕緣膜的表面直接形成由釕(Ru)膜所構成之密合膜之步驟；以及之後，在該凹部內埋入作為導電路徑的銅之步驟。
  6. 如申請專利範圍第5項之半導體裝置之製造方法，其中，該含鋁之有機化合物為三甲基鋁。
  7. 如申請專利範圍第1項之半導體裝置之製造方法，係包含在使該硼原子、矽原子、或鋁原子吸附於該絕緣膜表面之步驟前所進行之步驟，係將在藉由電漿蝕刻而形成凹部時已脫落碳而成為親水性之該絕緣膜的表層部分予以去除。
TW102102564A 2012-01-25 2013-01-24 半導體裝置之製造方法 TW201347094A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012013362 2012-01-25
JP2012173294A JP5983162B2 (ja) 2012-01-25 2012-08-03 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW201347094A true TW201347094A (zh) 2013-11-16

Family

ID=48873319

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102102564A TW201347094A (zh) 2012-01-25 2013-01-24 半導體裝置之製造方法

Country Status (5)

Country Link
US (1) US9576850B2 (zh)
JP (1) JP5983162B2 (zh)
KR (1) KR101657859B1 (zh)
TW (1) TW201347094A (zh)
WO (1) WO2013111592A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6268008B2 (ja) * 2014-03-17 2018-01-24 東京エレクトロン株式会社 Ｃｕ配線の製造方法
JP2019062142A (ja) * 2017-09-28 2019-04-18 東京エレクトロン株式会社 選択成膜方法および半導体装置の製造方法
KR102678903B1 (ko) * 2018-02-02 2024-06-28 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
WO2019151022A1 (ja) * 2018-02-02 2019-08-08 東京エレクトロン株式会社 半導体装置及びその製造方法
WO2019151024A1 (ja) * 2018-02-02 2019-08-08 東京エレクトロン株式会社 半導体装置及びその製造方法
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US10727046B2 (en) 2018-07-06 2020-07-28 Lam Research Corporation Surface modified depth controlled deposition for plasma based deposition
US10699944B2 (en) 2018-09-28 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Surface modification layer for conductive feature formation
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
JP2021050379A (ja) * 2019-09-24 2021-04-01 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置の製造装置
US20230377893A1 (en) * 2020-09-29 2023-11-23 Tokyo Electron Limited Method for manufacturing semiconductor device, and device for manufacturing semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4503356B2 (ja) 2004-06-02 2010-07-14 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
JP2006114719A (ja) * 2004-10-15 2006-04-27 Jsr Corp 表面疎水化用組成物、表面疎水化方法、半導体装置およびその製造方法
JP2006147655A (ja) * 2004-11-16 2006-06-08 Renesas Technology Corp 半導体装置の製造方法
JP2006257551A (ja) * 2005-03-15 2006-09-28 Asm Internatl Nv Ａｌｄによる貴金属の促進された堆積
US20070082130A1 (en) 2005-10-07 2007-04-12 Asm Japan K.K. Method for foming metal wiring structure
US7785658B2 (en) * 2005-10-07 2010-08-31 Asm Japan K.K. Method for forming metal wiring structure
JP5548332B2 (ja) * 2006-08-24 2014-07-16 富士通セミコンダクター株式会社 半導体デバイスの製造方法
US20080237860A1 (en) 2007-03-27 2008-10-02 Tokyo Electron Limited Interconnect structures containing a ruthenium barrier film and method of forming
JP5410054B2 (ja) * 2007-09-03 2014-02-05 株式会社アルバック 半導体装置の製造方法
US20100285667A1 (en) * 2009-05-06 2010-11-11 International Business Machines Corporation Method to preserve the critical dimension (cd) of an interconnect structure

Also Published As

Publication number Publication date
JP5983162B2 (ja) 2016-08-31
KR101657859B1 (ko) 2016-09-19
WO2013111592A1 (ja) 2013-08-01
KR20140128347A (ko) 2014-11-05
US9576850B2 (en) 2017-02-21
US20140377947A1 (en) 2014-12-25
JP2013175702A (ja) 2013-09-05

Similar Documents

Publication Publication Date Title
TW201347094A (zh) 半導體裝置之製造方法
TWI436428B (zh) 釕金屬覆蓋層之形成方法
US8440563B2 (en) Film forming method and processing system
JP5522979B2 (ja) 成膜方法及び処理システム
WO2010147140A1 (ja) バリヤ層、成膜方法及び処理システム
US20100015800A1 (en) Method for forming metal film using carbonyl material, method for forming multi-layer wiring structure, and method for manufacturing semiconductor device
KR101739613B1 (ko) Cu 배선의 형성 방법
US20150110975A1 (en) Method for forming manganese-containing film
US9779950B2 (en) Ruthenium film forming method, film forming apparatus, and semiconductor device manufacturing method
WO2008010371A1 (fr) Procédé de fabrication de dispositif semi-conducteur, appareil de fabrication de dispositif semi-conducteur, programme informatique et support de stockage
TWI663277B (zh) 釕膜之成膜方法及成膜裝置，以及半導體裝置之製造方法
KR101396624B1 (ko) 성막 방법 및 처리 시스템
US9735046B2 (en) Semiconductor device manufacturing method and storage medium
JP5526189B2 (ja) Ｃｕ膜の形成方法
KR20180117575A (ko) Cu 배선의 제조 방법 및 Cu 배선 제조 시스템
KR20180068328A (ko) 구리 배선의 제조 방법
JP5862353B2 (ja) 半導体装置の製造方法
KR101757037B1 (ko) 구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법
JP2006303536A (ja) バリヤメタル層及びその形成方法
KR101444527B1 (ko) 반도체 장치의 제조 방법
JP2009044056A (ja) 銅膜作製方法
JP2013048268A (ja) 銅膜作製方法