TW201337943A - 無記憶體瓶頸的行進記憶體，雙向行進記憶體，複雜行進記憶體，及計算機系統 - Google Patents

無記憶體瓶頸的行進記憶體，雙向行進記憶體，複雜行進記憶體，及計算機系統 Download PDF

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Abstract

一種行進記憶體包括記憶體單位之陣列，每個記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊。每個位元級單元包含(a)一傳輸電晶體，具有透過一第一延遲元件連接一時脈信號供應線的一第一主電極、及透過一第二延遲元件連接設置在陣列之輸入側的一第一鄰近位元級單元之輸出端的一控制電極、(b)一重置電晶體，具有連接傳輸電晶體之一第二主電極的一第一主電極、一連接時脈信號供應線的控制電極、及一連接接地電位的第二主電極、及(c)一電容器，配置以儲存位元級單元的資訊，並與重置電晶體並聯連接。

Description

無記憶體瓶頸的行進記憶體，雙向行進記憶體，複雜行進記憶體，及計算機系統
本發明係關於新記憶體和使用新記憶體的新計算機系統，其在低能量消耗和高速下運作。
自從超過60年之前范紐曼等人發展了儲存程式電子計算機，就未改變基本記憶體存取原理。儘管這些年來電腦的處理速度對所有範圍的高效能計算(High Performance Computing；HPC)應用已顯著增加，但仍藉由裝置技術或藉由免於記憶體存取(如使用快取)的架構來實現。然而，記憶體存取時間仍然限制效能。現今的計算機系統使用許多處理器11和許多大型主記憶體331，如第1圖所示。
第1圖所示之計算機系統包括一處理器11、快取記憶體(321a、321b)及一主記憶體331。處理器11包括一控制單位111，具有一配置以產生一時脈信號的時脈產生器113、一配置以與時脈信號同步執行算術和邏輯運算的算 術邏輯單位(Arithmetic Logic Unit；ALU)112、一連接控制單位111的指令暫存器檔案(Register File；RF)322a、及一連接ALU 112的資料暫存器檔案(Register File；RF)322b。快取記憶體(321a、321b)具有一指令快取記憶體321a和一資料快取記憶體321b。部分的主記憶體331和指令快取記憶體321a會藉由線路及/或匯流排來電性連接，這限制了記憶體存取時間(或具有范紐曼瓶頸)351。剩餘部分的主記憶體331和資料快取記憶體321b電性連接以能進行類似的記憶體存取351。再者，實施記憶體存取352的線路及/或匯流排係電性連接於資料快取記憶體321b和指令快取記憶體321a、以及指令暫存器檔案322a和資料暫存器檔案322b之間。
即使預期HPC系統在高速和低能量消耗下運作，但具有由於記憶體存取瓶頸351、352造成的速度限制。瓶頸351、352係起因於處理器11和主記憶體331之間的線路，因為線路長度延遲存取計算機，且存在於線路之間的零星電容會造成額外延遲。這樣的電容需要更多的功率消耗，其和11中的處理器時脈頻率成比例。
現今有些HPC處理器係使用多個向量算術管線來實作。此向量處理器使得記憶體頻寬有更好的使用，且對能以向量記號表示的HPC應用是較好的機器。向量指令係從原始程式中的迴圈產生，且這些向量指令之各者會在向量處理器之算術管線或平行處理器之對應單位中執行。這些處理架構的結果產生相同的結果。然而，甚至是向量處 理器基系統在所有單位之間也有記憶體瓶頸351、352。甚至在具有廣大記憶體和大頻寬的單一系統中，也會出現相同瓶頸351、352，且若系統由許多相同單位構成，如同在平行處理器中，則不能避免瓶頸351、352。
在傳統計算機系統中有兩個主要的記憶體存取問題。第一個問題是佈線不只置於記憶體晶片與快取之間或甚至在同一晶片上的這兩個單位之間，而且置於記憶體系統內部。晶片之間之在這兩個晶片/單位之間的佈線會導致由於容量及線路信號時間延遲所造成之更多的動態功率消耗。這會延伸到有關存取線及剩餘讀/寫線之記憶體晶片內的內部線路問題。於是在記憶體晶片之線路外和內部中，存在了由連到這些線路之電容器所造成的能量消耗。
第二個問題是處理器晶片、快取和記憶體晶片之間的記憶體瓶頸351、352。由於ALU能存取快取或記憶體的任何部分，所以存取路徑351、352會由很長的全域線路構成。這些路徑亦受限於可用之線路的數量。這樣的瓶頸似乎是由如匯流排之硬體造成的。特別是當有高速CPU和大容量記憶體時，基本上在這兩個之間有明顯瓶頸。
消除瓶頸的關鍵在於具有與CPU相同的記憶體時脈週期。首先，必須產生定址活動以增進記憶體存取。其次，必須顯著降低記憶體內部和記憶體外部之由於較長線路造成的時間延遲。
藉由解決這兩個問題，產生記憶體和CPU之間的快速直接耦合，這樣能使計算機沒有記憶體瓶頸。處理器及 處理器周邊由於這些問題而消耗總能量的70%，其中用來供應指令的42%以及用於資料的28%，如第40圖所示。佈線問題不只產生功率消耗，而且產生信號的時間延遲。克服佈線問題意味著消除限制資料/指令之流動的瓶頸351、352。若我們能移除晶片內/外的線路，則能解決功率消耗、時間延遲及記憶體瓶頸351、352的問題。
本發明之一態樣係為一種行進記憶體，包括一記憶體單位之陣列，每個記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個位元級單元包含：(a)一傳輸電晶體，具有透過一第一延遲元件連接一時脈信號供應線的一第一主電極、及透過一第二延遲元件連接設置在記憶體單位之陣列之輸入側的一第一鄰近位元級單元之輸出端的一控制電極；(b)一重置電晶體，具有連接傳輸電晶體之一第二主電極的一第一主電極、一連接時脈信號供應線的控制電極、及一連接接地電位的第二主電極；及(c)一電容器，配置以儲存位元級單元的資訊，並與重置電晶體並聯連接，其中連接傳輸電晶體之第二主電極與重置電晶體之第一主電極的一輸出節點係當作位元級單元的一輸出端，且位元級單元的輸出端傳送儲存在電容器中的信號至設置在記憶體單位之陣列之輸出側的一第二鄰近位元級單元。
這裡，第一主電極應被指派為用於場效電晶體(Field Effect Transistor：FET)、靜態感應電晶體(Static Induction Transistor；SIT)、高電子遷移率電晶體(High Electron Mobility Transistor；HEMT)等等的源極或汲極，且若第一主電極被指派為源極，則第二主電極為汲極。或者，若第一主電極被指派為用於FET、SIT、及HEMT等等的汲極，則第二主電極為源極。同樣地，第一主電極應被指派為用於雙極接面電晶體(Bipolar Junction Transistor；BJT)的射極或集極，且若第一主電極被指派為射極，則第二主電極為集極。或者，若第一主電極被指派為用於BJT的集極，則第二主電極為射極。而且，控制電極為用於FET、SIT、及HEMT等等的閘極，以及用於BJT的基極。
本發明之另一態樣係為一種雙向行進記憶體，包括一記憶體單位之陣列，每個記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個位元級單元包含：(a)一向前傳輸電晶體，具有透過一第一向前延遲元件連接一第一時脈信號供應線的一第一主電極、及透過一第二向前延遲元件連接設置在記憶體單位之陣列之一側的一第一鄰近位元級單元之一向前輸出端的一控制電極；(b)一向前重置電晶體，具有連接向前傳輸電晶體之一第二主電極的一第一主電極、一連接第一時脈信號供應線的控制電極、及一連接接地電位的第二主電極；(c)一向後傳輸電晶體，具有透過一第一向後延遲元件連接一第二時脈信號供應線的一第一主電極、及透過一第二向後延遲元件連接第二鄰近位元級單元之一向後輸出端的一控制電極 ；(d)一向後重置電晶體，具有連接向後傳輸電晶體之一第二主電極的一第一主電極、一連接第二時脈信號供應線的控制電極、及一連接接地電位的第二主電極；(e)一向前電容器，配置以儲存位元級單元的資訊，並與向前重置電晶體並聯連接；及(f)一向後電容器，配置以儲存位元級單元的資訊，並與向後重置電晶體並聯連接，其中連接向前傳輸電晶體之第二主電極與向前重置電晶體之第一主電極的一輸出節點係當作位元級單元的一向前輸出端，位元級單元的向前輸出端傳送儲存在向前電容器中的信號至設置在記憶體單位之陣列之另一側的一第二鄰近位元級單元，連接向後傳輸電晶體之第二主電極與向後重置電晶體之第一主電極的一輸出節點係當作位元級單元的一向後輸出端，且位元級單元的向後輸出端傳送儲存在向後電容器中的信號至第一鄰近位元級單元。
本發明之又一態樣係為一種雙向行進記憶體，包括一記憶體單位之陣列，每個記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個位元級單元包含：(a)一向前傳輸電晶體，具有透過一第一向前延遲元件連接一第一時脈信號供應線的一第一主電極、及透過一第二向前延遲元件連接設置在記憶體單位之陣列之一側的一第一鄰近位元級單元之一向前輸出端的一控制電極；(b)一向前重置電晶體，具有連接向前傳輸電晶體之一第二主電極的一第一主電極、一連接第一時脈信號供應線的控制電極、及一連接接地電位的第二主電極；(c)一向後 傳輸電晶體，具有透過一第一向後延遲元件連接一第二時脈信號供應線的一第一主電極、及透過一第二向後延遲元件連接一第二鄰近位元級單元之一向後輸出端的一控制電極；(d)一向後重置電晶體，具有連接向後傳輸電晶體之一第二主電極的一第一主電極、一連接第二時脈信號供應線的控制電極、及一連接接地電位的第二主電極；及(e)一共同電容器，配置以儲存位元級單元的資訊，並與向前重置電晶體和向後重置電晶體並聯連接，其中連接向前傳輸電晶體之第二主電極與向前重置電晶體之第一主電極的一輸出節點係當作位元級單元的一向前輸出端，位元級單元的向前輸出端傳送儲存在共同電容器中的信號至設置在記憶體單位之陣列之另一側的第二鄰近位元級單元，連接向後傳輸電晶體之第二主電極與向後重置電晶體之第一主電極的一輸出節點係當作位元級單元的一向後輸出端，且位元級單元的向後輸出端傳送儲存在共同電容器中的信號至第一鄰近位元級單元。
本發明之再一態樣係為一種複雜行進記憶體，包含空間地部署之複數個行進記憶體區塊，行進記憶體區塊之各者包括一記憶體單位之陣列，每個記憶體單位具有一連串配置以儲存位元組大小或字組大小的資訊之位元級單元。這裡，其中每個記憶體單位與一時脈信號同步地從對應之行進記憶體區塊之一輸入側逐步地朝對應之行進記憶體區塊之一輸出側傳輸，且行進記憶體區塊之各者被隨機地存取，使能隨機地存取在一主體行進記憶體區塊中的每個記 憶體單位。
本發明之又一態樣係為一種複雜行進記憶體，包括空間地部署之複數個行進記憶體區塊，行進記憶體區塊之各者包括一記憶體單位之陣列，每個記憶體單位具有一連串配置以儲存位元組大小或字組大小的資訊之位元級單元。這裡，每個記憶體單位與一第一時脈信號同步地從相對於第一邊側的對應之行進記憶體區塊之第二邊側逐步地朝對應之行進記憶體區塊之第一邊側傳輸，又，每個記憶體單位與一第二時脈信號同步地從第一邊側逐步地朝第二邊側傳輸，且行進記憶體區塊之各者被隨機地存取，使能隨機地存取在一主體行進記憶體區塊中的每個記憶體單位。
本發明之又一態樣係為一種計算機系統，包含一處理器和一行進主記憶體，行進主記憶體係配置以主動地並連續地提供儲存資訊給處理器，使得處理器能以儲存資訊執行算術和邏輯運算，此外會將處理器中的處理結果送出至行進主記憶體，除了在指令移動的情況中，只有從行進主記憶體至處理器的一個指令流動方向之外，行進主記憶體包括一記憶體單位之陣列，每個記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個位元級單元包含：(a)一傳輸電晶體，具有透過一第一延遲元件連接一時脈信號供應線的一第一主電極、及透過一第二延遲元件連接設置在記憶體單位之陣列之輸入側的一第一鄰近位元級單元之一輸出端的一控制電極；(b)一重置電晶體，具有連接傳輸電晶體之一第二主電極的一第一主 電極、一連接時脈信號供應線的控制電極、及一連接接地電位的第二主電極；及(c)一電容器，配置以儲存位元級單元的資訊，並與重置電晶體並聯連接，其中連接傳輸電晶體之第二主電極與重置電晶體之第一主電極的一輸出節點係當作位元級單元的一輸出端，且位元級單元的輸出端傳送儲存在電容器中的信號至設置在記憶體單位之陣列之輸出側的一第二鄰近位元級單元。
本發明之又一態樣係為一種計算機系統，包含一處理器和一雙向行進主記憶體，雙向行進主記憶體係配置以主動地並連續地提供儲存資訊給處理器，使得處理器能以儲存資訊執行算術和邏輯運算，此外會將處理器中的處理結果送出至雙向行進主記憶體，除了在指令移動的情況中，只有從雙向行進主記憶體流至處理器的一個指令流動方向之外，雙向行進主記憶體包括一記憶體單位之陣列，每個記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個位元級單元包含：(a)一向前傳輸電晶體，具有透過一第一向前延遲元件連接一第一時脈信號供應線的一第一主電極、及透過一第二向前延遲元件連接設置在記憶體單位之陣列之一側的一第一鄰近位元級單元之一向前輸出端的一控制電極；(b)一向前重置電晶體，具有連接向前傳輸電晶體之一第二主電極的一第一主電極、一連接第一時脈信號供應線的控制電極、及一連接接地電位的第二主電極；(c)一向後傳輸電晶體，具有透過一第一向後延遲元件連接一第二時脈信號供應線的一第一主 電極、及透過一第二向後延遲元件連接第二鄰近位元級單元之一向後輸出端的一控制電極；(d)一向後重置電晶體，具有連接向後傳輸電晶體之一第二主電極的一第一主電極、一連接第二時脈信號供應線的控制電極、及一連接接地電位的第二主電極；及(e)一共同電容器，配置以儲存位元級單元的資訊，並與向前重置電晶體和向後重置電晶體並聯連接，其中連接向前傳輸電晶體之第二主電極與向前重置電晶體之第一主電極的一輸出節點係當作位元級單元的一向前輸出端，位元級單元的向前輸出端傳送儲存在共同電容器中的信號至設置在記憶體單位之陣列之另一側的一第二鄰近位元級單元，連接向後傳輸電晶體之第二主電極與向後重置電晶體之第一主電極的一輸出節點係當作位元級單元的一向後輸出端，且位元級單元的向後輸出端傳送儲存在共同電容器中的信號至第一鄰近位元級單元。
本發明之又一態樣係為一種計算機系統，包含一處理器和一雙向行進主記憶體，雙向行進主記憶體係配置以主動地並連續地提供儲存資訊給處理器，使得處理器能以儲存資訊執行算術和邏輯運算，此外會將處理器中的處理結果送出至雙向行進主記憶體，除了在指令移動的情況中，只有從雙向行進主記憶體流至處理器的一個指令流動方向之外，雙向行進主記憶體包括一記憶體單位之陣列，每個記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個位元級單元包含：(a)一向前傳輸電晶體，具有透過一第一向前延遲元件連接一第一時脈信 號供應線的一第一主電極、及透過一第二向前延遲元件連接設置在記憶體單位之陣列之一側的一第一鄰近位元級單元之一向前輸出端的一控制電極；(b)一向前重置電晶體，具有連接向前傳輸電晶體之一第二主電極的一第一主電極、一連接第一時脈信號供應線的控制電極、及一連接接地電位的第二主電極；(c)一向後傳輸電晶體，具有透過一第一向後延遲元件連接一第二時脈信號供應線的一第一主電極、及透過一第二向後延遲元件連接一第二鄰近位元級單元之一向後輸出端的一控制電極；(d)一向後重置電晶體，具有連接向後傳輸電晶體之一第二主電極的一第一主電極、一連接第二時脈信號供應線的控制電極、及一連接接地電位的第二主電極；及(e)一共同電容器，配置以儲存位元級單元的資訊，並與向前重置電晶體和向後重置電晶體並聯連接，其中連接向前傳輸電晶體之第二主電極與向前重置電晶體之第一主電極的一輸出節點係當作位元級單元的一向前輸出端，位元級單元的向前輸出端傳送儲存在共同電容器中的信號至設置在記憶體單位之陣列之另一側的一第二鄰近位元級單元，連接向後傳輸電晶體之第二主電極與向後重置電晶體之第一主電極的一輸出節點係當作位元級單元的一向後輸出端，且位元級單元的向後輸出端傳送儲存在共同電容器中的信號至第一鄰近位元級單元。
本發明之又一態樣係為一種計算機系統，包含一處理器和一行進主記憶體，行進主記憶體係配置以主動地並連續地提供儲存資訊給處理器，使得處理器能以儲存資訊執 行算術和邏輯運算，此外會將處理器中的處理結果送出至行進主記憶體，除了在指令移動的情況中，只有從行進主記憶體流至處理器的一個指令流動方向之外，行進主記憶體包含空間地部署之複數個行進記憶體區塊，行進記憶體區塊之各者包括一記憶體單位之陣列，每個記憶體單位具有一連串配置以儲存位元組大小或字組大小的資訊之位元級單元。這裡，行進記憶體區塊之各者被隨機地存取，使能隨機地存取在一主體行進記憶體區塊中的每個記憶體單位。
本發明之又一態樣係為一種計算機系統，包含一處理器和一雙向行進主記憶體，雙向行進主記憶體係配置以主動地並連續地提供儲存資訊給處理器，使得處理器能以儲存資訊執行算術和邏輯運算，此外會將處理器中的處理結果送出至雙向行進主記憶體，除了在指令移動的情況中，只有從雙向行進主記憶體流至處理器的一個指令流動方向之外，雙向行進主記憶體包含空間地部署之複數個雙向行進記憶體區塊，雙向行進記憶體區塊之各者包括一記憶體單位之陣列，每個記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊。這裡，每個記憶體單位與一第一時脈信號同步地從相對於第一邊側之對應之行進記憶體區塊之第二邊側逐步地朝對應之行進記憶體區塊之第一邊側傳輸，又，每個記憶體單位與一第二時脈信號同步地從第一邊側逐步地朝第二邊側傳輸，且行進記憶體區塊之各者被隨機地存取，使能隨機地存取在一主體行 進記憶體區塊中的每個記憶體單位。
11‧‧‧處理器
111‧‧‧控制單位
112‧‧‧算術邏輯單位
113‧‧‧時脈產生器
321a‧‧‧指令快取記憶體
321b‧‧‧資料快取記憶體
322a‧‧‧指令暫存器檔案
322b‧‧‧資料暫存器檔案
331‧‧‧主記憶體
351‧‧‧瓶頸
352‧‧‧瓶頸
31‧‧‧行進主記憶體
41‧‧‧次要記憶體
53‧‧‧接線
54‧‧‧接合構件
61‧‧‧輸入單位
62‧‧‧輸出單位
63‧‧‧輸入/輸出介面電路
Φ1‧‧‧雙向箭頭
Φ12‧‧‧雙向箭頭
η11‧‧‧單向箭頭
U1-Un‧‧‧記憶體單位
M11-Mm1‧‧‧單元
Q111‧‧‧第一nMOS電晶體
D111‧‧‧第一延遲元件
D112‧‧‧第二延遲元件
Q112‧‧‧第二nMOS電晶體
C11‧‧‧電容器
Q211‧‧‧第一nMOS電晶體
D211‧‧‧第一延遲元件
D212‧‧‧第二延遲元件
Q212‧‧‧第二nMOS電晶體
C21‧‧‧電容器
Q311‧‧‧第一nMOS電晶體
D311‧‧‧第一延遲元件
D312‧‧‧第二延遲元件
Q312‧‧‧第二nMOS電晶體
C31‧‧‧電容器
Q(m-1)11‧‧‧第一nMOS電晶體
D(m-1)11‧‧‧第一延遲元件
D(m-1)12‧‧‧第二延遲元件
Q(m-1)12‧‧‧第二nMOS電晶體
C(m-1)1‧‧‧電容器
Qm11‧‧‧第一nMOS電晶體
Dm11‧‧‧第一延遲元件
Dm12‧‧‧第二延遲元件
Qm12‧‧‧第二nMOS電晶體
Cm1‧‧‧電容器
M12-Mm2‧‧‧單元
Q121‧‧‧第一nMOS電晶體
D121‧‧‧第一延遲元件
D122‧‧‧第二延遲元件
Q122‧‧‧第二nMOS電晶體
C12‧‧‧電容器
Q221‧‧‧第一nMOS電晶體
D221‧‧‧第一延遲元件
D222‧‧‧第二延遲元件
Q222‧‧‧第二nMOS電晶體
C22‧‧‧電容器
Q321‧‧‧第一nMOS電晶體
D321‧‧‧第一延遲元件
D322‧‧‧第二延遲元件
Q322‧‧‧第二nMOS電晶體
C32‧‧‧電容器
Q(m-1)21‧‧‧第一nMOS電晶體
D(m-1)21‧‧‧第一延遲元件
D(m-1)22‧‧‧第二延遲元件
Q(m-1)22‧‧‧第二nMOS電晶體
C(m-1)2‧‧‧電容器
Qm21‧‧‧第一nMOS電晶體
Dm21‧‧‧第一延遲元件
Dm22‧‧‧第二延遲元件
Qm22‧‧‧第二nMOS電晶體
Cm2‧‧‧電容器
M13-Mm3‧‧‧單元
Q131‧‧‧第一nMOS電晶體
D131‧‧‧第一延遲元件
D132‧‧‧第二延遲元件
Q132‧‧‧第二nMOS電晶體
C13‧‧‧電容器
Q231‧‧‧第一nMOS電晶體
D231‧‧‧第一延遲元件
D232‧‧‧第二延遲元件
Q232‧‧‧第二nMOS電晶體
C23‧‧‧電容器
Q331‧‧‧第一nMOS電晶體
D331‧‧‧第一延遲元件
D322‧‧‧第二延遲元件
Q332‧‧‧第二nMOS電晶體
C33‧‧‧電容器
Q(m-1)31‧‧‧第一nMOS電晶體
D(m-1)31‧‧‧第一延遲元件
D(m-1)32‧‧‧第二延遲元件
Q(m-1)32‧‧‧第二nMOS電晶體
C(m-1)3‧‧‧電容器
Qm31‧‧‧第一nMOS電晶體
Dm31‧‧‧第一延遲元件
Dm32‧‧‧第二延遲元件
Qm32‧‧‧第二nMOS電晶體
Cm3‧‧‧電容器
M1n-Mmn‧‧‧單元
Q1n1‧‧‧第一nMOS電晶體
D1n1‧‧‧第一延遲元件
D1n2‧‧‧第二延遲元件
Q1n2‧‧‧第二nMOS電晶體
C1n‧‧‧電容器
Q2n1‧‧‧第一nMOS電晶體
D2n1‧‧‧第一延遲元件
D2n2‧‧‧第二延遲元件
Q2n2‧‧‧第二nMOS電晶體
C2n‧‧‧電容器
Q3n1‧‧‧第一nMOS電晶體
D3n1‧‧‧第一延遲元件
D3n2‧‧‧第二延遲元件
Q3n2‧‧‧第二nMOS電晶體
C3n‧‧‧電容器
Q(m-1)n1‧‧‧第一nMOS電晶體
D(m-1)n1‧‧‧第一延遲元件
D(m-1)n2‧‧‧第二延遲元件
Q(m-1)n2‧‧‧第二nMOS電晶體
C(m-1)n‧‧‧電容器
Qmn1‧‧‧第一nMOS電晶體
Dmn1‧‧‧第一延遲元件
Dmn2‧‧‧第二延遲元件
Qmn2‧‧‧第二nMOS電晶體
Cmn‧‧‧電容器
Mij‧‧‧位元級單元
Qij1‧‧‧第一nMOS電晶體
Dij1‧‧‧第一延遲元件
Dij2‧‧‧第二延遲元件
Qij2‧‧‧第二nMOS電晶體
Cij‧‧‧電容器
Mi(j+1)‧‧‧位元級單元
Qi(j+1)1‧‧‧第一nMOS電晶體
Di(j+1)1‧‧‧第一延遲元件
Di(j+1)2‧‧‧第二延遲元件
Qi(j+1)2‧‧‧第二nMOS電晶體
Ci(j+1)‧‧‧電容器
M(i+1)j‧‧‧位元級單元
Q(i+1)j1‧‧‧第一nMOS電晶體
D(i+1)j1‧‧‧第一延遲元件
D(i+1)j2‧‧‧第二延遲元件
Q(i+1)j2‧‧‧第二nMOS電晶體
C(i+1)j‧‧‧電容器
M(i+1)(j+1)‧‧‧位元級單元
Q(i+1)(j+1)1‧‧‧第一nMOS電晶體
D(i+1)(j+1)1‧‧‧第一延遲元件
D(i+1)(j+1)2‧‧‧第二延遲元件
Q(i+1)(j+1)2‧‧‧第二nMOS電晶體
C(i+1)(j+1)‧‧‧電容器
τclock‧‧‧時脈週期
t0‧‧‧時間
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
td1‧‧‧延遲時間
td2‧‧‧延遲時間
91‧‧‧第一彎曲線
92b‧‧‧佈線
93‧‧‧汲極區
94‧‧‧n+半導體區
95‧‧‧源極區
96a‧‧‧接觸栓
96c‧‧‧接觸栓
96d‧‧‧接觸栓
97‧‧‧第二彎曲線
98‧‧‧閘極
81‧‧‧p型半導體基板
82‧‧‧元件隔離絕緣體
83‧‧‧閘絕緣膜
84‧‧‧第一層間介電膜
85‧‧‧底部電極
86‧‧‧電容器絕緣膜
87‧‧‧頂部電極
I1‧‧‧輸入端
G11‧‧‧行進AND閘
G12‧‧‧行進AND閘
G13‧‧‧行進AND閘
G1,n-1‧‧‧行進AND閘
G1n‧‧‧行進AND閘
O1‧‧‧輸出端
I2‧‧‧輸入端
G21‧‧‧行進AND閘
G22‧‧‧行進AND閘
G23‧‧‧行進AND閘
G2,n-1‧‧‧行進AND閘
G2n‧‧‧行進AND閘
O2‧‧‧輸出端
I3‧‧‧輸入端
O3‧‧‧輸出端
Im-1‧‧‧輸入端
Om-1‧‧‧輸出端
Im‧‧‧輸入端
Om‧‧‧輸出端
Min‧‧‧單元
Qin1‧‧‧第一nMOS電晶體
Din1‧‧‧第一延遲元件
Din2‧‧‧第二延遲元件
Qin2‧‧‧第二nMOS電晶體
Cin‧‧‧電容器
Mi(n-1)‧‧‧單元
Qi(n-1)1‧‧‧第一nMOS電晶體
Di(n-1)1‧‧‧第一延遲元件
Di(n-1)2‧‧‧第二延遲元件
Qi(n-1)2‧‧‧第二nMOS電晶體
Ci(n-1)‧‧‧電容器
Mi3‧‧‧單元
Qi31‧‧‧第一nMOS電晶體
Di31‧‧‧第一延遲元件
Di32‧‧‧第二延遲元件
Qi32‧‧‧第二nMOS電晶體
Ci3‧‧‧電容器
Mi2‧‧‧單元
Qi21‧‧‧第一nMOS電晶體
Di21‧‧‧第一延遲元件
Di22‧‧‧第二延遲元件
Qi22‧‧‧第二nMOS電晶體
Ci2‧‧‧電容器
Mi1‧‧‧單元
Qi11‧‧‧第一nMOS電晶體
Di11‧‧‧第一延遲元件
Di12‧‧‧第二延遲元件
Qi12‧‧‧第二nMOS電晶體
Ci1‧‧‧電容器
Gin‧‧‧行進AND閘
Gi,n-1‧‧‧行進AND閘
Gi3‧‧‧行進AND閘
Gi2‧‧‧行進AND閘
Gi1‧‧‧行進AND閘
Tmus‧‧‧記憶體單位串流時間
Tcc‧‧‧時脈週期
Sf‧‧‧向前資料流
Sb‧‧‧向後資料流
3‧‧‧行進記憶體結構
501‧‧‧供應捲盤
502‧‧‧接納捲盤
503‧‧‧磁帶
504‧‧‧讀/寫頭
511‧‧‧時脈選擇器
512‧‧‧第一I/O選擇器
513‧‧‧第二I/O選擇器
CL1‧‧‧第一時脈信號供應線
CL2‧‧‧第二時脈信號供應線
Qi11f‧‧‧第一向前nMOS電晶體
Di11f‧‧‧第一向前延遲元件
Di12f‧‧‧第二向前延遲元件
Qi12f‧‧‧第二向前nMOS電晶體
Ci1f‧‧‧向前電容器
Qi11b‧‧‧第一向後nMOS電晶體
Di11b‧‧‧第一向後延遲元件
Di12b‧‧‧第二向後延遲元件
Qi12b‧‧‧第二向後nMOS電晶體
Ci1b‧‧‧向後電容器
Qi21f‧‧‧第一向前nMOS電晶體
Di21f‧‧‧第一向前延遲元件
Di22f‧‧‧第二向前延遲元件
Qi22f‧‧‧第二向前nMOS電晶體
Ci2f‧‧‧向前電容器
Qi21b‧‧‧第一向後nMOS電晶體
Di21b‧‧‧第一向後延遲元件
Di22b‧‧‧第二向後延遲元件
Qi22b‧‧‧第二向後nMOS電晶體
Ci2b‧‧‧向後電容器
Qi31f‧‧‧第一向前nMOS電晶體
Di31f‧‧‧第一向前延遲元件
Di32f‧‧‧第二向前延遲元件
Qi32f‧‧‧第二向前nMOS電晶體
Ci3f‧‧‧向前電容器
Qi31b‧‧‧第一向後nMOS電晶體
Di31b‧‧‧第一向後延遲元件
Di32b‧‧‧第二向後延遲元件
Qi32b‧‧‧第二向後nMOS電晶體
Ci3b‧‧‧向後電容器
Qi(n-1)1f‧‧‧第一向前nMOS電晶體
Di(n-1)1f‧‧‧第一向前延遲元件
Di(n-1)2f‧‧‧第二向前延遲元件
Qi(n-1)2f‧‧‧第二向前nMOS電晶體
Ci(n-1)f‧‧‧向前電容器
Qi(n-1)1b‧‧‧第一向後nMOS電晶體
Di(n-1)1b‧‧‧第一向後延遲元件
Di(n-1)2b‧‧‧第二向後延遲元件
Qi(n-1)2b‧‧‧第二向後nMOS電晶體
Ci(n-1)b‧‧‧向後電容器
Qin1f‧‧‧第一向前nMOS電晶體
Din1f‧‧‧第一向前延遲元件
Din2f‧‧‧第二向前延遲元件
Qin2f‧‧‧第二向前nMOS電晶體
Cinf‧‧‧向前電容器
Qin1b‧‧‧第一向後nMOS電晶體
Din1b‧‧‧第一向後延遲元件
Din2b‧‧‧第二向後延遲元件
Qin2b‧‧‧第二向後nMOS電晶體
Cinb‧‧‧向後電容器
Gi1f‧‧‧向前行進AND閘
Gi1b‧‧‧向後行進AND閘
Gi2f‧‧‧向前行進AND閘
Gi2b‧‧‧向後行進AND閘
Gi3f‧‧‧向前行進AND閘
Gi3b‧‧‧向後行進AND閘
Gi,(n-1)f‧‧‧向前行進AND閘
Gi,(n-1)b‧‧‧向後行進AND閘
Ginf‧‧‧向前行進AND閘
Ginb‧‧‧向後行進AND閘
117‧‧‧算術管線
A1-An‧‧‧位址
P1-Pn‧‧‧分頁
F1‧‧‧檔案
F2‧‧‧檔案
F3‧‧‧檔案
F4‧‧‧檔案
U11-Uuv‧‧‧記憶體單位
22a‧‧‧行進指令暫存器檔案
22b‧‧‧行進資料暫存器檔案
Φ23‧‧‧雙向箭頭
Φ24‧‧‧雙向箭頭
η22‧‧‧單向箭頭
η23‧‧‧單向箭頭
21a‧‧‧行進指令快取記憶體
21b‧‧‧行進資料快取記憶體
51‧‧‧接合構件
52‧‧‧接合構件
η31‧‧‧單向箭頭
η32‧‧‧單向箭頭
η33‧‧‧單向箭頭
Φ32‧‧‧雙向箭頭
Φ33‧‧‧雙向箭頭
Φ34‧‧‧雙向箭頭
P1-Pn‧‧‧算術管線
R11-R1n‧‧‧行進暫存器單位
R21-R2n‧‧‧行進暫存器單位
C11-C1n‧‧‧行進快取單位
C21-C2n‧‧‧行進快取單位
C31-C3n‧‧‧行進快取單位
116‧‧‧處理器核心
21‧‧‧行進快取記憶體：
22‧‧‧行進暫存器檔案
22v‧‧‧行進向量暫存器檔案
116-1-116-m‧‧‧處理器核心
117-1-117-m‧‧‧算術管線
21-1-21-m‧‧‧行進快取記憶體
22v-1-22v-m‧‧‧行進向量暫存器檔案
321-1-321-m‧‧‧快取記憶體
322v-1-322v-m‧‧‧向量暫存器檔案
31s‧‧‧傳統主記憶體
31-0‧‧‧母行進主記憶體
12-1‧‧‧第一處理單位
31-1‧‧‧第一分支行進主記憶體
21-11-21-1p‧‧‧第一行進快取記憶體
22v-11-22v-1p‧‧‧第一行進向量暫存器檔案
117-11-117-1p‧‧‧第一算術管線
12-2‧‧‧第二處理單位
31-2‧‧‧第二分支行進主記憶體
21-21-21-2q‧‧‧第二行進快取記憶體
22v-21-22v-2q‧‧‧第二行進向量暫存器檔案
117-21-117-2q‧‧‧第二算術管線
22-1-22-3‧‧‧行進暫存器檔案
21-1-21-3‧‧‧行進快取記憶體
31-1-31-3‧‧‧行進主記憶體
58m-1-58m-3‧‧‧散熱板
58c-1-58c-3‧‧‧散熱板
58r1-58r-3‧‧‧散熱板
55a‧‧‧接合構件
55b‧‧‧接合構件
55a-1‧‧‧接合構件
55b-1‧‧‧接合構件
59a‧‧‧橋接器
59b‧‧‧橋接器
55a-2‧‧‧接合構件
55b-2‧‧‧接合構件
58-1‧‧‧第一散熱板
58-2‧‧‧第二散熱板
58-3‧‧‧第三散熱板
58-4‧‧‧第四散熱板
58-5‧‧‧第五散熱板
3a‧‧‧第一半導體記憶體晶片
3b‧‧‧第二半導體記憶體晶片
58‧‧‧散熱板
3p-1‧‧‧第一左晶片
3p-2‧‧‧第二左晶片
3p-3‧‧‧第三左晶片
3p-4‧‧‧第四左晶片
3p-5‧‧‧第五左晶片
3p-6‧‧‧第六左晶片
3q-1‧‧‧第一右晶片
3q-2‧‧‧第二右晶片
3q-3‧‧‧第三右晶片
3q-4‧‧‧第四右晶片
3q-5‧‧‧第五右晶片
3q-6‧‧‧第六右晶片
58a-1‧‧‧第一左散熱板
58a-2‧‧‧第二左散熱板
58a-3‧‧‧第三左散熱板
58a-4‧‧‧第四左散熱板
58a-1‧‧‧第五左散熱板
58b-1‧‧‧第一右散熱板
58b-2‧‧‧第二右散熱板
58b-3‧‧‧第三右散熱板
58b-4‧‧‧第四右散熱板
58b-1‧‧‧第五右散熱板
11a‧‧‧第一處理單位
11b‧‧‧第二處理單位
11c‧‧‧第三處理單位
I-1‧‧‧第一指令
I-2‧‧‧第二指令
I-3‧‧‧第三指令
I-4‧‧‧第四指令
11-1‧‧‧第一處理器
11-2‧‧‧第二處理器
11-3‧‧‧第三處理器
11-4‧‧‧第四處理器
第1圖顯示繪示傳統計算機系統之組織的示意方塊圖；第2圖顯示繪示有關本發明之第一實施例之計算機系統之基本組織的示意方塊圖；第3圖顯示實作使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之記憶體單位之陣列、和在行進主記憶體中的資訊傳輸；第4圖顯示使用在有關本發明之第一實施例之計算機系統中的行進主記憶體中的單元陣列之電晶體層級圖示之實例；第5圖顯示使用在有關本發明之第一實施例之計算機系統中的行進主記憶體中的單元陣列之放大電晶體層級圖示，集中在四個鄰近的位元級單元；第6圖顯示使用在有關本發明之第一實施例之計算機系統中的行進主記憶體中的單一位元級單元之更放大電晶體層級圖示；第7A圖顯示當從先前階段傳輸信號「1」時之情況下，電晶體對時脈信號之波形的反應之示範實例，其中此時脈信號係配置以施加至使用在有關本發明之第一實施例之計算機系統中的行進主記憶體；第7B圖顯示當從先前階段傳輸信號「0」時之另一情況下，電晶體對時脈信號之波形的反應之另一示範實例， 其中此時脈信號係配置以施加至使用在有關本發明之第一實施例之計算機系統中的行進主記憶體；第7C圖顯示電晶體對時脈信號之波形的反應之實際實例，其中此時脈信號係配置以施加至使用在有關本發明之第一實施例之計算機系統中的行進主記憶體；第8圖顯示使用在有關本發明之第一實施例之計算機系統的行進主記憶體中的位元級單元之詳細實例；第9圖顯示實作第8圖所示之位元級單元的實際平面圖之實例；第10圖顯示第9圖所示之平面圖中的線A-A所得到的剖面圖；第11圖顯示第4圖所示之單元陣列的閘層級圖示；第12圖顯示實作使用在有關本發明之第一實施例之計算機系統中的反方向行進主記憶體之記憶體單位之陣列、及在反方向行進主記憶體中反方向傳輸資訊；第13(a)圖顯示實作第12圖所示之反方向行進主記憶體之第i列的單元陣列之電晶體層級電路組態之實例，且第13(b)圖顯示電晶體對時脈信號之波形的反應之實例，其中此時脈信號係配置以施加至第12圖所示之反方向行進主記憶體；第14圖顯示實作第13(a)圖所示之反方向行進主記憶體中的第i列的單元陣列之閘層級圖示；第15圖顯示在有關本發明之第一實施例之計算機系統中，行進主記憶體中的記憶體單位串流時間與處理器 (CPU)中的時脈週期之間的時域關係；第16圖示意地顯示有關本發明之第一實施例之計算機系統的組織，其中在有關本發明之第一實施例之計算機系統中的處理器(CPU)與包括行進主記憶體的行進記憶體結構之間不存在記憶體瓶頸；第17(a)圖顯示在有關本發明之第一實施例之計算機系統中，從包括行進主記憶體之行進記憶體結構流到處理器(CPU)的向前資料流，以及從處理器(CPU)流到行進記憶體結構的向後資料流，且第17(b)圖顯示在行進記憶體結構之記憶體單位串流時間等於處理器(CPU)之時脈週期的理想條件下建立於行進記憶體結構與處理器(CPU)之間的頻寬；第18(a)圖示意地顯示與相當於有關本發明之第一實施例之計算機系統的第18(b)圖所示之計算機系統相比，極高速的磁帶系統；第19(a)圖顯示資訊的行進行為(向前行進行為)之具體影像，其中資訊在一維行進主記憶體中朝右側方向行進(移動)，第19(b)圖顯示一維行進主記憶體的停留狀態，且第19(c)圖顯示資訊的反向行進行為(向後行進行為)之具體影像，其中資訊在有關本發明之第一實施例之計算機系統中的一維行進主記憶體中朝左側方向行進(移動)；第20圖顯示一維行進主記憶體之電晶體層級電路組態之實例，其能達到第19(a)-(c)圖所示的雙向傳輸行為，並配置以在有關本發明之第一實施例之計算機系統中儲存 及傳輸雙向指令或純量資料；第21圖顯示第20圖所示之一維行進主記憶體之閘層級電路組態的通用圖示；第22(a)圖顯示在毗連於處理器的一維行進主記憶體中的指令之雙向傳輸模式，指令朝處理器移動，並從下一個排在左邊的記憶體移動/移動至下一個排在左邊的記憶體，第22(b)圖顯示在毗連於ALU的一維行進主記憶體中的純量資料之雙向傳輸模式，純量資料朝ALU移動，並從下一個記憶體移動/移動至下一個記憶體，且第22(c)圖顯示在毗連於管線的一維行進主記憶體中的向量/串流資料之單向傳輸模式，向量/串流資料朝管線移動，並從下一個記憶體移動；第23(a)圖與第23(b)圖相比，顯示現有記憶體的內部組態，其中每個記憶體單位會被位址標記，且第23(b)圖顯示本一維行進主記憶體的內部組態，其中個別記憶體單位的定位至少必須識別向量/串流資料中的一組連續記憶體單位的起始點和結束點；第24(a)圖顯示本一維行進主記憶體的內部組態，其中至少需要個別記憶體單位的定位以識別向量指令中的一組連續記憶體單位的起始點和結束點，第24(b)圖顯示對於純量資料之本一維行進主記憶體的內部組態，且第24(c)圖顯示本一維行進主記憶體的內部組態，其中至少需要位置索引以識別向量/串流資料中的一組連續記憶體單位的起始點和結束點； 第25(a)圖示意地顯示對於向量/串流資料例子之以複數個分頁實作的本行進主記憶體之全面組態之實例，第25(b)圖示意地顯示對於向量/串流資料例子之其中一個分頁的組態實例，每個分頁係以複數個分頁實作，且第25(c)圖示意地顯示在有關本發明之第一實施例之計算機系統中，對於向量/串流資料例子之其中一個檔案的組態實例，每個檔案係以複數個記憶體單位實作；第26(a)圖示意地顯示對於程式/純量資料例子之以複數個分頁實作的本行進主記憶體之全面組態之實例，這裡的每個分頁具有自己的位置索引作為位址，第26(b)圖示意地顯示對於程式/純量資料例子之其中一個分頁之組態實例以及使用二進制系統之數位來驅動分頁之位置，每個分頁係以複數個檔案實作，且第26(c)圖示意地顯示在有關本發明之第一實施例之計算機系統中，對於程式/純量資料例子之其中一個檔案之組態實例以及使用二進制系統之數位來驅動檔案之位置，每個檔案係以複數個記憶體單位實作，這裡的每個記憶體單位具有自己的位置索引作為位址；第27(a)圖示意地顯示相較於使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之現有記憶體之速度/容量，且第27(b)圖示意地顯示相較於第27(a)圖所示之現有記憶體的行進主記憶體之速度/容量；第28(a)圖示意地顯示相較於使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之對於純量指令 之現有記憶體的最壞情況之速度/容量，且第28(b)圖示意地顯示相較於第28(a)圖所示之現有記憶體之最壞情況的行進主記憶體之速度/容量；第29(a)圖示意地顯示相較於使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之對於純量指令之現有記憶體的典型情況之速度/容量，且第29(b)圖示意地顯示相較於第29(a)圖所示之現有記憶體之典型情況的行進主記憶體之速度/容量；第30(a)圖示意地顯示相較於使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之對於純量資料之現有記憶體的典型情況之速度/容量，且第30(b)圖示意地顯示相較於第30(a)圖所示之現有記憶體的行進主記憶體之速度/容量；第31(a)圖示意地顯示相較於使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之對於串流資料且資料平行情況下的現有記憶體之最佳情況之速度/容量，且第31(b)圖示意地顯示相較於第31(a)圖所示之現有記憶體之最佳情況的行進主記憶體之速度/容量；第32圖顯示實作使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之二維記憶體單位之陣列的實例，其中每個記憶體單位儲存並傳輸資料或指令；第33圖顯示實作使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之二維記憶體單位之陣列的另一實例，其中每個記憶體單位儲存並傳輸資料或指令； 第34圖顯示實作使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之二維記憶體單位之陣列的又一實例，其中每個記憶體單位儲存並傳輸資料或指令；第35圖顯示實作使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之二維記憶體單位之陣列的再一實例，其中每個記憶體單位儲存並傳輸資料或指令；第36圖顯示實作使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之二維記憶體單位之陣列的更一實例，其中每個記憶體單位儲存並傳輸資料或指令；第37圖顯示實作使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之二維記憶體單位之陣列的又一實例，其中每個記憶體單位儲存並傳輸資料或指令；第38圖顯示實作使用在有關本發明之第一實施例之計算機系統中的行進主記憶體之二維記憶體單位之陣列的再一實例，其中每個記憶體單位儲存並傳輸資料或指令；第39(a)圖顯示在現今微處理器中的裝置層級能量消耗，分解成靜態和動態能量消耗，第39(b)圖顯示在第39(a)圖所示之動態能量消耗中的功率消耗之淨值及負擔，且第39(c)圖顯示在現今微處理器中的淨能消耗；第40圖顯示藉由Dally估計的在傳統架構中包括暫存器和快取之處理器中的實際能量消耗分佈；第41(a)圖顯示在傳統快取基架構中的能量消耗，將快取記憶體中的能量消耗分解成靜態和動態能量消耗，且第41(b)圖顯示在根據本發明之第三實施例之計算機系統 中的能量消耗，將行進快取記憶體中的能量消耗分解成靜態和動態能量消耗；第42圖顯示繪示有關本發明之第二實施例之計算機系統之組織的示意方塊圖；第43圖顯示繪示有關本發明之第三實施例之計算機系統之組織的示意方塊圖；第44(a)圖顯示在有關本發明之第三實施例之計算機系統中結合算術管線與行進暫存器，且第44(b)圖顯示在有關本發明之第三實施例之計算機系統中的行進快取單位之陣列；第45圖顯示依照本發明之第三實施例之修改來藉由結合單一處理器核心、行進快取記憶體及行進暫存器檔案而實作的計算機系統之組織的示意方塊圖；第46圖顯示依照本發明之第三實施例之另一修改來藉由結合單一算術管線、行進快取記憶體及行進向量暫存器檔案而實作的計算機系統之組織的示意方塊圖；第47圖顯示依照本發明之第三實施例之又一修改來藉由結合複數個處理器核心、行進快取記憶體及行進暫存器檔案而實作的計算機系統之組織的示意方塊圖；第48圖顯示依照本發明之第三實施例之再一修改來藉由結合複數個算術管線、行進快取記憶體及行進向量暫存器檔案而實作的計算機系統之組織的示意方塊圖；第49(a)圖顯示藉由結合複數個算術管線、複數個傳統快取記憶體、複數個傳統向量暫存器檔案(RF)及傳統主 記憶體來實作的傳統計算機系統之組織的示意方塊圖，其中傳統快取記憶體與傳統主記憶體之間會產生瓶頸，且第49(b)圖顯示依照本發明之第三實施例之又一修改來藉由結合複數個算術管線、複數個行進快取記憶體、複數個行進向量暫存器檔案及行進主記憶體來實作的計算機系統之組織的示意方塊圖，其中不會產生瓶頸；第50圖顯示繪示有關本發明之第四實施例之高效能計算(HPC)系統之組織的示意方塊圖；第51圖顯示繪示有關本發明之第五實施例之計算機系統之組織的示意方塊圖；第52(a)圖顯示使用在有關本發明之第五實施例之計算機系統中的三維行進主記憶體之剖面圖，第52(b)圖顯示使用在有關本發明之第五實施例之計算機系統中的三維行進快取之剖面圖，且第52(c)圖顯示使用在有關本發明之第五實施例之計算機系統中的三維行進暫存器檔案之剖面圖；第53圖顯示使用在有關本發明之第五實施例之計算機系統中的三維組態之透視圖；第54圖顯示使用在有關本發明之第五實施例之計算機系統中的另一三維組態之透視圖；第55圖顯示第54圖所示之三維組態之剖面圖；第56圖顯示使用在有關本發明之第五實施例之計算機系統中的另一三維組態之剖面圖；第57圖藉由表現在有關本發明之第五實施例之計算 機系統中的控制路徑來示意地顯示用來執行控制處理之計算機系統的基本核心之三維組態的剖面圖；第58圖藉由在有關本發明之第五實施例之計算機系統中表現用於純量資料的資料路徑來示意地顯示用來執行純量資料處理之計算機系統的基本核心之三維組態的剖面圖；第59圖藉由在有關本發明之第五實施例之計算機系統中表現用於向量/串流資料的資料路徑來示意地顯示用來執行向量/串流資料處理之計算機系統的基本核心之三維組態的剖面圖；第60圖藉由表現用於有關本發明之第五實施例之計算機系統的純量資料路徑及控制路徑之結合來示意地顯示配置以執行計算機系統之純量資料部分的計算機系統之基本核心之三維組態的剖面圖，其中複數個處理單位(CPU)不只執行純量資料而且執行向量/串流資料，且處理單位中包括管線ALU；第61圖顯示在MISD架構中的純量/向量資料之位元級平行處理；第62圖顯示在SIMD架構中的向量資料之平行處理；第63圖顯示在向量處理中的典型鏈；第64圖顯示在MISD架構中的純量/向量資料之平行處理；第65圖顯示在MISD架構中的純量/向量資料之平行處理； 第66(a)圖顯示在單一半導體晶片上所描述之典型傳統DRAM之平面圖，且第66(b)圖顯示複雜行進記憶體之示意內部佈局之對應平面圖，其在傳統DRAM之相同單一半導體晶片上描述；第67(a)圖顯示單一行進記憶體區塊的外部形狀，第67(b)圖顯示第67(a)圖所示之行進記憶體區塊的部分平面圖，其具有一千行，這裡行進記憶體的存取時間(週期時間)係定義為單行，且第67(c)圖顯示寫入或讀出傳統DRAM的一個記憶體元件之內容的傳統DRAM之記憶體週期；及第68圖顯示複雜行進記憶體模組的示意平面圖。
將參考附圖來說明本發明之各種實施例。請注意所有圖中的相同或相似參考數字係適用於相同或相似部件及元件，且將省略或簡化相同或相似部件及元件的說明。通常且如同傳統在半導體裝置的表現中，將了解到各種圖示不會從一個圖按比例繪製成另一圖，也不會在一指定圖內部，且尤其層厚度係為了便於閱讀圖示而任意繪製出。在下列說明中，提出了如具體材料、過程及設備之具體細節，以提供本發明之全盤了解。然而，本領域之熟知技藝者將清楚了解，沒有這些具體細節也可實行本發明。在其他例子中，並未詳細提出熟知的製造材料、過程及設備，以免不必要地模糊本發明。無論基板實際保持的定向，例如「 在上」、「在上方」、「在下方」、「在下」、及「法線」之介詞係相對於基板之平面來定義。即使有介於中間的層，一層係位於另一層上。
雖然係將nMOS電晶體繪示成第4、5、6、8、13和20等圖之位元級單元的電晶體層級圖示中的傳輸電晶體和重置電晶體，但若採用相反極性的時脈信號，則能使用pMOS電晶體作為傳輸電晶體和重置電晶體。
第一實施例 (計算機系統之基本組織)
如第2圖所示，有關本發明之第一實施例之計算機系統包括一處理器11及一行進主記憶體31。處理器11包括一控制單位111，具有配置以產生一時脈信號的時脈產生器113、及一算術邏輯單位(ALU)112，配置以與時脈信號同步地執行算術和邏輯運算。如第3圖所示，行進主記憶體31包括記憶體單位U1、U2、U3、...、Un-1、Un之陣列，記憶體單位U1、U2、U3、...、Un-1、Un之各者具有包括字組大小之資料或指令的資訊單位、陣列之輸入端及陣列之輸出端。如第3圖所示，行進主記憶體31儲存資訊至記憶體單位U1、U2、U3、...、Un-1、Un之各者中，並與時脈信號同步地將資訊逐步地朝輸出端傳輸，以主動地並連續地提供儲存資訊給處理器11，使得ALU 112能以儲存資訊執行算術和邏輯運算。
如第2圖所示，行進主記憶體31和處理器11係藉由 複數個接合構件54來電性連接。例如，每個接合構件54可藉由一附接於行進主記憶體31之第一端接腳、一附接於處理器11之第二端接腳、及一插在第一和第二端接腳之間的導電凸塊來實作。關於導電凸塊的材料，可接受焊接球、金(Au)凸塊、銀(Ag)凸塊、銅(Cu)凸塊、鎳-金(Ni-Au)合金凸塊或鎳-金-銦(Ni-Au-In)合金凸塊等等。ALU 112中處理的結果資料會透過接合構件54被送出至行進主記憶體31。因此，如雙向箭頭Φ12所示，資料係透過接合構件54在行進主記憶體31與處理器11之間雙向地傳輸。相反地，如單向箭頭η11所示，關於指令移動，只有從行進主記憶體31至處理器11的一個指令流動方向。
如第2圖所示，有關本發明之第一實施例之計算機系統的組織又包括一外部次要記憶體41(如磁碟)、一輸入單位61、一輸出單位62及輸入/輸出(I/O)介面電路63。類似於傳統范紐曼電腦，信號或資料會由輸入單位61接收，且信號或資料會從輸出單位62送出。例如，已知鍵盤和已知滑鼠能視為輸入單位61，而已知螢幕和已知印表機能視為輸出單位62。用於在電腦之間進行通訊的已知裝置(如數據機及網路卡)通常用於輸入單位61及輸出單位62兩者。請注意指定裝置作為輸入單位61或輸出單位62係取決於觀點而定。輸入單位61取得人類使用者提供的輸入物理移動，並將其轉換成有關第一實施例之計算機系統能理解的信號。例如，輸入單位61將進來的資料和指令轉換成有關第一實施例之計算機系統可理解的二進制 碼之電子信號樣示，且來自輸入單位61的輸出會透過I/O介面電路63被送至行進主記憶體31。輸出單位62透過I/O介面電路63取得行進主記憶體31提供的輸入信號。輸出單位62接著將這些信號轉換成人類使用者能看見或讀的圖像，反向輸入單位61的過程，將數位化信號轉成使用者可理解的形式。處理器11無論何時驅動輸入單位61及輸出單位62，都需要I/O介面電路63。處理器11可透過I/O介面電路63與輸入單位61及輸出單位62通訊。若在交換不同格式之資料的情況下，則I/O介面電路63將串列資料轉成平行格式，反之亦然。若有需要的話，有提供用於產生中斷及對應之型號以供處理器11進一步處理。
次要記憶體41係基於比行進主記憶體31更長程的基礎上來儲存資料和資訊。儘管行進主記憶體31主要係關於儲存目前正在執行的程式以及目前正採用的資料，然而即使在電腦關機或目前沒有任何程式正在執行下，次要記憶體41通常用來儲存必須保持的任何資訊。次要記憶體41的例子為已知的硬碟(或硬碟驅動器)及已知的外部媒體驅動器(例如CD-ROM驅動器)。這些儲存方法最常用來儲存電腦的作業系統、使用者的軟體集合、以及使用者希望的任何其他資料。儘管使用硬碟驅動器來基於半永久性的基礎上儲存資料和軟體並使用外部媒體驅動器來保持其他資料，然而此設置會依據不同形式的可用儲存器及使用每個形式的便利而大為改變。如雙向箭頭Φ1所示，資料會 透過現有的接線53在次要記憶體41與行進主記憶體31與處理器11之間雙向地傳輸。
雖然省略了說明，但在第2圖所示之第一實施例的計算機系統中，處理器11可包括複數個算術管線，配置以透過輸出端來接收來自行進主記憶體31的儲存資訊，且如雙向箭頭Φ12所示，資料係透過接合構件54在行進主記憶體31與複數個算術管線之間雙向地傳輸。
在第2圖所示之第一實施例的計算機系統中，因為整個計算機系統即使在處理器11與行進主記憶體31之間的任何資料交換中都沒有全域線路，所以沒有由資料匯流排和位址匯流排構成的匯流排，然而線路或匯流排在傳統計算機系統中會產生瓶頸。僅有短的區域線路在行進主記憶體31內或將部分行進主記憶體31連接對應之ALU 112。由於沒有全域線路，這會產生時間延遲和在這些線路之間的零星電容，因此第一實施例的計算機系統能達到快很多的處理速度以及更低的功率消耗。
(實作行進主記憶體的單元陣列之詳細組態)
在最傳統的電腦中，位址解析的單位係為一字元(例如，位元組)或一字組。若單位係為字組，則可使用指定大小的位址來存取較大量的記憶體。另一方面，若單位係為位元組，則可定址(即，在記憶體運作期間所選擇的)個別字元。機器指令通常係為架構之字組大小的分數或倍數。這是一種自然選擇，因為指令和資料通常共享相同的記 憶體子系統。第4和5圖相當於實作第3圖所示之行進主記憶體31的單元陣列之電晶體層級圖示，而第11圖相當於實作第3圖所示之行進主記憶體31的單元陣列之閘層級圖示。
在第4圖中，m×n矩陣之第一行(其係以單元M11、M21、M31、...、Mm-1,1、Mm1之垂直陣列來實作)代表第3圖所示之第一記憶體單位U1。在此，「m」係由字組大小決定的整數。雖然字組大小的選擇相當重要，然而當設計電腦架構時，字組大小自然會是八位元的倍數，一般係使用16、32、和64位元。同樣地，m×n矩陣之第二行(其係以單元M12、M22、M32、...、Mm-1,2、Mm2之垂直陣列實作)代表第二記憶體單位U2、m×n矩陣之第三行(其係以單元M13、M23、M33、...、Mm-1,3、Mm3之垂直陣列來實作)代表第三記憶體單位U3、...、m×n矩陣之第(n-1)行(其係以單元M1,n-1、M2,n-1、M3,n-1、...、Mm-1,n-1、Mm,n-1之垂直陣列來實作)代表第(n-1)記憶體單位Un-1、以及m×n矩陣之第n行(其係以單元M1,n、M2,n、M3,n、...、Mm-1,n、Mm,n之垂直陣列來實作)代表第n記憶體單位Un。
亦即，如第4圖所示，字組大小級的第一記憶體單位U1係以m×n矩陣之第一行中的位元級單元M11、M21、M31、...、Mm-1,1、Mm1之垂直陣列來實作。第一列上的第一行單元M11包括一第一nMOS電晶體Q111，具有透過一第一延遲元件D111連接時脈信號供應線的汲極以及透過一第二延遲元件D112連接一第一位元級輸入端12的輸出端 之閘極；一第二nMOS電晶體Q112，具有連接第一nMOS電晶體Q111之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C11，配置以儲存單元M11的資訊，並與第二nMOS電晶體Q112並聯連接，其中連接第一nMOS電晶體Q111之源極以及第二nMOS電晶體Q112之汲極的輸出節點係當作單元M11之輸出端，配置以傳送儲存在電容器C11中的信號至下一個位元級單元M12。第二列上的第一行單元M21包括一第一nMOS電晶體Q211，具有透過一第一延遲元件D211連接時脈信號供應線的汲極以及透過一第二延遲元件D212連接一第二位元級輸入端的輸出端之閘極；一第二nMOS電晶體Q212，具有連接第一nMOS電晶體Q211之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C21，配置以儲存單元M21的資訊，並與第二nMOS電晶體Q212並聯連接，其中連接第一nMOS電晶體Q211之源極以及第二nMOS電晶體Q212之汲極的輸出節點係當作單元M21之輸出端，配置以傳送儲存在電容器C21中的信號至下一個位元級單元M22。第三列上的第一行單元M31包括一第一nMOS電晶體Q311，具有透過一第一延遲元件D311連接時脈信號供應線的汲極以及透過一第二延遲元件D312連接一第三位元級輸入端的輸出端之閘極；一第二nMOS電晶體Q312，具有連接第一nMOS電晶體Q311之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C31，配置以儲存單元M31的 資訊，並與第二nMOS電晶體Q312並聯連接，其中連接第一nMOS電晶體Q311之源極以及第二nMOS電晶體Q312之汲極的輸出節點係當作單元M31之輸出端，配置以傳送儲存在電容器C31中的信號至下一個位元級單元M31。......第(m-1)列上的第一行單元M(m-1)1包括一第一nMOS電晶體Q(m-1)11，具有透過一第一延遲元件D(m-1)11連接時脈信號供應線的汲極以及透過一第二延遲元件D(m-1)12連接第(m-1)位元級輸入端(m-1)2的輸出端之閘極；一第二nMOS電晶體Q(m-1)12，具有連接第一nMOS電晶體Q(m-1)11之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C(m-1)1，配置以儲存單元M(m-1)1的資訊，並與第二nMOS電晶體Q(m-1)12並聯連接，其中連接第一nMOS電晶體Q(m-1)11之源極以及第二nMOS電晶體Q(m-1)12之汲極的輸出節點係當作單元M(m-1)1之輸出端，配置以傳送儲存在電容器C(m-1)1中的信號至下一個位元級單元M(m-1)12。第m列上的第一行單元Mm1包括一第一nMOS電晶體Qm11，具有透過一第一延遲元件Dm11連接時脈信號供應線的汲極以及透過一第二延遲元件Dm12連接第m位元級輸入端的輸出端之閘極；一第二nMOS電晶體Qm12，具有連接第一nMOS電晶體Qm11之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Cm1，配置以儲存單元Mm1的資訊，並與第二nMOS電晶體Qm12並聯連接，其中連接第一nMOS電晶體Qm11之源極以及第二nMOS電晶體Qm12之汲極的 輸出節點係當作單元Mm1之輸出端，配置以傳送儲存在電容器Cm1中的信號至下一個位元級單元Mm2。
而且，如第4圖所示，字組大小級的第二記憶體單位U2係以m×n矩陣之第二行中的位元級單元M12、M22、M32、...、Mm-1,2、Mm2之垂直陣列來實作。第一列上的第二行單元M12包括一第一nMOS電晶體Q121，具有透過一第一延遲元件D121連接時脈信號供應線的汲極以及透過一第二延遲元件D122連接先前位元級單元M11的輸出端之閘極；一第二nMOS電晶體Q122，具有連接第一nMOS電晶體Q121之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C12，配置以儲存單元M12的資訊，並與第二nMOS電晶體Q122並聯連接，其中連接第一nMOS電晶體Q121之源極以及第二nMOS電晶體Q122之汲極的輸出節點係當作單元M12之輸出端，配置以傳送儲存在電容器C12中的信號至下一個位元級單元M13。第二列上的第二行單元M22包括一第一nMOS電晶體Q221，具有透過一第一延遲元件D221連接時脈信號供應線的汲極以及透過一第二延遲元件D222連接先前位元級單元M21的輸出端之閘極；一第二nMOS電晶體Q222，具有連接第一nMOS電晶體Q221之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C22，配置以儲存單元M22的資訊，並與第二nMOS電晶體Q222並聯連接，其中連接第一nMOS電晶體Q221之源極以及第二nMOS電晶體Q222之汲極的輸出節點係當作 單元M22之輸出端，配置以傳送儲存在電容器C22中的信號至下一個位元級單元M23。第三列上的第二行單元M32包括一第一nMOS電晶體Q321，具有透過一第一延遲元件D321連接時脈信號供應線的汲極以及透過一第二延遲元件D322連接先前位元級單元M31的輸出端之閘極；一第二nMOS電晶體Q322，具有連接第一nMOS電晶體Q321之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C32，配置以儲存單元M32的資訊，並與第二nMOS電晶體Q322並聯連接，其中連接第一nMOS電晶體Q321之源極以及第二nMOS電晶體Q322之汲極的輸出節點係當作單元M32之輸出端，配置以傳送儲存在電容器C32中的信號至下一個位元級單元M33。......第(m-1)列上的第二行單元M(m-1)2包括一第一nMOS電晶體Q(m-1)21，具有透過一第一延遲元件D(m-1)21連接時脈信號供應線的汲極以及透過一第二延遲元件D(m-1)22連接先前位元級單元M(m-1)1的輸出端之閘極；一第二nMOS電晶體Q(m-1)22，具有連接第一nMOS電晶體Q(m-1)21之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C(m-1)2，配置以儲存單元M(m-1)2的資訊，並與第二nMOS電晶體Q(m-1)22並聯連接，其中連接第一nMOS電晶體Q(m-1)21之源極以及第二nMOS電晶體Q(m-1)22之汲極的輸出節點係當作單元M(m-1)2之輸出端，配置以傳送儲存在電容器C(m-1)2中的信號至下一個位元級單元M(m-1)3。第m列上的第二行單元Mm2包括一第一 nMOS電晶體Qm21，具有透過一第一延遲元件Dm21連接時脈信號供應線的汲極以及透過一第二延遲元件Dm22連接先前位元級單元Mm1的輸出端之閘極；一第二nMOS電晶體Qm22，具有連接第一nMOS電晶體Qm21之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Cm2，配置以儲存單元Mm2的資訊，並與第二nMOS電晶體Qm22並聯連接，其中連接第一nMOS電晶體Qm21之源極以及第二nMOS電晶體Qm22之汲極的輸出節點係當作單元Mm2之輸出端，配置以傳送儲存在電容器Cm2中的信號至下一個位元級單元Mm3。
再者，如第4圖所示，字組大小級的第三記憶體單位U3係以m×n矩陣之第三行中的位元級單元M13、M23、M33、...、Mm-1,3、Mm3之垂直陣列來實作。第一列上的第三行單元M13包括一第一nMOS電晶體Q131，具有透過一第一延遲元件D131連接時脈信號供應線的汲極以及透過一第二延遲元件D132連接先前位元級單元M12的輸出端之閘極；一第二nMOS電晶體Q132，具有連接第一nMOS電晶體Q131之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C13，配置以儲存單元M13的資訊，並與第二nMOS電晶體Q132並聯連接，其中連接第一nMOS電晶體Q131之源極以及第二nMOS電晶體Q132之汲極的輸出節點係當作單元M13之輸出端，配置以傳送儲存在電容器C13中的信號至下一個位元級單元。第二列上的第三行單元M23包括一第一nMOS電晶體Q231 ，具有透過一第一延遲元件D231連接時脈信號供應線的汲極以及透過一第二延遲元件D232連接先前位元級單元M22的輸出端之閘極；一第二nMOS電晶體Q232，具有連接第一nMOS電晶體Q231之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C23，配置以儲存單元M23的資訊，並與第二nMOS電晶體Q232並聯連接，其中連接第一nMOS電晶體Q231之源極以及第二nMOS電晶體Q232之汲極的輸出節點係當作單元M23之輸出端，配置以傳送儲存在電容器C23中的信號至下一個位元級單元。第三列上的第三行單元M33包括一第一nMOS電晶體Q331，具有透過一第一延遲元件D331連接時脈信號供應線的汲極以及透過一第二延遲元件D332連接先前位元級單元M32的輸出端之閘極；一第二nMOS電晶體Q332，具有連接第一nMOS電晶體Q331之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C33，配置以儲存單元M33的資訊，並與第二nMOS電晶體Q332並聯連接，其中連接第一nMOS電晶體Q331之源極以及第二nMOS電晶體Q332之汲極的輸出節點係當作單元M33之輸出端，配置以傳送儲存在電容器C33中的信號至下一個位元級單元。......第(m-1)列上的第三行單元M(m-1)3包括一第一nMOS電晶體Q(m-1)31，具有透過一第一延遲元件D(m-1)31連接時脈信號供應線的汲極以及透過一第二延遲元件D(m-1)32連接先前位元級單元M(m-1)2的輸出端之閘極；一第二nMOS電晶體Q(m-1)32，具有連 接第一nMOS電晶體Q(m-1)31之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C(m-1)3，配置以儲存單元M(m-1)3的資訊，並與第二nMOS電晶體Q(m-1)32並聯連接，其中連接第一nMOS電晶體Q(m-1)31之源極以及第二nMOS電晶體Q(m-1)32之汲極的輸出節點係當作單元M(m-1)3之輸出端，配置以傳送儲存在電容器C(m-1)3中的信號至下一個位元級單元。第m列上的第三行單元Mm3包括一第一nMOS電晶體Qm31，具有透過一第一延遲元件Dm31連接時脈信號供應線的汲極以及透過一第二延遲元件Dm32連接先前位元級單元Mm2的輸出端之閘極；一第二nMOS電晶體Qm32，具有連接第一nMOS電晶體Qm31之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Cm3，配置以儲存單元Mm3的資訊，並與第二nMOS電晶體Qm32並聯連接，其中連接第一nMOS電晶體Qm31之源極以及第二nMOS電晶體Qm32之汲極的輸出節點係當作單元Mm3之輸出端，配置以傳送儲存在電容器Cm3中的信號至下一個位元級單元。
又，如第4圖所示，字組大小級的第n記憶體單位係以m×n矩陣之第n行中的位元級單元M1n、M2n、M3n、...、Mm-1,n、Mmn之垂直陣列來實作。第一列上的第n行單元M1n包括一第一nMOS電晶體Q1n1，具有透過一第一延遲元件D1n1連接時脈信號供應線的汲極以及透過一第二延遲元件D1n2連接先前位元級單元M1(n-1)的輸出端之閘極； 一第二nMOS電晶體Q1n2，具有連接第一nMOS電晶體Q1n1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C1n，配置以儲存單元M1n的資訊，並與第二nMOS電晶體Q1n2並聯連接，其中連接第一nMOS電晶體Q1n1之源極以及第二nMOS電晶體Q1n2之汲極的輸出節點係當作單元M1n之位元級輸出端，配置以傳送儲存在電容器C1n中的信號至第一位元級輸出端。第二列上的第n行單元M2n包括一第一nMOS電晶體Q2n1，具有透過一第一延遲元件D2n1連接時脈信號供應線的汲極以及透過一第二延遲元件D2n2連接先前位元級單元M2(n-1)的位元級輸出端之閘極；一第二nMOS電晶體Q2n2，具有連接第一nMOS電晶體Q2n1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C2n，配置以儲存單元M2n的資訊，並與第二nMOS電晶體Q2n2並聯連接，其中連接第一nMOS電晶體Q2n1之源極以及第二nMOS電晶體Q2n2之汲極的輸出節點係當作單元M2n之位元級輸出端，配置以傳送儲存在電容器C2n中的信號至一第二位元級輸出端。第三列上的第n行單元M3n包括一第一nMOS電晶體Q3n1，具有透過一第一延遲元件D3n1連接時脈信號供應線的汲極以及透過一第二延遲元件D3n2連接先前位元級單元M3(n-1)的位元級輸出端之閘極；一第二nMOS電晶體Q3n2，具有連接第一nMOS電晶體Q3n1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C3n，配置 以儲存單元M3n的資訊，並與第二nMOS電晶體Q3n2並聯連接，其中連接第一nMOS電晶體Q3n1之源極以及第二nMOS電晶體Q3n2之汲極的輸出節點係當作單元M3n之位元級輸出端，配置以傳送儲存在電容器C3n中的信號至一第三位元級輸出端。......第(m-1)列上的第n行單元M(m-1)n包括一第一nMOS電晶體Q(m-1)n1，具有透過一第一延遲元件D(m-1)n1連接時脈信號供應線的汲極以及透過一第二延遲元件D(m-1)n2連接先前位元級單元M(m-1)(n-1)的位元級輸出端之閘極；一第二nMOS電晶體Q(m-1)n2，具有連接第一nMOS電晶體Q(m-1)n1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C(m-1)n，配置以儲存單元M(m-1)n的資訊，並與第二nMOS電晶體Q(m-1)n2並聯連接，其中連接第一nMOS電晶體Q(m-1)n1之源極以及第二nMOS電晶體Q(m-1)n2之汲極的輸出節點係當作單元M(m-1)n之位元級輸出端，配置以傳送儲存在電容器C(m-1)n中的信號至一第(m-1)位元級輸出端。第m列上的第n行單元Mmn包括一第一nMOS電晶體Qmn1，具有透過一第一延遲元件Dmn1連接時脈信號供應線的汲極以及透過一第二延遲元件Dmn2連接先前位元級單元Mm(n-1)的位元級輸出端之閘極；一第二nMOS電晶體Qmn2，具有連接第一nMOS電晶體Qmn1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Cmn，配置以儲存單元Mmn的資訊，並與第二nMOS電晶體Qmn2並聯連接，其中連接第一nMOS電晶體 Qmn1之源極以及第二nMOS電晶體Qmn2之汲極的輸出節點係當作單元Mmn之位元級輸出端，配置以傳送儲存在電容器Cmn中的信號至一第m位元級輸出端。
如第5圖所示，在有關本發明之第一實施例之計算機系統中使用的行進主記憶體之代表2*2單元陣列中，第j行且在第i列上的位元級單元Mij包括一第一nMOS電晶體Qij1，具有透過一第一延遲元件Dij1連接時脈信號供應線的汲極以及透過一第二延遲元件Dij2連接先前位元級單元的輸出端之閘極；一第二nMOS電晶體Qij2，具有連接第一nMOS電晶體Qij1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Cij，配置以儲存位元級單元Mij的資訊，並與第二nMOS電晶體Qij2並聯連接，其中連接第一nMOS電晶體Qij1之源極以及第二nMOS電晶體Qij2之汲極的輸出節點係當作位元級單元Mij之輸出端，配置以傳送儲存在電容器Cij中的信號至下一個位元級單元Mi(j+1)。
第(j+1)行且在第i列上的行位元級單元Mi(j+1)包括一第一nMOS電晶體Qi(j+1)1，具有透過一第一延遲元件Di(j+1)1連接時脈信號供應線的汲極以及透過一第二延遲元件Di(j+1)2連接先前位元級單元Mij的輸出端之閘極；一第二nMOS電晶體Qi(j+1)2，具有連接第一nMOS電晶體Qi(j+1)1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Ci(j+1)，配置以儲存位元級單元Mi(j+1)的資訊，並與第二nMOS電晶體Qi(j+1)2並 聯連接，其中連接第一nMOS電晶體Qi(j+1)1之源極以及第二nMOS電晶體Qi(j+1)2之汲極的輸出節點係當作位元級單元Mi(j+1)之輸出端，配置以傳送儲存在電容器Ci(j+1)中的信號至下一個單元。
另外，第j行且在第(i+1)列上的位元級單元M(i+1)j包括一第一nMOS電晶體Q(i+1)j1，具有透過一第一延遲元件D(i+1)j1連接時脈信號供應線的汲極以及透過一第二延遲元件D(i+1)j2連接先前位元級單元的輸出端之閘極；一第二nMOS電晶體Q(i+1)j2，具有連接第一nMOS電晶體Q(i+1)j1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C(i+1)j，配置以儲存位元級單元M(i+1)j的資訊，並與第二nMOS電晶體Q(i+1)j2並聯連接，其中連接第一nMOS電晶體Q(i+1)j1之源極以及第二nMOS電晶體Q(i+1)j2之汲極的輸出節點係當作位元級單元M(i+1)j之輸出端，配置以傳送儲存在電容器C(i+1)j中的信號至下一個位元級單元M(i+1)(j+1)。
再者，第(j+1)行且在第(i+1)列上的位元級單元M(i+1)(j+1)包括一第一nMOS電晶體Q(i+1)(j+1)1，具有透過一第一延遲元件D(i+1)(j+1)1連接時脈信號供應線的汲極以及透過一第二延遲元件D(i+1)(j+1)2連接先前位元級單元M(i+1)j的輸出端之閘極；一第二nMOS電晶體Q(i+1)(j+1)2，具有連接第一nMOS電晶體Q(i+1)(j+1)1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器C(i+1)(j+1)，配置以儲存位元級單元M(i+1)(j+1)的 資訊，並與第二nMOS電晶體Q(i+1)(j+1)2並聯連接，其中連接第一nMOS電晶體Q(i+1)(j+1)1之源極以及第二nMOS電晶體Q(i+1)(j+1)2之汲極的輸出節點係當作位元級單元M(i+1)(j+1)之輸出端，配置以傳送儲存在電容器C(i+1)(j+1)中的信號至下一個單元。
如第6圖所示，第i列上的第j位元級單元Mij包括一第一nMOS電晶體Qij1，具有透過一第一延遲元件Dij1連接時脈信號供應線的汲極以及透過一第二延遲元件Dij2連接先前單元的輸出端之閘極；一第二nMOS電晶體Qij2，具有連接第一nMOS電晶體Qij1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Cij，配置以儲存位元級單元Mij的資訊，並與第二nMOS電晶體Qij2並聯連接。
在第6圖所示之電路配置中，第二nMOS電晶體Qij2係當做一重置電晶體，配置以當施加高準位(或邏輯準位「1」)之時脈信號至第二nMOS電晶體Qij2之閘極時，重置儲存在電容器Cij中的信號電荷，釋放已儲存在電容器Cij中的信號電荷。
第7A和7B圖顯示第6圖所示之位元級單元Mij(其係為其中一個使用在有關本發明之第一實施例之計算機系統中的位元級單元)對以虛線所示之時脈信號之波形的電晶體層級反應之示意實例。虛線所示之時脈信號以時脈週期τclock在邏輯準位「1」與「0」之間週期地交替。在第7A和7B圖中，定義t1-t0(=t2-t1=t3-t2=t4-t3)為四分之一的 時脈週期τclock(=τclock/4)。
(a)如第7A(a)圖所示，在時間「t0」時，雖然以虛線所示之高準位的時脈信號會透過第一理想延遲元件Dij1施加至第一nMOS電晶體Qij1之汲極以及第二nMOS電晶體Qij2之閘極兩者，但在第一nMOS電晶體Qij1將於時間「t1」建立導通狀態之前，第二nMOS電晶體Qij2都一直保持截止狀態，因為在時間「t0」與時間「t1」之間，連接於第一nMOS電晶體Qij1之源極與第二nMOS電晶體Qij2之汲極間的輸出節點Nout之電位應被認為是處於邏輯準位「0」與「1」之間的浮置狀態。
(b)由於第一理想延遲元件Dij1，因為延遲了t1-t0=τclock/4才導通第一nMOS電晶體Qij1，於是第一nMOS電晶體Qij1於時間「t1」時變成主動而成為傳輸電晶體，且輸出節點Nout之電位變成邏輯準位「1」。在此，假設第一理想延遲元件Dij1能實現具有極陡前緣之τclock/4的延遲，藉此能忽略上升時間。亦即，如在第7A(a)圖中之具有極陡前緣和極陡後緣的實線所示，於時間「t0」施加的時脈信號延遲了t1-t0=τclock/4。接著，如第7A(c)-(d)圖所示，若儲存在先前位元級單元Mi(j-1)中的信號為邏輯準位「1」，則第二nMOS電晶體Qij2會變成主動而成為重置電晶體，且於時間「t2」時任何儲存在電容器Cij中的信號電荷會被驅動而釋放出。
(c)延遲由第二理想延遲元件Dij2決定之一預定延遲時間td2=t2-t0=τclock/2，第一nMOS電晶體Qij1於時間「t2」時變成完全主動而成為傳輸電晶體。在此，假設第二理想延遲元件Dij2能實現具有極陡前緣之τclock/2的延遲，藉此能忽略上升時間。接著，若儲存在先前位元級單元Mi(j-1)中的邏輯準位「1」之信號在時間「t2」時從第i列上的先前位元級單元Mi(j-1)送至第一nMOS電晶體Qij1之閘極，則完全釋放儲存在電容器Cij中的信號電荷以建立邏輯準位「0」，如第7A(b)圖所示，且第一nMOS電晶體Qij1開始傳輸儲存在先前位元級單元Mi(j-1)中的邏輯準位「1」之信號至電容器Cij，以執行如第7A(c)-(d)圖所示之行進AND閘運算。亦即，基於時脈信號所提供的輸入信號「1」以及先前位元級單元Mi(j-1)所提供的另一輸入信號「1」，可執行1+1=1之傳統2輸入AND運算。順帶一提，若儲存在電容器Cij中的信號電荷為邏輯準位「1」，則電容器Cij可於時間「t0」時開始放電，因為若第二nMOS電晶體Qij2的運作沒有延遲，隨著在時間「t0」時施加至二nMOS電晶體Qij2之閘極的高準位時脈信號(以虛線所示)，第二nMOS電晶體Qij2會變成主動而作為重置電晶體。
(d)替代地，如第7B(c)-(d)圖所示，若儲存在先前位元級單元Mi(j-1)中的信號為邏輯準位「0」，則第一nMOS電晶體Qij1於「t0」、「t1」、「t2」、和「t3 」之任何時間上保持截止狀態。如上所述，若儲存在電容器Cij中的信號電荷為邏輯準位「1」，雖然第一nMOS電晶體Qij1保持截止狀態，但電容器Cij會在時間「t0」時開始放電，因為隨著在時間「t0」時施加至第二nMOS電晶體Qij2之閘極的高準位時脈信號(以虛線所示)，第二nMOS電晶體Qij2會變成主動而作為重置電晶體，並且使用時脈信號所提供的輸入信號「1」以及先前位元級單元Mi(j-1)所提供的另一輸入信號「0」，來如第7A(c)-(d)圖所示地執行1+0=0之行進AND閘運算。然而，若儲存在電容器Cij中的信號電荷為邏輯準位「0」，則因為第一nMOS電晶體Qij1和第二nMOS電晶體Qij2都保持截止狀態，故電容器Cij於「t0」、「t1」、「t2」、和「t3」之任何時間上保持截止狀態，且如第7A(c)-(d)圖所示地執行行進AND閘運算。連接第一nMOS電晶體Qij1之源極以及第二nMOS電晶體Qij2之汲極的輸出節點Nout係當作位元級單元Mij之輸出端，且位元級單元Mij之輸出端傳送儲存在電容器Cij中的信號至在第i列上的下一個位元級單元。
再者，針對藉由R-C延遲電路來實作第一延遲元件Dij1和第二延遲元件Dij2的兩者情況下，如第8圖所示，第7C圖顯示對時脈信號之波形的反應之實際實例。在行進記憶體的正常運作中，儲存在電容器Cij中的信號電荷實際上為邏輯準位「0」或「1」，且若儲存在電容器Cij 中的信號電荷為邏輯準位「1」，則雖然第一nMOS電晶體Qij1仍保持截止狀態，但電容器Cij會在時間「t0」時開始放電，因為若接近沒有延遲的第二nMOS電晶體Qij2之理想運作，則當施加高準位之時脈信號至第二nMOS電晶體Qij2之閘極時，第二nMOS電晶體Qij2會變成主動。因此，若儲存在電容器Cij中的信號電荷實際上為邏輯準位「1」，則在施加高準位之時脈信號至第二nMOS電晶體Qij2之閘極，且在釋放儲存在電容器Cij中的信號電荷之後，延遲由以R-C延遲電路實作之第一延遲元件Dij1決定之一預定延遲時間td1，第一nMOS電晶體Qij1變成主動而作為傳輸電晶體。另外，當儲存在先前位元級單元Mi(j-1)中的信號從第i列上的先前位元級單元Mi(j-1)送至第一nMOS電晶體Qij1之閘極時，又延遲由第二延遲元件Dij2決定之一預定延遲時間td2，第一nMOS電晶體Qij1傳輸儲存在先前位元級單元Mi(j-1)中的信號至電容器Cij。連接第一nMOS電晶體Qij1之源極以及第二nMOS電晶體Qij2之汲極的輸出節點Nout係當作位元級單元Mij之輸出端，且位元級單元Mij之輸出端傳送儲存在電容器Cij中的信號至在第i列上的下一個位元級單元。
如第7C圖所示，時脈信號係以一預定時脈週期(時脈週期時間)τclock在邏輯準位「1」與「0」之間週期地交替，且當時脈信號變成邏輯準位「1」時，第二nMOS電晶體Qij2便開始釋放已於先前時脈週期儲存在電容器Cij中的信號電荷。另外，在施加邏輯準位「1」之時脈信號且 將儲存在電容器Cij中的信號電荷完全釋放至邏輯準位「0」之電位之後，延遲由第一延遲元件Dij1決定之預定延遲時間td1，第一nMOS電晶體Qij1變成主動而作為傳輸電晶體。最好可將延遲時間td1設成等於1/4 τclock。之後，當儲存在第i列上的先前位元級單元Mi(j-1)中的信號從先前位元級單元Mi(j-1)送至第一nMOS電晶體Qij1之閘極時，又延遲由以R-C延遲電路實作之第二延遲元件Dij2決定之預定延遲時間td2，第一nMOS電晶體Qij1傳輸儲存在先前位元級單元Mi(j-1)中的信號至電容器Cij。
例如，若儲存在第i列上的先前位元級單元Mi(j-1)中的邏輯準位「1」從先前位元級單元Mi(j-1)送至第一nMOS電晶體Qij1之閘極時，則第一nMOS電晶體Qij1變成傳導狀態，且邏輯準位「1」會儲存在電容器Cij中。另一方面，若儲存在先前位元級單元Mi(j-1)中的邏輯準位「0」從先前位元級單元Mi(j-1)送至第一nMOS電晶體Qij1之閘極時，則第一nMOS電晶體Qij1保持截止狀態，且邏輯準位「0」會保持在電容器Cij中。因此，位元級單元Mij能建立「行進AND閘」運算。延遲時間td2應比延遲時間td1長，且最好可將延遲時間td2設成等於1/2 τclock。
由於時脈信號係以時脈週期τclock在邏輯準位「1」與「0」之間週期地交替，於是，時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」，且因為延遲由第二延遲元件Di(j+1)2決定之延遲時間td2=1/2 τclock，而阻擋信號傳送至下一個第一nMOS電晶體Qi(j+1)1之閘極，因此連 接第一nMOS電晶體Qij1之源極以及第二nMOS電晶體Qij2之汲極的輸出節點Nout不能將從先前位元級單元Mi(j-1)傳送的資料於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi(j+1)。當時脈信號於時間繼續進行τclock時再次變成邏輯準位「1」時，連接第一nMOS電晶體Qij1之源極以及第二nMOS電晶體Qij2之汲極的輸出節點Nout(其係當作位元級單元Mij之輸出端)可在下一個時脈週期傳送儲存在電容器Cij中的信號至下一個位元級單元Mi(j+1)。
回到第4圖，當第7A(a)圖或第7C圖所示之時脈信號變成邏輯準位「1」時，一連串在第一記憶體單位U1中的第二nMOS電晶體Q112、Q212、Q312、...、Qm-1,12、Qm12分別開始釋放信號電荷，其已於先前時脈週期分別儲存在電容器C11、C21、C31、...、Cm-1,1、Cm1中。另外，在將邏輯準位「1」之時脈信號分別施加至這連串第二nMOS電晶體Q112、Q212、Q312、...、Qm-1,12、Qm12之閘極，並將儲存在電容器C11、C21、C31、...、Cm-1,1、Cm1中的信號電荷完全釋放至邏輯準位「0」之電位之後，延遲由第一延遲元件D111、D211、D311、...、Dm-1,11、Dm11決定之延遲時間td1，一連串第一nMOS電晶體Q111、Q211、Q311、...、Qm-1,11、Qm11分別變成主動而作為傳輸電晶體。之後，當一連串為8位元的倍數(例如16、32、和64位元)之字組大小的信號輸入這連串第一nMOS電晶體Q111、Q211、Q311、...、Qm-1,11、Qm11之閘極時，延遲由第二延遲元件D112、D212、D312、...、Dm-1,12、Dm12決定之延遲 時間td2，這連串第一nMOS電晶體Q111、Q211、Q311、...、Qm-1,11、Qm11分別傳輸這連串字組大小的信號至電容器C11、C21、C31、...、Cm-1,1、Cm1。
當時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」，因為延遲由第二延遲元件D122、D222、D322、...、Dm-1,22、Dm22決定之延遲時間td2=1/2 τclock，而阻擋每個信號傳輸至下一個第一nMOS電晶體Q121、Q221、Q321、...、Qm-1,21、Qm21之閘極，因此每個連接第一nMOS電晶體Q111、Q211、Q311、...、Qm-1,11、Qm11之源極以及第二nMOS電晶體Q112、Q212、Q312、...、Qm-1,12、Qm12之汲極的輸出節點不能將輸入至第一nMOS電晶體Q111、Q211、Q311、...、Qm-1,11、Qm11之閘極的信號於時間繼續進行1/2 τclock時又傳送至下一個位元級單元M12、M22、M32、...、Mm-1,2、Mm2。
另外，在時間繼續進行τclock時，當下一個時脈信號再次變成邏輯準位「1」時，一連串在第二記憶體單位U2中的第二nMOS電晶體Q122、Q222、Q322、...、Qm-1,22、Qm22分別開始釋放信號電荷，其已分別於先前時脈週期時儲存在第二記憶體單位U2中的電容器C12、C22、C32、...、Cm-1,2、Cm2中。另外，在將邏輯準位「1」之時脈信號分別施加至這連串第二nMOS電晶體Q122、Q222、Q322、...、Qm-1,22、Qm22之閘極，並將儲存在電容器C12、C22、C32、...、Cm-1,2、Cm2中的信號電荷完全釋放至邏輯準位「0」之電位之後，延遲由第一延遲元件D121、D221、D321 、...、Dm-1,21、Dm21決定之延遲時間td1，一連串第一nMOS電晶體Q121、Q221、Q321、...、Qm-1,21、Qm21分別變成主動而作為傳輸電晶體。之後，當儲存在先前電容器C11、C21、C31、...、Cm-1,1、Cm1中的這連串字組大小的信號送至這連串第一nMOS電晶體Q121、Q221、Q321、...、Qm-1,21、Qm21之閘極時，延遲由第二延遲元件D122、D222、D322、...、Dm-1,22、Dm22決定之延遲時間td2，第一nMOS電晶體Q121、Q221、Q321、...、Qm-1,21、Qm21傳輸這連串字組大小的信號至電容器C12、C22、C32、...、Cm-1,2、Cm2。
當時脈信號於時間又繼續進行(1+1/2)τclock時變成邏輯準位「0」時，因為延遲由第二延遲元件D132、D232、D332、...、Dm-1,32、Dm32決定之延遲時間td2=1/2 τclock，而阻擋每個信號傳輸至下一個第一nMOS電晶體Q131、Q231、Q331、...、Qm-1,31、Qm31之閘極，因此每個連接第一nMOS電晶體Q121、Q221、Q321、...、Qm-1,21、Qm21之源極以及第二nMOS電晶體Q122、Q222、Q322、...、Qm-1,22、Qm2之汲極的輸出節點不能將儲存在先前位元級單元M11、M21、M31、...、Mm-1,1、Mm1中的信號於時間繼續進行(1+1/2)τclock時又傳送至下一個位元級單元M12、M22、M32、...、Mm-1,2、Mm2。
另外，在時間又繼續進行2 τclock時，當下一個時脈信號再次變成邏輯準位「1」時，一連串在第三記憶體單位U3中的第二nMOS電晶體Q132、Q232、Q332、...、Qm-1,32、 Qm32分別開始釋放信號電荷，其分別已於先前時脈週期儲存在第三記憶體單位U3中的電容器C13、C23、C33、...、Cm-1,3、Cm3中。另外，在將邏輯準位「1」之時脈信號分別施加至這連串第二nMOS電晶體Q132、Q232、Q332、...、Qm-1,32、Qm32之閘極，並將儲存在電容器C13、C23、C33、...、Cm-1,3、Cm3中的信號電荷完全釋放至邏輯準位「0」之電位之後，延遲由第一延遲元件D131、D231、D331、...、Dm-1,31、Dm31決定之延遲時間td1，一連串第一nMOS電晶體Q131、Q231、Q331、...、Qm-1,31、Qm31分別變成主動而作為傳輸電晶體。之後，當儲存在先前電容器C12、C22、C32、...、Cm-1,2、Cm2中的這連串字組大小的信號送至這連串第一nMOS電晶體Q131、Q231、Q331、...、Qm-1,31、Qm31之閘極時，並延遲由第二延遲元件D132、D232、D332、...、Dm-1,32、Dm32決定之延遲時間td2，第一nMOS電晶體Q131、Q231、Q331、...、Qm-1,31、Qm31傳輸這連串字組大小的信號至電容器C13、C23、C33、...、Cm-1,3、Cm3。
如第8圖所示，第一延遲元件Dij1和第二延遲元件Dij2之各者能以已知的「電阻-電容延遲」或「R-C延遲」來實作。在RC電路中，時間常數的值(以秒為單位)等於電路電阻(以歐姆為單位)和電路電容(以法拉為單位)的乘積，即td1、td2=R×C。由於RC電路的結構十分簡單，因此最好對第一延遲元件Dij1和第二延遲元件Dij2使用RC電路。然而，RC電路僅為一實例，且第一延遲元件Dij1和第二延遲元件Dij2能以其他被動延遲元件、或各種主動 延遲元件(可包括電容器之主動元件)等等來實作。
第9圖顯示第8圖所示之第j行且在第i列上的位元級單元Mij之實際平面圖之上視圖實例，其中位元級單元Mij具有以RC延遲電路實作之第一延遲元件Dij1和第二延遲元件Dij2，而第10圖顯示第9圖之線A-A上所得到的對應剖面圖。如第9圖所示，第一延遲元件Dij1係以傳導線之第一彎曲線91來實作，而第二延遲元件Dij2係以傳導線之第二彎曲線97來實作。
在第9圖中，第一nMOS電晶體Qij1具有經由接觸栓96a連接第一彎曲線91的汲極區93。在連接第一nMOS電晶體Qij1之汲極區93的端對面之第一彎曲線91之另一端係連接時脈信號供應線。汲極區93係以n+半導體區來實作。第一nMOS電晶體Qij1之閘極係以第二彎曲線97來實作。在當作第一nMOS電晶體Qij1之閘極的端對面之第二彎曲線97之另一端係連接前一個單元的輸出端。
第二nMOS電晶體Qij2具有一以共同n+半導體區94實作之汲極區(亦當作第一nMOS電晶體Qij1之源極區)、一經由接觸栓96a連接時脈信號供應線的閘極98、及一經由接觸栓96a連接接地電位的源極區95。源極區95係以n+半導體區來實作。由於共同n+半導體區94係連接第一nMOS電晶體Qij1之源極區以及第二nMOS電晶體Qij2之汲極區的輸出節點，因此共同n+半導體區94會經由接觸栓96d連接表面佈線92b。共同n+半導體區94當作位元級單元Mij的輸出端，並透過表面佈線92b傳送儲存在 電容器Cij中的信號至下一個位元級單元。
如第10圖所示，汲極區93、共同n+半導體區94、及源極區95係設置在p型半導體基板81的表面和上方部分。汲極區93、共同n+半導體區94、及源極區95能設置於在半導體基板上生成的p井、或p型外延層之上方部分中來取代p型半導體基板81。在p型半導體基板81上，設置元件隔離絕緣體82以界定p型半導體基板81之主動區作為置於元件隔離絕緣體82中的窗口。而且，汲極區93、共同n+半導體區94、及源極區95係設置在由元件隔離絕緣體82所圍的主動區中。在主動區之表面上，設置閘絕緣膜83。而且，以第二彎曲線97以及第二nMOS電晶體Qij2之閘極98實作之第一nMOS電晶體Qij1之閘極係設置在閘絕緣膜83上。
如第10圖所示，第一層間介電膜84係置於第二彎曲線97和閘極98上。在一部分的第一層間介電膜84上，設置了配置以儲存位元級單元Mij的資訊之電容器Cij的底部電極85。底部電極85係以導電膜製成，且接觸栓96c係設置在第一層間介電膜84中以連接於底部電極85與源極區95之間。此外，在底部電極85上，設置電容器絕緣膜86。
再者，在電容器絕緣膜86上，設置電容器Cij之頂部電極87以佔用底部電極85的上方部分。頂部電極87係以導電膜製成。雖然在第10圖所示之剖面圖中省略了說明，但頂部電極87係電性連接共同n+半導體區94以建立 電容器Cij與第二nMOS電晶體Qij2並聯連接的電子電路拓撲。可使用各種絕緣膜作為電容器絕緣膜86。可能需要微型化的行進主記憶體以佔用在頂部電極87對面之小面積的底部電極85。然而，為了使行進主記憶體能成功運作，經由電容器絕緣膜86在底部電極85與頂部電極87之間的電容必須維持固定值。尤其是，由於微型化的行進主記憶體具有約為100nm以下的最小線寬，因此考量到底部電極85與頂部電極87之間的儲存電容，最好使用具有大於氧化矽(SiO2)之介電常數εr的介電常數εr之材料。針對ONO膜，例如，可選擇上層氧化矽膜、中層氮化矽膜、及下層氧化矽膜之厚度比，然而，能提供大約5到5.5的介電常數εr。替代地，可使用由εr=6的氧化鍶(SrO)膜、εr=7的氮化矽(Si3N4)膜、εr=8-11的氧化鋁(Al2O3)膜、εr=10的氮化鎂(MgO)膜、εr=16-17的氧化釔(Y2O3)膜、εr=22-23的氧化鉿(HfO2)膜、εr=22-23的氧化鋯(ZrO2)膜、εr=25-27的氧化鉭(Ta2O5)膜、或εr=40的氧化鉍(Bi2O3)膜之其一者製成的單層膜、或包括其這些複數層之至少兩者製成的複合膜。Ta2O5和Bi2O3顯示出的缺點為在與多晶矽的介面上缺乏熱穩定性。此外，可能是由氧化矽膜和這些膜製成的複合膜。複合膜可具有三層以上的疊狀結構。換言之，其應該係為在其至少一部分中，包含相對介電常數εr為5到6以上的材料之絕緣膜。然而，在複合膜的例子中，最好選擇造成整個膜會測量出具有有效相對介電常數εreff為5到6以上的組合。另外 ，也可以是由如鉿鋁酸鹽(HfAlO)膜的三元化和物之氧化膜製成的絕緣膜。
再者，第二層間介電膜87係置於頂部電極87上。另外，第一彎曲線91係置於第二層間介電膜87上。如第10圖所示，設置接觸栓96a，穿過第一層間介電膜84、電容器絕緣膜86及第二層間介電膜87，以連接於第一彎曲線91與汲極區93之間。
在第9和10圖所示之拓撲中，R-C延遲之電容C係以與第一彎曲線91和第二彎曲線97相關之零星電容來實作。因為R和C都與第一彎曲線91和第二彎曲線97的線長成比例，因此能藉由選擇第一彎曲線91和第二彎曲線97之線長來輕易地設計延遲時間td1、td2。又，我們能設計厚度、剖面、或第一彎曲線91和第二彎曲線97之電阻率，以達到希望的延遲時間td1、td2之值。
例如，由於延遲時間td2應是延遲時間td1的兩倍，因此第二彎曲線97之線長會設計成第一彎曲線91之線長的21/2倍，假設我們對第一彎曲線91和第二彎曲線97使用相同厚度、相同剖面、及具有相同特定電阻率的材料、且又對實作R-C延遲(=RxC)之零星電容的絕緣膜使用相同有效厚度及相同有效介電常數。然而，若我們對第一彎曲線91和第二彎曲線97使用不同的材料，則第一彎曲線91和第二彎曲線97之線長應取決於第一彎曲線91和第二彎曲線97之電阻率而定，以達到所需之延遲時間td1、td2之值。例如，在第二彎曲線97係以多晶矽組成，且第一彎 曲線91係以如鎢(W)、鉬(Mo)、鉑(Pt)之耐火材料(比多晶矽具有更高的電阻率)組成的情況下，第一彎曲線91和第二彎曲線97之線長會取決於第一彎曲線91和第二彎曲線97之電阻率而定，以達到所需之延遲時間td1、td2之值。
再者，雖然第一彎曲線91和第二彎曲線97繪示於第9圖中，但所描繪之關於電阻器R的彎曲拓撲僅為一實例，且能依據所需之電阻器R和電容C的值來使用其他如直線配置的拓樸。在極高速之行進主記憶體31的運作中，若寄生電阻(零星電阻)和寄生電容(零星電容)可達到所需之延遲時間td1、td2，則可省略外來電阻器元件R的描述。
如上所述，基於時脈信號所提供之輸入信號「1」以及先前位元級單元Mi(j-1)所提供之另一輸入信號「1」或「0」，位元級單元Mij可建立「行進AND閘」運算為：1+1=1 1+0=1，且基於時脈信號所提供之輸入信號「0」以及先前位元級單元Mi(j-1)所提供之另一輸入信號「1」或「0」，位元級單元Mij可建立「行進AND閘」運算為：0+1=1 0+0=0。
因此，在對應於第4圖所示之行進主記憶體31的單元陣列之閘層級圖示中，如第11圖所示，配置於第一列上之最左側並連接輸入端I1的第一單元M11包括一配置以 儲存資訊的電容器C11、以及一行進AND閘G11，具有一個連接電容器C11的輸入端、配置以被供應時脈信號的另一輸入、和連接下一個行進AND閘G21(歸於第一列上之相鄰的第二單元M21)之一個輸入端的輸出端。時脈信號之波形的反應之實例係繪示於第7C圖中。當邏輯值「1」的時脈信號送至行進AND閘G11的另一輸入端時，儲存在電容器C11中的資訊會傳輸至電容器C12(歸於相鄰的第二單元M12)，且電容器C12儲存資訊。亦即，實作行進主記憶體31的單元陣列之閘層級圖示的第一列上的第二單元M12包括電容器C12及行進AND閘G12，行進AND閘G12具有一個連接電容器C12的輸入端、配置以被供應時脈信號的另一輸入端、和連接下一個行進AND閘G13(歸於第一列上之相鄰的第三單元M13)之一個輸入端的輸出端。同樣地，實作行進主記憶體31的單元陣列之閘層級圖示的第一列上的第三單元M13包括一配置以儲存資訊的電容器C13、及一行進AND閘G13，具有一個連接電容器C13的輸入端、配置以被供應時脈信號的另一輸入端、和連接下一個行進AND閘(歸於相鄰的第四單元)之一個輸入端的輸出端，然而省略了第四單元的圖示。因此，當邏輯值「1」送至行進AND閘G12的另一輸入端時，儲存在電容器C12中的資訊會傳輸至歸於第三單元M13的電容器C13，且電容器C13儲存資訊，且當邏輯值「1」送至行進AND閘G13的另一輸入端時，儲存在電容器C13中的資訊會傳輸至歸於第四單元的電容器。另外，實作行進主記憶體31 的單元陣列之閘層級圖示的第一列上的第(n-1)單元M1,n-1包括一配置以儲存資訊的電容器C1,n-1、及一行進AND閘G1,n-1，具有一個連接電容器C1,n-1的輸入端、配置以被供應時脈信號的另一輸入端、和連接下一個行進AND閘G1n(歸於相鄰的第n單元M1n)之一個輸入端的輸出端，其中第n單元M1n係配置於第一列上之最右側並連接輸出端O1。因此，單元M11、M12、M13、...、M1,n-1、M1n之各者儲存資訊，並與時脈信號同步地將資訊逐步地朝輸出端O1傳輸，以主動地且連續地提供儲存資訊給處理器11，使得ALU 112能以儲存資訊執行算術和邏輯運算。
同樣地，在實作第11圖所示之行進主記憶體31的單元陣列之閘層級圖示中，配置於第二列上之最左側並連接輸入端I2的第一單元M21包括電容器C21、以及行進AND閘G21，具有一個連接電容器C21的輸入端、配置以被供應時脈信號的另一輸入端、和連接下一個行進AND閘G21(歸於第二列上之相鄰的第二單元M21)之一個輸入端的輸出端。實作行進主記憶體31的單元陣列之閘層級圖示的第二列上的第二單元M22包括電容器C22、及行進AND閘G22，具有一個連接電容器C22的輸入端、配置以被供應時脈信號的另一輸入端、和連接下一個行進AND閘G23(歸於第二列上之相鄰的第三單元M23)之一個輸入端的輸出端。同樣地，實作行進主記憶體31的單元陣列之閘層級圖示的第二列上的第三單元M23包括電容器C23、及行進AND閘G23，具有一個連接電容器C23的輸入端、配 置以被供應時脈信號的另一輸入端、和連接下一個行進AND閘(歸於相鄰的第四單元)之一個輸入端的輸出端。再者，實作行進主記憶體31的單元陣列之閘層級圖示的第二列上的第(n-1)單元M2,n-1包括電容器C2,n-1、及行進AND閘G2,n-1，具有一個連接電容器C2,n-1的輸入端、配置以被供應時脈信號的另一輸入端、和連接下一個行進AND閘G1n(歸於相鄰的第n單元M1n)之一個輸入端的輸出端，其中第n單元M1n係配置於第二列上之最右側並連接輸出端O1。因此，第二列上的單元M21、M22、M23、...、M2,n-1、M1n之各者儲存資訊，並與時脈信號同步地將資訊逐步地朝輸出端O1傳輸，以主動地且連續地提供儲存資訊給處理器11，使得ALU 112能以儲存資訊執行算術和邏輯運算。
在第三列上，配置於最左側並連接輸入端I3的第一單元M31、毗連於第一單元M31的第二單元M32、毗連於第二單元M32的第三單元M33、...、第(n-1)單元M3,(n-1)、及配置於第三列之最右側並連接輸出端O3的第n單元M3n會排成一列。而且，第三列上的單元M31、M32、M33、...、M3,n-1、M3n之各者儲存資訊，並與時脈信號同步地將資訊逐步地朝輸出端O3傳輸，以主動地且連續地提供儲存資訊給處理器11，使得ALU 112能以儲存資訊執行算術和邏輯運算。
在第(m-1)列上，配置於最左側並連接輸入端Im-1的第一單元M(m-1),1、毗連於第一單元M(m-1),1的第二單元 M(m-1),2、毗連於第二單元M(m-1),2的第三單元M(m-1),3、...、第(n-1)單元M(m-1),n-1、及配置於第(m-1)列上最右側並連接輸出端Om-1的第n單元M(m-1),n會排成一列。而且，第(m-1)列上的單元M(m-1),1、M(m-1),2、M(m-1),3、...、M(m-1),n-1、M(m-1),n之各者儲存資訊，並與時脈信號同步地將資訊逐步地朝輸出端Om-1傳輸，以主動地且連續地提供儲存資訊給處理器11，使得ALU 112能以儲存資訊執行算術和邏輯運算。
在第m列上，配置於最左側並連接輸入端Im-1的第一單元Mm1、毗連於第一單元Mm1的第二單元Mm2、毗連於第二單元Mm2的第三單元Mm3、...、第(n-1)單元Mm(n-1)、及配置於第m列之最右側並連接輸出端Om的第n單元Mmn會排成一列。而且，第m列上的單元Mm1、Mm2、Mm3、...、Mm(n-1)、Mmn之各者儲存資訊，並與時脈信號同步地將資訊逐步地朝輸出端Om傳輸，以主動地且連續地提供儲存資訊給處理器11，使得ALU 112能以儲存資訊執行算術和邏輯運算。
雖然行進AND閘Gij之電晶體層級配置的其中一個實例係繪示於第4-6圖中，但仍有各種實作行進AND閘的電路配置，行進AND閘能應用於實作有關本發明之第一實施例的計算機系統中之行進主記憶體31的單元陣列。可應用於實作行進主記憶體31的單元陣列之行進AND閘Gij的另一實例可為包括一CMOS NAND閘以及一連接CMOS NAND閘之輸出端的CMOS反向器之配置。由於 CMOS NAND閘需要兩個nMOS電晶體和兩個pMOS電晶體，且CMOS反向器需要一個nMOS電晶體和一個pMOS電晶體，因此包括CMOS NAND閘且CMOS反向器的配置需要六個電晶體。再者，行進AND閘Gij能以其他如電阻器-電晶體邏輯的電路配置，或以各種半導體元件、磁性元件、超導體元件、或單一量子元件等來實作，其具有AND邏輯的功能。
如第11圖所示，實作行進主記憶體31的單元陣列之閘層級圖示與DRAM的組態同樣簡單，其中係以一個電容器和一個行進AND閘來表現每個位元級單元Mij(i=1到m；j=1到n)。實作第一記憶體單位U1的垂直連串行進AND閘G11、G21、G31、...、Gm-1,1、Gm1之各者基於第7C圖所示之時脈，將這連串來自輸入端I1、I2、I3、...、In-1、In的信號沿著列方向或水平方向右移。而且，實作第二記憶體單位U2的垂直連串行進AND閘G12、G22、G32、...、Gm-1,2、Gm2之各者基於時脈，將這連串字組大小的信號沿著列方向從左往右移、實作第三記憶體單位U3的垂直連串行進AND閘G13、G23、G33、...、Gm-1,3、Gm3之各者基於時脈，將這連串字組大小的信號沿著列方向從左往右移、...、實作第(n-1)記憶體單位Un-1的垂直連串行進AND閘G1,n-1、G2,n-1、G3,n-1、...、Gm-1,n-1、Gm,n-1之各者基於時脈，將這連串字組大小的信號沿著列方向從左往右移、以及實作第n記憶體單位Un的垂直連串行進AND閘G1,n、G2,n、G3,n、...、Gm-1,n、Gm,n之各者基於第7C圖所 示之時脈，將這連串字組大小的信號從左往右移至輸出端O1、O2、O3、...、On-1、On。特別是，每個行進AND閘Gij(i=1到m；j=1到n)中的時間延遲td1、td2對於正確地在行進主記憶體31中的每個記憶體單位中連續進行行進轉移動作極為重要。
(反方向行進主記憶體)
雖然第3-11圖顯示儲存資訊至記憶體單位U1、U2、U3、...、Un-1、Un之各者中並與時脈信號同步地將資訊逐步地從輸入端朝輸出端傳輸的行進主記憶體，但第12圖顯示另一行進主記憶體。
在第12圖中，記憶體單位U1、U2、U3、...、Un-1、Un之各者儲存包括字組大小之資料或指令的資訊，並以在ALU 122中執行的結果資料與時脈信號同步地將資訊逐步地往反方向從處理器11朝輸出端傳輸。
第13(a)圖顯示第12圖所示之另一行進主記憶體之單元級圖示中的m×n矩陣之第i列的陣列(在此，「m」係由字組大小決定的整數)，其儲存位元級之資訊在單元Mi1、Mi2、Mi3、...、Mi,n-1、Mi,n之各者中，並與時脈信號同步地將資訊逐步地往反方向傳輸至第3-11圖所示之行進主記憶體，亦即從輸出端OUT朝輸入端IN傳輸。
如第13(a)圖所示，在反方向行進主記憶體上，配置於第i列之最右側並連接輸入端IN的第n行且在第i列上的位元級單元Min包括一第一nMOS電晶體Qin1，具有 透過一第一延遲元件Din1連接時脈信號供應線的汲極以及透過一第二延遲元件Din2連接輸入端IN的閘極；一第二nMOS電晶體Qin2，具有連接第一nMQS電晶體Qin1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Cin，配置以儲存位元級單元Min的資訊，並與第二nMOS電晶體Qin2並聯連接，其中連接第一nMOS電晶體Qin1之源極以及第二nMOS電晶體Qin2之汲極的輸出節點係當作位元級單元Min之輸出端，配置以傳送儲存在電容器Cin中的信號至下一個位元級單元Mi2。
如第13(b)圖所示，時脈信號係以一預定時脈週期τclock在邏輯準位「1」與「0」之間週期地交替，且當時脈信號變成邏輯準位「1」時，第二nMOS電晶體Qin2便開始釋放已於前一個時脈週期儲存在電容器Cin中的信號電荷。而且，在施加邏輯準位「1」之時脈信號並將儲存在電容器Cin中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一延遲元件Din1決定之預定延遲時間td1，第一nMOS電晶體Qin1變成主動而作為傳輸電晶體。最好可將延遲時間td1設成等於1/4 τclock。之後，當信號從輸入端IN送至第一nMOS電晶體Qin1之閘極時，又延遲由第二延遲元件Din2決定之預定延遲時間td2，第一nMOS電晶體Qin1傳輸儲存在先前位元級單元Mi2中的信號至電容器Cin。例如，若邏輯準位「1」從輸入端IN送至第一nMOS電晶體Qin1之閘極，則第一nMOS電晶體Qin1變成傳導狀 態，且邏輯準位「1」會儲存在電容器Cin中。另一方面，若邏輯準位「0」從輸入端IN送至第一nMOS電晶體Qin1之閘極，則第一nMOS電晶體Qin1保持截止狀態，且邏輯準位「0」會保持在電容器Cin中。因此，位元級單元Min可建立「行進AND閘」運算。延遲時間td2應比延遲時間td1長，且最好可將延遲時間td2設成等於1/2 τclock。當時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二延遲元件Di22決定之延遲時間td2=1/2 τclock，而阻擋信號傳送至下一個第一nMOS電晶體Qi21之閘極，因此連接第一nMOS電晶體Qin1之源極以及第二nMOS電晶體Qin2之汲極的輸出節點不能將輸入至第一nMOS電晶體Qin1之閘極的信號於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi2。而且，當下一個時脈信號於時間繼續進行τclock時再次變成邏輯準位「1」時，一連串第二nMOS電晶體
如第13(a)圖所示，在反方向行進主記憶體上，配置於第i列之第二右側上的第(n-1)行且在第i列上的位元級單元Mi(n-1)包括一第一nMOS電晶體Qi(n-1)1，具有透過一第一延遲元件Di(n-1)1連接時脈信號供應線的汲極以及透過一第二延遲元件Di(n-1)2連接位元級單元Min之輸出端的閘極；一第二nMOS電晶體Qi(n-1)2，具有連接第一nMOS電晶體Qi(n-1)1之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Ci(n-1)，配置以儲存位元級單元Mi(n-1)的資訊，並與第二nMOS電晶體 Qi(n-1)2並聯連接。當時脈信號變成邏輯準位「1」時，第二nMOS電晶體Qi(n-1)2便開始釋放已於先前時脈週期儲存在電容器Ci(n-1)中的信號電荷。而且，如第13(b)圖所示，邏輯準位「1」會從時間「t」到時間「t+1」保持在電容器Ci(n-1)中。在施加邏輯準位「1」之時脈信號並將儲存在電容器Ci(n-1)中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一延遲元件Di(n-1)1決定之延遲時間td1，第一nMOS電晶體Qi(n-1)1變成主動而作為傳輸電晶體。之後，當信號從位元級單元Min之輸出端送至第一nMOS電晶體Qi(n-1)1之閘極時，又延遲由第二延遲元件Di(n-1)2決定之延遲時間td2，第一nMOS電晶體Qi(n-1)1傳輸儲存在先前位元級單元Min中的信號至電容器Ci(n-1)。當時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二延遲元件Di(n-2)2決定之延遲時間td2=1/2 τclock，而阻擋信號傳送至下一個第一nMOS電晶體Qi(n-2)1(省略圖示)之閘極，因此連接第一nMOS電晶體Qi(n-1)1之源極以及第二nMOS電晶體Qi(n-1)2之汲極的輸出節點不能將輸入至第一nMOS電晶體Qi(n-1)1之閘極的信號於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi(n-2)。
同樣地，反方向行進主記憶體之第i列之左側的第三單元Mi3包括一第一nMOS電晶體Qi31，具有透過一第一延遲元件Di31連接時脈信號供應線的汲極以及透過一第二延遲元件Di32連接位元級單元Mi4(省略圖示)之輸出端的 閘極；一第二nMOS電晶體Qi32，具有連接第一nMOS電晶體Qi31之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Ci3，配置以儲存位元級單元Mi3的資訊，並與第二nMOS電晶體Qi32並聯連接。當時脈信號變成邏輯準位「1」時，第二nMOS電晶體Qi32便開始釋放已於先前時脈週期儲存在電容器Ci3中的信號電荷。在施加邏輯準位「1」之時脈信號並將儲存在電容器Ci3中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一延遲元件Di31決定之延遲時間td1，第一nMOS電晶體Qi31變成主動而作為傳輸電晶體。之後，當信號從位元級單元Mi4之輸出端送至第一nMOS電晶體Qi31之閘極時，又延遲由第二延遲元件Di32決定之延遲時間td2，第一nMOS電晶體Qi31傳輸儲存在先前位元級單元Min中的信號至電容器Ci3。當時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二延遲元件Di22決定之延遲時間td2=1/2 τclock，而阻擋信號傳送至下一個第一nMOS電晶體Qi21之閘極，因此連接第一nMOS電晶體Qi31之源極以及第二nMOS電晶體Qi32之汲極的輸出節點不能將輸入至第一nMOS電晶體Qi31之閘極的信號於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi2。
另外，如第13(a)圖所示，在反方向行進主記憶體上，第i列上的左邊第二行的位元級單元Mi2包括一第一nMOS電晶體Qi21，具有透過一第一延遲元件Di21連接時 脈信號供應線的汲極以及透過一第二延遲元件Di22連接位元級單元Mi3之輸出端的閘極；一第二nMOS電晶體Qi22，具有連接第一nMOS電晶體Qi21之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Ci2，配置以儲存位元級單元Mi2的資訊，並與第二nMOS電晶體Qi22並聯連接。當時脈信號變成邏輯準位「1」時，第二nMOS電晶體Qi22便開始釋放已於先前時脈週期儲存在電容器Ci2中的信號電荷。在施加邏輯準位「1」之時脈信號並將儲存在電容器Ci2中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一延遲元件Di21決定之延遲時間td1，第一nMOS電晶體Qi21變成主動而作為傳輸電晶體。之後，當信號從位元級單元Mi3之輸出端送至第一nMOS電晶體Qi21之閘極時，又延遲由第二延遲元件Di22決定之延遲時間td2，第一nMOS電晶體Qi21傳輸儲存在先前位元級單元Mi3中的信號至電容器Ci2。當時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二延遲元件Di12決定之延遲時間td2=1/2 τclock，而阻擋信號傳送至下一個第一nMOS電晶體Qi11之閘極，因此連接第一nMOS電晶體Qi21之源極以及第二nMQS電晶體Qi22之汲極的輸出節點不能將輸入至第一nMOS電晶體Qi21之閘極的信號於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi1。
如第13(a)圖所示，在反方向行進主記憶體上，配置於第i列之最左側並連接輸出端OUT的第一行且在第i列 上的位元級單元Mi1包括一第一nMOS電晶體Qi11，具有透過一第一延遲元件Di11連接時脈信號供應線的汲極以及透過一第二延遲元件Di12連接位元級單元Mi2之輸出端的閘極；一第二nMOS電晶體Qi12，具有連接第一nMOS電晶體Qi11之源極的汲極、連接時脈信號供應線的閘極、以及連接接地電位的源極；及一電容器Ci1，配置以儲存位元級單元Mi1的資訊，並與第二nMOS電晶體Qi12並聯連接。當時脈信號變成邏輯準位「1」時，第二nMOS電晶體Qi12便開始釋放已於先前時脈週期儲存在電容器Ci1中的信號電荷。在施加邏輯準位「1」之時脈信號並將儲存在電容器Ci1中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一延遲元件Di11決定之延遲時間td1，第一nMOS電晶體Qi11變成主動而作為傳輸電晶體。之後，當信號從位元級單元Mi2之輸出端送至第一nMOS電晶體Qi11之閘極時，又延遲由第二延遲元件Di12決定之延遲時間td2，第一nMOS電晶體Qi11傳輸儲存在先前位元級單元Mi2中的信號至電容器Ci1。連接第一nMOS電晶體Qi11之源極以及第二nMOS電晶體Qi12之汲極的輸出節點會傳送儲存在電容器Ci1中的信號至輸出端OUT。
根據第12、13(a)和13(b)圖所示之第一實施例之反方向一維行進主記憶體31，定址至記憶體單位U1、U2、U3、...、Un-1、Un之各者不存在了，且所需資訊是關於其連接記憶體邊緣之目的單位的標頭。存取第一實施例之反方向一維行進主記憶體31的機制會真正替代從定址模式開 始至讀/寫資訊的現有記憶體架構。因此，根據第一實施例之反方向一維行進主記憶體31，沒有定址模式的記憶體存取比現有記憶體架構更簡單多了。
如上所述，位元級單元Mij可建立「行進AND閘」運算。因此，如第14圖所示，在對應於第13(a)圖所示之反方向行進主記憶體31的單元陣列之閘層級圖示中，配置於第i列之最右側上並連接輸入端IN的第n位元級單元Mi,n包括一配置以儲存資訊的電容器Cin、以及一行進AND閘Gin，具有一個連接電容器Cin的輸入端、配置以被供應時脈信號的另一輸入端、及連接前面行進AND閘Gin-1(歸於第i列上之相鄰的第(n-1)位元級單元Mi,n-1)之一個輸入端的輸出端。當邏輯值「1」送至行進AND閘Gn之另一輸入端時，儲存在電容器Cin中的資訊會傳送至歸於第i列上之相鄰的第(n-1)位元級單元Mi,n-1的電容器Ci,n-1，且電容器Ci,n-1儲存資訊。亦即，反方向行進主記憶體之第i列上的第(n-1)位元級單元Mi,n-1包括電容器Ci,n-1、和行進AND閘Gi,n-1，具有一個連接電容器Ci,n-1的輸入端、配置以被供應時脈信號的另一輸入端、及連接前面行進AND閘Gi,n-2(歸於相鄰的第三位元級單元Mi,n-2(省略圖示))之一個輸入端的輸出端。
同樣地，反方向行進主記憶體之第i列上的第三位元級單元Mi3包括一配置以儲存資訊的電容器Ci3、和一行進AND閘Gi3，具有一個連接電容器Ci3的輸入端、配置以被供應時脈信號的另一輸入端、和連接前面行進AND 閘Gi2(歸於相鄰的第二位元級單元Mi2)之一個輸入端的輸出端。因此，當邏輯值「1」送至行進AND閘Gi3之另一輸入端時，儲存在電容器Ci3中的資訊會傳送至歸於第二位元級單元Mi2的電容器Ci2，且電容器Ci2儲存資訊。
再者，反方向行進主記憶體之第i列上的第二位元級單元Mi2包括一配置以儲存資訊的電容器Ci2、和一行進AND閘Gi2，具有一個連接電容器Ci2的輸入端、配置以被供應時脈信號的另一輸入端、和連接前面行進AND閘Gi1(歸於相鄰的第一位元級單元Mi1)之一個輸入端的輸出端，第一位元級單元Mi1係配置於第i列上之最左側並連接輸出端OUT。
使用在有關本發明之第一實施例之計算機系統中的行進主記憶體31之原理係繪示於第15圖中，這與現有的電腦記憶體不同，因為行進主記憶體31係特地透過行進主記憶體31中的所有記憶體單位U1、U2、U3、...、Un-1、Un，以資訊/資料的儲存和傳送之功能性來設計。行進記憶體在處理器11之相同速度下供應資訊/資料給處理器(CPU)11。如第9圖之時域關係所示，透過行進主記憶體31中的一個記憶體單位U1、U2、U3、...、Un-1、Un傳輸資料/資料所需的記憶體單位串流時間Tmus係等於處理器11中的時脈週期Tcc。行進主記憶體31儲存資訊/資料至記憶體單位U1、U2、U3、...、Un-1、Un之各者中，並逐步地與時脈信號同步地朝輸出端傳輸，以提供儲存資訊/資料給處理器11，使得算術邏輯單位112能以儲存資訊/資 料執行算術和邏輯運算。
因此，如第16圖所示，行進記憶體結構3包括本發明之第一實施例的行進主記憶體31。除了使用在有關本發明之第一實施例之計算機系統中的行進主記憶體31以外，「行進記憶體結構3」之名稱表示包括連接ALU 122的行進指令暫存器檔案(RF)22a和行進資料暫存器檔案(RF)22b(將另外於下列第二實施例中說明)、以及行進指令快取記憶體21a和行進資料快取記憶體21b(將另外於下列第三實施例中說明)的記憶體結構之通用概念。
第17(a)圖顯示從行進記憶體結構3流到處理器11的向前資料流Sf，以及從處理器11流到行進記憶體結構3的向後資料流(反向資料流)Sb，且第17(b)圖顯示在行進記憶體結構3中的記憶體單位串流時間Tmus等於處理器11之時脈週期Tcc的假設下建立於行進記憶體結構3與處理器11之間的頻寬。
行進主記憶體31的架構可視為是類似於第18(a)圖所示之磁帶系統，其包括一磁帶503、一用來捲繞磁帶503的接納捲盤502、一用來反繞和鬆開磁帶503的供應捲盤501、一用來讀取來自磁帶503的資訊/資料或寫入資訊/資料至磁帶503的讀/寫頭504、以及一連接讀/寫頭504的處理器11。當接納捲盤502捲繞從供應捲盤501鬆開的磁帶503時，磁帶503以高速從供應捲盤501往接納捲盤502移動，且儲存在磁帶503上的資訊/資料(將隨著磁帶503的移動而傳輸)會被讀/寫頭504讀取。而且連接讀/寫 頭504的處理器11能以從磁帶503讀取的資訊/資料執行算術和邏輯運算。或者，處理器11中的處理結果透過讀/寫頭504被送出至磁帶503。
若我們假想第18(a)圖所示之磁帶系統的架構係以半導體技術來實作，亦即，若我們想像有一極高速的磁帶系統虛擬地建立在半導體矽晶片上，如第18(b)圖所示，則第18(a)圖所示之極高速的磁帶系統可對應於包括本發明之第一實施例之行進主記憶體31的網行進記憶體結構3。第18(b)圖所示之網行進記憶體結構3儲存資訊/資料至矽晶片上的每個記憶體單位中，並逐步地與時脈信號同步地朝接納捲盤502傳輸，以主動地且連續地提供儲存資訊/資料給處理器11，使得處理器11能以儲存資訊/資料執行算術和邏輯運算，且處理器11中的處理結果被送出至網行進記憶體結構3。
(雙向行進主記憶體)
如第19(a)-(c)圖所示，本發明之第一實施例的行進主記憶體31能達到雙向傳輸資訊/資料。亦即，第19(a)圖顯示資訊/資料的向前行進行為，其中資訊/資料在一維行進主記憶體31中朝右側方向(向前方向)行進(移動)，第19(b)圖顯示一維行進主記憶體31的停留狀態，且第19(c)圖顯示資訊/資料的反向行進行為(向後行進行為)，其中資訊/資料在一維行進主記憶體31中朝左側方向(反方向)行進(移動)。
第20圖顯示用於雙向行進主記憶體31之單元陣列的電晶體層級圖示中的m×n矩陣之第i列的陣列(在此，m為由文字大小所決定的整數)，其能達到第19(a)-(c)圖所示的雙向行為。雙向行進主記憶體31儲存位元級的資訊/資料至單元Mi1、Mi2、Mi3、...、Mi,n-1、Mi,n之各者中，並與時脈信號同步地將資訊/資料逐步地往向前方向及/或相反方向(向後方向)雙向傳輸於第一I/O選擇器512與第二I/O選擇器513之間。時脈選擇器511選擇第一時脈信號供應線CL1和第二時脈信號供應線CL2。第一時脈信號供應線CL1驅動向前資料流，而第二時脈信號供應線CL2驅動向後資料流，且第一時脈信號供應線CL1和第二時脈信號供應線CL2之各者具有邏輯值「1」和「0」。
在實作第20圖所示之行進主記憶體31的單元陣列之電晶體層級圖示中，配置於第i列之最左側並連接第一I/O選擇器512的第一位元級單元Mi1包括一第一向前nMOS電晶體Qi11f，具有透過一第一向前延遲元件Di11f連接第一時脈信號供應線CL1的汲極以及透過一第二向前延遲元件Di12f連接第一I/O選擇器512的閘極；一第二向前nMOS電晶體Qi12f，具有連接第一向前nMOS電晶體Qi11f之源極的汲極、連接第一時脈信號供應線的閘極、以及連接接地電位的源極；及一向前電容器Ci1f，配置以儲存單元Mi1的向前資訊/資料，並與第二向前nMOS電晶體Qi12f並聯連接，其中連接第一向前nMOS電晶體Qi11f之源極以及第二向前nMOS電晶體Qi12f之汲極的輸 出節點係當作單元Mi1的向前輸出端，配置以傳送儲存在向前電容器Ci1f中的信號至下一個位元級單元Mi2。第一位元級單元Mi1又包括一第一向後nMOS電晶體Qi11b，具有透過一第一向後延遲元件Di11b連接第二時脈信號供應線的汲極以及透過一第二向後延遲元件Di12b連接位元級單元Mi2之向後輸出端的閘極；一第二向後nMOS電晶體Qi12b，具有連接第一向後nMOS電晶體Qi11b之源極的汲極、連接第二時脈信號供應線的閘極、以及連接接地電位的源極；及一向後電容器Ci1b，配置以儲存單元Mi1的向後資訊/資料，並與第二向後nMOS電晶體Qi12b並聯連接，其中連接第一向後nMOS電晶體Qi11b之源極以及第二向後nMOS電晶體Qi12b之汲極的輸出節點係當作單元Mi1的向後輸出端，配置以傳送儲存在向後電容器Ci1b中的信號至第一I/O選擇器512。
配置於第i列上之左側第二個並連接位元級單元Mi1的第二位元級單元Mi2包括一第一向前nMOS電晶體Qi21f，具有透過一第一向前延遲元件Di21f連接第一時脈信號供應線CL1的汲極以及透過一第二向前延遲元件Di22f連接位元級單元Mi1之向前輸出端的閘極；一第二向前nMOS電晶體Qi22f，具有連接第一向前nMOS電晶體Qi21f之源極的汲極、連接第一時脈信號供應線CL1的閘極、以及連接接地電位的源極；及一向前電容器Ci2f，配置以儲存單元Mi2的向前資訊/資料，並與第二向前nMOS電晶體Qi22f並聯連接，其中連接第一向前nMOS電晶體Qi21f 之源極以及第二向前nMOS電晶體Qi22f之汲極的輸出節點係當作單元Mi2的向前輸出端，配置以傳送儲存在向前電容器Ci2f中的信號至下一個位元級單元Mi3。第二位元級單元Mi2又包括一第一向後nMOS電晶體Qi21b，具有透過一第一向後延遲元件Di21b連接第二時脈信號供應線CL2的汲極以及透過一第二向後延遲元件Di22b連接位元級單元Mi3之向後輸出端的閘極；一第二向後nMOS電晶體Qi22b，具有連接第一向後nMOS電晶體Qi21b之源極的汲極、連接第二時脈信號供應線CL2的閘極、以及連接接地電位的源極；及一向後電容器Ci2b，配置以儲存單元Mi2的向後資訊/資料，並與第二向後nMOS電晶體Qi22b並聯連接，其中連接第一向後nMOS電晶體Qi21b之源極以及第二向後nMOS電晶體Qi22b之汲極的輸出節點係當作單元Mi2的向後輸出端，配置以傳送儲存在向後電容器Ci2b中的信號至下一個位元級單元Mi1。
配置於第i列上之左側第三個並連接位元級單元Mi2的第三位元級單元Mi3包括一第一向前nMOS電晶體Qi31f，具有透過一第一向前延遲元件Di31f連接第一時脈信號供應線CL1的汲極以及透過一第二向前延遲元件Di32f連接位元級單元Mi2之向前輸出端的閘極；一第二向前nMOS電晶體Qi32f，具有連接第一向前nMOS電晶體Qi31f之源極的汲極、連接第一時脈信號供應線CL1的閘極、以及連接接地電位的源極；及一向前電容器Ci3f，配置以儲存單元Mi3的向前資訊/資料，並與第二向前nMOS電晶 體Qi32f並聯連接，其中連接第一向前nMOS電晶體Qi31f之源極以及第二向前nMOS電晶體Qi32f之汲極的輸出節點係當作單元Mi3的向前輸出端，配置以傳送儲存在向前電容器Ci3f中的信號至下一個位元級單元Mi4(省略圖示)。第三位元級單元Mi3又包括一第一向後nMOS電晶體Qi31b，具有透過一第一向後延遲元件Di31b連接第二時脈信號供應線CL2的汲極以及透過一第二向後延遲元件Di32b連接位元級單元Mi4之向後輸出端的閘極；一第二向後nMOS電晶體Qi32b，具有連接第一向後nMOS電晶體Qi31b之源極的汲極、連接第二時脈信號供應線CL2的閘極、以及連接接地電位的源極；及一向後電容器Ci3b，配置以儲存單元Mi3的向後資訊/資料，並與第二向後nMOS電晶體Qi32b並聯連接，其中連接第一向後nMOS電晶體Qi31b之源極以及第二向後nMOS電晶體Qi32b之汲極的輸出節點係當作單元Mi3的向後輸出端，配置以傳送儲存在向後電容器Ci3b中的信號至下一個位元級單元Mi2。
配置於第i列上之左側第(n-1)個的第(n-1)位元級單元Mi(n-1)包括一第一向前nMOS電晶體Qi(n-1)1f，具有透過一第一向前延遲元件Di(n-1)1f連接第一時脈信號供應線CL1的汲極以及透過一第二向前延遲元件Di(n-1)2f連接位元級單元Mi(n-2)(省略圖示)之向前輸出端的閘極；一第二向前nMOS電晶體Qi(n-1)2f，具有連接第一向前nMOS電晶體Qi(n-1)1f之源極的汲極、連接第一時脈信號供應線CL1的閘極、以及連接接地電位的源極；及一向前電容器Ci(n-1)f ，配置以儲存單元Mi(n-1)的向前資訊/資料，並與第二向前nMOS電晶體Qi(n-1)2f並聯連接，其中連接第一向前nMOS電晶體Qi(n-1)1f之源極以及第二向前nMOS電晶體Qi(n-1)2f之汲極的輸出節點係當作單元Mi(n-1)的向前輸出端，配置以傳送儲存在向前電容器Ci(n-1)f中的信號至下一個位元級單元Min。第(n-1)位元級單元Mi(n-1)又包括一第一向後nMOS電晶體Qi(n-1)1b，具有透過一第一向後延遲元件Di(n-1)1b連接第二時脈信號供應線CL2的汲極以及透過一第二向後延遲元件Di(n-1)2b連接下一個位元級單元Min之向後輸出端的閘極；一第二向後nMOS電晶體Qi(n-1)2b，具有連接第一向後nMOS電晶體Qi(n-1)1b之源極的汲極、連接第二時脈信號供應線CL2的閘極、以及連接接地電位的源極；及一向後電容器Ci(n-1)b，配置以儲存單元Mi(n-1)的向後資訊/資料，並與第二向後nMOS電晶體Qi(n-1)2b並聯連接，其中連接第一向後nMOS電晶體Qi(n-1)1b之源極以及第二向後nMOS電晶體Qi(n-1)2b之汲極的輸出節點係當作單元Mi(n-1)的向後輸出端，配置以傳送儲存在向後電容器Ci(n-1)b中的信號至下一個位元級單元Mi(n-2)(省略圖示)。
配置於第i列之最右側的第n位元級單元Min包括一第一向前nMOS電晶體Qin1f，具有透過一第一向前延遲元件Din1f連接第一時脈信號供應線CL1的汲極以及透過一第二向前延遲元件Din2f連接位元級單元Mi(n-1)之向前輸出端的閘極；一第二向前nMOS電晶體Qin2f，具有連接第一向前nMOS電晶體Qin1f之源極的汲極、連接第一時脈 信號供應線CL1的閘極、以及連接接地電位的源極；及一向前電容器Cinf，配置以儲存單元Min的向前資訊/資料，並與第二向前nMOS電晶體Qin2f並聯連接，其中連接第一向前nMOS電晶體Qin1f之源極以及第二向前nMOS電晶體Qin2f之汲極的輸出節點係當作單元Min的向前輸出端，配置以傳送儲存在向前電容器Cinf中的信號至第二I/O選擇器513。第n位元級單元Min又包括一第一向後nMOS電晶體Qin1b，具有透過一第一向後延遲元件Din1b連接第二時脈信號供應線CL2的汲極以及透過一第二向後延遲元件Din2b連接第二I/O選擇器513的閘極；一第二向後nMOS電晶體Qin2b，具有連接第一向後nMOS電晶體Qin1b之源極的汲極、連接第二時脈信號供應線CL2的閘極、以及連接接地電位的源極；及一向後電容器Cinb，配置以儲存單元Min的向後資訊/資料，並與第二向後nMOS電晶體Qin2b並聯連接，其中連接第一向後nMOS電晶體Qin1b之源極以及第二向後nMOS電晶體Qin2b之汲極的輸出節點係當作單元Min的向後輸出端，配置以傳送儲存在向後電容器Cinb中的信號至下一個位元級單元Mi(n-1)。
當從第一時脈信號供應線CL1供應的時脈信號變成邏輯準位「1」時，第一記憶體單位U1中的第二向前nMOS電晶體Qi12f便開始釋放已於先前時脈週期儲存在第一記憶體單位U1之向前電容器Ci1f中的信號電荷。而且，在施加從第一時脈信號供應線CL1供應的邏輯準位「1 」之時脈信號至第二向前nMOS電晶體Qi12f，並將儲存在向前電容器Ci1f中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一向前延遲元件Di11f決定之延遲時間td1，第一向前nMOS電晶體Qi11f變成主動而作為傳輸電晶體。之後，當位元級之資訊/資料從第一I/O選擇器512輸入至第一向前nMOS電晶體Qi11f之閘極時，延遲由第二向前延遲元件Di12f決定之延遲時間td2，第一向前nMOS電晶體Qi11f傳輸資訊/資料至向前電容器Ci1f。當從第一時脈信號供應線CL1供應的時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二向前延遲元件Di22f決定之延遲時間td2=1/2 τclock，而阻擋資訊/資料傳送至下一個第一向前nMOS電晶體Qi21f之閘極，因此連接第一向前nMOS電晶體Qi11f之源極以及第二向前nMOS電晶體Qi12f之汲極的輸出節點不能將從第一I/O選擇器512輸入至第一向前nMOS電晶體Qi11f之閘極的資訊/資料於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi2。
當從第二時脈信號供應線CL2供應的時脈信號變成邏輯準位「1」時，第二向後nMOS電晶體Qi12b便開始釋放已於先前時脈週期儲存在向後電容器Ci1b中的信號電荷。在施加從第二時脈信號供應線CL2供應的邏輯準位「1」之時脈信號，並將儲存在向後電容器Ci1b中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一向後延遲元件Di11b決定之延遲時間td1，第一向後nMOS電晶體 Qi11b變成主動而作為傳輸電晶體。之後，當資訊/資料從位元級單元Mi2之向後輸出端送至第一向後nMOS電晶體Qi11b之閘極時，又延遲由第二向後延遲元件Di12b決定之延遲時間td2，第一向後nMOS電晶體Qi11b傳輸儲存在先前位元級單元Mi2中的資訊/資料至向後電容器Ci1b。連接第一向後nMOS電晶體Qi11b之源極以及第二向後nMOS電晶體Qi12b之汲極的輸出節點傳送儲存在向後電容器Ci1b中的資訊/資料至第一I/O選擇器512。
而且，當從第一時脈信號供應線CL1供應的下一個時脈信號變成邏輯準位「1」時，第二記憶體單位U2中的第二向前nMOS電晶體Qi22f便開始釋放已於先前時脈週期儲存在第二記憶體單位U2中之向前電容器Ci2f中的信號電荷。而且，在施加從第一時脈信號供應線CL1供應的邏輯準位「1」之時脈信號至第二向前nMOS電晶體Qi22f，並將儲存在向前電容器Ci2f中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一向前延遲元件Di21f決定之延遲時間td1，第一向前nMOS電晶體Qi2f1變成主動而作為傳輸電晶體。之後，當儲存在先前向前電容器Ci1f中的位元級之資訊/資料送至第一向前nMOS電晶體Qi21f之閘極時，延遲由第二向前延遲元件Di22f決定之延遲時間td2，第一向前nMOS電晶體Qi21f傳輸資訊/資料至向前電容器Ci2f。當從第一時脈信號供應線CL1供應的時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二向前延遲元件Di32f決定之延遲時間 td2=1/2 τclock，而阻擋資訊/資料傳送至下一個第一向前nMOS電晶體Qi31f之閘極，因此連接第一向前nMOS電晶體Qi21f之源極以及第二向前nMOS電晶體Qi22f之汲極的輸出節點不能將輸入至第一向前nMOS電晶體Qi21f之閘極的資訊/資料於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi3。
當從第二時脈信號供應線CL2供應的時脈信號變成邏輯準位「1」時，第二向後nMOS電晶體Qi22b便開始釋放已於先前時脈週期儲存在向後電容器Ci2b中的信號電荷。在施加從第二時脈信號供應線CL2供應的邏輯準位「1」之時脈信號，並將儲存在向後電容器Ci2b中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一向後延遲元件Di21b決定之延遲時間td1，第一向後nMOS電晶體Qi21b變成主動而作為傳輸電晶體。之後，當資訊/資料從位元級單元Mi3之向後輸出端送至第一向後nMOS電晶體Qi21b之閘極時，又延遲由第二向後延遲元件Di22b決定之延遲時間td2，第一向後nMOS電晶體Qi21b傳輸儲存在先前位元級單元Mi3中的資訊/資料至向後電容器Ci2b。當從第二時脈信號供應線CL2供應的時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二向後延遲元件Di12b決定之延遲時間td2=1/2 τclock，而阻擋資訊/資料傳送至下一個第一向後nMOS電晶體Qi11b之閘極，因此連接第一向後nMOS電晶體Qi21b之源極以及第二向後nMOS電晶體Qi22b之汲極的輸出節點不能將輸入 至第一向後nMOS電晶體Qi21b之閘極的資訊/資料於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi1。
而且，當從第一時脈信號供應線CL1供應的下一個時脈信號變成邏輯準位「1」時，第三記憶體單位U3中的第二向前nMOS電晶體Qi32f便開始釋放已於先前時脈週期儲存在第三記憶體單位U3中之向前電容器Ci3f中的信號電荷。而且，在施加從第一時脈信號供應線CL1供應的邏輯準位「1」之時脈信號至第二向前nMOS電晶體Qi32f，並將儲存在向前電容器Ci3f中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一向前延遲元件Di31f決定之延遲時間td1，第一向前nMOS電晶體Qi31f變成主動而作為傳輸電晶體。之後，當儲存在先前向前電容器Ci2f中的資訊/資料送至第一向前nMOS電晶體Qi31f之閘極時，延遲由第二向前延遲元件Di32f決定之延遲時間td2，第一向前nMOS電晶體Qi31f傳輸資訊/資料至向前電容器Ci3f。當從第一時脈信號供應線CL1供應的時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二向前延遲元件Di42f(省略圖示)決定之延遲時間td2=1/2 τclock，而阻擋資訊/資料傳送至下一個第一向前nMOS電晶體Qi41f(省略圖示)之閘極，因此連接第一向前nMOS電晶體Qi31f之源極以及第二向前nMOS電晶體Qi32f之汲極的輸出節點不能將輸入至第一向前nMOS電晶體Qi31f之閘極的資訊/資料於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi4(省略圖示)。
當從第二時脈信號供應線CL2供應的時脈信號變成邏輯準位「1」時，第二向後nMOS電晶體Qi32b便開始釋放已於先前時脈週期儲存在向後電容器Ci3b中的信號電荷。在施加從第二時脈信號供應線CL2供應的邏輯準位「1」之時脈信號，並將儲存在向後電容器Ci3b中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一向後延遲元件Di31b決定之延遲時間td1，第一向後nMOS電晶體Qi31b變成主動而作為傳輸電晶體。之後，當資訊/資料從位元級單元Mi3之向後輸出端送至第一向後nMOS電晶體Qi31b之閘極時，又延遲由第二向後延遲元件Di32b決定之延遲時間td2，第一向後nMOS電晶體Qi31b傳輸儲存在先前位元級單元Mi3中的資訊/資料至向後電容器Ci3b。當從第二時脈信號供應線CL2供應的時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二向後延遲元件Di22b決定之延遲時間td2=1/2 τclock，而阻擋資訊/資料傳送至下一個第一向後nMOS電晶體Qi21b之閘極，因此連接第一向後nMOS電晶體Qi31b之源極以及第二向後nMOS電晶體Qi32b之汲極的輸出節點不能將輸入至第一向後nMOS電晶體Qi31b之閘極的資訊/資料於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi2。
而且，當從第一時脈信號供應線CL1供應的下一個時脈信號變成邏輯準位「1」時，第三記憶體單位U(n-1)中的第二向前nMOS電晶體Qi(n-1)2f便開始釋放已於先前時脈週期儲存在第三記憶體單位U(n-1)中之向前電容器Ci(n-1)f中 的信號電荷。而且，在施加從第一時脈信號供應線CL1供應的邏輯準位「1」之時脈信號至第二向前nMOS電晶體Qi(n-1)2f，並將儲存在向前電容器Ci(n-1)f中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一向前延遲元件Di(n-1)1f決定之延遲時間td1，第一向前nMOS電晶體Qi(n-1)1f變成主動而作為傳輸電晶體。之後，當儲存在先前向前電容器Ci2f中的資訊/資料送至第一向前nMOS電晶體Qi(n-1)1f之閘極時，延遲由第二向前延遲元件Di(n-1)2f決定之延遲時間td2，第一向前nMOS電晶體Qi(n-1)1f傳輸資訊/資料至向前電容器Ci(n-1)f。當從第一時脈信號供應線CL1供應的時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二向前延遲元件Din2f決定之延遲時間td2=1/2 τclock，而阻擋資訊/資料傳送至下一個第一向前nMOS電晶體Qin1f之閘極，因此連接第一向前nMOS電晶體Qi(n-1)1f之源極以及第二向前nMOS電晶體Qi(n-1)2f之汲極的輸出節點不能將輸入至第一向前nMOS電晶體Qi(n-1)1f之閘極的資訊/資料於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Min。
當從第二時脈信號供應線CL2供應的時脈信號變成邏輯準位「1」時，第二向後nMOS電晶體Qi(n-1)2b便開始釋放已於先前時脈週期儲存在向後電容器Ci(n-1)b中的信號電荷。在施加從第二時脈信號供應線CL2供應的邏輯準位「1」之時脈信號，並將儲存在向後電容器Ci(n-1)b中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由 第一向後延遲元件Di(n-1)1b決定之延遲時間td1，第一向後nMOS電晶體Qi(n-1)1b變成主動而作為傳輸電晶體。之後，當資訊/資料從位元級單元Mi(n-1)之向後輸出端送至第一向後nMOS電晶體Qi(n-1)1b之閘極時，又延遲由第二向後延遲元件Di(n-1)2b決定之延遲時間td2，第一向後nMOS電晶體Qi(n-1)1b傳輸儲存在先前位元級單元Mi(n-1)中的資訊/資料至向後電容器Ci(n-1)b。當從第二時脈信號供應線CL2供應的時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二向後延遲元件Di(n-2)2b(省略圖示)決定之延遲時間td2=1/2 τclock，而阻擋資訊/資料傳送至下一個第一向後nMOS電晶體Qi(n-2)1b之閘極，因此連接第一向後nMOS電晶體Qi(n-1)1b之源極以及第二向後nMOS電晶體Qi(n-1)2b之汲極的輸出節點不能將輸入至第一向後nMOS電晶體Qi(n-1)1b之閘極的資訊/資料於時間繼續進行1/2 τclock時又傳送至下一個位元級單元Mi(n-2)(省略圖示)。
而且，當從第一時脈信號供應線CL1供應的下一個時脈信號變成邏輯準位「1」時，第三記憶體單位Un中的第二向前nMOS電晶體Qin2f便開始釋放已於先前時脈週期儲存在第三記憶體單位Un中之向前電容器Cinf中的信號電荷。而且，在施加從第一時脈信號供應線CL1供應的邏輯準位「1」之時脈信號至第二向前nMOS電晶體Qin2f，並將儲存在向前電容器Cinf中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一向前延遲元件 Din1f決定之延遲時間td1，第一向前nMOS電晶體Qin1f變成主動而作為傳輸電晶體。之後，當儲存在先前向前電容器Ci2f中的資訊/資料送至第一向前nMOS電晶體Qin1f之閘極時，延遲由第二向前延遲元件Din2f決定之延遲時間td2，第一向前nMOS電晶體Qin1f傳輸資訊/資料至向前電容器Cinf。連接第一向前nMOS電晶體Qin1f之源極以及第二向前nMOS電晶體Qin2f之汲極的輸出節點將輸入至第一向前nMOS電晶體Qin1f之閘極的資訊/資料傳送至第二I/O選擇器513。
當從第二時脈信號供應線CL2供應的時脈信號變成邏輯準位「1」時，第二向後nMOS電晶體Qin2b開始釋放已於先前時脈週期儲存在向後電容器Cinb中的信號電荷。在施加從第二時脈信號供應線CL2供應的邏輯準位「1」之時脈信號，並將儲存在向後電容器Cinb中的信號電荷完全釋放至變成邏輯準位「0」之後，延遲由第一向後延遲元件Din1b決定之延遲時間td1，第一向後nMOS電晶體Qin1b變成主動成為傳輸電晶體。之後，當資訊/資料從第二I/O選擇器513送至第一向後nMOS電晶體Qin1b之閘極時，又延遲由第二向後延遲元件Din2b決定之延遲時間td2，第一向後nMOS電晶體Qin1b傳送從第二I/O選擇器513收到的資訊/資料至向後電容器Cinb。當從第二時脈信號供應線CL2供應的時脈信號於時間繼續進行1/2 τclock時變成邏輯準位「0」時，由於延遲由第二向後延遲元件Di(n-2)2b(省略圖示)決定之延遲時間td2=1/2 τclock，而阻擋 資訊/資料傳送至下一個第一向後nMOS電晶體Qi(n-2)1b(省略圖示)之閘極，因此連接第一向後nMOS電晶體Qin1b之源極以及第二向後nMOS電晶體Qin2b之汲極的輸出節點不能將輸入至第一向後nMOS電晶體Qin1b之閘極的資訊/資料於時間繼續進行至1/2 τclock時又傳送至下一個位元級單元Mi(n-2)(省略圖示)。
因此，雙向行進主記憶體之第i列上的單元Mi1、Mi2、Mi3、...、Mi,(n-1)、Mi,n之各者儲存資訊/資料，並與分別從第一時脈信號供應線CL1和第二時脈信號供應線CL2供應的時脈信號同步地將資訊/資料逐步地在第一I/O選擇器512與第二I/O選擇器513之間雙向地傳輸，以主動地並連續地提供儲存資訊/資料給處理器11，使得ALU 112能以儲存資訊/資料執行算術和邏輯運算。
在第20圖所示之配置中，向後電容器Cijf和向後電容器Cij最好應合併成單一共同電容器，以實作有高區域性的隨機存取模式。第21圖顯示在雙向行進主記憶體31之閘層級圖示中的m×n矩陣(在此，「m」係由字組大小決定的整數)之第i列的陣列，其能達到第19(a)-(c)圖所示之雙向行為中的隨機存取模式。
如第21圖所示，兩種行進AND閘會分配給第i列上的每個單元Mi1、Mi2、Mi3、...、Mi,(n-1)、Mi,n，以建立使用隨機存取模式的資訊/資料之雙向傳輸。雙向行進主記憶體31儲存位元級之資訊/資料至單元Mi1、Mi2、Mi3、...、Mi,(n-1)、Mi,n之各者中，並與時脈信號同步地將資訊/ 資料逐步地往向前方向及/或相反方向(向後方向)在第一I/O選擇器512與第二I/O選擇器513之間雙向地傳輸。
在實作第21圖所示之行進主記憶體31的單元陣列之閘層級圖示中，配置於第i列之最左側並連接第一I/O選擇器512的第一位元級單元Mi1包括一配置以儲存資訊/資料的共同電容器Ci1、和一向前行進AND閘Gi1f，具有一個連接共同電容器Ci1的輸入端、被供應第一時脈信號供應線CL1的另一輸入、和連接下一個向前行進AND閘G(i+1)1f(歸於第i列上之相鄰的第二位元級單元M(i+1)1)之一個輸入端的輸出端、以及一向後行進AND閘Gi1b，具有一個連接共同電容器Ci1的輸入端、被供應第二時脈信號供應線CL2的另一輸入、和連接第一I/O選擇器512的輸出端。
配置以驅動向前資料流的第一時脈信號供應線CL1以及配置以驅動向後資料流的第二時脈信號供應線CL2會分別被時脈選擇器511選擇，且第一時脈信號供應線CL1和第二時脈信號供應線CL2之各者具有邏輯值「1」和「0」。當第一時脈信號供應線CL1之邏輯值「1」送至向前行進AND閘Gi1的另一輸入端時，儲存在共同電容器Ci1中的資訊/資料便傳輸至歸於鄰近第二位元級單元Mi2的共同電容器Ci2，且共同電容器Ci2儲存資訊/資料。
雙向行進主記憶體31之第i列上的第二位元級單元Mi2包括一配置以儲存資訊/資料的共同電容器Ci2、一向前行進AND閘Gi2f，其具有一個連接共同電容器Ci2的輸 入端、被供應第一時脈信號供應線CL1的另一輸入、和連接下一個向前行進AND閘G13(歸於第i列上之相鄰的第三位元級單元Mi3)之一個輸入端的輸出端、以及向後行進AND閘Gi2b，具有一個連接共同電容器Ci2的輸入端、被供應第二時脈信號供應線CL2的另一輸入、以及連接前面向後行進AND閘Gi1之一個輸入端的輸出端。
同樣地，第i列上的第三位元級單元Mi3包括一配置以儲存資訊/資料的共同電容器Ci3、一向前行進AND閘Gi3f，具有一個連接共同電容器Ci3的輸入端、被供應第一時脈信號供應線CL1的另一輸入、和連接下一個向前行進AND閘(歸於相鄰的第四單元)之一個輸入端的輸出端，然而省略了第四單元的圖示、以及一向後行進AND閘Gi3b，具有一個連接共同電容器Ci3的輸入端、被供應第二時脈信號供應線CL2的另一輸入、以及連接前面向後行進AND閘Gi2b(歸於相鄰的第二位元級單元Mi2)之一個輸入端的輸出端。因此，當第一時脈信號供應線CL1之邏輯值「1」送至向前行進AND閘Gi2f的另一輸入端時，儲存在共同電容器Ci2中的資訊/資料便傳輸至歸於第三位元級單元Mi3的共同電容器Ci3，且共同電容器Ci3儲存資訊/資料，且當第一時脈信號供應線CL1之邏輯值「1」送至向前行進AND閘Gi3f的另一輸入端時，儲存在共同電容器Ci3中的資訊/資料便傳輸至歸於第四單元的電容器。
再者，第i列上的第(n-1)位元級單元Mi,(n-1)包括一配置以儲存資訊/資料的共同電容器Ci,(n-1)、一向前行進 AND閘Gi,(n-1)f，具有一個連接共同電容器Ci,(n-1)的輸入端、被供應第一時脈信號供應線CL1的另一輸入、和連接下一個向前行進AND閘Ci,nf(歸於相鄰的第n位元級單元Mi,n)之一個輸入端的輸出端，其中第n位元級單元Mi,n係配置於第i列之最右側並連接第二I/O選擇器513、以及一向後行進AND閘Gi,(n-1)b，具有一個連接共同電容器Ci,(n-1)的輸入端、被供應第二時脈信號供應線CL2的另一輸入、以及連接前面向後行進AND閘Gi,(n-2)b(歸於相鄰的第三位元級單元Mi,(n-2)b(省略圖示))之一個輸入端的輸出端。
最後，配置於第i列之最右側並連接第二I/O選擇器513的第n位元級單元Mi,n包括一配置以儲存資訊/資料的共同電容器Ci,n、一向後行進AND閘Ginb，具有一個連接共同電容器Cin的輸入端、配置以被供應第二時脈信號供應線CL2的另一輸入、和連接前面向後行進AND閘Gi(n-1)b(歸於第i列上之相鄰的第(n-1)位元級單元Mi,n-1)之一個輸入端的輸出端、以及一向前行進AND閘Gi,nf，具有一個連接共同電容器Ci,n的輸入端、配置以被供應第一時脈信號供應線CL1的另一輸入、以及連接第二I/O選擇器513的輸出端。
當第二時脈信號供應線CL2之邏輯值「1」送至向後行進AND閘Ginb的另一輸入端時，儲存在共同電容器Cin中的資訊/資料會傳輸至歸於第i列上之相鄰的第(n-1)位元級單元Mi,(n-1)的共同電容器Ci,(n-1)，且共同電容器 Ci,(n-1)儲存資訊/資料。接著，當第二時脈信號供應線CL2之邏輯值「1」送至向後行進AND閘Gi3b的另一輸入端時，儲存在共同電容器Ci3中的資訊/資料會傳輸至歸於第二位元級單元Mi2的共同電容器Ci2，且共同電容器Ci2儲存資訊/資料。又，當第二時脈信號供應線CL2之邏輯值「1」送至向後行進AND閘Gi2b的另一輸入端時，儲存在共同電容器Ci2中的資訊/資料會傳輸至歸於第一位元級單元Mi1的共同電容器Ci1，且共同電容器Ci1儲存資訊/資料，且當第二時脈信號供應線CL2之邏輯值「1」送至向後行進AND閘Gi1b的另一輸入端時，儲存在共同電容器Ci1中的資訊/資料會傳輸至第一I/O選擇器512。
因此，雙向行進主記憶體之第i列上的每個單元Mi1、Mi2、Mi3、...、Mi,(n-1)、Mi,n儲存資訊/資料，並與分別從第一時脈信號供應線CL1和第二時脈信號供應線CL2供應的時脈信號同步地將資訊/資料逐步地在第一I/O選擇器512與第二I/O選擇器513之間雙向地傳輸，以主動地並連續地提供儲存資訊/資料給處理器11，使得ALU 112能以儲存資訊/資料執行算術和邏輯運算。
(位置指示策略)
第22(a)圖顯示在毗連於處理器的一維行進主記憶體中的指令之雙向傳輸模式，這裡的指令朝處理器移動，並從下一個記憶體移動/移動至下一個記憶體。第22(b)圖顯示在毗連於ALU 112的一維行進主記憶體中的純量資料 之雙向傳輸模式，純量資料朝ALU移動，並從下一個記憶體移動/移動至下一個記憶體。第22(c)圖顯示在毗連於管線117(將於下列第三實施例中說明)的一維行進主記憶體中的向量/串流資料之單向傳輸模式，向量/串流資料朝管線117移動，並從下一個記憶體移動。
使用在有關第一實施例之計算機系統中的行進主記憶體31使用定位以識別向量/串流資料中的一組連續記憶體單位U1、U2、U3、...、Un-1、Un的起始點和結束點。另一方面，關於程式和純量資料，每個項目必須具有一類似於傳統位址的位置索引。第23(a)圖顯示傳統主記憶體的組態，其中每個記憶體單位U1、U2、U3、...、Un-1、Un會被位址A1、A2、A3、...、An-1、An標記，第23(b)圖顯示一維行進主記憶體的組態，其中個別記憶體單位U1、U2、U3、...、Un-1、Un的定位並非一直需要，但個別記憶體單位U1、U2、U3、...、Un-1、Un的定位至少必須識別向量/串流資料中的一組連續記憶體單位的起始點和結束點。第24(a)圖顯示本一維行進主記憶體的內部組態，其中就像現有位址的位置索引對於純量指令Is是不必要的，但至少需要個別記憶體單位的定位以識別向量指令Iv中的一組連續記憶體單位的起始點和結束點，如由畫有陰影線之圓圈所示。第24(b)圖顯示本一維行進主記憶體的內部組態，其中位置索引對於純量資料「b」和「a」是不必要的。然而，如第24(c)圖所示，至少需要位置索引以識別向量/串流資料「0」、「p」、「q」、「r」、「s」、「t」、...中 的一組連續記憶體單位的起始點和結束點，如由畫有陰影線之圓圈所示。
在行進記憶體家族中，除了使用在有關本發明之第一實施例之計算機系統中的行進主記憶體31以外，還包括連接ALU 112的行進指令暫存器檔案22a和行進資料暫存器檔案22b(將於下列第二實施例中說明)、以及行進指令快取記憶體21a和行進資料快取記憶體21b(將於下列第三實施例中說明)，主記憶體、暫存器檔案和快取記憶體間的關係基於參考之區域性特性而具有自己的位置指示策略。
第25(a)圖示意地顯示對於向量/串流資料例子之以複數個分頁Pi-1,j-1、Pi,j-1、Pi+1,j-1、Pi+2,j-1、Pi-1,j、Pi,j、Pi+1,j、Pi+2,j實作的本行進主記憶體之全面組態之實例。第25(b)圖示意地顯示畫有陰影線之分頁Pi,j的組態實例，其中用於向量/串流資料例子的分頁Pi,j係以複數個檔案F1、F2、F3、F4實作，且每個分頁Pi-1,j-1、Pi,j-1、Pi+1,j-1、Pi+2,j-1、Pi-1,j、Pi,j、Pi+1,j、Pi+2,j可用於第三實施例中的行進快取記憶體21a和21b。第25(c)圖示意地顯示畫有陰影線之檔案F3的組態實例，用於向量/串流資料例子的每個檔案F1、F2、F3、F4係以複數個記憶體單位U1、U2、U3、...、Un-1、Un實作，且每個檔案F1、F2、F3、F4可用於第二實施例中的行進暫存器檔案22a和22b。
同樣地，第26(a)圖示意地顯示對於程式/純量資料例子之以複數個分頁Pr-1,s-1、Pr,s-1、Pr+1,s-1、Pr+2,s-1、Pr-1,s、Pr,s、Pr+1,s、Pr+2,s實作的本行進主記憶體之全面組態之 實例，這裡的每個分頁具有自己的位置索引作為位址。第26(b)圖示意地顯示畫有陰影線之分頁Pr-1,s之組態實例以及使用二進制系統之數位來驅動分頁Pr-1,s之位置，用於程式/純量資料例子的每個分頁Pr-1,s-1、Pr,s-1、Pr+1,s-1、Pr+2,s-1、Pr-1,s、Pr,s、Pr+1,s、Pr+2,s係以複數個檔案F1、F2、F3、F4實作。每個分頁Pr-1,s-1、Pr,s-1、Pr+1,s-1、Pr+2,s-1、Pr-1,s、Pr,s、Pr+1,s、Pr+2,s可用於第三實施例中的行進快取記憶體21a和21b，這裡每個F1、F2、F3、F4具有自己的位置索引作為位址。第26(c)圖示意地顯示畫有陰影線之檔案F3之組態實例以及使用二進制系統中的數位0、1、2、3來驅動檔案F3之位置，用於程式/純量資料例子的每個檔案F1、F2、F3、F4係以複數個記憶體單位U1、U2、U3、...、Un、Un+1、Un+2、Un+3、Un+4、Un+5實作。每個檔案F1、F2、F3、F4可用於第二實施例中的行進暫存器檔案22a和22b，這裡每個記憶體單位U1、U2、U3、...、Un、Un+1、Un+2、Un+3、Un+4、Un+5具有自己的位置索引n+4、n+3、n+2、...、5、4、3、2、1、0作為位址。第26(c)圖表示藉由二進制系統中的數位之用於所有例子的位置指示策略。
如第26(c)圖所示，n個二進制數分別識別在記憶體結構(具有對應於行進暫存器檔案大小之同等大小)中之2n個記憶體單位中的單一記憶體單位。而且，如第26(b)圖所示，一個分頁之結構具有對應於行進快取記憶體大小之同等大小，其係以識別四個檔案F1、F2、F3、F4的兩個數位 來表示，而一個行進主記憶體之結構係以識別行進主記憶體中的八個分頁Pr-1,s-1、Pr,s-1、Pr+1,s-1、Pr+2,s-1、Pr-1,s、Pr,s、Pr+1,s、Pr+2,s的三個數位來表示，如第26(a)圖所示。
(速度/容量)
在傳統計算機系統中的記憶體存取時間與CPU週期時間之間的速度差距係例如為1：100。然而，在第一實施例之計算機系統中，行進記憶體存取時間之速度係等於CPU週期時間。第27圖比較不具快取之傳統計算機系統之速度/容量與配置以使用在有關本發明之第一實施例之計算機系統中的行進主記憶體31之速度/容量。亦即，第27(b)圖示意地顯示以一百個記憶體單位U1、U2、U3、...、U100實作之行進主記憶體31之速度/容量，並與第27(a)圖所示之現有記憶體的速度/容量比較。在我們具有必要處理單位來使用來自行進主記憶體31的資料之情況下，我們亦能支援行進主記憶體31之99個額外同步的記憶體單位。因此，估計傳統計算機系統中的一個記憶體單位時間Tmue會等於有關本發明之第一實施例之行進主記憶體31的一百個記憶體單位串流時間Tmus。
又，第28(a)圖比較對於純量資料或程式指令之現有記憶體的最壞情況之速度/容量與配置以使用在有關本發明之第一實施例之計算機系統中的行進主記憶體31之速度/容量。亦即，第28(b)圖之畫有陰影線的部分示意地顯示以一百個記憶體單位U1、U2、U3、...、U100實作之行進 主記憶體31之速度/容量，並與第28(a)圖所示之現有記憶體的最壞情況之速度/容量比較。在最壞情況下，我們可讀出行進主記憶體31的99個記憶體單位，但它們會由於純量程式的需求而不可使用。
此外，第29圖比較對於純量資料或程式指令之現有記憶體的典型情況之速度/容量與配置以使用在有關本發明之第一實施例之計算機系統中的行進主記憶體31之速度/容量。亦即，第29(b)圖示意地顯示以一百個記憶體單位U1、U2、U3、...、U100實作之行進主記憶體31之速度/容量，並與第29(a)圖所示之現有記憶體之典型情況的速度/容量比較。在典型情況下，我們可藉由純量程式中的推測資料準備來讀出99個記憶體單位，但只有幾個記憶體單位是可用的，如由現有記憶體中之畫有陰影線的記憶體單位所示。
第30圖比較對於純量資料例子之現有記憶體的典型情況之速度/容量與配置以使用在有關本發明之第一實施例之計算機系統中的行進主記憶體31之速度/容量。亦即，第30(b)圖示意地顯示以一百個記憶體單位U1、U2、U3、...、U100實作之行進主記憶體31之速度/容量，並與第30(a)圖所示之現有記憶體的速度/容量比較。類似於第21(a)-(b)圖所示之情況，在典型情況下，我們可藉由多執行緒平行處理中之純量資料或程式指令中的推測資料準備來讀出99個記憶體單位，但只有幾個記憶體單位是可用的，如由現有記憶體中之畫有陰影線的記憶體單位所示。
第31圖比較對於串流資料、向量資料或程式指令例子之現有記憶體之最佳情況之速度/容量與配置以使用在有關本發明之第一實施例之計算機系統中的行進主記憶體31之速度/容量。亦即，第31(b)圖示意地顯示以一百個記憶體單位U1、U2、U3、...、U100實作之行進主記憶體31之速度/容量，並與第31(a)圖所示之現有記憶體之最佳情況的速度/容量比較。在最佳情況下，我們可了解到行進主記憶體31的一百個記憶體單位能用於串流資料和資料平行。
(二維行進主記憶體)
記憶體單位可如第32-38圖所示般在晶片上二維地排列，以致於不需開關/網路即可實現各種操作模式。根據第32-38圖所示之第一實施例的二維行進主記憶體31，記憶體單位U11、U12、U13、...、U1,v-1、U1v；U21、U22、U23、...、U2,v-2、U2v；...；Uu1、Uu2、Uu3、...、Uu,v-1、Uuv不需要再新，因為所有的記憶體單位U11、U12、U13、...、U1,v-1、U1v；U21、U22、U23、...、U2,v-2、U2v；...；Uu1、Uu2、Uu3、...、Uu,v-1、Uuv通常會由於資訊移動架構(資訊行進架構)而被自動地再新。而且接著定址至記憶體單位U11、U12、U13、...、U1,v-1、U1v；U21、U22、U23、...、U2,v-2、U2v；...；Uu1、Uu2、Uu3、...、Uu,v-1、Uuv之各者不存在了，且所需資訊是關於其連接記憶體邊緣之目的單位的標頭。存取第一實施例之二維行進主記憶體31的機 制會真正替代從定址模式開始至傳統計算機系統中的讀/寫資訊的現有記憶體架構。因此，根據第一實施例之二維行進主記憶體31，沒有第一實施例之計算機系統中的定址模式之記憶體存取過程比傳統計算機系統的現有記憶體架構更簡單多了。
(能量消耗)
為了闡明有關本發明之第一實施例之計算機系統之架構、設計和實作的改善，將說明能量消耗的改善。第39(a)圖顯示在微處理器中的能量消耗可分成靜態功率消耗和動態功率消耗。在第39(a)圖所示之動態功率消耗中，功率消耗之淨值及負擔係清楚明瞭地繪示於第39(b)圖中。如第39(c)圖所示，只有淨能部分是實際上必要的，以運作計算機系統中的特定工作，如此這些純能量部分產生最少的能量消耗以執行計算機系統。這表示藉由第39(c)圖所示之消耗的淨能來達到最短的處理時間。
雖然對架構、設計和實作處理器注入一些努力，但在第1圖所示之傳統架構中仍有瓶頸。在傳統架構中，在范紐曼電腦中有各種問題，如下：1)程式儲存得像記憶體中的資料一樣；2)所有處理在單處理器中基本上係連續地；2)程式操作係指令的連續執行；4)向量資料係與向量指令被CPU連續地處理；5)串流資料係與執行緒連續地處理； 6)程式接著執行緒係連續地排列；7)資料平行係由資料的排列構成而作為向量；及8)串流資料係資料流
由傳統電腦的特性，我們推論出程式和資料的儲存係以基本上連續排列的方式。這個事實表示指令的規則排列存在於程式和對應的資料中。
在有關第2圖所示之本發明之第一實施例的計算機系統中，存取行進主記憶體31中的指令並非必要的，因為指令會由其本身主動地存取至處理器11。同樣地，存取行進主記憶體31中的資料並非必要的，因為資料會由其本身主動地存取至處理器11。
第40圖顯示藉由William J.Dally等人，於「Efficient Embedded Computer」，電腦，第41卷，第7,2008號，第27-32頁中估計的在傳統架構中包括暫存器和快取之處理器中的實際能量消耗分佈。在第40圖中，揭露了除了晶片間的線路以外，只有在整個晶片上的功率消耗分佈之估計。藉由Dally等人，估計指令供應功率消耗會是42%，估計資料供應功率消耗會是28%，估計時脈和控制邏輯功率消耗會是24%，且估計架構功率消耗會是6%。因此，我們可了解到指令供應和資料供應功率消耗係相對大於時脈/控制邏輯功率消耗和架構功率消耗，這是因為以許多電線和由於除了非再新所有記憶體、快取和暫存器之外的這些快取和暫存器的存取方式而造成一些軟體負擔的無效率快取/暫存器存取。
由於指令供應功率消耗與資料供應功率消耗的比例是3：2，且時脈和控制邏輯功率消耗與架構功率消耗的比例是4：1，依照有關第2圖所示之本發明之第一實施例之計算機系統，我們可藉由使用至少部分的行進主記憶體31來輕易地將資料供應功率消耗降低至20%，使得指令供應功率消耗變成30%，而我們可將架構功率消耗增加至10%，使得時脈和控制邏輯功率消耗變成40%，這表示指令供應功率消耗和資料供應功率消耗的總和會變成50%，且時脈和控制邏輯功率消耗和架構功率消耗的總和會變成50%。
若我們將資料供應功率消耗降低至10%，則指令供應功率消耗變成15%，且若我們將架構功率消耗增加至15%，則時脈和控制邏輯功率消耗將變成60%，這表示指令供應功率消耗和資料供應功率消耗的總和會變成35%，而時脈和控制邏輯功率消耗和架構功率消耗的總和會變成75%。
傳統計算機系統以用於定址並讀/寫記憶體單位之相對大的平均主動時間，伴隨著線路延遲時間來如第41(a)圖所示地消耗能量，而本計算機系統如第41(b)圖所示地消耗較少的能量，因為本計算機系統透過行進記憶體具有較短的平均主動平滑時間，且我們可能以較少能量比傳統計算機系統更快的處理相同資料。
第二實施例
如第42圖所示，有關本發明之第二實施例之計算機 系統包括一處理器11及一行進主記憶體31。處理器11包括一控制單位111，具有配置以產生一時脈信號的時脈產生器113、一算術邏輯單位(ALU)112，配置以與時脈信號同步地執行算術和邏輯運算、一連接控制單位111的行進指令暫存器檔案(RF)22a、以及一連接ALU 112的行進資料暫存器檔案(RF)22b。
雖然省略了說明，但非常類似於第3-12、13(a)、13(b)、14及32-38圖所示的行進主記憶體31，行進指令暫存器檔案22a具有指令暫存器單位之陣列、配置以接收來自行進主記憶體31的儲存指令之指令暫存器輸入端、及第三陣列的指令暫存器輸出端，配置以儲存指令至每個指令暫存器單位中，並與時脈信號同步地從毗連於指令暫存器輸入端之指令暫存器單位朝毗連於指令暫存器輸出端之指令暫存器單位將在每個指令暫存器單位中的儲存指令連續地且週期地傳輸至相鄰的指令暫存器單位，以透過指令暫存器輸出端主動地且連續地提供由儲存指令實作之指令給控制單位111，使得控制單位111能以指令執行運算。
又類似於第3-12、13(a)、13(b)、14及32-38圖所示之行進主記憶體31，行進資料暫存器檔案22b具有資料暫存器單位之陣列、配置以接收來自行進主記憶體31的儲存資料之第四陣列的資料暫存器輸入端、及第四陣列的資料暫存器輸出端，配置以儲存資料至每個資料暫存器單位中，並與時脈信號同步地從毗連於資料暫存器輸入端之資料暫存器單位朝毗連於資料暫存器輸出端之資料暫存器 單位將在每個資料暫存器單位中的儲存資料連續地且週期地傳輸至相鄰的資料暫存器單位，以透過資料暫存器輸出端主動地且連續地提供資料給ALU 112，使得ALU 112能以資料執行運算，然而省略了行進資料暫存器檔案22b的詳細說明。
如第42圖所示，部分的行進主記憶體31和行進指令暫存器檔案22a係藉由複數個接合構件54來電性連接，且剩餘部分的行進主記憶體31和行進資料暫存器檔案22b係藉由另外複數個接合構件54來電性連接。
ALU 112中處理的結果資料會被送出至行進資料暫存器檔案22b。因此，如雙向箭頭Φ24所表示，資料係在行進資料暫存器檔案22b與ALU 112之間雙向地傳輸。再者，儲存在行進資料暫存器檔案22b中的資料會透過接合構件54被送出至行進主記憶體31。因此，如雙向箭頭Φ23所表示，資料係透過接合構件54在行進主記憶體31與行進資料暫存器檔案22b之間雙向地傳輸。
相反地，如單向箭頭η22和η23所表示，關於指令移動，只有從行進主記憶體31到行進指令暫存器檔案22a以及從行進指令暫存器檔案22a到控制單位111的一個指令流動方向。
在第42圖所示之第二實施例的計算機系統中，因為整個計算機系統即使在行進主記憶體31與行進指令暫存器檔案22a之間、行進主記憶體31與行進資料暫存器檔案22b之間、行進指令暫存器檔案22a與控制單位111之 間以及行進資料暫存器檔案22b與ALU 112之間的資料交換中都沒有線路，所以沒有由資料匯流排和位址匯流排構成的匯流排，然而線路或匯流排在傳統計算機系統中會產生瓶頸。由於沒有全域線路，這會產生時間延遲和在這些線路之間的零星電容，因此第二實施例的計算機系統能達到快很多的處理速度以及低功率消耗。
由於有關第二實施例之計算機系統的其餘功能、組態、及運作方式本質上類似於已在第一實施例中說明的功能、組態、運作方式，故可省略重疊或冗長的說明。
第三實施例
如第43圖所示，有關本發明之第三實施例之計算機系統包括一處理器11、一行進快取記憶體(21a、21b)及一行進主記憶體31。類似於第二實施例，處理器11包括一控制單位111，具有配置以產生一時脈信號的時脈產生器113、一算術邏輯單位(ALU)112，配置以與時脈信號同步地執行算術和邏輯運算、一連接控制單位111的行進指令暫存器檔案(RF)22a、以及一連接ALU 112的行進資料暫存器檔案(RF)22b。
行進快取記憶體(21a、21b)包括行進指令快取記憶體21a和行進資料快取記憶體21b。雖然省略了說明，但非常類似於第3-12、13(a)、13(b)、14及32-38圖所示的行進主記憶體31，行進指令快取記憶體21a和行進資料快取記憶體21b之各者具有在對應至資訊單位之位置上的快 取記憶體單位之陣列、配置以接收來自行進主記憶體31的儲存資訊之陣列的快取輸入端、及陣列的快取輸出端，配置以儲存資訊至每個快取記憶體單位中，並與時脈信號同步地將每個資訊逐步地傳輸至相鄰的快取記憶體單位，以主動地且連續地提供儲存資訊給處理器11，使得ALU 112能以儲存資訊執行算術和邏輯運算。
如第43圖所示，部分的行進主記憶體31和行進指令快取記憶體21a係藉由複數個接合構件52來電性連接，且剩餘部分的行進主記憶體31和行進資料快取記憶體21b係藉由另外複數個接合構件52來電性連接。再者，行進指令快取記憶體21a和行進指令暫存器檔案22a係藉由複數個接合構件51來電性連接，且行進資料快取記憶體21b和行進資料暫存器檔案22b係藉由另外複數個接合構件51來電性連接。
ALU 112中處理的結果資料會被送出至行進資料暫存器檔案22b，且如雙向箭頭Φ34所表示，資料係在行進資料暫存器檔案22b與ALU 112之間雙向地傳輸。再者，儲存在行進資料暫存器檔案22b中的資料會透過接合構件51被送出至行進資料快取記憶體21b，且如雙向箭頭Φ33所表示，資料係透過接合構件51在行進資料快取記憶體21b與行進資料暫存器檔案22b之間雙向地傳輸。此外，儲存在行進資料快取記憶體21b中的資料會透過接合構件52被送出至行進主記憶體31，且如雙向箭頭Φ32所表示，資料係透過接合構件52在行進主記憶體31與行進資料 快取記憶體21b之間雙向地傳輸。
相反地，如單向箭頭η31、η32和η33所表示，關於指令移動，只有從行進主記憶體31到行進指令快取記憶體21a、從行進指令快取記憶體21a到行進指令暫存器檔案22a、以及從行進指令暫存器檔案22a到控制單位111的一個指令流動方向。
在第43圖所示之第三實施例的計算機系統中，因為整個計算機系統即使在行進主記憶體31與行進指令快取記憶體21a之間、行進指令快取記憶體21a與行進指令暫存器檔案22a之間、行進主記憶體31與行進資料快取記憶體21b之間、行進資料快取記憶體21b與行進資料暫存器檔案22b之間、行進指令暫存器檔案22a與控制單位111之間以及行進資料暫存器檔案22b與ALU 112之間的任何資料交換中都沒有全域線路，所以沒有由資料匯流排和位址匯流排構成的匯流排，然而線路或匯流排在傳統計算機系統中會產生瓶頸。由於沒有全域線路，這會產生時間延遲和在這些線路之間的零星電容，因此第三實施例的計算機系統能達到快很多的處理速度以及低功率消耗。
由於有關第三實施例之計算機系統的其餘功能、組態、及運作方式實質上類似於已在第一和第二實施例中說明的功能、組態、運作方式，故可省略重疊或冗長的說明。如第44(a)圖所示，第三實施例之計算機系統中的ALU 112可包括複數個算術管線P1、P2、P3、...、Pn，配置以透過行進暫存器單位R11、R12、R13、...、R1n；R21、R22 、R23、...、R2n來接收儲存資訊，其中資料與算術管線P1、P2、P3、...、Pn的對齊方向平行移動。假使儲存向量資料，能使用行進向量暫存器單位R11、R12、R13、...、R1n；R21、R22、R23、...、R2n。
再者，如第44(b)圖所示，複數個行進快取單位C11、C12、C13、...、C1n；C21、C22、C23、...、C2n；C31、C32、C33、...、C3n能平行排列。
如第45圖所示，第三實施例之計算機系統中的ALU 112可包括單一處理器核心116，且如十字箭頭所表示，資料能從行進快取記憶體21移動到行進暫存器檔案22，並從行進暫存器檔案22移動到處理器核心116。在處理器核心116中處理的結果資料會被送出至行進暫存器檔案22，使得資料在行進暫存器檔案22與處理器核心116之間雙向地傳輸。再者，儲存在行進暫存器檔案22中的資料會被送出至行進快取記憶體21，使得資料在行進快取記憶體21與行進暫存器檔案22之間雙向地傳輸。在指令移動的情況中，沒有沿著待處理資訊之相反方向流動。
如第46圖所示，第三實施例之計算機系統中的ALU 112可包括單一算術管線117，且如十字箭頭所表示，資訊能從行進快取記憶體21移動到行進向量暫存器檔案22v，並從行進向量暫存器檔案22v移動到算術管線117。算術管線117中處理的結果資料會被送出至行進向量暫存器檔案22v，使得資料在行進向量暫存器檔案22v與算術管線117之間雙向地傳輸。再者，儲存在行進向量暫存 器檔案22v中的資料會被送出至行進快取記憶體21，使得資料在行進快取記憶體21與行進向量暫存器檔案22v之間雙向地傳輸。在指令移動的情況中，沒有沿著待處理資訊之相反方向流動。
如第47圖所示，第三實施例之計算機系統中的ALU 112可包括複數個處理器核心116-1、116-2、116-3、116-4、...、116-m，且如十字箭頭所表示，資訊能從行進快取記憶體21移動到行進暫存器檔案22，並從行進暫存器檔案22移動到處理器核心116-1、116-2、116-3、116-4、...、116-m。在處理器核心116-1、116-2、116-3、116-4、...、116-m中處理的結果資料會被送出至行進暫存器檔案22，使得資料在行進暫存器檔案22與處理器核心116-1、116-2、116-3、116-4、...、116-m之間雙向地傳輸。再者，儲存在行進暫存器檔案22中的資料會被送出至行進快取記憶體21，使得資料在行進快取記憶體21與行進暫存器檔案22之間雙向地傳輸。在指令移動的情況中，沒有沿著待處理資訊之相反方向流動。
如第48圖所示，第三實施例之計算機系統中的ALU 112可包括複數個算術管線117-1、117-2、117-3、117-4、...、117-m，且如十字箭頭所表示，資訊能從行進快取記憶體21移動到行進向量暫存器檔案22v，並從行進向量暫存器檔案22v移動到算術管線117-1、117-2、117-3、117-4、...、117-m。算術管線117-1、117-2、117-3、117-4、...、117-m中處理的結果資料會被送出至行進向量暫存器檔案 22v，使得資料在行進向量暫存器檔案22v與算術管線117-1、117-2、117-3、117-4、...、117-m之間雙向地傳輸。再者，儲存在行進向量暫存器檔案22v中的資料會被送出至行進快取記憶體21，使得資料在行進快取記憶體21與行進向量暫存器檔案22v之間雙向地傳輸。在指令移動的情況中，沒有沿著待處理資訊之相反方向流動。
如第49(b)圖所示，第三實施例之計算機系統中的ALU 112可包括複數個算術管線117-1、117-2、117-3、117-4、...、117-m，且複數個行進快取記憶體21-1、21-2、21-3、21-4、...、21-m係電性連接行進主記憶體31。這裡，第一行進向量暫存器檔案22v-1連接第一行進快取記憶體21-1，且第一算術管線117-1連接第一行進向量暫存器檔案22v-1。而且，第二行進向量暫存器檔案22v-2連接第二行進快取記憶體21-2，且第二算術管線117-2連接第二行進向量暫存器檔案22v-2；第三行進向量暫存器檔案22v-3連接第三行進快取記憶體21-3，且第三算術管線117-3連接第三行進向量暫存器檔案22v-3；以及第m個行進向量暫存器檔案22v-m連接第m個行進快取記憶體21-m，且第m個算術管線117-m連接第m個行進向量暫存器檔案22v-m。
資訊係平行地從行進主記憶體31到行進快取記憶體21-1、21-2、21-3、21-4、...、21-m、平行地從行進快取記憶體21-1、21-2、21-3、21-4、...、21-m到行進向量暫存器檔案22v-1、22v-2、22v-3、22v-4、...、22v-m、以及平行地 從行進向量暫存器檔案22v-1、22v-2、22v-3、22v-4、...、22v-m到算術管線117-1、117-2、117-3、117-4、...、117-m移動。算術管線117-1、117-2、117-3、117-4、...、117-m中處理的結果資料會被送出至行進向量暫存器檔案22v-1、22v-2、22v-3、22v-4、...、22v-m，使得資料在行進向量暫存器檔案22v-1、22v-2、22v-3、22v-4、...、22v-m與算術管線117-1、117-2、117-3、117-4、...、117-m之間雙向地傳輸。再者，儲存在行進向量暫存器檔案22v-1、22v-2、22v-3、22v-4、...、22v-m中的資料會被送出至行進快取記憶體21-1、21-2、21-3、21-4、...、21-m，使得資料在行進快取記憶體21-1、21-2、21-3、21-4、...、21-m與行進向量暫存器檔案22v-1、22v-2、22v-3、22v-4、...、22v-m之間雙向地傳輸，且儲存在行進快取記憶體21-1、21-2、21-3、21-4、...、21-m中的資料會被送出至行進主記憶體31，使得資料在行進主記憶體31與行進快取記憶體21-1、21-2、21-3、21-4、...、21-m之間雙向地傳輸。在指令移動的情況中，沒有沿著待處理資訊之相反方向流動。
相反地，如第49(a)圖所示，在包括複數個算術管線117-1、117-2、117-3、117-4、...、117-m之傳統計算機系統的ALU 112中，複數個傳統的快取記憶體321-1、321-2、321-3、321-4、...、321-m透過會產生范紐曼瓶頸325的佈線及/或匯流排來電性連接傳統的主記憶體331。接著，資訊經過范紐曼瓶頸325平行地從傳統的主記憶體331到傳統的快取記憶體321-1、321-2、321-3、321-4、...、321-m、 平行地從傳統的快取記憶體321-1、321-2、321-3、321-4、...、321-m到傳統的向量暫存器檔案(RF)322v-1、322v-2、322v-3、322v-4、...、322v-m、以及平行地從傳統的向量暫存器檔案322v-1、322v-2、322v-3、322v-4、...、322v-m到算術管線117-1、117-2、117-3、117-4、...、117-m移動。
在如第49(b)圖所示之第三實施例之計算機系統中，因為整個系統即使在算術管線117-1、117-2、117-3、117-4、...、117-m與行進主記憶體31之間任何資料交換中都沒有全域線路，所以沒有由資料匯流排和位址匯流排構成的匯流排，然而線路或匯流排在傳統計算機系統中會產生瓶頸，如第49(a)圖所示。由於沒有全域線路，這會產生時間延遲和在這些線路之間的零星電容，因此第49(b)圖所示之計算機系統能達到快很多的處理速度以及低功率消耗。
第四實施例
如第50圖所示，第四實施例之計算機系統包括一傳統主記憶體31s、一連接傳統主記憶體31s的母行進主記憶體31-0、以及複數個處理單位12-1、12-2、12-3、...，配置以通訊母行進主記憶體31-0，以實作高效能計算(HPC)系統，其能用於圖形處理單位(GPU)基礎的通用計算。雖然省略說明，但第四實施例的HPC系統更包括一控制單位111，具有配置以產生一時脈信號的時脈產生器113、以及一現場可程式閘陣列(FPGA)，配置以切換控制複數個處理單位12-1、12-2、12-3、...的運作、藉由平行運轉來最 佳化計算的流程、建構以幫助管理並組織頻寬消耗。本質上，FPGA是一種能對特定工作重新佈線自己的計算機晶片。FPGA能以如VHDL或Verilog的硬體描述語言來編程。
第一處理單位12-1包括一第一分支行進主記憶體31-1、分別電性連接第一分支行進主記憶體31-1的複數個第一行進快取記憶體21-11、21-12、...、21-1p、分別電性連接第一行進快取記憶體21-11、21-12、...、21-1p的複數個第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p、分別電性連接第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p的複數個第一算術管線117-11、117-12、...、117-1p。
類似於第3-12、13(a)、13(b)、14及32-38圖所示之組態，因為母行進主記憶體31-0、第一分支行進主記憶體31-1、第一行進快取記憶體21-11、21-12、...、21-1p、及第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p之各者包括一記憶體單位之陣列、陣列的輸入端及陣列的輸出端，配置以儲存資訊至每個記憶體單位中，並與時脈信號同步地從輸入端側逐步地朝輸出端傳輸。
因為母行進主記憶體31-0、第一分支行進主記憶體31-1、第一行進快取記憶體21-11、21-12、...、21-1p、及第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p的運作係由FPGA控制，所以資訊從母行進主記憶體31-0到第一分支行進主記憶體31-1、平行地從第一分支行進主記憶體31-1到第一行進快取記憶體21-11、21-12、...、21-1p、平行 地從第一行進快取記憶體21-11、21-12、...、21-1p到第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p、及平行地從第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p到第一算術管線117-11、117-12、...、117-1p移動。在第一算術管線117-11、117-12、...、117-1p中處理的結果資料會被送出至第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p，使得資料在第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p與第一算術管線117-11、117-12、...、117-1p之間雙向地傳輸。再者，儲存在第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p中的資料會被送出至第一行進快取記憶體21-11、21-12、...、21-1p，使得資料在第一行進快取記憶體21-11、21-12、...、21-1p與第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p之間雙向地傳輸，且儲存在第一行進快取記憶體21-11、21-12、...、21-1p中的資料會被送出至第一分支行進主記憶體31-1，使得資料在第一分支行進主記憶體31-1與第一行進快取記憶體21-11、21-12、...、21-1p之間雙向地傳輸。然而，FGPA控制指令的移動，使得沒有沿著待在第一處理單位12-1中處理之資訊之相反方向流動。
第二處理單位12-2包括一第二分支行進主記憶體31-2、分別電性連接第二分支行進主記憶體31-2的複數個第二行進快取記憶體21-21、21-22、...、21-2q、分別電性連接第二行進快取記憶體21-21、21-22、...、21-2q的複數個第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q、分別電 性連接第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q的複數個第二算術管線117-21、117-22、...、117-2q。類似於第一處理單位12-1，母行進主記憶體31-0、第二分支行進主記憶體31-2、第二行進快取記憶體21-21、21-22、...、21-2q、及第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q之各者包括一記憶體單位之陣列、陣列的輸入端及陣列的輸出端，配置以儲存資訊至每個記憶體單位中，並與時脈信號同步地從輸入端側逐步地朝輸出端傳輸。因為母行進主記憶體31-0、第二分支行進主記憶體31-2、第二行進快取記憶體21-21、21-22、...、21-2q、及第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q的運作係由FPGA控制，所以資訊從母行進主記憶體31-0到第二分支行進主記憶體31-2、平行地從第二分支行進主記憶體31-2到第二行進快取記憶體21-2q、21-22、...、21-2q、平行地從第二行進快取記憶體21-21、21-22、...、21-2q到第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q、及平行地從第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q到第二算術管線117-21、117-22、...、117-2q移動。在第二算術管線117-21、117-22、...、117-2q中處理的結果資料會被送出至第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q，使得資料在第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q與第二算術管線117-21、117-22、...、117-2q之間雙向地傳輸。再者，儲存在第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q中的資料會被送出至第二行進快取記 憶體21-21、21-22、...、21-2q，使得資料在第二行進快取記憶體21-21、21-22、...、21-2q與第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q之間雙向地傳輸，且儲存在第二行進快取記憶體21-21、21-22、...、21-2q中的資料會被送出至第二分支行進主記憶體31-2，使得資料在第二分支行進主記憶體31-2與第二行進快取記憶體21-21、21-22、...、21-2q之間雙向地傳輸。然而，FGPA控制指令的移動，使得沒有沿著待在第二處理單位12-2中處理之資訊之相反方向流動。
例如，從原始程式中的迴圈產生之向量指令會平行地從母行進主記憶體31-0傳到第一處理單位12-1、第二處理單位12-2、第三處理單位12-3，使得在第一處理單位12-1、第二處理單位12-2、第三處理單位12-3、...之各者中的算術管線117-11、117-12、...、117-1p、117-21、117-22、...、117-2q、...能執行這些向量指令的平行處理。
雖然在第50圖所述之第四實施例之HPC系統中，目前的FPGA控制式HPC系統需要大量的佈線資源，這會產生時間延遲和在這些線路之間的零星電容而造成瓶頸，但因為沒有如資料匯流排和位址匯流排之匯流排用於在第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p與第一算術管線117-11、117-12、...、117-1p之間、第一行進快取記憶體21-11、21-12、...、21-1p與第一行進向量暫存器檔案22v-11、22v-12、...、22v-1p之間、第一分支行進主記憶體31-1與第一行進快取記憶體21-11、21-12、...、21-1p之 間、第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q與第二算術管線117-21、117-22、...、117-2q之間、第二行進快取記憶體21-21、21-22、...、21-2q與第二行進向量暫存器檔案22v-21、22v-22、...、22v-2q之間、與之間、第二分支行進主記憶體31-2與第二行進快取記憶體21-21、21-22、...、21-2q之間、母行進主記憶體31-0與第一分支行進主記憶體31-1之間、以及母行進主記憶體31-0與第二分支行進主記憶體31-2之間的任何資料交換，所以第50圖所述之FPGA控制式HPC系統能比目前的FPGA控制式HPC系統達到快很多的處理速度以及更低的功率消耗。藉由增加處理單位12-1、12-2、12-3、...的數量，有關第四實施例的FPGA控制式HPC系統能例如以非常快的速度執行數千的執行緒(或同時地)，以能對大量的資料有高計算生產量。
第五實施例
如第51圖所示，有關本發明之第五實施例之計算機系統包括一處理器11、一疊行進暫存器檔案22-1、22-2、22-3、...，實作連接處理器11的三維行進暫存器檔案、一疊行進快取記憶體21-1、21-2、21-3、...，實作連接三維行進暫存器檔案(22-1、22-2、22-3、...)的三維行進快取記憶體、及一疊行進主記憶體31-1、31-2、31-3、...，實作連接三維行進快取(21-1、21-2、21-3、...)的三維行進主記憶體。處理器11包括一控制單位111，具有配置以產生一時脈信號的時脈產生器113、一算術邏輯單位(ALU)112，配 置以與時脈信號同步地執行算術和邏輯運算。
在三維行進暫存器檔案(22-1、22-2、22-3、...)中，第一行進暫存器檔案22-1包括連接控制單位111的第一行進指令暫存器檔案22a-1以及連接ALU 112的第一行進資料暫存器檔案22b-1，第二行進暫存器檔案22-2包括連接控制單位111的第二行進指令暫存器檔案以及連接ALU 112的第二行進資料暫存器檔案，第三行進暫存器檔案22-3包括連接控制單位111的第三行進指令暫存器檔案以及連接ALU 112的第三行進資料暫存器檔案，且在三維行進快取(21-1、21-2、21-3、...)中，第一行進快取記憶體21-1包括第一行進指令快取記憶體21a-1以及第一行進資料快取記憶體21b-1，第二行進快取記憶體21-2包括第二行進指令快取記憶體以及第二行進資料快取記憶體，第三行進快取記憶體21-3包括第三行進指令快取記憶體以及第三行進資料快取記憶體，等等。
雖然省略了說明，但非常類似於第32-38圖所示的行進主記憶體31，每個行進主記憶體31-1、31-2、31-3、...具有二維的記憶體單位之陣列(各具有單一資訊)、主記憶體陣列之輸入端、及主記憶體陣列之輸出端，每個行進主記憶體31-1、31-2、31-3、...儲存資訊至每個記憶體單位中，並逐步地與時脈信號同步地朝主記憶體陣列的輸出端傳輸，以主動地且連續地提供儲存資訊給三維行進快取(21-1、21-2、21-3、...)，每個行進快取記憶體21-1、21-2、21-3、...具有二維的快取記憶體單位之陣列、行進快取陣列之 快取輸入端，配置以從三維的行進主記憶體(31-1、31-2、31-3、...)接收儲存資訊、及快取記憶體陣列之快取輸出端，每個行進快取記憶體21-1、21-2、21-3、...儲存資訊至每個快取記憶體單位中，並與時脈信號同步地將資訊逐步地傳輸至相鄰的快取記憶體單位，以主動地且連續地提供儲存資訊給三維行進暫存器檔案(22-1、22-2、22-3、...)，且每個行進暫存器檔案22-1、22-2、22-3、...具有二維的暫存器單位之陣列(各具有單一資訊)、暫存器陣列之輸入端，配置以從三維的行進快取(21-1、21-2、21-3、...)接收儲存資訊、及暫存器陣列之輸出端，每個行進暫存器檔案22-1、22-2、22-3、...儲存資訊至每個暫存器單位中，並逐步地與時脈信號同步地朝暫存器陣列的輸出端傳輸，以主動地且連續地提供儲存資訊給處理器11，使得處理器11能以儲存資訊執行算術和邏輯運算。
每個行進主記憶體31-1、31-2、31-3、...係由置於半導體晶片之表面上的二維記憶體單位之陣列實作，且如第27A圖所示地垂直堆疊了複數個半導體晶片，在複數個半導體晶片之間夾了散熱板58m-1、58m-2、58m-3、...以實作三維的行進主記憶體(31-1、31-2、31-3、...)。散熱板58m-1、58m-2、58m-3、...最好由具有高熱傳導性的材料(如鑽石)製成。同樣地，每個行進快取記憶體21-1、21-2、21-3、...係由置於半導體晶片之表面上的二維記憶體單位之陣列實作，且如第27B圖所示地垂直堆疊了複數個半導體晶片，在複數個半導體晶片之間夾了散熱板58c-1、58c-2 、58c-3、...以實作三維的行進快取(21-1、21-2、21-3、...)，以及每個行進暫存器檔案22-1、22-2、22-3、...係由置於半導體晶片之表面上的二維記憶體單位之陣列實作，且如第27C圖所示地垂直堆疊了複數個半導體晶片，在複數個半導體晶片之間夾了散熱板58r-1、58r-2、58r-3、...以實作三維的行進暫存器檔案(22-1、22-2、22-3、...)。散熱板58c-1、58c-2、58c-3、...、58r-1、58r-2、58r-3、...最好由具有高熱傳導性的材料(如鑽石)製成。因為在第52(a)-(c)和53圖所示之三維組態中的半導體晶片之表面內部沒有互連，所以容易在半導體晶片之間插入散熱板58m-1、58m-2、58m-3、...、58c-1、58c-2、58c-3、...、58r-1、58r-2、58r-3、...，第52(a)-(c)和53圖所示之組態可擴展成具有任何數量之半導體晶片的堆疊結構。在傳統架構中，當直接堆疊傳統的半導體晶片時，就熱的問題而論，基本上有限制所堆疊之半導體晶片的數量。在第五實施例的計算機系統中，第52(a)-(c)和53圖所示之夾層結構適合用來更有效率地建立從主動計算半導體晶片穿過散熱板58m-1、58m-2、58m-3、...、58c-1、58c-2、58c-3、...、58r-1、58r-2、58r-3、...到系統外部的熱流。因此，在第五實施例的計算機系統中，這些半導體晶片能與系統的規模成比例地堆疊，且如第52(a)-(c)和53圖所示，因為能輕易地堆疊合併行進主記憶體31-1、31-2、31-3、...、行進快取記憶體21-1、21-2、21-3、...、及行進暫存器檔案22-1、22-2、22-3、...的複數個半導體晶片以實作三維組態，因此能輕易地組織 可擴充的計算機系統，藉此保持系統的溫度冷卻。
雖然省略了說明，但三維行進主記憶體(31-1、31-2、31-3、...)和三維行進快取(21-1、21-2、21-3、...)係藉由複數個接合構件電性連接，三維行進快取(21-1、21-2、21-3、...)和三維行進暫存器檔案(22-1、22-2、22-3、...)係藉由複數個接合構件電性連接，且三維行進暫存器檔案(22-1、22-2、22-3、...)和處理器11係藉由另外複數個接合構件電性連接。在ALU 112中處理的結果資料會透過接合構件被送出至三維行進暫存器檔案(22-1、22-2、22-3、...)，使得資料在三維行進暫存器檔案(22-1、22-2、22-3、...)與ALU 112之間雙向地傳輸。再者，儲存在三維行進暫存器檔案(22-1、22-2、22-3、...)中的資料會透過接合構件被送出至三維行進快取(21-1、21-2、21-3、...)，使得資料在三維行進快取(21-1、21-2、21-3、...)與三維行進暫存器檔案(22-1、22-2、22-3、...)之間雙向地傳輸。另外，儲存在三維行進快取(21-1、21-2、21-3、...)中的資料會透過接合構件被送出至三維行進主記憶體(31-1、31-2、31-3、...)，使得資料在三維行進主記憶體(31-1、31-2、31-3、...)與三維行進快取(21-1、21-2、21-3、...)之間雙向地傳輸。
相反地，只有從三維行進主記憶體(31-1、31-2、31-3、...)到三維行進快取(21-1、21-2、21-3、...)、從三維行進快取(21-1、21-2、21-3、...)到三維行進暫存器檔案(22-1、22-2、22-3、...)、以及從三維行進暫存器檔案(22-1、22-2、22-3、...)到控制單位111的一個指令流動方向。例如，從 原始程式中的迴圈產生的向量指令會從三維行進主記憶體(31-1、31-2、31-3、...)經過三維行進快取(21-1、21-2、21-3、...)、經過三維行進快取(21-1、21-2、21-3、...)和三維行進暫存器檔案(22-1、22-2、22-3、...)傳輸到控制單位111，使得這些向量指令之各者能被控制單位111中的算術管線執行。在第51圖所示之第五實施例的計算機系統中，在三維行進主記憶體(31-1、31-2、31-3、...)與三維行進快取(21-1、21-2、21-3、...)之間、三維行進快取(21-1、21-2、21-3、...)與三維行進暫存器檔案(22-1、22-2、22-3、...)之間、以及三維行進暫存器檔案(22-1、22-2、22-3、...)與處理器11之間的任何資料交換中都沒有如資料匯流排和位址匯流排的匯流排，然而線路或匯流排在傳統計算機系統中會產生瓶頸。由於沒有全域線路，這會產生時間延遲和在這些線路之間的零星電容，因此第五實施例的計算機系統能比傳統的計算機系統達到快很多的處理速度以及更低的功率消耗，比傳統計算機系統更保持計算機系統的溫度在低溫，以藉由採用散熱板58c-1、58c-2、58c-3、...、58r-1、58r-2、58r-3、...來建立「冷卻計算機」，其中散熱板58c-1、58c-2、58c-3、...、58r-1、58r-2、58r-3、...係由具有高熱傳導性的材料(如鑽石)製成並設置於半導體晶片之間。有關第五實施例的冷卻計算機與現有計算機不同，因為冷卻計算機例如以平均少30%能量消耗且小10000%的尺寸來架構及設計以得到高100倍以上的速度。
由於有關第五實施例之計算機系統的其餘功能、組態 、及運作方式本質上類似於已在第一至第三實施例中說明的功能、組態、運作方式，故可省略重疊或冗長的說明。
(各種三維組態)
第51、52(a)、52(b)和52(c)圖所示之三維組態只是舉例，且如何實作三維組態有各種方法和組合，以易於組織可擴充的計算機系統。
例如，如第53圖所示，合併複數個算術管線117及複數個行進暫存器檔案22的第一晶片(頂部晶片)、合併行進快取記憶體21的第二晶片(中間晶片)及合併行進主記憶體31的第三晶片(底部晶片)能垂直地堆疊。每個算術管線117可包括向量處理單位，且每個行進暫存器檔案22可包括行進向量暫存器。在第一與第二晶片之間，插入了複數個接合構件55a，且在第二與第三晶片之間，插入了複數個接合構件55b。例如，接合構件55a和55b之各者可藉由導電凸塊來實作，如焊接球、金(Au)凸塊、銀(Ag)凸塊、銅(Cu)凸塊、鎳-金(Ni-Au)合金凸塊或鎳-金-銦(Ni-Au-In)合金凸塊。雖然省略了說明，但類似於第52(a)-(c)和53圖所示之組態，散熱板能插在第一與第二晶片之間以及在第二與第三晶片之間，以達到「冷卻晶片」。
替代地，如第54和55圖所示，包括第一頂部晶片、第一中間晶片及第一底部晶片的第一三維(3D)堆疊和包括第二頂部晶片、第二中間晶片及第二底部晶片的第二3D 堆疊可二維地設置在相同基板或相同電路板上，以透過多個處理器實施平行計算，其中第一3D堆疊和第二3D堆疊係由橋接器59a和59b連接。
在第一3D堆疊中，合併複數個第一算術管線117-1及複數個第一行進暫存器檔案22-1的第一頂部晶片、合併第一行進快取記憶體21-1的第一中間晶片及合併第一行進主記憶體31-1的第一底部晶片被垂直地3D堆疊。每個第一算術管線117-1可包括向量處理單位，且每個第一行進暫存器檔案22-1可包括行進向量暫存器。在第一頂部與第一中間晶片之間，插入了複數個接合構件55a-1，且在第一中間與第一底部晶片之間，插入了複數個接合構件55b-1。例如，接合構件55a-1和55b-1之各者可藉由導電凸塊來實作，如焊接球、金(Au)凸塊、銀(Ag)凸塊、銅(Cu)凸塊、鎳-金(Ni-Au)合金凸塊或鎳-金-銦(Ni-Au-In)合金凸塊。同樣地，在第二3D堆疊中，合併複數個第二算術管線117-2及複數個第二行進暫存器檔案22-2的第二頂部晶片、合併第二行進快取記憶體21-2的第二中間晶片及合併第二行進主記憶體31-2的第二底部晶片被垂直地3D堆疊。每個第二算術管線117-2可包括向量處理單位，且每個第二行進暫存器檔案22-2可包括行進向量暫存器。在第二頂部與第二中間晶片之間，插入了複數個接合構件55a-2，且在第二中間與第二底部晶片之間，插入了複數個接合構件55b-2。例如，接合構件55a-2和55b-2之各者可藉由導電凸塊來實作，如焊接球、金(Au)凸塊、銀(Ag)凸塊、銅 (Cu)凸塊、鎳-金(Ni-Au)合金凸塊或鎳-金-銦(Ni-Au-In)合金凸塊。雖然省略了說明，但類似於第52(a)-(c)和53圖所示之組態，散熱板能插在第一頂部與第一中間晶片之間、第一中間與第一底部晶片之間、第二頂部與第二中間晶片之間、及第二中間與第二底部晶片之間，以達到「冷卻晶片」。
類似於第四實施例的計算機系統，現場可程式閘陣列(FPGA)可藉由遍歷在第一算術管線117-1和第二算術管線117-2上的執行緒或向量處理之鏈結來切換控制第一和第二3D堆疊的運作，實作HPC系統，其能用於GPU基礎的通用計算。
又或者，如第56圖所示，合併複數個算術管線117的第一晶片(頂部晶片)、合併複數個行進暫存器檔案22的第二晶片、合併行進快取記憶體21的第三晶片、合併第一行進主記憶體31-1的第四晶片、合併第二行進主記憶體31-2的第五晶片以及合併第三行進主記憶體31-3的第六晶片(底部晶片)能垂直地堆疊。每個算術管線117可包括向量處理單位，且每個行進暫存器檔案22可包括行進向量暫存器，使得從原始程式中的迴圈產生的向量指令能在向量處理單位中執行。第一散熱板58-1係插在第一和第二晶片之間、第二散熱板58-2係插在第二和第三晶片之間、第三散熱板58-3係插在第三和第四晶片之間、第四散熱板58-4係插在第四和第五晶片之間、且第五散熱板58-5係插在第五和第六晶片之間，以達到「冷卻晶片」。因為在第 56圖所示之三維組態中的這些冷卻晶片之表面內部沒有互連，所以容易在這六個晶片之間間隔地插入散熱板58-1、58-2、58-3、58-4、58-5，如鑽石晶片。
第56圖所示之冷卻晶片組態並不限於六個晶片的例子，而是可擴展成具有任何晶片數量的三維堆疊結構，因為第56圖所示之夾層結構適合用來更有效率地建立從主動計算晶片穿過散熱板58-1、58-2、58-3、58-4、58-5到冷卻計算機系統外部的熱流。因此，在第五實施例之計算機系統中的冷卻晶片之數量能與計算機系統的規模成比例地增加。
第57-59圖顯示實作根據本發明之第五實施例的計算機系統之一部分基本核心之三維(3D)堆疊的各種實例，每個3D堆疊包括具有插在半導體記憶體晶片3a和3b之間的散熱板(如鑽石板)之冷卻技術，其中合併至少一歸類在行進記憶體家族中的行進記憶體，「行進記憶體家族」之詞除了包括描述在第一實施例中的行進主記憶體31之外，還包括描述在第二實施例中的連接ALU 112的行進指令暫存器檔案22a和行進資料暫存器檔案22b、以及描述在第三實施例中的行進指令快取記憶體21a和行進資料快取記憶體21b。
亦即，如第57圖所示，實作有關本發明之第五實施例的計算機系統之一部分基本核心之3D堆疊包括第一半導體記憶體晶片3a，其合併至少一行進記憶體家族中的行進記憶體、設置在第一半導體記憶體晶片3a下方的散 熱板58、設置在散熱板58下方的第二半導體記憶體晶片3b，其合併至少一行進記憶體家族中的行進記憶體、以及設置在散熱板58之一側的處理器11。這裡，在第57圖中，因為處理器11的位置係繪示為其中一個範例，所以處理器11能依據3D堆疊之設計選擇來設置在3D堆疊之組態中或3D堆疊之外部的任何必要或適當地方。例如，處理器11能配置在第一半導體記憶體晶片3a的同一階層或在第二半導體記憶體晶片3b的層。合併在第一半導體記憶體晶片3a上的行進記憶體以及合併在第二半導體記憶體晶片3b上的行進記憶體分別儲存程式指令。在第57圖所示之3D組態中，其中第一半導體記憶體晶片3a、散熱板58和第二半導體記憶體晶片3b係垂直地堆疊，第一控制路徑係設置於第一半導體記憶體晶片3a和處理器11之間，且第二控制路徑係設置於第二半導體記憶體晶片3b和處理器11之間，以易於以處理器11執行控制處理。另外的資料路徑可設置於第一半導體記憶體晶片3a和第二半導體記憶體晶片3b之間，以促進在第一半導體記憶體晶片3a和第二半導體記憶體晶片3b之間之程式指令的直接通訊。
而且，如第58圖所示，實作有關本發明之第五實施例的計算機系統之一部分基本核心之另一3D堆疊包括第一半導體記憶體晶片3a，其合併至少一行進記憶體家族中的行進記憶體、設置在第一半導體記憶體晶片3a下方的散熱板58、設置在散熱板58下方的第二半導體記憶體 晶片3b，其合併至少一行進記憶體家族中的行進記憶體、以及設置在散熱板58之一側的ALU 112。ALU 112的位置並不限於第58圖所示之地方，而ALU 112能依據3D堆疊之設計選擇，設置在3D堆疊之組態中或3D堆疊之外部的任何必要或適當地方，如配置在第一半導體記憶體晶片3a的同一階層或在第二半導體記憶體晶片3b的層之地方。合併在第一半導體記憶體晶片3a上的行進記憶體以及合併在第二半導體記憶體晶片3b上的行進記憶體分別讀/寫純量資料。在第58圖所示之3D組態中，其中第一半導體記憶體晶片3a、散熱板58和第二半導體記憶體晶片3b係垂直地堆疊，第一資料路徑係設置於第一半導體記憶體晶片3a和ALU 112之間，且第二資料路徑係設置於第二半導體記憶體晶片3b和ALU 112之間，以易於以ALU 112執行純量資料處理。另外的資料路徑可設置於第一半導體記憶體晶片3a和第二半導體記憶體晶片3b之間，以促進在第一半導體記憶體晶片3a和第二半導體記憶體晶片3b之間之純量資料的直接通訊。
又，如第59圖所示，實作有關本發明之第五實施例的計算機系統之一部分基本核心之又一3D堆疊包括第一半導體記憶體晶片3a，其合併至少一行進記憶體家族中的行進記憶體、設置在第一半導體記憶體晶片3a下方的散熱板58、設置在散熱板58下方的第二半導體記憶體晶片3b，其合併至少一行進記憶體家族中的行進記憶體、以及設置在散熱板58之一側的算術管線117。類似於第 49和50圖所示之拓樸，算術管線117的位置並不限於第59圖所示之地方，而算術管線117能設置在任何必要或適當的地方。合併在第一半導體記憶體晶片3a上的行進記憶體以及合併在第二半導體記憶體晶片3b上的行進記憶體分別讀/寫向量/串流資料。在第59圖所示之3D組態中，其中第一半導體記憶體晶片3a、散熱板58和第二半導體記憶體晶片3b係垂直地堆疊，第一資料路徑係設置於第一半導體記憶體晶片3a和算術管線117之間，且第二資料路徑係設置於第二半導體記憶體晶片3b和算術管線117之間，以易於以算術管線117執行向量/串流資料處理。另外的資料路徑可設置於第一半導體記憶體晶片3a和第二半導體記憶體晶片3b之間，以促進在第一半導體記憶體晶片3a和第二半導體記憶體晶片3b之間之向量/串流資料的直接通訊。
如第60圖所示，根據第五實施例的3D混合計算機系統包括合併至少一行進記憶體家族中之行進記憶體的第一左晶片(頂部左晶片)3p-1、合併至少一行進記憶體家族中之行進記憶體的第二左晶片3p-2、合併至少一行進記憶體家族中之行進記憶體的第三左晶片3p-3、合併至少一行進記憶體家族中之行進記憶體的第四左晶片3p-4、合併至少一行進記憶體家族中之行進記憶體的第五左晶片3p-5、以及合併至少一行進記憶體家族中之行進記憶體的第六左晶片(底部左晶片)3p-6，其為垂直地堆疊。第一左散熱板58a-1插在第一左晶片3p-1與第二左晶片3p-2之間，第二 左散熱板58a-2插在第二左晶片3p-2與第三左晶片3p-3之間，第三左散熱板58a-3插在第三左晶片3p-3與第四左晶片3p-4之間，第四左散熱板58a-4插在第四左晶片3p-4與第五左晶片3p-5之間，且第五左散熱板58a-5插在第五左晶片3p-5與第六左晶片3p-6之間，以達到「冷卻左晶片」。
而且，合併至少一行進記憶體家族中之行進記憶體的第一右晶片(頂部右晶片)3q-1、合併至少一行進記憶體家族中之行進記憶體的第二右晶片3q-2、合併至少一行進記憶體家族中之行進記憶體的第三右晶片3q-3、合併至少一行進記憶體家族中之行進記憶體的第四右晶片3q-4、合併至少一行進記憶體家族中之行進記憶體的第五右晶片3q-5、以及合併至少一行進記憶體家族中之行進記憶體的第六右晶片(底部右晶片)3q-6係垂直地堆疊。第一右散熱板58b-1插在第一右晶片3q-1與第二右晶片3q-2之間，第二右散熱板58b-2插在第二右晶片3q-2與第三右晶片3q-3之間，第三右散熱板58b-3插在第三右晶片3q-3與第四右晶片3q-4之間，第四右散熱板58b-4插在第四右晶片3q-4與第五右晶片3q-5之間，且第五右散熱板58b-5插在第五右晶片3q-5與第六右晶片3q-6之間，以達到「冷卻右晶片」。
第一處理單位11a係設置在第一左散熱板58a-1與第一右散熱板58b-1之間，第二處理單位11b係設置在第三左散熱板58a-3與第三右散熱板58b-3之間，以及第三處理單位11c係設置在第五左散熱板58a-5與第五右散熱板58b-5之間，且管線式ALU會分別包括在處理單位11a、 11b、11c中。
純量資料路徑和控制路徑係建立在第一左晶片3p-1與第二左晶片3p-2之間，純量資料路徑和控制路徑係建立在第二左晶片3p-2與第三左晶片3p-3之間，純量資料路徑和控制路徑係建立在第三左晶片3p-3與第四左晶片3p-4之間，純量資料路徑和控制路徑係建立在第四左晶片3p-4與第五左晶片3p-5之間，且純量資料路徑和控制路徑係建立在第五左晶片3p-5與第六左晶片3p-6之間，純量資料路徑和控制路徑係建立在第一右晶片3q-1與第二右晶片3q-2之間，純量資料路徑和控制路徑係建立在第二右晶片3q-2與第三右晶片3q-3之間，純量資料路徑和控制路徑係建立在第三右晶片3q-3與第四右晶片3q-4之間，純量資料路徑和控制路徑係建立在第四右晶片3q-4與第五右晶片3q-5之間，且純量資料路徑和控制路徑係建立在第五右晶片3q-5與第六右晶片3q-6之間。第60圖所示之3D計算機系統透過用於計算機系統的純量資料路徑和控制路徑之結合，不只能執行純量資料，而且能執行向量/串流資料。
因為在第60圖所示之3D組態中的這些冷卻晶片之表面內部沒有互連，所以容易在這六個左晶片之間間隔地插入散熱板58a-1、58a-2、58a-3、58a-4、58a-5(如鑽石左晶片)，以及在這六個右晶片之間間隔地插入散熱板58b-1、58b-2、58b-3、58b-4、58b-5(如鑽石左晶片)。
其他實施例
在接收本揭露之教示之後，本領域之熟知技藝者在不脫離其範圍下能有各種修改。
在第4、5、6、8、13和20圖中，雖然指派nMOS分別作為在位元級單元之電晶體層級圖示中的傳輸電晶體和重置電晶體，但因為第4、5、6、8、13和20圖中的說明僅是示意範例，因此若採用時脈信號的相反極性，則能使用pMOS作為傳輸電晶體和重置電晶體。再者，MIS電晶體、或具有由氮化矽膜、ONO膜、SrO膜、Al2O3膜、MgO膜、Y2O3膜、HfO2膜、ZrO2膜、Ta2O5膜、Bi2O3膜、HfAlO膜、及其它製成之閘絕緣膜的絕緣閘電晶體能用於傳輸電晶體和重置電晶體。
有多種不同形式的平行計算，如位元級、指令級、資料、和作業平行、以及眾所周知「費林分類法(Flynn's taxonomy)」，程式和計算機會被分類成是否使用單組或多組指令來作業、是否這些指令會使用單組或多組資料。
例如，如第61圖所示，行進記憶體(可包括已在第一至第五實施例中討論的行進暫存器檔案、行進快取記憶體、和行進主記憶體)能在多重指令單資料(MISD)架構中實作純量/向量資料的位元級平行處理，藉此垂直地提供給第一處理器11-1、第二處理器11-2、第三處理器11-3、第四處理器11-4、...的許多獨立指令流每次以處理器11-1、11-2、11-3、11-4之收縮陣列來平行操作單一水平資料流。
替代地，如第62圖所示，能藉由行進記憶體(可包括已在第一至第五實施例中討論的行進暫存器檔案、行進快 取記憶體、和行進主記憶體)與單指令多重資料(SIMD)架構一起建立算術級平行，藉此單一指令流會提供給第一處理器11-1、第二處理器11-2、第三處理器11-3、和第四處理器11-4，使得單一指令流能每次以處理器11-1、11-2、11-3、11-4之陣列來操作多個垂直資料流。
又或者，如第63圖所示，行進記憶體(可包括已在第一至第五實施例中討論的行進暫存器檔案、行進快取記憶體、和行進主記憶體)能以分別提供第一指令I-1、第二指令I-2、第三指令I-3、和第四指令I-4的第一處理器11-1、第二處理器11-2、第三處理器11-3、和第四處理器11-4來實作向量處理中的典型鏈結。
另外，如第64圖所示，行進記憶體(可包括已在第一至第五實施例中討論的行進暫存器檔案、行進快取記憶體、和行進主記憶體)能在MISD架構中以第一處理器11-1、第二處理器11-2、第三處理器11-3、和第四處理器11-4來實作單一水平純量/向量資料流的平行處理。
此外，如第65圖所示，行進記憶體(可包括已在第一至第五實施例中討論的行進暫存器檔案、行進快取記憶體、和行進主記憶體)能在MISD架構中以執行乘法之第一處理器11-1、執行加法之第二處理器11-2、執行乘法之第三處理器11-3、和執行加法之第四處理器11-4來實作單一水平純量/向量資料流的平行處理。
再者，關於處理級平行、單執行緒流和單資料流架構、單執行緒流和多重資料流架構、多重執行緒流和單資料 流架構、以及多重執行緒流和多重資料流架構能以行進記憶體(可包括已在第一至第五實施例中討論的行進暫存器檔案、行進快取記憶體、和行進主記憶體)實現。
參考第28圖，已比較了對於純量資料或程式指令之現有記憶體的最壞情況之速度/容量以及行進主記憶體31的最壞情況之速度/容量，第28(b)圖的劃線部分已示意地顯示相較於第28(a)圖所示之現有記憶體的最壞情況之速度/容量的行進主記憶體31(由一百個記憶體單位U1、U2、U3、...、U100實作)之速度/容量。在最壞情況中，已討論我們能讀出行進主記憶體31的記憶體單位，但它們會由於純量程式的需要而不可用。然而，透過第66(b)圖所示之「複雜行進記憶體」架構，能對純量資料或程式指令增進行進記憶體的速度/容量，其中複數個行進記憶體區塊MM11、MM12、MM13、...MM16；MM21、MM22、MM23、...MM26；MM31、MM32、MM33、...MM36；...；MM51、MM52、MM53、...MM56係二維地配置並合併在單一半導體晶片66上，且能從負數個行進記憶體區塊MM11、MM12、MM13、...MM16；MM21、MM22、MM23、...MM26；MM31、MM32、MM33、...MM36；...；MM51、MM52、MM53、...MM56隨機地存取特定的行進記憶體區塊MMij(i=1至5；j=1至6)，類似於在動態隨機存取記憶體(DRAM)架構中採用的隨機存取方法論。
如第66(a)圖所示，在傳統的DRAM中，記憶體陣列區661、用於列解碼器662的周邊電路、用於感測放大器 663的周邊電路、及用於行解碼器664的周邊電路會合併在單一半導體晶片66上。複數個記憶體單元係排列在記憶體陣列區661的列和行陣列中，如此每列的記憶體單元共享共同的「字組」線，而每行的單元共享共同的「位元」線，且陣列中的記憶體單元之位置係以其「字組」和「位元」線的交點決定。在「寫入」操作期間，會根據行解碼器664在「位元」線上提供待寫入的資料(「1」或「0」)，同時根據列解碼器662確定「字組線」，以便導通記憶體單元的存取電晶體，並依據位元線的狀態來允許電容器充電或放電。在「讀取」操作期間，亦根據列解碼器662確定「字組」線，以導通存取電晶體。賦能的電晶體使電容器上的電壓能透過「位元」線被感測放大器663讀取。感測放大器663能藉由比較感測到的電容器電壓與一臨界值來決定是否在記憶體單元中儲存「1」或「0」。
雖然在半導體晶片66上配置了6×5=30個行進記憶體區塊MM11、MM12、MM13、...MM16；MM21、MM22、MM23、...MM26；MM31、MM32、MM32、...MM36；...；MM51、MM52、MM53、...MM56，以免圖太凌亂，但圖示只是示意的，實際上若排列了單向的行進記憶體，且若假設以512 Mbits DRAM晶片技術作為第66(b)圖所示之複雜行進記憶體架構的製造技術，則能在同一半導體晶片66上配置一千個具有256 kbits容量的行進記憶體區塊MMij(i=1至s；j=1至t；s×t=1000)。亦即，作為在半導體晶片66上整體整合每個具有256 kbits容量的行進記憶體 區塊MMij之面積，需要用於512 Mbits DRAM區塊的相等面積，因為如第4-6圖所示，每個單向的行進記憶體區塊係藉由以兩個電晶體和一個電容器構成的位元級單元實作，而DRAM記憶體單元只由與電容器配成對的單一電晶體構成。替代地，關於雙向行進記憶體之陣列，能對512 Mbits DRAM晶片在同一半導體晶片66上配置一千個具有128 kbits容量的行進記憶體區塊MMij。亦即，作為整體整合每個具有128 kbits容量的行進記憶體區塊MMij之面積，需要用於512 Mbits DRAM區塊的相等面積，因為如第20圖所示，雙向行進記憶體區塊係藉由以四個電晶體和兩個電容器構成的位元級單元實作，而DRAM記憶體單元只由單一電晶體和單一電容器構成。若假設一個G位元的DRAM晶片技術，則能在同一半導體晶片66上配置一千個具有256 kbits容量的雙向行進記憶體區塊MMij，以實現256 Mbits的行進記憶體晶片。
因此，一千個行進記憶體區塊MMij，或一千個行進記憶體核心能整體整合在半導體晶片66上，如第66(b)圖所示。單一行進記憶體區塊MMij或「單一行進記憶體核心」可包括例如一千個行進記憶體行或一千個行進記憶體單位Uk(k=1至1000)，其具有1000×32位元組位址，其中一個記憶體單位Uk具有256個位元級單元。亦即，使用具有一千個行進記憶體區塊MMij的複雜行進記憶體晶片，可允許在一個傳統DRAM存取之週期內存取一千個32位元組(或256位元)的行進記憶體單位Uk(k=1至1000)。
第67(a)和(b)圖繪示單一256 kbits的行進記憶體區塊MMij，其具有一千個32位元組(或256位元)的行進記憶體單位Uk(k=1至n；n=1000)。在複雜行進記憶體架構中，如第67(b)圖所示，在每個行進記憶體單位Uk上分別標上位置索引Tk(k=1至1000)或位置標籤，作為每行Uk的標記，表示行位元組的第一個位置。在第67(b)圖中，第7C圖所示之時脈週期(時脈週期時間)τclock表示「行進記憶體的記憶體週期tM」。
按照以上在第一至第五實施例中所述之討論，因為我們會使用在傳統DRAM和行進記憶體之間非常大的速度差，如第67(c)圖所示，因此以傳統DRAM的記憶體週期tC來寫入或讀取傳統DRAM之一個記憶體元件的內容，我們能估計：tC=1000tM………(1)
因此，利用第66(b)圖所示的複雜行進記憶體架構，我們能對純量資料或程式指令提升行進記憶體的速度/容量，藉此能從一千個行進記憶體區塊隨機地存取特定的行進記憶體區塊MMij(i=1至s；j=1至t；s×t=1000)，類似於在DRAM架構中採用的隨機存取方法論。
雖然省略了第66(b)圖中的說明，但複數個256 kbits的行進記憶體區塊MMij可在半導體晶片66上排成二維矩陣形式，使得行進記憶體區塊MMij的每個水平陣列共享 共同的水平核心線，而行進記憶體區塊MMij的每個垂直陣列共享共同的垂直核心線，並以具有雙層階級的水平核心線和垂直核心線的交點來存取二維矩陣中的特定行進記憶體區塊MMij之位置。在雙層階級中，使用較低層上的位址來存取每行的主體行進記憶體區塊MMij，並使用自己在較高層上的每個行進記憶體區塊MMij之位址來直接存取每個行進記憶體區塊MMij。
替代地，虛擬儲存機制能用於複雜行進記憶體的存取方法。在虛擬儲存機制中，行進記憶體區塊MMij(i=1至s；j=1至t)或待使用的行進記憶體核心被安排得就像虛擬記憶體中的分頁。排程會在編譯執行時決定(若有的話)。例如，在多層快取架構中，多層快取通常藉由首先檢查最小層(L1)來操作，且若L1快取命中，則處理器在高速下繼續進行。若較小L1快取未中，則在檢查外部記憶體之前會檢查下一個較大快取(L2)，等等。關於複雜行進記憶體的存取方法，L2快取記憶體能支援虛擬索引機制，因為L2快取的尺寸相當於複雜行進記憶體的尺寸，且行進記憶體區塊MMij的尺寸相當於最小L1快取的尺寸。
接著，因為包括一千個行進記憶體區塊或一千個核心的複雜行進記憶體之實現如上所述是相對容易的，且在複雜行進記憶體中，基本上可以CPU的時脈速度來存取任一行(即使在最壞情況下)，因此複雜行進記憶體的速度保持傳統DRAM的速度。
再者，複數個複雜行進記憶體晶片或複數個巨集複雜 行進記憶體區塊MMM1、MMM2、...、MMMk能裝在具有外部連接接腳P1、P2、...、Ps-1、Ps(「s」可以是由位元組單位或字組大小來決定的任何整數)的第一電路板上，以實作如第68圖所示之複雜行進記憶體的多晶片模組，或「複雜行進記憶體模組」，然而省略了電路板的說明。例如，在巨集複雜行進記憶體區塊MMM1、MMM2、...、MMMk的混合組合中，第一巨集複雜行進記憶體區塊MMM1可在第一半導體晶片上整體整合一千個行進記憶體區塊MM111、MM121、MM131、...、MM1(t-1)1、MM1t1；MM211、...；MM(s-1)11、...；MMs11、MMs21、...、MMs(t-1)1、MMst1，第二巨集複雜行進記憶體區塊MMM2可在第二半導體晶片上整體整合一千個行進記憶體區塊MM112、MM122、MM132、...、MM1(t-1)2、MM1t2；MM212、...；MM(s-1)12、...；MMs12、MMs22、...、MMs(t-1)2、MMst2，以及第k個巨集複雜行進記憶體區塊MMMk可在第k個半導體晶片上整體整合一千個行進記憶體區塊MM11k、MM12k、MM13k、...、MM1(t-1)k、MM1tk；MM21k、...；MM(s-1)1k、...；MMs1k、MMs2k、...、MMs(t-1)k、MMstk。而且混合組合巨集複雜行進記憶體區塊MMM1、MMM2、...、MMMk的第一複雜行進記憶體模組能透過外部連接接腳P1、P2、...、Ps-1、Ps連接在第二電路板上混合組合巨集複雜行進記憶體區塊MMMk+1及其餘的第二複雜行進記憶體模組。這裡，巨集複雜行進記憶體區塊MMMk+1例如可在半導體晶片上整體整合一千個行進記憶體區塊 MM11(k+1)、MM12(k+1)、MM13(k+1)、...、MM1(t-1(k+1)、MM1t(k+1)；MM21(k+1)、...；MM(s-1)1(k+1)、...；MMs1(k+1)、MMs2(k+1)、...、MMs(t-1)(k+1)、MMst(k+1)。此外，若我們實作巨集複雜行進記憶體區塊之混合組合的雙線，則我們能建立複雜行進記憶體的雙線模組。
在第68圖所示之複雜行進記憶體模組的組態中，藉由使用三層階級，以最低層上的位址來存取每行的主體行進記憶體區塊MMiju(u=1至k；k是大於或等於2的任何整數)，以自己在中間層上的每個行進記憶體區塊MMiju之位址來存取每個行進記憶體區塊MMiju，並可以自己在最高層上的位址來直接存取每個巨集行進記憶體區塊MMu(u=1至k)，這易於對純量資料或程式指令存取行進記憶體的遠端行。
替代地，非常類似於包括以連續方式運作以在記憶體中下命令的DRAM晶片組之DRAM階層架構，其中DRAM晶片內部的相同階層會被同時存取，複數個巨集複雜行進記憶體區塊MMM1、MMM2、...、MMMk的能被同時隨機存取，且透過上述雙層階級方法，以較低層上的位址來存取每行的主體行進記憶體區塊MMiju(u=1至k)，並以自己在較高層上的每個行進記憶體區塊MMiju之位址來直接存取每個行進記憶體區塊MMiju。
又替代地，虛擬儲存機制能用於複雜行進記憶體的存取方法，其中待使用的行進記憶體核心被安排得就像虛擬記憶體中的分頁。排程會在編譯執行時決定(若有的話)。
因為行進主記憶體31與處理器11之間的資料傳輸達到非常高的速度，所以不需要在傳統計算機系統中使用的快取記憶體，且能省略快取記憶體。然而，類似於第43圖所示的組織，以複雜行進記憶體架構實作的行進資料快取記憶體21b能以更小尺寸的行進記憶體區塊或更小尺寸的行進記憶體核心使用。例如，複數個具有1 kbits、512 kbits、或256 kbits容量的行進記憶體核心能配置在半導體晶片上，以實作行進資料快取記憶體21b，而複數個具有256 kbits容量的行進記憶體核心MMij(i=1至s；j=1至t；s×t=1000)會配置在半導體晶片66上，以實作行進主記憶體31。而且，例如，使用虛擬儲存機制，能隨機存取每個行進記憶體核心。
替代地，垂直地配置在半導體晶片上的行進記憶體區塊或行進記憶體核心之一維陣列能實作行進快取記憶體。這裡，每個行進記憶體核心包括記憶體單位的單一水平陣列，且水平配置的記憶體單位之數量會小於行進主記憶體31之行進記憶體核心中採用的記憶體單位之數量。而且，例如，使用虛擬儲存機制，能隨機存取每個行進記憶體核心。
再者，複數個行進記憶體區塊或複數個行進記憶體核心能垂直地配置在半導體晶片上，每個行進記憶體區塊由單一記憶體單位構成，每個具有一連串位元級單元的記憶體單位會配置以儲存位元組大小或字組大小的資訊，以按照複雜行進記憶體架構來實作行進暫存器檔案。
在擴充行進記憶體核心的最後情況中，能考慮到具有最小尺寸或一位元容量的複數個行進記憶體核心能按照複雜行進記憶體架構來配置在半導體晶片上，其可相當於傳統SRAM的結構。因此，由一位元行進記憶體核心實作的行進資料暫存器檔案22b能連接ALU 112，類似於第42和43圖所示的組織。接著，非常類似於SRAM的運作，每個一位元行進記憶體核心能被隨機地存取。
於是，本發明當然包括各種實施例和修改等等，並未於上方詳述。因此，本發明的範圍將定義在下列申請專利範圍中。
工業應用
本發明能適用於各種需要更高速度和更低功率耗損之計算機系統的工業領域。
11‧‧‧處理器
111‧‧‧控制單位
112‧‧‧算術邏輯單位
113‧‧‧時脈產生器
31‧‧‧行進主記憶體
41‧‧‧次要記憶體
53‧‧‧接線
54‧‧‧接合構件
61‧‧‧輸入單位
62‧‧‧輸出單位
63‧‧‧輸入/輸出介面電路
Φ1‧‧‧雙向箭頭
Φ12‧‧‧雙向箭頭
η11‧‧‧單向箭頭

Claims (41)

  1. 一種行進記憶體，包括一記憶體單位之陣列，每個該記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個該位元級單元包含：一傳輸電晶體，具有透過一第一延遲元件連接一時脈信號供應線的一第一主電極、及透過一第二延遲元件連接設置在該記憶體單位之陣列之輸入側的一第一鄰近位元級單元之一輸出端的一控制電極；一重置電晶體，具有連接該傳輸電晶體之一第二主電極的一第一主電極、一連接該時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；及一電容器，配置以儲存該位元級單元的資訊，並與該重置電晶體並聯連接，其中連接該傳輸電晶體之該第二主電極與該重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一輸出端，且該位元級單元的該輸出端傳送儲存在該電容器中的該信號至設置在該記憶體單位之陣列之輸出側的一第二鄰近位元級單元。
  2. 如申請專利範圍第1項所述之行進記憶體，其中在每個該位元級單元中，當施加一時脈信號至該重置電晶體的該控制電極時，該重置電晶體釋放已儲存在該電容器中的該信號電荷。
  3. 如申請專利範圍第1項所述之行進記憶體，其中在每個該位元級單元中，在釋放儲存在該電容器中的該信號 電荷之後，延遲由該第一延遲元件決定之一第一延遲時間，該傳輸電晶體變成主動，且當儲存在該第一鄰近位元級單元中的該信號送至該傳輸電晶體的該控制電極時，進一步延遲由該第二延遲元件決定之一第二延遲時間，該傳輸電晶體傳輸儲存在該第一鄰近位元級單元中的該信號至該電容器。
  4. 如申請專利範圍第3項所述之行進記憶體，其中該第一延遲時間係為該時脈信號之四分之一的時脈週期，且該第二延遲時間係為二分之一的該時脈週期。
  5. 如申請專利範圍第1項所述之行進記憶體，其中在該傳輸電晶體中，該控制電極控制在該第一主電極與該第二主電極之間靜電流動的一電流。
  6. 如申請專利範圍第1項所述之行進記憶體，其中在該重置電晶體中，該控制電極控制在該第一主電極與該第二主電極之間靜電流動的電流。
  7. 如申請專利範圍第1項所述之行進記憶體，其中該傳輸電晶體和該重置電晶體係分別由絕緣閘電晶體製成，包括MOS電晶體、MIS電晶體和高電子移動率電晶體。
  8. 如申請專利範圍第7項所述之行進記憶體，其中該傳輸電晶體和該重置電晶體係分別由一nMOS電晶體製成，且正的高準位之該時脈信號會施加至該nMOS電晶體的該控制電極，以達到一傳導狀態。
  9. 如申請專利範圍第7項所述之行進記憶體，其中該傳輸電晶體和該重置電晶體係分別由一pMOS電晶體製成 ，且負的高準位之該時脈信號會施加至該nMOS電晶體的該控制電極，以達到一傳導狀態。
  10. 一種雙向行進記憶體，包括一記憶體單位之陣列，每個該記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個該位元級單元包含：一向前傳輸電晶體，具有透過一第一向前延遲元件連接一第一時脈信號供應線的一第一主電極、及透過一第二向前延遲元件連接設置在該記憶體單位之陣列之一側的一第一鄰近位元級單元之一向前輸出端的一控制電極；一向前重置電晶體，具有連接該向前傳輸電晶體之一第二主電極的一第一主電極、一連接該第一時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；一向後傳輸電晶體，具有透過一第一向後延遲元件連接一第二時脈信號供應線的一第一主電極、及透過一第二向後延遲元件連接該第二鄰近位元級單元之一向後輸出端的一控制電極；一向後重置電晶體，具有連接該向後傳輸電晶體之一第二主電極的一第一主電極、一連接該第二時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；一向前電容器，配置以儲存該位元級單元的資訊，並與該向前重置電晶體並聯連接；及一向後電容器，配置以儲存該位元級單元的資訊，並與該向後重置電晶體並聯連接，其中連接該向前傳輸電晶體之該第二主電極與該向前 重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向前輸出端，該位元級單元的該向前輸出端傳送儲存在該向前電容器中的該信號至設置在該記憶體單位之陣列之另一側的一第二鄰近位元級單元，連接該向後傳輸電晶體之該第二主電極與該向後重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向後輸出端，且該位元級單元的該向後輸出端傳送儲存在該向後電容器中的該信號至該第一鄰近位元級單元。
  11. 如申請專利範圍第10項所述之雙向行進記憶體，其中在每個該位元級單元中，當施加來自一第一時脈信號供應線之一第一時脈信號至該向前重置電晶體的該控制電極時，該向前重置電晶體釋放已儲存在該向前電容器中的該信號電荷，且施加來自一第二時脈信號供應線之一第二時脈信號至該向後重置電晶體的該控制電極，該向後重置電晶體釋放已儲存在該向後電容器中的該信號電荷。
  12. 如申請專利範圍第10項所述之雙向行進記憶體，其中在每個該位元級單元中，在釋放儲存在該向前電容器中的該信號電荷之後，延遲由該第一向前延遲元件決定之一第一向前延遲時間，該向前傳輸電晶體變成主動，且當儲存在該第一鄰近位元級單元中的該信號送至該向前傳輸電晶體的該控制電極時，進一步延遲由該第二向前延遲元件決定之一第二向前延遲時間，該向前傳輸電晶體傳輸儲存在該第一鄰近位元級單元中的該信號至該向前電容器，以及，在釋放儲存在該向後電容器中的該信號電荷之後， 延遲由該第一向後延遲元件決定之一第一向後延遲時間，該向後傳輸電晶體變成主動，且當儲存在該第一鄰近位元級單元中的該信號送至該向後傳輸電晶體的該控制電極時，進一步延遲由該第二向後延遲元件決定之一第二向後延遲時間，該向後傳輸電晶體傳輸儲存在該第一鄰近位元級單元中的該信號至該向後電容器。
  13. 如申請專利範圍第12項所述之雙向行進記憶體，其中該第一向前延遲時間與該第一向後延遲時間分別係為該第一時脈信號之四分之一的時脈週期，且該第二向前延遲時間與該第二向後延遲時間分別係為二分之一的該時脈週期。
  14. 如申請專利範圍第10項所述之雙向行進記憶體，其中在該向前傳輸電晶體和該向後傳輸電晶體中，該控制電極控制在該第一主電極與該第二主電極之間靜電流動的一電流。
  15. 如申請專利範圍第10項所述之雙向行進記憶體，其中在該向前重置電晶體和該向後重置電晶體中，該控制電極控制在該第一主電極與該第二主電極之間靜電流動的電流。
  16. 如申請專利範圍第10項所述之雙向行進記憶體，其中該向前傳輸電晶體、該向前重置電晶體、該向後傳輸電晶體和該向後重置電晶體係分別由絕緣閘電晶體製成，包括MOS電晶體、MIS電晶體和高電子移動率電晶體。
  17. 如申請專利範圍第16項所述之雙向行進記憶體， 其中該向前傳輸電晶體、該向前重置電晶體、該向後傳輸電晶體和該向後重置電晶體係分別由一nMOS電晶體製成，且正的高準位之該第一時脈信號會施加至該nMOS電晶體的該控制電極，以達到一傳導狀態。
  18. 如申請專利範圍第16項所述之雙向行進記憶體，其中該向前傳輸電晶體、該向前重置電晶體、該向後傳輸電晶體和該向後重置電晶體係分別由一pMOS電晶體製成，且負的高準位之該第一時脈信號會施加至該nMOS電晶體的該控制電極，以達到一傳導狀態。
  19. 一種雙向行進記憶體，包括一記憶體單位之陣列，每個該記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個該位元級單元包含：一向前傳輸電晶體，具有透過一第一向前延遲元件連接一第一時脈信號供應線的一第一主電極、及透過一第二向前延遲元件連接設置在該記憶體單位之陣列之一側的一第一鄰近位元級單元之一向前輸出端的一控制電極；一向前重置電晶體，具有連接該向前傳輸電晶體之一第二主電極的一第一主電極、一連接該第一時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；一向後傳輸電晶體，具有透過一第一向後延遲元件連接一第二時脈信號供應線的一第一主電極、及透過一第二向後延遲元件連接一第二鄰近位元級單元之一向後輸出端的一控制電極；一向後重置電晶體，具有連接該向後傳輸電晶體之一 第二主電極的一第一主電極、一連接該第二時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；及一共同電容器，配置以儲存該位元級單元的資訊，並與該向前重置電晶體和該向後重置電晶體並聯連接，其中連接該向前傳輸電晶體之該第二主電極與該向前重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向前輸出端，該位元級單元的該向前輸出端傳送儲存在該共同電容器中的該信號至設置在該記憶體單位之陣列之另一側的該第二鄰近位元級單元，連接該向後傳輸電晶體之該第二主電極與該向後重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向後輸出端，且該位元級單元的該向後輸出端傳送儲存在該共同電容器中的該信號至該第一鄰近位元級單元。
  20. 如申請專利範圍第19項所述之雙向行進記憶體，其中在每個該位元級單元中，當施加來自一第一時脈信號供應線之一第一時脈信號至該向前重置電晶體的該控制電極時，該向前重置電晶體釋放已儲存在該共同電容器中的該信號電荷，且施加來自一第二時脈信號供應線之一第二時脈信號至該向後重置電晶體的該控制電極，該向後重置電晶體釋放已儲存在該共同電容器中的該信號電荷。
  21. 如申請專利範圍第19項所述之雙向行進記憶體，其中在每個該位元級單元中，在釋放儲存在該共同電容器中的該信號電荷之後，延遲由該第一向前延遲元件決定之一第一向前延遲時間，該向前傳輸電晶體變成主動，且當 儲存在該第一鄰近位元級單元中的該信號送至該向前傳輸電晶體的該控制電極時，進一步延遲由該第二向前延遲元件決定之一第二向前延遲時間，該向前傳輸電晶體傳輸儲存在該第一鄰近位元級單元中的信號至該共同電容器，以及，在釋放儲存在該共同電容器中的該信號電荷之後，延遲由該第一向後延遲元件決定之一第一向後延遲時間，該向後傳輸電晶體變成主動，且當儲存在該第一鄰近位元級單元中的該信號送至該向後傳輸電晶體的該控制電極時，進一步延遲由該第二向後延遲元件決定之一第二向後延遲時間，該向後傳輸電晶體傳輸儲存在該第一鄰近位元級單元中的該信號至該共同電容器。
  22. 一種複雜行進記憶體，包含空間地部署之複數個行進記憶體區塊，該等行進記憶體區塊之各者包括一記憶體單位之陣列，每個該記憶體單位具有一連串配置以儲存位元組大小或字組大小的資訊之位元級單元，其中每個該記憶體單位與一時脈信號同步地從對應之行進記憶體區塊之一輸入側逐步地朝對應之行進記憶體區塊之一輸出側傳輸，且該等行進記憶體區塊之各者被隨機地存取，使能隨機地存取在一主體行進記憶體區塊中的每個記憶體單位。
  23. 如申請專利範圍第22項所述之複雜行進記憶體，其中每個該位元級單元包含：一傳輸電晶體，具有透過一第一延遲元件連接配置以供應該時脈信號之一時脈信號供應線的一第一主電極、及 透過一第二延遲元件連接設置在該記憶體單位之陣列之輸入側的一第一鄰近位元級單元之一輸出端的一控制電極；一重置電晶體，具有連接該傳輸電晶體之一第二主電極的一第一主電極、一連接該時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；及一電容器，配置以儲存該位元級單元的資訊，並與該重置電晶體並聯連接，其中連接該傳輸電晶體之該第二主電極與該重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一輸出端，且該位元級單元的該輸出端傳送儲存在該電容器中的該信號至設置在該記憶體單位之陣列之輸出側的一第二鄰近位元級單元。
  24. 如申請專利範圍第23項所述之複雜行進記憶體，其中在每個該位元級單元中，當施加該時脈信號至該重置電晶體的該控制電極時，該重置電晶體釋放已儲存在該電容器中的該信號電荷。
  25. 如申請專利範圍第23項所述之複雜行進記憶體，其中在每個該位元級單元中，在釋放儲存在該電容器中的該信號電荷之後，延遲由該第一延遲元件決定之一第一延遲時間，該傳輸電晶體變成主動，且當儲存在該第一鄰近位元級單元中的該信號送至該傳輸電晶體的該控制電極時，進一步延遲由該第二延遲元件決定之一第二延遲時間，該傳輸電晶體傳輸儲存在該第一鄰近位元級單元中的該信號至該電容器。
  26. 一種複雜行進記憶體，包括空間地部署之複數個行進記憶體區塊，該等行進記憶體區塊之各者包括一記憶體單位之陣列，每個該記憶體單位具有一連串配置以儲存位元組大小或字組大小的資訊之位元級單元，其中每個該記憶體單位與一第一時脈信號同步地從對應之行進記憶體區塊之一第二邊側逐步地朝對應之行進記憶體區塊之一第一邊側傳輸，進一步，每個該記憶體單位與一第二時脈信號同步地從該第一邊側逐步地朝該第二邊側傳輸，且該等行進記憶體區塊之各者被隨機地存取，使能隨機地存取在一主體行進記憶體區塊中的每個該記憶體單位。
  27. 如申請專利範圍第26項所述之複雜行進記憶體，其中每個該位元級單元包含：一向前傳輸電晶體，具有透過一第一向前延遲元件連接配置以供應該第一時脈信號之一第一時脈信號供應線的一第一主電極、及透過一第二向前延遲元件連接設置在該記憶體單位之陣列之一側的一第一鄰近位元級單元之一向前輸出端的一控制電極；一向前重置電晶體，具有連接該向前傳輸電晶體之一第二主電極的一第一主電極、一連接該第一時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；一向後傳輸電晶體，具有透過一第一向後延遲元件連接配置以供應該第二時脈信號之一第二時脈信號供應線的一第一主電極、及透過一第二向後延遲元件連接該第二鄰 近位元級單元之一向後輸出端的一控制電極；一向後重置電晶體，具有連接該向後傳輸電晶體之一第二主電極的一第一主電極、一連接該第二時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；及一共同電容器，配置以儲存該位元級單元的資訊，並與該向前重置電晶體和該向後重置電晶體並聯連接，其中連接該向前傳輸電晶體之該第二主電極與該向前重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向前輸出端，該位元級單元的該向前輸出端傳送儲存在該共同電容器中的該信號至設置在該記憶體單位之陣列之另一側的該第二鄰近位元級單元，連接該向後傳輸電晶體之該第二主電極與該向後重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向後輸出端，且該位元級單元的該向後輸出端傳送儲存在該共同電容器中的該信號至該第一鄰近位元級單元。
  28. 如申請專利範圍第27項所述之複雜行進記憶體，其中在每個該位元級單元中，當施加該第一時脈信號至該向前重置電晶體的該控制電極時，該向前重置電晶體釋放已儲存在該共同電容器中的該信號電荷，且施加該第二時脈信號至該向後重置電晶體的該控制電極，該向後重置電晶體釋放已儲存在該共同電容器中的該信號電荷。
  29. 如申請專利範圍第27項所述之複雜行進記憶體，其中在每個該位元級單元中，在釋放儲存在該共同電容器中的該信號電荷之後，延遲由該第一向前延遲元件決定之 一第一向前延遲時間，該向前傳輸電晶體變成主動，且當儲存在該第一鄰近位元級單元中的該信號送至該向前傳輸電晶體的該控制電極時，進一步延遲由該第二向前延遲元件決定之一第二向前延遲時間，該向前傳輸電晶體傳輸儲存在該第一鄰近位元級單元中的該信號至該共同電容器，以及，在釋放儲存在該共同電容器中的該信號電荷之後，延遲由該第一向後延遲元件決定之一第一向後延遲時間，該向後傳輸電晶體變成主動，且當儲存在該第一鄰近位元級單元中的該信號送至該向後傳輸電晶體的該控制電極時，進一步延遲由該第二向後延遲元件決定之一第二向後延遲時間，該向後傳輸電晶體傳輸儲存在該第一鄰近位元級單元中的該信號至該共同電容器。
  30. 一種計算機系統，包含一處理器和一行進主記憶體，該行進主記憶體係配置以主動地並連續地提供儲存資訊給該處理器，使得該處理器能以該儲存資訊執行算術和邏輯運算，此外會將該處理器中的處理結果送出至該行進主記憶體，除了在指令移動的情況中，從該行進主記憶體至該處理器之指令流動方向只有一個，該行進主記憶體包括一記憶體單位之陣列，每個該記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個該位元級單元包含：一傳輸電晶體，具有透過一第一延遲元件連接一時脈信號供應線的一第一主電極、及透過一第二延遲元件連接設置在該記憶體單位之陣列之輸入側的一第一鄰近位元級 單元之一輸出端的一控制電極；一重置電晶體，具有連接該傳輸電晶體之一第二主電極的一第一主電極、一連接該時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；及一電容器，配置以儲存該位元級單元的資訊，並與該重置電晶體並聯連接，其中連接該傳輸電晶體之該第二主電極與該重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一輸出端，且該位元級單元的該輸出端傳送儲存在該電容器中的該信號至設置在該記憶體單位之陣列之輸出側的一第二鄰近位元級單元。
  31. 一種計算機系統，包含一處理器和一雙向行進主記憶體，該雙向行進主記憶體係配置以主動地並連續地提供儲存資訊給該處理器，使得該處理器能以該儲存資訊執行算術和邏輯運算，此外會將該處理器中的處理結果送出至該雙向行進主記憶體，除了在指令移動的情況中，從該雙向行進主記憶體流至該處理器之指令流動方向只有一個，該雙向行進主記憶體包括一記憶體單位之陣列，每個該記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個該位元級單元包含：一向前傳輸電晶體，具有透過一第一向前延遲元件連接一向前時脈信號供應線的一第一主電極、及透過一第二向前延遲元件連接設置在該記憶體單位之陣列之一側的一第一鄰近位元級單元之一向前輸出端的一控制電極； 一向前重置電晶體，具有連接該向前傳輸電晶體之一第二主電極的一第一主電極、一連接該向前時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；一向後傳輸電晶體，具有透過一第一向後延遲元件連接一向後時脈信號供應線的一第一主電極、及透過一第二向後延遲元件連接該第二鄰近位元級單元之一向後輸出端的一控制電極；一向後重置電晶體，具有連接該向後傳輸電晶體之一第二主電極的一第一主電極、一連接該向後時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；及一共同電容器，配置以儲存該位元級單元的資訊，並與該向前重置電晶體和該向後重置電晶體並聯連接，其中連接該向前傳輸電晶體之該第二主電極與該向前重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向前輸出端，該位元級單元的該向前輸出端傳送儲存在該共同電容器中的該信號至設置在該記憶體單位之陣列之另一側的一第二鄰近位元級單元，連接該向後傳輸電晶體之該第二主電極與該向後重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向後輸出端，且該位元級單元的該向後輸出端傳送儲存在該共同電容器中的該信號至該第一鄰近位元級單元。
  32. 一種計算機系統，包含一處理器和一雙向行進主記憶體，該雙向行進主記憶體係配置以主動地並連續地提供儲存資訊給該處理器，使得該處理器能以該儲存資訊執 行算術和邏輯運算，此外會將該處理器中的處理結果送出至該雙向行進主記憶體，除了在指令移動的情況中，從該雙向行進主記憶體流至該處理器之指令流動方向只有一個，該雙向行進主記憶體包括一記憶體單位之陣列，每個該記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，每個該位元級單元包含：一向前傳輸電晶體，具有透過一第一向前延遲元件連接一向前時脈信號供應線的一第一主電極、及透過一第二向前延遲元件連接設置在該記憶體單位之陣列之一側的一第一鄰近位元級單元之一向前輸出端的一控制電極；一向前重置電晶體，具有連接該向前傳輸電晶體之一第二主電極的一第一主電極、一連接該向前時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；一向後傳輸電晶體，具有透過一第一向後延遲元件連接一向後時脈信號供應線的一第一主電極、及透過一第二向後延遲元件連接一第二鄰近位元級單元之一向後輸出端的一控制電極；一向後重置電晶體，具有連接該向後傳輸電晶體之一第二主電極的一第一主電極、一連接該向後時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；及一共同電容器，配置以儲存該位元級單元的資訊，並與該向前重置電晶體和該向後重置電晶體並聯連接，其中連接該向前傳輸電晶體之該第二主電極與該向前重置電晶體之該第一主電極的一輸出節點係當作該位元級 單元的一向前輸出端，該位元級單元的該向前輸出端傳送儲存在該共同電容器中的該信號至設置在該記憶體單位之陣列之另一側的一第二鄰近位元級單元，連接該向後傳輸電晶體之該第二主電極與該向後重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向後輸出端，且該位元級單元的該向後輸出端傳送儲存在該共同電容器中的該信號至該第一鄰近位元級單元。
  33. 一種計算機系統，包含一處理器和一行進主記憶體，該行進主記憶體係配置以主動地並連續地提供儲存資訊給該處理器，使得該處理器能以該儲存資訊執行算術和邏輯運算，此外會將該處理器中的處理結果送出至該行進主記憶體，除了在指令移動的情況中，從該行進主記憶體流至該處理器之指令流動方向只有一個，該行進主記憶體包含空間地部署之複數個行進記憶體區塊，該等行進記憶體區塊之各者包括一記憶體單位之陣列，每個該記憶體單位具有一連串配置以儲存位元組大小或字組大小的資訊之位元級單元，其中該等行進記憶體區塊之各者被隨機地存取，使能隨機地存取在一主體行進記憶體區塊中的每個該記憶體單位。
  34. 如申請專利範圍第33項所述之計算機系統，其中每個該位元級單元包含：一傳輸電晶體，具有透過一第一延遲元件連接一時脈信號供應線的一第一主電極、及透過一第二延遲元件連接 設置在該記憶體單位之陣列之輸入側的一第一鄰近位元級單元之一輸出端的一控制電極；一重置電晶體，具有連接該傳輸電晶體之一第二主電極的一第一主電極、一連接該時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；及一電容器，配置以儲存該位元級單元的資訊，並與該重置電晶體並聯連接，其中連接該傳輸電晶體之該第二主電極與該重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一輸出端，且該位元級單元的該輸出端傳送儲存在該電容器中的該信號至設置在該記憶體單位之陣列之輸出側的一第二鄰近位元級單元。
  35. 一種計算機系統，包含一處理器和一雙向行進主記憶體，該雙向行進主記憶體係配置以主動地並連續地提供儲存資訊給該處理器，使得該處理器能以該儲存資訊執行算術和邏輯運算，此外會將該處理器中的處理結果送出至該雙向行進主記憶體，除了在指令移動的情況中，從該雙向行進主記憶體流至該處理器之指令流動方向只有一個，該雙向行進主記憶體包含空間地部署之複數個雙向行進記憶體區塊，該等雙向行進記憶體區塊之各者包括一記憶體單位之陣列，每個該記憶體單位具有一連串位元級單元，以便儲存位元組大小或字組大小的資訊，其中每個記憶體單位與一第一時脈信號同步地從相對於一第一邊側之對應之行進記憶體區塊之一第二邊側逐步 地朝對應之行進記憶體區塊之該第一邊側傳輸，進一步，每個記憶體單位與一第二時脈信號同步地從該第一邊側逐步地朝該第二邊側傳輸，且該等行進記憶體區塊之各者被隨機地存取，使能隨機地存取在一主體行進記憶體區塊中的每個該記憶體單位。
  36. 如申請專利範圍第35項所述之計算機系統，其中每個該位元級單元包含：一向前傳輸電晶體，具有透過一第一向前延遲元件連接配置以供應該第一時脈信號之一向前時脈信號供應線的一第一主電極、及透過一第二向前延遲元件連接設置在該記憶體單位之陣列之一側的一第一鄰近位元級單元之一向前輸出端的一控制電極；一向前重置電晶體，具有連接該向前傳輸電晶體之一第二主電極的一第一主電極、一連接該向前時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；一向後傳輸電晶體，具有透過一第一向後延遲元件連接配置以供應該第二時脈信號之一向後時脈信號供應線的一第一主電極、及透過一第二向後延遲元件連接該第二鄰近位元級單元之一向後輸出端的一控制電極；一向後重置電晶體，具有連接該向後傳輸電晶體之一第二主電極的一第一主電極、一連接該向後時脈信號供應線的控制電極、及一連接該接地電位的第二主電極；及一共同電容器，配置以儲存該位元級單元的資訊，並與該向前重置電晶體和該向後重置電晶體並聯連接， 其中連接該向前傳輸電晶體之該第二主電極與該向前重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向前輸出端，該位元級單元的該向前輸出端傳送儲存在該共同電容器中的該信號至設置在該記憶體單位之陣列之另一側的一第二鄰近位元級單元，連接該向後傳輸電晶體之該第二主電極與該向後重置電晶體之該第一主電極的一輸出節點係當作該位元級單元的一向後輸出端，且該位元級單元的該向後輸出端傳送儲存在該共同電容器中的該信號至該第一鄰近位元級單元。
  37. 如申請專利範圍第36項所述之計算機系統，其中在每個該位元級單元中，當施加該第一時脈信號至該向前重置電晶體的該控制電極時，該向前重置電晶體釋放已儲存在該共同電容器中的該信號電荷，且施加該第二時脈信號至該向後重置電晶體的該控制電極，該向後重置電晶體釋放已儲存在該共同電容器中的該信號電荷。
  38. 如申請專利範圍第30-32、34或36項之任一項所述之計算機系統，其中該處理器更包括複數個算術管線，配置以接收來自該雙向行進主記憶體的該儲存資訊。
  39. 如申請專利範圍第30-32、34或36項所述之計算機系統，更包含一行進快取記憶體，具有一快取記憶體單位之陣列，並位在對應至每個用於一資訊單位的位置、該陣列的快取輸入端，配置以接收來自該雙向行進主記憶體的該儲存資訊、及該陣列的快取輸出端，該行進快取記憶體係配置以儲存資訊至每個快取記憶體單位中，並與該時 脈信號同步地將每個該資訊逐步地傳輸至一相鄰快取記憶體單位，以主動地且連續地提供該儲存資訊給該處理器，使得算術邏輯單位能以該儲存資訊執行算術和邏輯運算，將該算術邏輯單位中的處理結果送出至該雙向行進主記憶體，除了在指令移動的情況中，沒有待處理之該資訊流動的相反方向之外。
  40. 如申請專利範圍第39項所述之計算機系統，其中該複數個算術管線包括複數個向量處理單位或複數個純量函數單元。
  41. 如申請專利範圍第30-32、34或36項所述之計算機系統，更包含一行進快取記憶體，具有一快取記憶體單位之陣列、該第二陣列的快取輸入端，配置以接收來自該雙向行進主記憶體的該儲存資訊、及該第二陣列的快取輸出端，該行進快取記憶體係配置以儲存資訊至每個快取記憶體單位中，並逐步地將在每個快取記憶體單位中的該儲存資訊連續地傳輸至一相鄰快取記憶體單位，與該時脈信號同步地從毗連於該快取輸入端之該快取記憶體單位朝毗連於該快取輸出端之該快取記憶體單位傳輸，以透過該快取輸出端主動地且連續地提供該儲存資訊給該處理器，使得該處理器核心能以該儲存資訊運作。
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