JP2015510216A - マーチングメモリ、双方向マーチングメモリ、複合マーチングメモリ及び計算機システム - Google Patents

マーチングメモリ、双方向マーチングメモリ、複合マーチングメモリ及び計算機システム Download PDF

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Abstract

マーチングメモリは、メモリユニット（Ｕ１、Ｕ２、Ｕ３、-----、Ｕn-1、Ｕｎ）のアレイを含んでいて、メモリユニットのそれぞれは、バイト・サイズ又はワード・サイズの情報を格納するために、ビットレベル・セル（Ｍ11、Ｍ21、……、Ｍm-1,1、Ｍm1）の１次元配列を有している。ビットレベル・セルのそれぞれは、クロック信号供給線に接続した第１主電極と第２遅延素子（ｄ112）を介してアレイの入力側に隣接して位置する第１の隣接ビットレベル・セルの出力端子に、第１遅延素子（Ｄ111）を介して接続された制御電極を有する転送トランジスタ（Ｑ111）と、クロック信号供給線に接続した制御電極とリセット・トランジスタに並列接続され、コンデンサ（Ｃ11）とを有するリセット・トランジスタ（Ｑ112）とを含んでいる。

Description

本発明は、低エネルギー消費で高速で動作する新しいメモリと、新しいメモリを使用する新しい計算機システムとに関する。
フォン・ノイマンなどが６０年以上も前にプログラム内蔵電子計算機を開発したとき以来、根本的なメモリ・アクセス法の原理は変わっていない。計算機の処理速度は高性能計算（ＨＰＣ）アプリケーションの全体的な範囲において年を追って益々高まってきたが、それは、メモリ・アクセスを回避する（キャッシュの使用など）デバイス技術又はスキームのいずれかによって実現したものである。しかし、メモリ・アクセス時間が電子計算機の性能を制限する。現在、計算機システムは、図１に示すように、多数のプロセッサ１１と大規模な主記憶装置３３１とを使用している。
図１に示す計算機システムは、プロセッサ１１とキャッシュメモリ（３２１ａ、３２１ｂ）と主記憶装置３３１とを含む。プロセッサ１１は、クロック信号を生成するクロック発生回路１１３を有する制御装置１１１と、クロック信号に同期して演算論理動作を実行する演算論理装置（ＡＬＵ）１１２と、制御装置１１１に接続された命令レジスタ・ファイル（ＲＦ）３２２ａと、ＡＬＵ１１２に接続されたデータレジスタ・ファイル（ＲＦ）３２２ｂとを含む。キャッシュメモリ（３２１ａ、３２１ｂ）は、命令キャッシュメモリ３２１ａとデータキャッシュメモリ３２１ｂとを有する。主記憶装置３３１の一部と命令キャッシュメモリ３２１ａとは、メモリ・アクセス時間を制限する（又は、フォン・ノイマン・ボトルネックを有する）配線及び／又はバス３５１により電気的に接続している。主記憶装置３３１の残部と、データキャッシュメモリ３２１ｂとは、同様のメモリ・アクセス３５１を可能にするように電気的に接続している。更に、メモリ・アクセスを実現する配線及び／又はバス３５２は、データキャッシュメモリ３２１ｂと命令キャッシュメモリ３２１ａと、命令レジスタ・ファイル３２２ａとデータレジスタ・ファイル３２２ｂとの間を電気的に接続している。
ＨＰＣシステムは高速で低エネルギー消費で動作することが期待されているが、メモリ・アクセスのボトルネック３５１、３５２のために、速度制限がある。ボトルネック３５１、３５２はプロセッサ１１と主記憶装置３３１との間の配線に起因する。何故ならば、配線長が計算機に対するアクセスを遅延し、且つ、配線間に存在する浮遊容量（漂遊容量）が更なる遅延を招くからである。このような容量のために、プロセッサ１１のプロセッサ・クロック周波数に比例する更なる電力消費が必要となる。
現在、一部のＨＰＣプロセッサは、幾つかのベクトル演算パイプラインを用いて形成されている。このベクトル・プロセッサは、メモリの帯域幅を巧みに用いているので、ベクトル表現法で表現できるＨＰＣアプリケーションに適した優れたマシンになる。ベクトル命令は、ソース・プログラムのループから作られ、これらのベクトル命令のそれぞれが、ベクトル・プロセッサ又は並列プロセッサにおいて対応するユニットの演算パイプラインで実行される。これらの処理スキームの結果は、同じ結果を与えている。
しかし、ベクトル・プロセッサ・ベースのシステムも、メモリ・ボトルネック３５１、３５２をすべてのユニット間で有する。広いメモリと大きな帯域幅をもつ単一システムでも、同じボトルネック３５１、３５２が現れる。なおかつ、システムが並列プロセッサとして多数の同じユニットからなる場合、ボトルネック３５１、３５２は回避が難しくなる。
従来の計算機システムには、２つの本質的なメモリ・アクセスの問題がある。第１の問題は、メモリチップとキャッシュの間又はチップ上の２つのユニットの間だけでなく、メモリ・システムの内部に存在する配線である。チップ間、チップ／ユニット間のこれらの配線は、結果として、容量に起因する大きな動的電力消費と配線信号の時間遅延になる。これは、アクセス・ラインと残りの読出／書込ラインとに関連してメモリチップ内の内部配線の問題に進展する。したがって、メモリチップ間及びメモリチップ内の配線の両方に、これらの配線がもつ静電容量に起因するエネルギー消費が存在する。
第２の問題は、プロセッサ・チップとキャッシュとの間、キャッシュとメモリチップとの間のメモリ・ボトルネック３５１、３５２である。ＡＬＵはキャッシュ又はメモリの任意の部分にアクセスできるので、アクセス経路３５１、３５２は、長いグローバル配線から形成されている。これらのパスには、使用可能な配線の数にも制限がある。このようなボトルネックは、バスのようなハードウェアに起因すると思われる。特に、高速ＣＰＵと大容量メモリがあるときに、見かけのボトルネックが、これらの高速ＣＰＵと大容量メモリの間に基本的に存在する。
ボトルネックを除去する鍵は、ＣＰＵと同じメモリ・クロックサイクルを有することである。第１に、アドレス指定手順を作成して、メモリ・アクセスを改善しなければならない。第２に、より長い配線に起因する時間的な遅延を、メモリの内部とメモリの外部の両方で大幅に減少しなければならない。
これらの２つの課題を解決することによって、迅速な直接結合がメモリとＣＰＵの間で確立するので、メモリ・ボトルネックのない計算機が実際に可能になる。プロセッサとプロセッサの周辺部は、これらの問題のために総エネルギーの７０％を費やしており、これは、図５３に示すように、命令供給用の４２％とデータ用の２８％とに分割される。配線の問題は、電力消費だけでなく信号の時間的な遅延も誘発する。配線の問題を克服することは、データ／命令の流れを制限する、ボトルネック３５１、３５２の消滅を意味する。我々がチップ間及びチップ内の配線を除去できれば、電力消費と時間的な遅延とメモリ・ボトルネック３５１、３５２の問題が解決できることになる。
本発明の特徴は、メモリユニットのアレイで構成されたマーチングメモリであって、アレイを構成する複数のメモリユニットのそれぞれが、バイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成されていることである。ここで、ビットレベル・セルのそれぞれは、（ａ）第１遅延素子を介してクロック信号供給線に接続した第１主電極、メモリユニットのアレイの入力側に隣接して配列されたメモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの出力端子に、第２遅延素子を介して接続された制御電極を有する転送トランジスタと、（ｂ）転送トランジスタの第２主電極に接続した第１主電極、クロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有するリセット・トランジスタと、（ｃ）リセット・トランジスタに並列接続され、それぞれのビットレベル・セルの情報を格納するコンデンサと、を備えている。このマーチングメモリは、転送トランジスタの第２主電極とリセット・トランジスタの第１主電極を接続する出力ノードが、それぞれのビットレベル・セルの出力端子として機能し、且つ、出力端子は、メモリユニットのアレイの出力側に隣接して配列されたメモリユニットに割り当てられたビットレベル・セルの一つである第２の隣接ビットレベル・セルに、コンデンサに格納されていた信号を出力することを特徴とする。
ここで、第１主電極は、電界効果トランジスタ（ＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などのソース電極又はドレイン電極である。第１主電極がＦＥＴ、ＳＩＴ、ＨＥＭＴなどのソース電極として選択された場合は、第２主電極がドレイン電極となる。逆に、第１主電極がドレイン電極として選択された場合は、第２主電極はソース電極となる。同様に、第１主電極はバイポーラ接合トランジスタ（ＢＪＴ）のエミッタ電極又はコレクタ電極である。第１主電極がＢＪＴ用のエミッタ電極として選択された場合は第２主電極がコレクタ電極になる。或いは、第１主電極がコレクタ電極として選択された場合は、第２主電極はエミッタ電極になる。そして、制御電極は、ＦＥＴ、ＳＩＴ、ＨＥＭＴなどのゲート電極であり、ＢＪＴ用のベース電極になる。
本発明の他の特徴は、メモリユニットのアレイで構成された双方向マーチングメモリであって、アレイを構成する複数のメモリユニットのそれぞれが、バイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成されていることである。この双方向マーチングメモリのビットレベル・セルのそれぞれは、（ａ）第１の前方転送遅延素子を介して第１のクロック信号供給線に接続した第１主電極、第２の前方転送遅延素子を介してメモリユニットのアレイの一方の側に隣接して位置するメモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの前方転送出力端子に接続された制御電極を有する前方転送トランジスタと、（ｂ）前方転送トランジスタの第２主電極に接続した第１主電極、第１のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する前方転送リセット・トランジスタと、（ｃ）第１の後方遅延素子を介して第２のクロック信号供給線に接続した第１主電極、第２の後方遅延素子を介して第２の隣接ビットレベル・セルの後方転送出力端子に接続された制御電極を有する後方転送トランジスタと、（ｄ）後方転送トランジスタの第２主電極に接続した第１主電極、第２のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する後方転送リセット・トランジスタと、（ｅ）前方転送リセット・トランジスタに並列接続され、ビットレベル・セルの情報を格納する前方転送コンデンサと、（ｆ）後方転送リセット・トランジスタに並列接続され、ビットレベル・セルの情報を格納する後方転送コンデンサとを有する。この双方向マーチングメモリは、前方転送トランジスタの第２主電極と前方転送リセット・トランジスタの第１主電極を接続する出力ノードがビットレベル・セルの前方転送出力端子として機能し、ビットレベル・セルの前方転送出力端子は、前方転送コンデンサに格納されていた信号を、メモリユニットのアレイの他方の側に隣接して位置するメモリユニットに割り当てられたビットレベル・セルの一つである第２の隣接ビットレベル・セルに出力し、後方転送トランジスタの第２主電極と後方転送リセット・トランジスタの第１主電極を接続する出力ノードがビットレベル・セルの後方転送出力端子として機能し、ビットレベル・セルの後方転送出力端子は、後方転送コンデンサに格納されていた信号を、第１の隣接ビットレベル・セルに出力することを特徴とする。
本発明の更に他の特徴は、メモリユニットのアレイで構成された双方向マーチングメモリであって、アレイを構成する複数のメモリユニットのそれぞれがバイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成されていることである。この双方向マーチングメモリこの双方向マーチングメモリのビットレベル・セルのそれぞれは、（ａ）第１の前方転送遅延素子を介して第１のクロック信号供給線に接続した第１主電極、第２の前方転送遅延素子を介してメモリユニットのアレイの一方の側に隣接して位置するメモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの前方転送出力端子に接続された制御電極を有する前方転送トランジスタと、（ｂ）前方転送トランジスタの第２主電極に接続した第１主電極、第１のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する前方転送リセット・トランジスタと、（ｃ）第１の後方遅延素子を介して第２のクロック信号供給線に接続した第１主電極、第２の後方遅延素子を介して第２の隣接ビットレベル・セルの後方転送出力端子に接続された制御電極を有する後方転送トランジスタと、（ｄ）後方転送トランジスタの第２主電極に接続した第１主電極、第２のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する後方転送リセット・トランジスタと、（ｅ）前方転送リセット・トランジスタと後方転送リセット・トランジスタとに並列接続され、ビットレベル・セルの情報を格納する共通コンデンサとを有する。この双方向マーチングメモリは、前方転送トランジスタの第２主電極と前方転送リセット・トランジスタの第１主電極を接続する出力ノードが、ビットレベル・セルの前方転送出力端子として機能し、前方転送出力端子は、共通コンデンサに格納されていた信号を、メモリユニットのアレイの他方の側に隣接して位置するメモリユニットに割り当てられたビットレベル・セルの一つである第２の隣接ビットレベル・セルに出力し、後方転送トランジスタの第２主電極と後方転送リセット・トランジスタの第１主電極を接続する出力ノードがビットレベル・セルの後方転送出力端子として機能し、ビットレベル・セルの後方転送出力端子は、共通コンデンサに格納されていた信号を、第１の隣接ビットレベル・セルに出力することを特徴とする。
本発明の更なる特徴は、複数のマーチング・メモリーブロックが空間的に配列された複合マーチングメモリであって、マーチング・メモリーブロックのそれぞれは、メモリユニットのそれぞれがバイト・サイズ又はワード・サイズの情報を格納するように、ビットレベル・セルの１次元配列で構成されたメモリユニットが複数個配列されたアレイを含んでいることである。この複合マーチングメモリのメモリユニットのそれぞれは、それぞれのマーチング・メモリーブロックにおいて、対応するマーチング・メモリーブロックの出力側のメモリユニットに向けて、対応するマーチング・メモリーブロックの入力側のメモリユニットからクロック信号に同期して、ステップごとに、バイト・サイズ又はワード・サイズの情報を転送し、且つ、マーチング・メモリーブロックのそれぞれにおいて、対象とするマーチング・メモリーブロックのメモリユニットのそれぞれがランダムにアクセスできるように、マーチング・メモリーブロックのそれぞれがランダムにアクセスされることを特徴とする。
本発明の更なる特徴は、複数のマーチング・メモリーブロックが空間的に配列された複合マーチングメモリであって、マーチング・メモリーブロックのそれぞれは、メモリユニットのそれぞれがバイト・サイズ又はワード・サイズの情報を格納するように、ビットレベル・セルの１次元配列で構成されたメモリユニットが複数個配列されたアレイを含んでいることである。この複合マーチングメモリのメモリユニットのそれぞれは、それぞれのマーチング・メモリーブロックにおいて、対応するマーチング・メモリーブロックの第１の端部側のメモリユニットに向けて、対応するマーチング・メモリーブロックの第１の端部に対向する第２の端部側のメモリユニットから第１のクロック信号に同期して、ステップごとに、バイト・サイズ又はワード・サイズの情報を転送する。又、この複合マーチングメモリのメモリユニットのそれぞれは、それぞれのマーチング・メモリーブロックにおいて、対応するマーチング・メモリーブロックの第２の端部側のメモリユニットに向けて、対応するマーチング・メモリーブロックの第１の端部側のメモリユニットから第２のクロック信号に同期して、ステップごとに、バイト・サイズ又はワード・サイズの情報を転送する。更に、この複合マーチングメモリのマーチング・メモリーブロックのそれぞれにおいて、対象とするマーチング・メモリーブロックのメモリユニットのそれぞれがランダムにアクセスできるように、マーチング・メモリーブロックのそれぞれがランダムにアクセスされることを特徴とする。
本発明の更なる特徴は、プロセッサと、格納されていた情報をプロセッサに能動的に逐次出力するマーチング主記憶装置とを備える計算機システムに関する。この計算機システムのプロセッサは格納されていた情報により演算論理動作を実行でき、命令の移動の場合にはマーチング主記憶装置からプロセッサに向かう命令流が一方向だけであることを除いて、プロセッサにおける処理の結果がマーチング主記憶装置に送られ、マーチング主記憶装置はメモリユニットのアレイを含み、メモリユニットのそれぞれはバイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成されている。この計算機システムのメモリユニットを構成しているビットレベル・セルのそれぞれは、（ａ）第１遅延素子を介してクロック信号供給線に接続した第１主電極、メモリユニットのアレイの入力側に隣接して配列されたメモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの出力端子に、第２遅延素子を介して接続された制御電極を有する転送トランジスタと、（ｂ）転送トランジスタの第２主電極に接続した第１主電極、クロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有するリセット・トランジスタと、（ｃ）リセット・トランジスタに並列接続され、それぞれのビットレベル・セルの情報を格納するコンデンサとを備える。この計算機システムのメモリユニットを構成しているビットレベル・セルのそれぞれにおいて、転送トランジスタの第２主電極とリセット・トランジスタの第１主電極を接続する出力ノードが、それぞれのビットレベル・セルの出力端子として機能し、且つ、出力端子は、メモリユニットのアレイの出力側に隣接して配列されたメモリユニットに割り当てられたビットレベル・セルの一つである第２の隣接ビットレベル・セルに、コンデンサに格納されていた信号を出力することを特徴とする。
本発明の更に他の特徴は、プロセッサと、格納されていた情報をプロセッサに能動的に逐次出力する双方向マーチング主記憶装置とを備える計算機システムに関する。この計算機システムのプロセッサは格納されていた情報により演算論理動作を実行でき、命令の移動の場合には双方向マーチング主記憶装置からプロセッサに向かう命令流が一方向だけであることを除いて、プロセッサにおける処理の結果が双方向マーチング主記憶装置に送られる。この計算機システムにおいて、双方向マーチング主記憶装置はメモリユニットのアレイを含み、メモリユニットのそれぞれはバイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成されている。この計算機システムのメモリユニットを構成しているビットレベル・セルのそれぞれは、（ａ）第１の前方転送遅延素子を介して第１のクロック信号供給線に接続した第１主電極、第２の前方転送遅延素子を介してメモリユニットのアレイの一方の側に隣接して位置するメモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの前方転送出力端子に接続された制御電極を有する前方転送トランジスタと、（ｂ）前方転送トランジスタの第２主電極に接続した第１主電極、第１のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する前方転送リセット・トランジスタと、（ｃ）第１の後方遅延素子を介して第２のクロック信号供給線に接続した第１主電極、第２の後方遅延素子を介して第２の隣接ビットレベル・セルの後方転送出力端子に接続された制御電極を有する後方転送トランジスタと、（ｄ）後方転送トランジスタの第２主電極に接続した第１主電極、第２のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する後方転送リセット・トランジスタと、（ｅ）前方転送リセット・トランジスタと後方転送リセット・トランジスタとに並列接続され、ビットレベル・セルの情報を格納する共通コンデンサとを有する。この計算機システムのメモリユニットを構成しているビットレベル・セルのそれぞれにおいて、前方転送トランジスタの第２主電極と前方転送リセット・トランジスタの第１主電極を接続する出力ノードが、ビットレベル・セルの前方転送出力端子として機能する。前方転送出力端子は、共通コンデンサに格納されていた信号を、メモリユニットのアレイの他方の側に隣接して位置するメモリユニットに割り当てられたビットレベル・セルの一つである第２の隣接ビットレベル・セルに出力する。後方転送トランジスタの第２主電極と後方転送リセット・トランジスタの第１主電極を接続する出力ノードがビットレベル・セルの後方転送出力端子として機能し、ビットレベル・セルの後方転送出力端子は、共通コンデンサに格納されていた信号を、第１の隣接ビットレベル・セルに出力することを特徴とする。
本発明の更に他の特徴は、プロセッサと、格納されていた情報をプロセッサに能動的に逐次出力する双方向マーチング主記憶装置とを備える計算機システムに関する。この計算機システムのプロセッサは格納されていた情報により演算論理動作を実行でき、命令の移動の場合には双方向マーチング主記憶装置からプロセッサに向かう命令流が一方向だけであることを除いて、プロセッサにおける処理の結果が双方向マーチング主記憶装置に送られる。この計算機システムの双方向マーチング主記憶装置はメモリユニットのアレイを含み、メモリユニットのそれぞれはバイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成される。この計算機システムのメモリユニットを構成しているビットレベル・セルのそれぞれは、（ａ）第１の前方転送遅延素子を介して第１のクロック信号供給線に接続した第１主電極、第２の前方転送遅延素子を介してメモリユニットのアレイの一方の側に隣接して位置するメモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの前方転送出力端子に接続された制御電極を有する前方転送トランジスタと、（ｂ）前方転送トランジスタの第２主電極に接続した第１主電極、第１のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する前方転送リセット・トランジスタと、（ｃ）第１の後方遅延素子を介して第２のクロック信号供給線に接続した第１主電極、第２の後方遅延素子を介して第２の隣接ビットレベル・セルの後方転送出力端子に接続された制御電極を有する後方転送トランジスタと、（ｄ）後方転送トランジスタの第２主電極に接続した第１主電極、第２のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する後方転送リセット・トランジスタと、（ｅ）前方転送リセット・トランジスタと後方転送リセット・トランジスタとに並列接続され、ビットレベル・セルの情報を格納する共通コンデンサとを有する。この計算機システムのメモリユニットを構成しているビットレベル・セルでは、前方転送トランジスタの第２主電極と前方転送リセット・トランジスタの第１主電極を接続する出力ノードが、ビットレベル・セルの前方転送出力端子として機能し、前方転送出力端子は、共通コンデンサに格納されていた信号を、メモリユニットのアレイの他方の側に隣接して位置するメモリユニットに割り当てられたビットレベル・セルの一つである第２の隣接ビットレベル・セルに出力する。この計算機システムのメモリユニットを構成しているビットレベル・セルの後方転送トランジスタの第２主電極と後方転送リセット・トランジスタの第１主電極を接続する出力ノードがビットレベル・セルの後方転送出力端子として機能し、ビットレベル・セルの後方転送出力端子は、共通コンデンサに格納されていた信号を、第１の隣接ビットレベル・セルに出力することを特徴とする。
本発明の更に他の特徴は、プロセッサと、格納されていた情報をプロセッサに能動的に逐次出力するマーチング主記憶装置とを備える計算機システムに関する。こので計算機システムのプロセッサは格納されていた情報により演算論理動作を実行でき、命令の移動の場合にはマーチング主記憶装置からプロセッサに向かう命令流が一方向だけであることを除いて、プロセッサにおける処理の結果がマーチング主記憶装置に送られる。こので計算機システムのマーチング主記憶装置は空間的に配列した複数のマーチング・メモリーブロックを備え、マーチング・メモリーブロックのそれぞれは、メモリユニットのそれぞれがバイト・サイズ又はワード・サイズの情報を格納するように、ビットレベル・セルの１次元配列で構成されたメモリユニットが複数個配列されたアレイを含んでいる。こので計算機システムのマーチング・メモリーブロックのそれぞれにおいて、対象とするマーチング・メモリーブロックのメモリユニットのそれぞれがランダムにアクセスできるように、マーチング・メモリーブロックのそれぞれがランダムにアクセスされることを特徴とする。
本発明の更に他の特徴は、プロセッサと、格納されていた情報をプロセッサに能動的に逐次出力する双方向マーチング主記憶装置とを備える計算機システムに関する。この計算機システムのプロセッサは格納されていた情報により演算論理動作を実行でき、命令の移動の場合には双方向マーチング主記憶装置からプロセッサに向かう命令流が一方向だけであることを除いて、プロセッサにおける処理の結果が双方向マーチング主記憶装置に送られる。この計算機システムの双方向マーチング主記憶装置は空間的に配列した複数の双方向マーチング・メモリーブロックを備え、双方向マーチング・メモリーブロックのそれぞれは、メモリユニットのそれぞれがバイト・サイズ又はワード・サイズの情報を格納するように、ビットレベル・セルの１次元配列で構成されたメモリユニットが複数個配列されたアレイを含んでいる。この計算機システムのメモリユニットのそれぞれは、それぞれのマーチング・メモリーブロックにおいて、対応するマーチング・メモリーブロックの第１の端部側のメモリユニットに向けて、対応するマーチング・メモリーブロックの第１の端部に対向する第２の端部側のメモリユニットから第１のクロック信号に同期して、ステップごとに、バイト・サイズ又はワード・サイズの情報を転送する。この計算機システムのメモリユニットのそれぞれは、それぞれのマーチング・メモリーブロックにおいて、対応するマーチング・メモリーブロックの第２の端部側のメモリユニットに向けて、対応するマーチング・メモリーブロックの第１の端部側のメモリユニットから第２のクロック信号に同期して、ステップごとに、バイト・サイズ又はワード・サイズの情報を転送する。この計算機システムのマーチング・メモリーブロックのそれぞれにおいて、対象とするマーチング・メモリーブロックのメモリユニットのそれぞれがランダムにアクセスできるように、マーチング・メモリーブロックのそれぞれがランダムにアクセスされることを特徴とする。
従来の計算機システムの構成を示す概略的なブロック図である。 本発明の第１の実施形態に係る計算機システムの基本構成を示す概略的なブロック図である。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置を構成するメモリユニットのアレイと、マーチング主記憶装置における情報の転送の様子を示す図である。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置のセル・アレイをトランジスタ・レベル表現で例示す図である。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置のセル・アレイを拡大したトランジスタ・レベル表現であり、４つの隣接したビットレベル・セルに重点をおいて示す図である。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置を構成する単一のビットレベル・セルを更に拡大して示すトランジスタ・レベル表現での図である。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置に用いるクロック信号波形に対するトランジスタの応答の概略的な例を示し、信号“１”が前段から転送された場合の応答を示す図である。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置に用いるクロック信号波形に対するトランジスタの応答の他の概略的な例を示し、信号“０”が前段から転送された場合の他の応答を示す図である。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置に用いるクロック信号波形に対するトランジスタの応答の実例を示す図である。 本発明の第１の実施形態に係る計算機システムのマーチング主記憶装置に用いるビットレベル・セルの詳細を例示的に示す図である。 図８に示したビットレベル・セルを実現する場合の、実際の平面図を例示的に示す図である。 図９に示した平面図をＡ−Ａ方向から見た断面図である。 本発明の第１の実施形態の変形例に係る計算機システムで用いるマーチング主記憶装置に用いられる単一のビットレベル・セルを、ユニット間セルと組み合わせて示す、トランジスタ・レベル表現における他の拡大図である。 図１１に示したビットレベル・セルを、実際に実現する際に必要な平面図の例である。 本発明の第１の実施形態の変形に係る計算機システムのマーチング主記憶装置に用いるセル・アレイの拡大したトランジスタ・レベル表現であり、２つの隣接ビットレベル・セルに着目して、対応するユニット間セルと組み合わせて示した図である。 図１４（ａ）は、図１３に示したビットレベル・セルのクロック信号の波形に対する応答のタイミング図を示し、図１４（ｂ）は、図１４（ａ）の次の段階のタイミング図であり、図１３に示した次段側のビットレベル・セルの次のクロック信号の波形に対する応答を示す図である。 本発明の第１の実施形態の変形例に係る計算機システムのマーチング主記憶装置に用いるクロック信号波形に対するトランジスタの応答の実例を示す図である。 図１６（ａ）〜（ｄ）は、本発明の第１の実施形態の変形例に係る計算機システムで用いるマーチング主記憶装置において、図１１及び図１３に示したビットレベル・セルに着目して、信号転送動作の４つのモードをそれぞれ示す図である。 本発明の第１の実施形態の他の変形例（第２の変形例）に係る計算機システムのマーチング主記憶装置に用いられる単一のビットレベル・セルを、ユニット間セルと組み合わせて示す、更に他のトランジスタ・レベル表現での拡大図である。 本発明の第１の実施形態の第２の変形例に係る計算機システムで用いるマーチング主記憶装置のセル・アレイを、２つの隣接ビットレベル・セルに着目して、対応するユニット間セルと組み合わせて示す、トランジスタ・レベル表現での拡大図である。 本発明の第１の実施形態の更に他の変形例（第３の変形例）に係る計算機システムのマーチング主記憶装置に用いられる単一のビットレベル・セルを、ユニット間セルと組み合わせて示す、更に他のトランジスタ・レベル表現での拡大図である。 本発明の第１の実施形態の第３の変形例に係る計算機システムで用いるマーチング主記憶装置のセル・アレイを、２つの隣接ビットレベル・セルに着目して、対応するユニット間セルと組み合わせて示す、トランジスタ・レベル表現での拡大図である。 本発明の第１の実施形態の第３の変形例に係る計算機システムのマーチング主記憶装置に用いるクロック信号波形に対するトランジスタの応答の実例を示す図である。 図２２（ａ）〜（ｄ）は、本発明の第１の実施形態の第３の変形に係る計算機システムで用いるマーチング主記憶装置において、図２０と図２１に示したビットレベル・セルに着目して、信号転送動作の４つのモードをそれぞれ示す図である。 図４に示したセル・アレイのゲートレベル表現による図である。 本発明の第１の実施形態に係る計算機システムで用いる逆方向マーチング主記憶装置と、逆方向マーチング主記憶装置における情報の逆方向の転送を実現するメモリユニットのアレイを示す図である。 図２５（ａ）は、図２４に示した逆方向マーチング主記憶装置のｉ番目の行を構成するセル・アレイのトランジスタ・レベルでの回路構成の例を示し、図２５（ｂ）は、図２４に示した逆方向マーチング主記憶装置に用いるクロック信号波形に対するトランジスタの応答の例示す図である。 図２５（ａ）に示した逆方向マーチング主記憶装置のｉ番目の行を構成するセル・アレイのゲートレベル表現による図である。 本発明の第１の実施形態に係る計算機システムにおいて、マーチング主記憶装置のメモリユニット・ストリーム時間とプロセッサ（ＣＰＵ）のクロックサイクルの間の時間領域における関係を示す図である。 本発明の第１の実施形態に係る計算機システムの構成を概略的に示すずである。本発明の第１の実施形態に係る計算機システムにおいて、プロセッサ（ＣＰＵ）と、マーチング主記憶装置を含むマーチングメモリ構造との間でメモリ・ボトルネックが消滅している。 図２９（ａ）は、本発明の第１の実施形態に係る計算機システムにおいて、マーチング主記憶装置を含むマーチングメモリ構造からプロセッサ（ＣＰＵ）に流れる前方進行データ流と、プロセッサ（ＣＰＵ）からマーチングメモリ構造に流れる逆方向データ流を示すずである。図２９（ｂ）は、マーチングメモリ構造のメモリユニット・ストリーム時間がプロセッサ（ＣＰＵ）のクロックサイクルと等しいという理想的な条件のもとで、マーチングメモリ構造とプロセッサ（ＣＰＵ）の間に作られる帯域幅を示す図である。 図３０（ａ）は、図３０（ｂ）に示した本発明の第１の実施形態に係る計算機システムと対応させて、超高速磁気テープ・システムを概略的に示す図である。 図３１（ａ）は、情報の隊列進行状況（前方進行の隊列進行状況）の具体的なイメージを示す図で、情報は、１次元マーチング主記憶装置の右方向に向けて隊列進行（シフト）する。図３１（ｂ）は１次元マーチング主記憶装置の漂遊状態を示し、図３１（ｃ）は、情報の逆方向の隊列進行状況の具体的なイメージを示す図で、情報は本発明の第１の実施形態に係る計算機システムにおいて１次元マーチング主記憶装置の左方向に向けて隊列進行（シフト）している。 図３１（ａ）〜（ｃ）に示した双方向転送状態を実行するように、命令又はスカラデータを格納して双方向に転送するように構成した、本発明の第１の実施形態に係る計算機システムの１次元マーチング主記憶装置のトランジスタ・レベルでの回路構成を例示的に示す図である。 図３１（ａ）〜（ｃ）に示した双方向転送状態を実行するように、メモリユニット間に分離トランジスタを含み、命令又はスカラデータを格納して双方向に転送するように構成した、本発明の第１の実施形態に係る計算機システムの１次元マーチング主記憶装置のトランジスタ・レベルでの回路構成の一例示す図である。 図３２に示した１次元マーチング主記憶装置のゲートレベルにおける回路構成を包括的に表現した図である。 図３５（ａ）は、プロセッサに隣接する１次元マーチング主記憶装置における命令の双方向転送モードを示す図で、命令は、プロセッサに向かって移動するとともに、左側に配置された次段のメモリに出入する。図３５（ｂ）は、ＡＬＵに隣接する１次元マーチング主記憶装置においてスカラデータの双方向転送モードを示し、スカラデータは、ＡＬＵに向かって移動するとともに、次段のメモリに出入する。図３５（ｃ）は、パイプラインに隣接する１次元マーチング主記憶装置におけるベクトル／ストリーミング・データの双方向転送モードを示し、ベクトル／ストリーミング・データはパイプラインに向かって移動するとともに、次段のメモリに出入する。 図３６（ａ）は、図３６（ｂ）と比較のために示す従来のメモリの内部構成を示す図で、各メモリユニットにはアドレスがラベル表示されている。図３６（ｂ）は、本発明に係る１次元マーチング主記憶装置の内部構成を示す図で、個々のメモリユニットの位置設定が、ベクトル／ストリーミング・データにおいて連続するメモリユニットのセットの始点と終点を識別するために少なくとも必要である。 図３７（ａ）は、本発明に係る１次元マーチング主記憶装置の内部構成を示す図で、個々のメモリユニットの位置設定が、ベクトル命令において連続するメモリユニットのセットの始点と終点を識別するために少なくとも必要である。図３７（ｂ）はスカラデータ用の本発明に係る１次元マーチング主記憶装置の内部構成示す図である。図３７（ｃ）は、本発明に係る１次元マーチング主記憶装置の内部構成を示す図で、位置インデックスがベクトル／ストリーミング・データにおいて連続するメモリユニットのセットの視点と終点を識別するために少なくとも必要である。 図３８（ａ）は、ベクトル／ストリーミング・データの場合に対して複数のページから構成する本発明に係るマーチング主記憶装置の全体構成の例を概略的に示す図である。図３８（ｂ）は、ページの中の一つの構成の例を概略的に示し、ページのそれぞれはベクトル／ストリーミング・データの場合に対して複数のファイルから構成する。図３８（ｃ）は、ファイルの中の一つの構成の例を概略的に示し、ファイルのそれぞれは、本発明の第１の実施形態に係る計算機システムにおいて、ベクトル／ストリーミング・データの場合に対して複数のメモリユニットから構成する 図３９（ａ）は、プログラム／スカラデータの場合に対して複数のページから構成する本発明に係るマーチング主記憶装置の全体構成の一例を概略的に示す図で、それぞれページがそれ自体の位置インデックスをアドレスとして有する。図３９（ｂ）は、本発明の第１の実施形態に係る計算機システムのページの中の一つの構成とページの駆動位置の一例を、２進法の桁を用いて概略的に示し、ページのそれぞれはプログラム／スカラデータの場合に対して複数のファイルから構成され、それぞれファイルはそれ自体の位置インデックスをアドレスとして有する。図３９（ｃ）は、本発明の第１の実施形態に係る計算機システムのファイルの中の一つの構成とファイルの駆動位置の一例を、２進法の桁を用いて概略的に示す図である。ファイルのそれぞれはプログラム／スカラデータの場合に対して複数のメモリユニットから構成され、それぞれメモリユニットは、それ自体の位置インデックスをアドレスとして有する。 図４０（ａ）は、従来のメモリの速度／処理能力を本発明の第１の実施形態に係る計算機システムで用いるマーチング主記憶装置と比較するために概略的に示す図である。図４０（ｂ）は、マーチング主記憶装置の速度／処理能力を、図４０（ａ）に示した従来のメモリのそれと比較して概略的に示す図である。 図４１（ａ）は、スカラ命令用の従来型記憶装置の最悪の場合の速度／処理能力を、本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置のものと比較して概略的に示す図である。図４１（ｂ）は、マーチング主記憶装置の速度／処理能力を、図４１（ａ）に示した従来型記憶装置の最悪の場合と比較して概略的に示す図である。 図４２（ａ）は、スカラ命令用の従来型記憶装置における一般的な場合の速度／処理能力を、本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置との比較を概略的に示す図である。図４２（ｂ）は、マーチング主記憶装置の速度／処理能力を、図４２（ａ）に示した従来型記憶装置における一般的な場合のものと比較して、概略的に示す図である。 図４３（ａ）は、スカラデータの場合の、従来型記憶装置の一般的な場合の速度／処理能力を、本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置のものと比較して概略的に示す図である。図４３（ｂ）は、マーチング主記憶装置の速度／処理能力を、図４３（ａ）に示した従来型記憶装置のものと比較して概略的に示す図である。 図４４（ａ）は、ストリーミング・データと並列データの場合の従来型記憶装置における最良の場合の速度／処理能力を、本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置のものとの比較を概略的に示す図である。図４４（ｂ）は、マーチング主記憶装置の速度／処理能力を、図４４（ａ）に示した従来型記憶装置における最良の場合のものと比較して概略的に示す図である。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置を構成する２次元のメモリユニットのアレイの一例を示す図で、メモリユニットのそれぞれは、データ又は命令を格納し転送する。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置を構成する２次元のメモリユニットのアレイの他の例を示す図で、メモリユニットのそれぞれは、データ又は命令を格納して転送する。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置を構成する２次元のメモリユニットのアレイの更に他の例を示す図で、メモリユニットのそれぞれは、データ又は命令を格納して転送する。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置を構成する２次元のメモリユニットのアレイの更に他の例を示す図で、メモリユニットのそれぞれは、データ又は命令を格納して転送する。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置を構成する２次元のメモリユニットのアレイの更に他の例を示す図で、メモリユニットのそれぞれは、データ又は命令を格納して転送する。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置を構成する２次元のメモリユニットのアレイの更に他の例を示す図で、メモリユニットのそれぞれは、データ又は命令を格納して転送する。 本発明の第１の実施形態に係る計算機システムに用いるマーチング主記憶装置を構成する２次元のメモリユニットのアレイの更に他の例を示す図で、メモリユニットのそれぞれは、データ又は命令を格納して転送する。 図５２（ａ）は、従来型マイクロプロセッサのデバイス・レベル・エネルギー消費を、静的と動的なエネルギー消費に分解して示す図である。図５２（ｂ）は、図５２（ａ）に示した動的なエネルギー消費の電力消費の正味（ネット）と付帯的な（オーバーヘッド）ものを示す図である。図５２（ｃ）は従来型マイクロプロセッサの正味のエネルギー消費を示す図である。 ダリが評価した、レジスタとキャッシュとを含む従来のアーキテクチュアにおけるプロセッサ上の実際のエネルギー消費分布を示す図である。 図５４（ａ）は、キャッシュを基礎とした従来のアーキテクチュアのエネルギー消費を、キャッシュメモリのエネルギー消費を静的と動的なエネルギー消費に分解して示す図である。図５４（ｂ）は、本発明の第３の実施形態に係る計算機システムにおけるエネルギー消費を、マーチング・キャッシュメモリのエネルギー消費を静的と動的なエネルギー消費に分解して示す図である。 本発明の第２の実施形態に係る計算機システムの構成を示す概略的なブロック図である。 本発明の第３の実施形態に係る計算機システムの構成を示す概略的なブロック図である。 図５７（ａ）は、本発明の第３の実施形態に係る計算機システムにおける演算パイプラインとマーチング・レジスタ・ユニットの組み合わせを示す図である。図５７（ｂ）は本発明の第３の実施形態に係る計算機システムにおけるマーチング・キャッシュ・ユニットのアレイを示す図である。 本発明の第３の実施形態の変形例に係り、単一のプロセッサ・コアとマーチング・キャッシュメモリとマーチング−レジスタ・ファイルとの組み合わせによって構成された計算機システムの構造の概略的なブロック図である。 本発明の第３の実施形態の他の変形例に係り、単一の演算パイプラインとマーチング・キャッシュメモリとマーチング・ベクトルレジスタ・ファイルとの組み合わせによって構成された計算機システムの構造の概略的なブロック図である。 本発明の第３の実施形態の更に他の変形例に係り、複数のプロセッサ・コアとマーチング・キャッシュメモリとマーチング−レジスタ・ファイルとの組み合わせによって構成された計算機システムの構造の概略的なブロック図である。 本発明の第３の実施形態の更に他の変形例に係り、複数の演算パイプラインとマーチング・キャッシュメモリとマーチング・ベクトルレジスタ・ファイルとの組み合わせから構成された計算機システムの構造の概略的なブロック図である。 図６２（ａ）は、複数の演算パイプライン、複数の従来型キャッシュメモリ、複数の従来型ベクトルレジスタ・ファイル（ＲＦｓ）及び従来型主記憶装置との組み合わせによって構成され、ボトルネックが従来型キャッシュメモリと従来型主記憶装置との間に発生している従来の計算機システムの構成の概略的なブロック図を示す図である。図６２（ｂ）は、本発明の第３の実施形態の更に他の変形例に係り、複数の演算パイプライン、複数のマーチング・キャッシュメモリ、複数のマーチング・ベクトルレジスタ・ファイル及びマーチング主記憶装置との組み合わせによって構成されたボトルネックが発生しない計算機システムの構造の概略的なブロック図である。 本発明の第４の実施形態に係る高性能のコンピューティング（ＨＰＣ）システムの構成を示す概略的なブロック図である。 本発明の第５の実施形態に係る計算機システムの構成を示す概略的なブロック図である。 図６５（ａ）は、本発明の第５の実施形態に係る計算機システムに用いる３次元マーチング主記憶装置の断面図を示す図である。図６５（ｂ）は本発明の第５の実施形態に係る計算機システムに用いる３次元マーチング・キャッシュの断面図を示す図である。図６５（ｃ）は本発明の第５の実施形態に係る計算機システムに用いる３次元マーチング・レジスタ・ファイルの断面図である。 本発明の第５の実施形態に係る計算機システムに用いる３次元構成の斜視図である。 本発明の第５の実施形態に係る計算機システムに用いる他の３次元構成の斜視図である。 図６７に示した３次元構成の断面図である。 本発明の第５の実施形態に係る計算機システムに用いる他の３次元構成の断面図である。 本発明の第５の実施形態に係る計算機システムにおいて制御経路（パス）を表すことによって、制御処理を実行する計算機システムの基本的なコアの３次元構成の断面図を概略的に示す図である。 本発明の第５の実施形態に係る計算機システムにおいてスカラデータ用のデータ経路を表すことによって、スカラデータ処理を実行する計算機システムの基本的なコアの３次元構成の断面図を概略的に示す図である。 本発明の第５の実施形態に係る計算機システムにおいてベクトル／ストリーミング・データ用のデータ経路を表し、ベクトル／ストリーミング・データ処理を実行する計算機システムの基本的なコアの３次元構成の断面図を概略的に示す図である。 本発明の第５の実施形態に係る計算機システム用の制御経路とスカラデータ経路との組み合わせを表すことによって、計算機システムのスカラデータ部を実行する計算機システムの基本的なコアの３次元構成を、概略的に示す断面図である。パイプラインのＡＬＵが複数の処理装置（ＣＰＵ）に含まれることにより、複数の処理装置が、スカラデータだけでなくベクトル／ストリーミング・データも実行する。 ＭＩＳＤアーキテクチュアのスカラ／ベクトル・データのビットレベル並列処理示す図である。 ＳＩＭＤアーキテクチュアのベクトル・データの並列処理示す図である。 ベクトル処理における一般的なチェイニング示す図である。 ＭＩＳＤアーキテクチュアのスカラ／ベクトル・データの並列処理示す図である。 ＭＩＳＤアーキテクチュアのスカラ／ベクトル・データの並列処理示す図である。 図７９（ａ）は、単一の半導体チップ上に表した代表的な従来のＤＲＡＭの平面図である。図７９（ｂ）は、従来のＤＲＡＭの同一半導体チップ上に表した、複合マーチングメモリの概略的な内部レイアウトの対応する平面図である。 図８０（ａ）は単一のマーチング・メモリーブロックの外形を示す図である。図８０（ｂ）は、１０００列（カラム）を有する、図８０（ａ）に示したマーチング・メモリーブロックの部分平面図を示す図で、マーチングメモリのアクセス時間（サイクル時間）は単一の列（カラム）に相応して定められていて、図８０（ｃ）は、従来のＤＲＡＭの１メモリ素子の記憶内容を書く又は読み出す従来のＤＲＡＭのメモリ・サイクル示す図である。 複合マーチングメモリ・モジュールの概略的な平面図である。
本発明の様々な実施形態を、添付の図面を参照して説明する。図面の全体にわたって、同一又は類似の部品や素子には同一又は類似の符号を付し、同一又は類似の部品や素子の説明は省略又は単純化されていることに留意すべきである。一般的に、半導体装置の表現では普通のことであるが、様々な図面間において、尺度は異なっており、特に、層の厚みは図面を簡単に読み取れるようにするために適宜記してあることに留意すべきである。以降の説明では、本発明を十分に理解できるように、特定の材料や処理を用いて、具体的に説明されている。しかし、本発明は、これらの特定の詳細な説明がなくても、実施できることは、当業者には自明のこととである。言い換えれば、周知の製造材料や処理や装置は、本発明を不要に曖昧にしないように細々と説明されていない。「上に」、「上方に」、「下に」、「下方に」、「垂直に」のような前置詞は、基板が実際に保たれている方向と関係なしに、基板の平面を基準にして定められている。層の積層は、間に介在層がある場合でも、その層の上にあると表現される。
図４〜図６、図８、図１１、図１３、図１６〜２０、図２２、図２５、図３２などにおいて、ビットレベル・セルのトランジスタ・レベル表現で、転送トランジスタとリセット・トランジスタとしてｎＭＯＳトランジスタが図示されているが、クロック信号に反対の極性を採用する場合は、転送トランジスタとリセット・トランジスタとしてｐＭＯＳトランジスタが使用できる。
−− 第１の実施形態−−
（計算機システムの基本構成）
図２に示すように、本発明の第１の実施形態に係る計算機システムは、プロセッサ１１とマーチング主記憶装置３１とを備えている。プロセッサ１１は、クロック信号を生成するクロック発生回路１１３を有する制御装置１１１と、クロック信号に同期して演算論理動作を実行する演算論理装置（ＡＬＵ）１１２とを含む。図３に示すように、マーチング主記憶装置３１は、メモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎのアレイである。それぞれのメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎは、ワード・サイズのデータ又は命令を含んだ情報のユニットを有する。マーチング主記憶装置３１は、更に、アレイの入力端子とアレイの出力端子とを有する。図３に示すように、マーチング主記憶装置３１は、ワード・サイズのデータ又は命令を含んだ情報をメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎのそれぞれに格納する。このメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎのそれぞれに格納された情報を、クロック信号に同期して、ステップごとに、出力端子の方向に、時系列に沿って逐次転送するので、格納された情報がプロセッサ１１に能動的に、且つ時系列で出力され、ＡＬＵ１１２は、マーチング主記憶装置３１に格納された情報により演算論理動作を実行する。
図２に示すように、マーチング主記憶装置３１とプロセッサ１１は複数の接合部材５４を介して電気的に接続している。例えば、接合部材５４のそれぞれは、マーチング主記憶装置３１に取り付けた第１のターミナル・ピンと、プロセッサ１１に取り付けた第２のターミナル・ピンと、第１と第２のターミナル・ピンの間に差し挟まれた導電性バンプとで形成されている。導電性バンプの材料として、半田ボール、金（Ａｕ）バンプ、銀（Ａｇ）バンプ、銅（Ｃｕ）バンプ、ニッケル−金（Ｎｉ−Ａｕ）合金バンプ、又はニッケル−金−インジウム（Ｎｉ−Ａｕ−Ｉｎ）合金バンプなどが使用できる。ＡＬＵ１１２のプロセスの最終データはマーチング主記憶装置３１に接合部材５４を介して出力される。したがって、双方向矢印Φ12で表されるように、データは、接合部材５４を介してマーチング主記憶装置３１とプロセッサ１１との間で双方向に転送される。逆に、単一方向矢印η11で表されるように、命令の移動については、マーチング主記憶装置３１からプロセッサ１１に向かう一方向だけの命令の流れになる。
図２に示すように、本発明の第１の実施形態に係る計算機システムの構成は、ディスクのような外部２次記憶装置４１と、入力装置６１と、出力装置６２と、入力／出力（Ｉ／Ｏ）インターフェース回路６３と、を更に備えている。従来のフォン・ノイマン型計算機と同様に、信号又はデータを入力装置６１が入力し、信号又はデータを出力装置６２が出力している。例えば、周知のキーボードや周知のマウスは、入力装置６１と見なすことができ、周知のモニターやプリンターは出力装置６２と見なすことができる。計算機間の通信用の周知のデバイスは、モデムやネットワーク・カードのように、入力装置６１と出力装置６２の両方で一般的に機能する。入力装置６１又は出力装置６２としてのデバイスの呼称は、全体像に依存することに留意すべきである。入力装置６１は、人間のユーザが呈する物理的な動きを入力とし、それを第１の実施形態に係る計算機システムが理解できる信号に変換する。例えば、入力装置６１は、入力したデータと命令とを、第１の実施形態に係る計算機システムが識別可能な２進コードの電気信号のパターンに変換し、入力装置６１からの出力は、マーチング主記憶装置３１にＩ／Ｏインターフェース回路６３を介して送信される。出力装置６２は、マーチング主記憶装置３１がＩ／Ｏインターフェース回路６３を介して提供する信号を入力とする。出力装置６２は、次に、これらの信号を、人間のユーザが見る又は読むことができる表現方式に変換し、入力装置６１の処理と逆の処理を行って、デジタル信号を、ユーザが判読可能な形式に変換する。Ｉ／Ｏインターフェース回路６３は、プロセッサ１１が入力装置６１と出力装置６２とを駆動するときに必ず必要になる。プロセッサ１１は、Ｉ／Ｏインターフェース回路６３を介して入力装置６１と出力装置６２とに通信できる。異なるデータ形式で交換された場合、Ｉ／Ｏインターフェース回路６３はシリアル・データをパラレル形式に、且つ逆の場合に逆方向に変換する。必要に応じて、プロセッサ１１による更なる処理のために、中断及び対応するタイプ番号を生成する方式もある。
２次記憶装置４１は、マーチング主記憶装置３１より更に長い時間的な基準でデータと情報とを格納する。マーチング主記憶装置３１は、今実行中のプログラムと、今採用中のデータの格納を主としているが、２次記憶装置４１は、計算機がオフに切り替えられても、又はプログラムを今実行していない場合でも、維持する必要のある任意のデータと情報を格納するように全体的に意図している。２次記憶装置４１の例は、周知のハードディスク（又はハード駆動）と周知の（ＣＤ−ＲＯＭ駆動のような）外部メディア−駆動である。これらの格納方法は、計算機のオペレーティング・システムと、ソフトウェアのユーザのコレクションと、ユーザが望む任意の他のデータとを格納するために最も広く用いられている。ハード駆動は半永久的な基準でデータとソフトウェアとを格納するために用いられ、外部メディア・駆動は他のデータを格納するために用いられるが、このセットアップは、入手可能な記憶装置の形式の違いと、それぞれを利用する際の便宜性に基づいて大きく変わる。双方向矢印Φ１で表されるように、データは、現行の接続配線５３を介して２次記憶装置４１とマーチング主記憶装置３１とプロセッサ１１との間で双方向で転送される。
図示を省略しているが、図２に示す第１の実施形態に係る計算機システムで、プロセッサ１１は、マーチング主記憶装置３１から出力端子を介して格納情報を受信する複数の演算パイプラインを含むことができ、双方向矢印Φ12で表されるように、データは、接合部材５４を介してマーチング主記憶装置３１と複数の演算パイプラインとの間で双方向に転送される。
従来の計算機システムにおいては配線又はバスがボトルネックをしているが、図２に示す第１の実施形態に係る計算機システムには、データバスやアドレスバス等のバスがない。計算機システム全体は、プロセッサ１１とマーチング主記憶装置３１との間で任意のデータ交換もグローバルな配線も必要としないからである。確かに、マーチング主記憶装置３１、又は対応するＡＬＵ１１２とマーチング主記憶装置３１との接続部分の内部には短い局部的な配線が存在しうる。しかし、これらの短い配線間には、時間的遅延と浮遊容量（漂遊容量）とを生成するグローバル配線が存在しないので、第１の実施形態に係る計算機システムは、更に高速の処理速度と小電力消費とを達成できる。
（マーチング主記憶装置を実現するセル・アレイの詳細な構成）
大半の従来の計算機では、アドレス決定の単位は、文字（例えば、バイト）又はワードである。単位がワードの場合、大量のメモリに、或るサイズのアドレスを用いてアクセスできる。他方で、単位がバイトの場合、個々の文字をアドレスできる（即ち、メモリ動作中に選択）。マシン命令は、通常は、アーキテクチュアのワード・サイズの分数又は倍数である。これは、命令とデータが通常は同じメモリ・サブシステムを共有するので、当然の選定になる。図４と図５は、図３に示すマーチング主記憶装置３１を実現するセル・アレイのトランジスタ・レベル表現に対応している。図２３は、図３に示すマーチング主記憶装置３１を実現するセル・アレイのゲートレベル表現に対応している。
図４で、ｍ×ｎマトリクスの第１列は、セルＭ11、Ｍ21、……、Ｍm-1,１、Ｍm1の垂直方向アレイで形成して、図３に示す第１のメモリユニットＵ１を表現している。ここで、“ｍ”は、ワード・サイズで決まる整数である。ワード・サイズの選定は非常に重要であるが、計算機アーキテクチュアの設計時に、ワード・サイズは８ビットの倍数に自然になり、１６、32、６４ビットが広く用いられている。同様に、ｍ×ｎマトリクスの第２列は、セルＭ12、Ｍ22、Ｍ32、……、Ｍｍ-1，２、Ｍm2の垂直方向アレイで形成して、第２のメモリユニットＵ２を表現し、ｍ×ｎマトリクスの第３列は、セルＭ13、Ｍ23、Ｍ33、……、Ｍm-1，３、Ｍm3の垂直方向アレイで形成して、第３のメモリユニットＵ２を表現し、……、ｍ×ｎマトリクスの（ｎ−１）番目の列は、セルＭ１,n-1、Ｍ２,n-1、Ｍ３,n-1、……、Ｍm-1，n-1、Ｍｍ,n-1の垂直方向アレイで形成して、（ｎ−１）番目のメモリユニットＵn-1を表現し、ｍ×ｎマトリクスのｎ番目の列は、セルＭ１,ｎ、Ｍ２,ｎ、Ｍ３,ｎ、……、Ｍm-1，ｎ、Ｍｍ,ｎの垂直方向アレイで形成して、ｎ番目のメモリユニットＵｎを表現する。
即ち、図４に示すように、ワード・サイズ・レベルの第１のメモリユニットＵ１は、ｍ×ｎマトリクスの第１列のビットレベル・セルＭ11、Ｍ21、……、Ｍm-1,１、Ｍm1の垂直配列から形成している。第１行・第１列のセルＭ11は、第１遅延素子Ｄ111を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ112を経由して第１のビットレベル入力端子の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ111と、第１のｎＭＯＳトランジスタＱ111のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ112と、第２のｎＭＯＳトランジスタＱ112に並列接続し、セルＭ11の情報を格納するコンデンサＣ11と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ111のソース電極と第２のｎＭＯＳトランジスタＱ112のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭ12に、コンデンサＣ11に格納されていた信号を送るセルＭ11の出力端子として機能する。第２行・第１列のセルＭ21は、第１遅延素子Ｄ211を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｑ212を経由して第２のビットレベル入力端子の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ211と、第１のｎＭＯＳトランジスタＱ211のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ212と、第２のｎＭＯＳトランジスタＱ212に並列接続し、セルＭ21の情報を格納するコンデンサＣ21と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ211のソース電極と第２のｎＭＯＳトランジスタＱ212のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭ22に、コンデンサＣ21に格納されていた信号を送るセルＭ21の出力端子として機能する。第２行・第１列のセルＭ21は、第１遅延素子Ｄ211を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｑ212を経由して第２のビットレベル入力端子の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ211と、第１のｎＭＯＳトランジスタＱ211のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ212と、第２のｎＭＯＳトランジスタＱ212に並列接続し、セルＭ21の情報を格納するコンデンサＣ21と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ211のソース電極と第２のｎＭＯＳトランジスタＱ212のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭ22に、コンデンサＣ21に格納されていた信号を送るセルＭ21の出力端子として機能する。第３行・第１列のセルは、第１遅延素子Ｄ311を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ312を経由して第３のビットレベル入力端子の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ311と、第１のｎＭＯＳトランジスタＱ311のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ312と、第２のｎＭＯＳトランジスタＱ312に並列接続し、セルの情報を格納するコンデンサＣ31と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ311のソース電極と第２のｎＭＯＳトランジスタＱ312のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルに、コンデンサＣ31に格納されていた信号を送るセルの出力端子として機能する。（ｍ−１）行・第１列のセルＭ(m-1)１は、第１遅延素子Ｄ(m-1)11を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ(m-1)12を経由して（ｍ−１）番目のビットレベル入力端子の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ(m-1)11と、第１のｎＭＯＳトランジスタＱ(m-1)11のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ(m-1)12と、第２のｎＭＯＳトランジスタＱ(m-1)12に並列接続し、セルＭ(m-1)１の情報を格納するコンデンサＣ(m-1)１と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ(m-1)11のソース電極と第２のｎＭＯＳトランジスタＱ(m-1)12のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭ(m-1)２に、コンデンサＣ(m-1)１に格納されていた信号を送るセルＭ(m-1)１の出力端子として機能する。ｍ行・第１列のセルＭm1は、第１遅延素子ＤＭ11を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子ＤＭ12を経由してｍ番目のビットレベル入力端子の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱm1と、第１のｎＭＯＳトランジスタＱm11のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱm12と、第２のｎＭＯＳトランジスタＱm12に並列接続し、セルＭm1の情報を格納するコンデンサＣm1と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱm11のソース電極と第２のｎＭＯＳトランジスタＱm12のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭm2に、コンデンサＣm1に格納されていた信号を送るセルＭm1の出力端子として機能する。
そして図４に示すように、ワード・サイズ・レベルの第２のメモリユニットＵ２は、ｍ×ｎマトリクスの第２列のビットレベル・セルＭ12、Ｍ22、Ｍ32、……、Ｍm-1,２、Ｍm2の垂直配列から形成している。第１行・第２列のセルＭ12は、第１遅延素子Ｄ121を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ122を経由して前段のビットレベル・セルＭ11の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ121と、第１のｎＭＯＳトランジスタＱ121のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ122と、第２のｎＭＯＳトランジスタＱ122に並列接続し、セルＭ12の情報を格納するコンデンサＣ12と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ121のソース電極と第２のｎＭＯＳトランジスタＱ122のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭ13に、コンデンサＣ12に格納されていた信号を送るセルＭ12の出力端子として機能する。第２行・第２列のセルＭ22は、第１遅延素子Ｄ221を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ222を経由して前段のビットレベル・セルＭ21の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ221と、第１のｎＭＯＳトランジスタＱ221のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ222と、第２のｎＭＯＳトランジスタＱ222に並列接続し、セルＭ22の情報を格納するコンデンサＣ22と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ221のソース電極と第２のｎＭＯＳトランジスタＱ222のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭ23に、コンデンサＣ22に格納されていた信号を送るセルＭ22の出力端子として機能する。第３行・第２列のセルＭ32は、第１遅延素子Ｄ321を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ322を経由して前段のビットレベル・セルの出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ321と、第１のｎＭＯＳトランジスタＱ321のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ322と、第２のｎＭＯＳトランジスタＱ322に並列接続し、セルＭ32の情報を格納するコンデンサＣ32と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ321のソース電極と第２のｎＭＯＳトランジスタＱ322のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭ33に、コンデンサＣ32に格納されていた信号を送るセルＭ32の出力端子として機能する。（ｍ−１）行・第２列のセルＭ(m-1)２は、第１遅延素子Ｄ(m-1)21を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ(m-1)22を経由して前段のビットレベル・セルＭ(m-1)１の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ(m-1)21と、第１のｎＭＯＳトランジスタＱ(m-1)21のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ(m-1)12と、第２のｎＭＯＳトランジスタＱ(m-1)22に並列接続し、セルＭ(m-1)２の情報を格納するコンデンサＣ(m-1)２と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ(m-1)21のソース電極と第２のｎＭＯＳトランジスタＱ(m-1)22のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭ(m-1)３に、コンデンサＣ(m-1)２に格納されていた信号を送るセルＭ(m-1)２の出力端子として機能する。ｍ行・第２列のセルＭm2は、第１遅延素子ＤＭ21を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子ＤＭ22を経由して前段のビットレベル・セルＭm1の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱm21と、第１のｎＭＯＳトランジスタＱm21のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱm22と、第２のｎＭＯＳトランジスタＱm22に並列接続し、セルＭm2の情報を格納するコンデンサＣm2と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱm21のソース電極と第２のｎＭＯＳトランジスタＱm22のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭm3に、コンデンサＣm2に格納されていた信号を送るセルＭm2の出力端子として機能する。
更に、図４に示すように、ワード・サイズ・レベルの第３のメモリユニットＵ２は、ｍ×ｎマトリクスの第３列のビットレベル・セルＭ13、Ｍ23、Ｍ33、……、Ｍm-1,3、Ｍm3の垂直配列から形成している。第１行・第３列のセルＭ13は、第１遅延素子Ｄ131を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ132を経由して前段のビットレベル・セルＭ12の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ131と、第１のｎＭＯＳトランジスタＱ131のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ132と、第２のｎＭＯＳトランジスタＱ132に並列接続し、セルＭ13の情報を格納するコンデンサＣ13と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ131のソース電極と第２のｎＭＯＳトランジスタＱ132のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルに、コンデンサＣ13に格納されていた信号を送るセルＭ13の出力端子として機能する。第２行・第３列のセルＭ23は、第１遅延素子Ｄ231を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ232を経由して前段のビットレベル・セルＭ22の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ231と、第１のｎＭＯＳトランジスタＱ231のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ232と、第２のｎＭＯＳトランジスタＱ232に並列接続し、セルＭ23の情報を格納するコンデンサＣ23と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ231のソース電極と第２のｎＭＯＳトランジスタＱ232のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルに、コンデンサＣ23に格納されていた信号を送るセルＭ23の出力端子として機能する。第３行・第３列のセルＭ33は、第１遅延素子Ｄ331を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ332を経由して前段のビットレベル・セルＭ32の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ331と、第１のｎＭＯＳトランジスタＱ331のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ332と、第２のｎＭＯＳトランジスタＱ332に並列接続し、セルＭ33の情報を格納するコンデンサＣ33と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ331のソース電極と第２のｎＭＯＳトランジスタＱ332のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルに、コンデンサＣ33に格納されていた信号を送るセルＭ33の出力端子として機能する。（ｍ−１）行・第３列のセルＭ(m-1)３は、第１遅延素子Ｄ(m-1)31を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ(m-1)32を経由して前段のビットレベル・セルＭ(m-1)２の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ(m-1)31と、第１のｎＭＯＳトランジスタＱ(m-1)31のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ(m-1)32と、第２のｎＭＯＳトランジスタＱ(m-1)32に並列接続し、セルＭ(m-1)３の情報を格納するコンデンサＣ(m-1)３と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ(m-1)31のソース電極と第２のｎＭＯＳトランジスタＱ(m-1)３のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルに、コンデンサＣ(m-1)３に格納されていた信号を送るセルＭ(m-1)３の出力端子として機能する。ｍ行・第３列のセルＭm3は、第１遅延素子Ｄm31を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子ＤＭ32を経由して前段のビットレベル・セルＭm2の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱm31と、第１のｎＭＯＳトランジスタＱm31のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱm32と、第２のｎＭＯＳトランジスタＱm32に並列接続し、セルＭm3の情報を格納するコンデンサＣm3と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱm31のソース電極と第２のｎＭＯＳトランジスタＱＭ32のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルに、コンデンサＣm3に格納されていた信号を送るセルＭm3の出力端子として機能する。
更に、図４に示すように、ワード・サイズ・レベルのｎ番目のメモリユニットは、ｍ×ｎマトリクスのｎ番目の列のビットレベル・セルＭ１ｎ、Ｍ２ｎ、Ｍ3n、……、Ｍm-1,n、Ｍｍｎの垂直配列から形成している。第１行のｎ番目の列のセルＭ13は、第１遅延素子Ｄ1n1を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ1n2を経由して前段のビットレベル・セルＭ1(n-1)のビットレベル出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ1n1と、第１のｎＭＯＳトランジスタＱ1n1のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ1n2と、第２のｎＭＯＳトランジスタＱ1n2に並列接続し、セルＭ１ｎの情報を格納するコンデンサＣ１ｎと、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ1n1のソース電極と第２のｎＭＯＳトランジスタＱ1n2のドレイン電極とを接続する出力ノードは、次段のビットレベル出力端子に、コンデンサＣ１ｎに格納されていた信号を送るセルＭ１ｎのビットレベル出力端子として機能する。第２行の第ｎ番目の列のセルＭ２ｎは、第１遅延素子Ｄ2n1を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ2n2を経由して前段のビットレベル・セルＭ２(n-1)のビットレベル出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ2n1と、第１のｎＭＯＳトランジスタＱ2n1のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ2n2と、第２のｎＭＯＳトランジスタＱ2n2に並列接続し、セルＭ２ｎの情報を格納するコンデンサＣ２ｎと、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ2n1のソース電極と第２のｎＭＯＳトランジスタＱ2n2のドレイン電極とを接続する出力ノードは、第２のビットレベル出力端子に、コンデンサＣ２ｎに格納されていた信号を送るセルＭ２ｎの出力端子として機能する。第３行のｎ番目の列のセルＭ3nは、第１遅延素子Ｄ3n1を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ3n2を経由して前段のビットレベル・セルＭ３(n-1)のビットレベル出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ3n1と、第１のｎＭＯＳトランジスタＱ3n1のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ3n2と、第２のｎＭＯＳトランジスタＱ3n2に並列接続し、セルＭ3nの情報を格納するコンデンサＣ3nと、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ3n1のソース電極と第２のｎＭＯＳトランジスタＱ3n2のドレイン電極とを接続する出力ノードは、第３のビットレベル出力端子に、コンデンサＣ3nに格納されていた信号を送るセルＭ3nのビットレベル出力端子として機能する。（ｍ−１）行のｎ番目の列のセルＭ(m-1)ｎは、第１遅延素子Ｄ(m-1)ｎ１を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ(m-1)ｎ２を経由して前段のビットレベル・セルＭ(m-1)(n-1)のビットレベル出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ(m-1)ｎ１と、第１のｎＭＯＳトランジスタＱ(m-1)ｎ１のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ(m-1)ｎ２と、第２のｎＭＯＳトランジスタＱ(m-1)ｎ２に並列接続し、セルＭ(m-1)ｎの情報を格納するコンデンサＣ(m-1)ｎと、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ(m-1)ｎ１のソース電極と第２のｎＭＯＳトランジスタＱ(m-1)ｎ２のドレイン電極とを接続する出力ノードは、（ｍ−１）番目のビットレベル出力端子に、コンデンサＣ(m-1)ｎに格納されていた信号を送るセルＭ(m-1)ｎのビットレベル出力端子として機能する。ｍ行のｎ番目の列のセルＭｍｎは、第１遅延素子Ｄｍｎ１を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄｍｎ２を経由して前段のビットレベル・セルＭｍ(n-1)のビットレベル出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱｍｎ１と、第１のｎＭＯＳトランジスタＱｍｎ１のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱｍｎ２と、第２のｎＭＯＳトランジスタＱｍｎ２に並列接続し、セルＭｍｎの情報を格納するコンデンサＣｍｎと、を備えており、そこでは、第１のｎＭＯＳトランジスタＱｍｎ１のソース電極と第２のｎＭＯＳトランジスタＱｍｎ２のドレイン電極とを接続する出力ノードは、ｍ番目のビットレベル出力端子に、コンデンサＣｍｎに格納されていた信号を送るセルＭｍｎの出力端子として機能する。
図５に示すように、ｊ行・ｉ行のビットレベル・セルＭijは、本発明の第１の実施形態に係る計算機システムで用いるマーチング主記憶装置の典型的な２×２セル・アレイにおいて、第１遅延素子Ｄij1を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄij2を経由して前段のビットレベル・セルの出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱij1と、第１のｎＭＯＳトランジスタＱij1のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱij2と、第２のｎＭＯＳトランジスタＱij2に並列接続するビットレベル・セルＭijの情報を格納するコンデンサＣijと、を備えており、そこでは、第１のｎＭＯＳトランジスタＱij1のソース電極と第２のｎＭＯＳトランジスタＱij2のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭi(j+1)に、コンデンサＣijに格納されていた信号を送るビットレベル・セルＭijの出力端子として機能する。
ｉ行・（ｊ＋１）列の列・ビットレベル・セルＭi(j+1)は、第１遅延素子Ｄi(j+1)１を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄi(j+1)2を経由して前段のビットレベル・セルＭijの出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱi(j+1)１と、第１のｎＭＯＳトランジスタＱi(j+1)１のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱi(j+1)2と、第２のｎＭＯＳトランジスタＱi(j+1)2に並列接続するビットレベル・セルＭi(j+1)の情報を格納するコンデンサＣi(j+1)と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱi(j+1)１のソース電極と第２のｎＭＯＳトランジスタＱi(j+1)2のドレイン電極とを接続する出力ノードは、次段のセルに、コンデンサＣi(j+1)に格納されていた信号を送るビットレベル・セルＭi(j+1)の出力端子として機能する。
そして、（ｉ＋１）行・ｊ列のビットレベル・セルＭ(i+1)jは、第１遅延素子Ｄ(i+1)j1を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ(i+1)j2を経由して前段のビットレベル・セルの出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ(i+1)j1と、第１のｎＭＯＳトランジスタＱ(i+1)j1のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ(i+1)j2と、第２のｎＭＯＳトランジスタＱ(i+1)j2に並列接続するビットレベル・セルＭ(i+1)jの情報を格納するコンデンサＣ(i+1)jと、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ(i+1)j1のソース電極と第２のｎＭＯＳトランジスタＱ(i+1)j2のドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭ(j+1)(i+1)に、コンデンサＣ(i+1)jに格納されていた信号を送るビットレベル・セルＭ(i+1)jの出力端子として機能する。
更に、（ｉ＋１）行・（ｊ＋１）ｊ列のビットレベル・セルＭ(i+1)(j+1)は、第１遅延素子Ｄ(i+1)(j+1)1を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄ(i+1)(j+1)2を経由して前段のビットレベル・セルＭ(i+1)jの出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱ(i+1)(j+1)1と、第１のｎＭＯＳトランジスタＱ(i+1)(j+1)1のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱ(i+1)(j+1)2と、第２のｎＭＯＳトランジスタＱ(i+1)(j+1)2に並列接続するビットレベル・セルＭ(i+1)(j+1)の情報を格納するコンデンサＣ(i+1)(j+1)2と、を備えており、そこでは、第１のｎＭＯＳトランジスタＱ(i+1)(j+1)1のソース電極と第２のｎＭＯＳトランジスタＱ(i+1)(j+1)2のドレイン電極を接続する出力ノードは、次段のセルに、コンデンサＣ(i+1)(j+1)に格納されていた信号を送るビットレベル・セルＭ(i+1)(j+1)の出力端子として機能する。
図６に示すように、ｉ行のｊ番目のビットレベル・セルＭijは、第１遅延素子Ｄij1を経由してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄij2を経由して前段のセルの出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱij1と、第１のｎＭＯＳトランジスタＱij1のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱij2と、第２のｎＭＯＳトランジスタＱij2に並列接続するビットレベル・セルＭijの情報を格納するコンデンサＣijと、を備えている。
図６に示す回路構成において、第２のｎＭＯＳトランジスタＱij2は、ハイレベル（又は“１”の論理レベル）のクロック信号が第２のｎＭＯＳトランジスタＱij2のゲート電極に印加されて、コンデンサＣijに既に格納していた信号電荷が排出（放電）すると、コンデンサＣijに格納された信号電荷をリセットするリセット・トランジスタとして機能する。
図７Ａ及び図７Ｂは、本発明の第１の実施形態に係る計算機システムで用いるビットレベル・セルのクロック信号波形に対するトランジスタ・レベルの過渡応答の概略的な例を示している。即ち、図７Ａ及び図７Ｂは、ビットレベル・セルの一例として、図６に示すビットレベル・セルＭijを採用し、破線で示すクロック信号波形に対するビットレベル・セルＭijのトランジスタ・レベルの過渡応答を示している。破線で示すクロック信号は、クロック周期τclockによって、論理レベル“１”と“０”の間で定期的に振動している。図７Ａ及び図７Ｂにおいて、ｔ１−ｔ０（＝ｔ２−ｔ１＝ｔ３−ｔ２＝ｔ４−ｔ３）は、クロック周期τclockの１／４と定義されている（＝τclock／４）。
（ａ） 図７Ａ（ａ）に示すように、時刻“ｔ０”で、破線で示すハイレベルのクロック信号は第１の理想的な遅延素子Ｄij1を経由して第１のｎＭＯＳトランジスタＱij1のドレイン電極と第２のｎＭＯＳトランジスタＱij2のゲート電極の両方に印加されるので、第２のｎＭＯＳトランジスタＱij2は、第１のｎＭＯＳトランジスタＱij1が時刻“ｔ１”でオン状態になるまでオフ状態を維持する。何故ならば、第１のｎＭＯＳトランジスタＱij1のソース電極と第２のｎＭＯＳトランジスタＱij2のドレイン電極との間を接続する出力ノードＮoutの電位が浮遊状態であるため、時刻“ｔ01”の間は“０”と“１”の論理レベルの間にあるからである。
（ｂ） 第１の理想的な遅延素子Ｄij1のために、第１のｎＭＯＳトランジスタＱij1のターン・オン遷移がｔ１−ｔ０＝τclock／４だけ遅延し、第１のｎＭＯＳトランジスタＱij1が時刻“ｔ１”で転送トランジスタとして作動状態になり、出力ノードＮoutの電位が論理レベル“１”になる。ここで、第１の理想的な遅延素子Ｄij1は、急峻な立ち上がりエッジによりτclock／４の遅延が実現でき、立ち上がり時間が無視できると想定している。即ち、図７Ａ（ａ）で急峻な立ち上がりエッジと急峻な立ち下がりエッジとで示すように、時刻“ｔ０”で印加したクロック信号は、ｔ１−ｔ０＝τclock／４だけ遅延する。そこで、図７Ａ（ｃ）〜（ｄ）に示すように、前段のビットレベル・セルＭi(j-1)に格納されていた信号が“１”の論理レベルになると、第２のｎＭＯＳトランジスタＱij2がリセット・トランジスタとして作動状態になり、コンデンサＣijに格納されていた信号電荷が、時刻“ｔ２”で排出（放電）するように駆動される。
（ｃ） 第１のｎＭＯＳトランジスタＱij1は、第２の理想的な遅延素子Ｄij2から決まる、所定の遅延時間ｔd2＝ｔ２−ｔ０＝τclock／２だけ遅延して、時刻“ｔ２”で転送トランジスタとして完全に作動状態になる。ここで、第２の理想的な遅延素子Ｄij2は、急峻な立ち上がりエッジによりτclock／２の遅延が実現でき、立ち上がり時間が無視できると想定している。次に、前段のビットレベル・セルＭi(j-1)に格納された“１”の論理レベルの信号が、ｉ行の前段のビットレベル・セルＭi(j-1)から、第１のｎＭＯＳトランジスタＱij1のゲート電極に送られたとする。“１”の論理レベルの信号が、ゲート電極に送られると、時刻“ｔ２”で、コンデンサＣijに格納されていた信号電荷が完全に放電して、図７Ａ（ｂ）に示すように、“０”の論理レベルとなる。このように、第１のｎＭＯＳトランジスタＱij1は、図７Ａ（ｃ）〜（ｄ）に示すように、マーチングＡＮＤゲートの動作を実行するように、前段のビットレベル・セルＭi(j-1)に格納された“１”の論理レベルの信号を、コンデンサＣijに転送することを始める。即ち、クロック信号が提供する“１”の入力信号と、前段のビットレベル・セルＭi(j-1)が出力する他の“１”の入力信号とにより、

１＋１＝１

という従来の２入力ＡＮＤ動作が実行できる。なお、コンデンサＣijに格納されていた信号電荷が“１”の論理レベルのとき、コンデンサＣijは時刻“ｔ０”で放電を開始できる。何故ならば、第２のｎＭＯＳトランジスタＱij2は、第２のｎＭＯＳトランジスタＱij2の動作に遅延がないと、時刻“ｔ０”で第２のｎＭＯＳトランジスタＱij2のゲート電極に印加された、破線で示すハイレベルのクロック信号により、リセット・トランジスタとして作動するからである。
（ｄ） 代わりに、図７Ｂ（ｃ）〜（ｄ）に示すように、前段のビットレベル・セルＭi(j-1)に格納されていた信号が“０”の論理レベルの場合、第１のｎＭＯＳトランジスタＱij1は、任意の時刻“ｔ０”、“ｔ１”、“ｔ２”、“ｔ３”でオフ状態を維持する。前述のように、コンデンサＣijに格納されていた信号電荷が“１”の論理レベルのとき、第１のｎＭＯＳトランジスタＱij1がオフしていても、コンデンサＣijは時刻“ｔ０”で放電を開始できる。何故ならば、第２のｎＭＯＳトランジスタＱij2は、時刻“ｔ０”で第２のｎＭＯＳトランジスタＱij2のゲート電極に印加された、破線で示すハイレベルのクロック信号によりリセット・トランジスタとして作動するからである。

１＋０＝０

というマーチングＡＮＤゲートの動作が、クロック信号が提供する“１”の入力信号と前段のビットレベル・セルＭi(j-1)が出力する“０”の他の入力信号とにより、図７Ａ（ｃ）〜（ｄ）に示すようにして実行される。しかし、コンデンサＣijに格納されていた信号電荷が“０”の論理レベルの場合、第１のｎＭＯＳトランジスタＱij1と第２のｎＭＯＳトランジスタＱij2の両方がオフ状態を維持するので、コンデンサＣijは、任意の時刻“ｔ０”、“ｔ１”、“ｔ23”において“０”の論理レベルを維持し、マーチングＡＮＤゲートの動作が、７Ａ（ｃ）〜（ｄ）に示すようにして実行される。第１のｎＭＯＳトランジスタＱij1のソース電極と第２のｎＭＯＳトランジスタＱij2のドレイン電極とを接続する出力ノードＮoutは、ビットレベル・セルＭijの出力端子として機能する。ビットレベル・セルＭijの出力端子は、コンデンサＣijに格納されていた信号を、ｉ行の次段のビットレベル・セルに出力する。
更に、図７Ｃは、図８に示すように、第１遅延素子Ｄij1と第２遅延素子Ｄij2の両方がＲ−Ｃ遅延回路からなる場合に、クロック信号波形に対する応答の実例を示す。マーチングメモリの正規の動作では、コンデンサＣijに格納されていた信号電荷は“０”又は“１”の論理レベルのいずれかに実際になる。コンデンサＣijに格納されていた信号電荷が“１”の論理レベルのとき、第１のｎＭＯＳトランジスタＱij1が遮断状態であっても、コンデンサＣijは時刻“ｔ０”で放電を開始できる。何故ならば、第２のｎＭＯＳトランジスタＱij2は、遅延のない第２のｎＭＯＳトランジスタＱij2の理想的な動作がほぼ行える場合に、ハイレベルのクロック信号が第２のｎＭＯＳトランジスタＱij2のゲート電極に印加されるときに、作動状態が開始されるからである。したがって、コンデンサＣijに格納されていた信号電荷が実際に“１”の論理レベルであると、ハイレベルのクロック信号が第２のｎＭＯＳトランジスタＱij2のゲート電極に印加され、コンデンサＣijに格納されていた信号電荷が放電した後に、第１のｎＭＯＳトランジスタＱij1は、Ｒ−Ｃ遅延回路により第１遅延素子Ｄij1から定まる所定の遅延時間ｔｄ１だけ遅れて、転送トランジスタとして作動する。そして、ｉ行の前段のビットレベル・セルＭi(j-1)に格納されていた信号が、ｉ行の前段のビットレベル・セルＭi(j-1)からｉ行の第１のｎＭＯＳトランジスタＱij1のゲート電極に送られたとする。ビットレベル・セルＭi(j-1)に格納されていた信号がゲート電極に送られると、第１のｎＭＯＳトランジスタＱij1は、前段のビットレベル・セルＭi(j-1)に格納されていた信号をコンデンサＣijに、第２遅延素子Ｄij2から決まる所定の遅延時間ｔd2だけ更に遅れて転送する。第１のｎＭＯＳトランジスタＱij1のソース電極と第２のｎＭＯＳトランジスタＱij2とを接続する出力ノードＮoutはビットレベル・セルＭijの出力端子として機能し、ビットレベル・セルＭijの出力端子は、コンデンサＣijに格納されていた信号をｉ行の次段のビットレベル・セルに出力する。
図７Ｃに示すように、クロック信号は、所定のクロック周期（クロックサイクル時間）τclockにより、“１”と“０”の論理レベルの間を定期的に振動する。クロック信号が“１”の論理レベルになると、第２のｎＭＯＳトランジスタＱij2は、前段のクロックサイクルでコンデンサＣijに既に格納していた信号電荷の放電を始める。そして、“１”の論理レベルのクロック信号が印加され、コンデンサＣijに格納されていた信号電荷が“０”の論理レベルの電位に完全に放電した後、第１のｎＭＯＳトランジスタＱij1は、第１遅延素子Ｄij1から決まる所定の遅延時間ｔｄ１だけ遅れて、転送トランジスタとして作動する。遅延時間ｔｄ１は、好ましくは(１／４)τclockと等しく設定できる。その後、ｉ行の前段のビットレベル・セルＭi(j-1)に格納されていた信号が前段のビットレベル・セルＭi(j-1)から第１のｎＭＯＳトランジスタＱij1のゲート電極に送られたとする。ビットレベル・セルＭi(j-1)に格納されていた信号がゲート電極に送られると、第１のｎＭＯＳトランジスタＱij1は、前段のビットレベル・セルＭi(j-1)に格納されていた信号を、コンデンサＣijに、Ｒ−Ｃ遅延回路により第２遅延素子Ｄij2から決まる所定の遅延時間ｔd2だけ遅れて転送する。
例えば、ｉ行の前段のビットレベル・セルＭi(j-1)に格納された“１”の論理レベルが、前段のビットレベル・セルＭi(j-1)から第１のｎＭＯＳトランジスタＱij1のゲート電極に送られたとする。“１”の論理レベルがゲート電極に送られると、第１のｎＭＯＳトランジスタＱij1は導電状態になり、“１”の論理レベルがコンデンサＣijに格納される。一方で、前段のビットレベル・セルＭi(j-1)に格納された“０”の論理レベルが、前段のビットレベル・セルＭi(j-1)から第１のｎＭＯＳトランジスタＱij1のゲート電極に送られたとする。“０”の論理レベルがゲート電極に送られると、第１のｎＭＯＳトランジスタＱij1は遮断状態になり、“０”の論理レベルがコンデンサＣijに維持される。したがって、ビットレベル・セルＭijは、“マーチングＡＮＤゲート”の動作を行うことができる。遅延時間ｔd2は遅延時間ｔｄ１よりも長いことが好ましく、遅延時間ｔd2をを(１／２)τclockとすることが好ましい。
クロック信号はクロック周期τclockにより“１”と“０”の論理レベルの間を定期的に振動するので、時刻が(１／２)τclockを過ぎると、クロック信号は“０”の論理レベルになる。第１のｎＭＯＳトランジスタＱij1のソース電極と第２のｎＭＯＳトランジスタＱij2のドレイン電極とを接続する出力ノードＮoutは、時刻が(１／２)τclockを過ぎると、前段のビットレベル・セルＭi(j-1)から転送された信号を次段のビットレベル・セルＭi(j+1)に更に転送できなくなる。信号が、第２遅延素子Ｄi(j+1)2から決まる遅延時間ｔd2＝(１／２)τclockだけ遅れて、次段の第１のｎＭＯＳトランジスタＱi(j+1)１のゲート電極への転送が阻止されるからである。クロック信号は、時刻がτclockを過ぎると再び“１”の論理レベルになり、第１のｎＭＯＳトランジスタＱij1のソース電極と第２のｎＭＯＳトランジスタＱij2のドレイン電極とを接続する出力ノードＮoutは、ビットレベル・セルＭijの出力端子として機能し、コンデンサＣijに格納されていた信号を次段のビットレベル・セルＭi(j+1)に、次のクロックサイクルで送ることができる。
図４に戻り、図７Ａ（ａ）又は図７Ｃに示すクロック信号が“１”の論理レベルになると、第１のメモリユニットＵ１に１次元配列された第２のｎＭＯＳトランジスタＱ112、Ｑ212、Ｑ312、-----、Ｑm-1,12、Ｑm12は、前のクロックサイクルで第１のメモリユニットＵ１で、それぞれ、コンデンサＣ11、Ｃ21、Ｃ31、-----、Ｃm-1,1、Ｃm1に既に格納していた、それぞれの信号電荷の放電を始める。そして、“１”の論理レベルのクロック信号が、それぞれ、第２のｎＭＯＳトランジスタＱ112、Ｑ212、Ｑ312、-----、Ｑm-1,12、Ｑm12の１次元配列のゲート電極に印加され、コンデンサＣ11、Ｃ21、Ｃ31、-----、Ｃm-1,1、Ｃm1に格納されていた信号電荷が“０”の論理レベルの電位に完全に放電した後に、１次元配列された第１のｎＭＯＳトランジスタＱ111、Ｑ211、Ｑ311、-----、Ｑm-1,11、Ｑm11は、それぞれ、第１遅延素子Ｄ111、Ｄ211、Ｄ311、-----、Ｄm-1,11、Ｄm11から決まる遅延時間ｔｄ１だけ遅れて、転送トランジスタとして作動する。その後、１６、32、６４ビットのように８ビットの倍数である、１次元に配列されたワード・サイズの信号が、１次元配列された第１のｎＭＯＳトランジスタＱ111、Ｑ211、Ｑ311、-----、Ｑm-1,11、ＱＭm11のゲート電極に入ると、１次元配列された第１のｎＭＯＳトランジスタＱ111、Ｑ211、Ｑ311、-----、Ｑm-1,11、Ｑm11は、それぞれ、第２遅延素子Ｄ112、Ｄ212、Ｄ312、-----、Ｄm-1,12、Ｄm12から決まる遅延時間ｔd2だけ遅れて、コンデンサＣ11、Ｃ21、Ｃ31、-----、Ｃm-1,1、Ｃm1に、１次元に配列されたワード・サイズの信号を転送する。
クロック信号が、時刻が(１／２)τclockを過ぎたときに“０”の論理レベルになると、第１のｎＭＯＳトランジスタＱ111、Ｑ211、Ｑ311、-----、Ｑm-1,11、Ｑm11のソース電極と第２のｎＭＯＳトランジスタＱ112、Ｑ212、Ｑ312、-----、Ｑm-1,12、Ｑm12のドレイン電極とを接続する出力ノードのそれぞれは、時刻が(１／２)τclockを過ぎると、次段のビットレベル・セルＭ12、Ｍ22、Ｍ32、-----、Ｍm-1,2、Ｍm2に、第１のｎＭＯＳトランジスタＱ111、Ｑ211、Ｑ311、-----、Ｑm-1,11、Ｑm11のゲート電極に入力している信号をもう送ることができない。信号のそれぞれが、第２遅延素子Ｄ122、Ｄ222、Ｄ322、-----、Ｄm-1,22、Ｄm22から決まる遅延時間ｔd2＝(１／２)τclockだけ遅れて、次段の第１のｎＭＯＳトランジスタＱ121、Ｑ221、Ｑ321、-----、Ｑm-1,21、Ｑm21のゲート電極への転送を阻止されるからである。
時刻がτclockを過ぎたときに、次のクロック信号が再び“１”の論理レベルになると、第２のメモリユニットＵ２に１次元配列された第２のｎＭＯＳトランジスタＱ122、Ｑ222、Ｑ322、-----、Ｑm-1,22、Ｑm22は、前のクロックサイクルで第２のメモリユニットＵ２に、それぞれ、コンデンサＣ12、Ｃ22、Ｃ32、-----、Ｃm-1,2、Ｃm2に既に格納していた、それぞれ、信号電荷の放電を始める。そして、“１”の論理レベルのクロック信号が、それぞれ、１次元配列された第２のｎＭＯＳトランジスタＱ122、Ｑ222、Ｑ322、-----、Ｑm-1,22、Ｑm22のそれぞれのゲート電極に印加され、コンデンサＣ12、Ｃ22、Ｃ32、-----、Ｃm-1,2、Ｃm2に格納されていた信号電荷が“０”の論理レベルの電位に完全に放電した後、１次元配列された第１のｎＭＯＳトランジスタＱ121、Ｑ221、Ｑ321、-----、Ｑm-1,21、Ｑm21は、それぞれ、第１遅延素子Ｄ121、Ｄ221、Ｄ321、-----、Ｄm-1,21、Ｄm21から決まる遅延時間ｔｄ１だけ遅れて、転送トランジスタとして作動する。その後、前段のコンデンサＣ11、Ｃ21、Ｃ31、-----、Ｃm-1,1、Ｃm1に１次元配列されて格納されたワード・サイズの信号が１次元配列された第１のｎＭＯＳトランジスタＱ121、Ｑ221、Ｑ321、-----、Ｑm-1,21、Ｑm21のそれぞれのゲート電極に送られ、第１のｎＭＯＳトランジスタＱ121、Ｑ221、Ｑ321、-----、Ｑm-1,21、Ｑm21は、コンデンサＣ12、Ｃ22、Ｃ32、-----、Ｃm-1,2、Ｃm2に、第２遅延素子Ｄ122、Ｄ222、Ｄ322、-----、Ｄm-1,22、Ｄm22から決まる遅延時間ｔd2だけ遅れて、１次元に配列されたワード・サイズの信号を送る。
クロック信号は、更に時刻が（１＋１／２）τclockを過ぎて“０”の論理レベルになると、第１のｎＭＯＳトランジスタＱ121、Ｑ221、Ｑ321、-----、Ｑm-1,21、Ｑm21のソース電極と第２のｎＭＯＳトランジスタＱ122、Ｑ222、Ｑ322、-----、Ｑm-1,22、Ｑm2のドレイン電極とを接続する出力ノードのそれぞれは、時刻が（１＋１／２）τclockを過ぎると、次段のビットレベル・セルＭ12、Ｍ22、Ｍ32、-----、Ｍm-1,2、Ｍm2に、前段のビットレベル・セルＭ11、Ｍ21、-----、Ｍm-1,1、Ｍm1に格納されていた信号を送ることができない。信号のそれぞれが、第２遅延素子Ｄ132、Ｄ232、Ｄ332、-----、Ｄm-1,32、Ｄm32から決まる遅延時間ｔd2＝(１／２)τclockだけ遅れ、次段の第１のｎＭＯＳトランジスタＱ131、Ｑ231、Ｑ331、-----、Ｑm-1,31、Ｑm31のゲート電極への転送が阻止されるからである。
そして、更に時刻が２τclockが過ぎて、次のクロック信号が再び“１”の論理レベルになると、第３のメモリユニットＵ２に１次元配列された第２のｎＭＯＳトランジスタＱ132、Ｑ232、Ｑ332、-----、Ｑm-1,32、Ｑm32は、前のクロックサイクルで第３のメモリユニットＵ２に、それぞれ、コンデンサＣ13、Ｃ23、Ｃ33、-----、Ｃm-1,3、Ｃm3に既に格納していた、それぞれ、信号電荷の放電を始める。そして、“１”の論理レベルのクロック信号が、それぞれ、１次元配列された第２のｎＭＯＳトランジスタＱ132、Ｑ232、Ｑ332、-----、Ｑm-1,32、Ｑm32のそれぞれのゲート電極に印加され、コンデンサＣ13、Ｃ23、Ｃ33、-----、Ｃm-1,3、Ｃm3に格納されていた信号電荷が“０”の論理レベルの電位に完全に放電した後に、１次元配列された第１のｎＭＯＳトランジスタＱ131、Ｑ231、Ｑ331、-----、Ｑm-1,31、Ｑm31は、それぞれ、第１遅延素子Ｄ131、Ｄ231、Ｄ331、-----、Ｄm-1,31、Ｄm31から決まる遅延時間ｔｄ１だけ遅れて、転送トランジスタとして作動する。その後、前段のコンデンサＣ12、Ｃ22、Ｃ32、-----、Ｃm-1,2、Ｃm2に１次元配列されて格納されたワード・サイズの信号は、１次元配列された第１のｎＭＯＳトランジスタＱ131、Ｑ231、Ｑ331、-----、Ｑm-1,31、Ｑm31のそれぞれのゲート電極に送られる。第１のｎＭＯＳトランジスタＱ131、Ｑ231、Ｑ331、-----、Ｑm-1,31、Ｑm31は、コンデンサＣ13、Ｃ23、Ｃ33、-----、Ｃm-1,3、Ｃm3に、第２遅延素子Ｄ132、Ｄ232、Ｄ332、-----、Ｄm-1,32、Ｄm32から決まる遅延時間ｔd2だけ遅れて、１次元に配列されたワード・サイズの信号を転送する。
図８に示すように、第１遅延素子Ｄij1と第２遅延素子Ｄij2のそれぞれは、周知の“抵抗−容量性遅延”又は「Ｒ−Ｃ遅延」から形成できる。ＲＣ回路では、時定数の値（単位は秒）は、回路抵抗（単位はオーム）と回路容量（単位はファラッド）の積、即ち、ｔｄ１、ｔd2＝Ｒ×Ｃに等しい。ＲＣ回路の構造は非常に単純なので、第１遅延素子Ｄij1と第２遅延素子Ｄij2をＲＣ回路に使用することが望ましい。しかし、ＲＣ回路は単なる例であり、第１遅延素子Ｄij1と第２遅延素子Ｄij2は、他の受動性遅延素子、又はトランジスタなどの能動性素子を含む様々な能動性遅延素子から形成できる。
図９は、図８に示すｉ行・ｊ列のビットレベル・セルＭijの実際の平面パターンの上面図の例で、ＲＣ遅延回路で形成した第１遅延素子Ｄij1と第２遅延素子Ｄij2とを有している。図１０は、図９のＡ−Ａ線上で対応する断面図を示す。図９に示すように、第１遅延素子Ｄij1は導電性配線の第１メアンダライン（蛇行線）９１から形成し、第２遅延素子Ｄij2は導電性配線の第２メアンダライン（蛇行線）９７から形成している。
図９に示すように、第１のｎＭＯＳトランジスタＱij1は、コンタクト・プラグ９６ａを経由して第１メアンダライン９１に接続するドレイン領域９３を有する。第１のｎＭＯＳトランジスタＱij1のドレイン領域９３に接続する端部の反対側の第１メアンダライン９１の他端は、クロック信号供給線に接続している。第１のｎＭＯＳトランジスタＱij1のゲート電極は、第２メアンダライン９７で形成されている。第１のｎＭＯＳトランジスタＱij1のゲート電極として機能する端部の反対側の第２メアンダライン９７の他端は、前段のセルの出力端子に接続している。
第２のｎＭＯＳトランジスタＱij2は、共通ｎ＋半導体領域９４からなるドレイン領域をもつが、ｎ＋半導体領域９４は第１のｎＭＯＳトランジスタＱij1のソース電極領域としても機能している。第２のｎＭＯＳトランジスタＱij2は、更に、コンタクト・プラグ９６ａを経由してクロック信号供給線に接続するゲート電極９８と、コンタクト・プラグ９６ｃを経由して接地電位に接続するソース電極領域９５を備える。ソース電極領域９５はｎ＋半導体領域で形成されている。共通ｎ＋半導体領域９４は、第１のｎＭＯＳトランジスタＱij1のソース電極領域と第２のｎＭＯＳトランジスタＱij2のドレイン領域とを接続する出力ノードなので、共通ｎ＋半導体領域９４は、コンタクト・プラグ９６ｄを経由して表面配線９２ｂに接続している。共通ｎ＋半導体領域９４は、ビットレベル・セルＭijの出力端子として機能して、表面配線９２ｂを経由して次のビットレベル・セルに、コンデンサＣijに格納されていた信号を送る。
図１０に示すように、ドレイン領域９３、共通ｎ＋半導体領域９４及びソース電極領域９５は、ｐ型半導体基板８１の表面に接した上部に設けられている。ｐ型半導体基板８１の代わりに、ドレイン領域９３、共通ｎ＋半導体領域９４及びソース電極領域９５は、半導体表面上に成長したｐウェル又はｐ型エピタキシャル層に設けることもできる。ｐ型半導体基板８１上に、素子分離絶縁体８２が、素子分離絶縁体８２に設けた窓部として、ｐ型半導体基板８１の活性領域（アクティブ・エリア）を画定するように設けられている。そして、ドレイン領域９３、共通ｎ＋半導体領域９４及びソース電極領域９５は、素子分離絶縁体８２で囲われた活性領域（アクティブ・エリア）に設けられている。活性領域（アクティブ・エリア）の表面に接してゲート絶縁膜８３が設けられている。そして、第２メアンダライン９７で形成した第１のｎＭＯＳトランジスタＱij1のゲート電極と、第２のｎＭＯＳトランジスタＱij2のゲート電極９８が、ゲート絶縁膜８３上に設けられている。
図１０に示すように、第１の層間誘電膜８４が、第２メアンダライン９７とゲート電極９８の上に設けられている。第１の層間誘電膜８４の一部に、ビットレベル・セルＭijの情報を格納するコンデンサＣijの底部電極８５が設けられている。底部電極８５は導電膜で作られている。コンタクト・プラグ９６ｃが、底部電極８５とソース電極領域９５との間を接続するように第１の層間誘電膜８４に設けられている。そして、底部電極８５上に、キャパシタ絶縁膜８６が設けられている。
更に、キャパシタ絶縁膜８６上に、コンデンサＣijの上部電極８７が、底部電極８５の上部を占めるように設けられている。上部電極８７は導電膜からなる。図１０に示す断面図では図示を省略しているが、上部電極８７は、コンデンサＣijが第２のｎＭＯＳトランジスタＱij2に並列接続する電気回路のトポロジーを実現するように、共通ｎ＋半導体領域９４に電気的に接続している。様々な絶縁膜をキャパシタ絶縁膜８６として使用できる。微細化されたマーチング主記憶装置は、上部電極８７と対向する底部電極８５が小さな領域を占めることが要求される。しかし、マーチング主記憶装置が正規に機能するために、底部電極８５とキャパシタ絶縁膜８６を介して対向する上部電極８７の間の静電容量は、一定の値を有する必要がある。特に、最小線幅が約１００ｎｍ以下の微細化構造を有するマーチング主記憶装置では、酸化ケイ素（ＳｉＯ２）より大きい誘電率ｅｒもつ材料の使用が、底部電極８５と上部電極８７との間の蓄積容量を考慮すると好ましい。ＯＮＯ膜として、例えば、上層の酸化ケイ素膜、中間層の窒化ケイ素膜、下層の酸化ケイ素膜の厚み比率を選択することにより、約５〜５．５の誘電率ｅｒを実現することができる。代わりに、ｅｒ＝６の酸化ストロンチウム（ＳｒＯ）膜、ｅｒ＝７の窒化ケイ素（Ｓi3Ｎ４）膜、ｅｒ＝８〜１１の酸化アルミニウム（Ａｌ２Ｏ３）膜、ｅｒ＝１０の酸化マグネシウム（ＭｇＯ）膜、ｅｒ＝１６〜１７の酸化イットリウム（Ｙ２Ｏ３）膜、ｅｒ＝２２〜２３の酸化ハフニウム（ＨｆＯ２）膜、ｅｒ＝２２〜２３の酸化ジルコニウム（ＺｒＯ２）膜、ｅｒ＝２５〜２７の酸化タンタル（Ｔａ２Ｏ５）膜、又はｅｒ＝４０の酸化ビスマス（Ｂi2Ｏ３）膜の中の任意の一つから選択した単層膜、又はこれらの複数の層の中の少なくとも２つを含む複合膜を使用できる。Ｔａ２Ｏ５とＢi2Ｏ３は、ポリシリコンとの界面で熱安定性に欠けるという欠点がある。更に、酸化ケイ素膜とこれらの膜とからなる複合膜でもよい。複合膜は、三層構造以上の多層構造でもよい。言い換えれば、少なくともその一部に比誘電率ｅｒ＝５〜６以上の材料を含む絶縁膜でよい。しかし、複合膜の場合、膜全体を測定したときに実効比誘電率ｒｅｆｆ＝５〜６以上となる組み合わせを選択することが好ましい。更に、アルミン酸ハフニウム（ＨｆＡｌＯ）膜のような三元化合物の酸化膜からなる絶縁膜もある。
更に、第２の層間誘電膜８７が上部電極８７に設けられている。第１メアンダライン９１が第２の層間誘電膜８７に設けられている。図１０に示すように、コンタクト・プラグ９６ａが、第１メアンダライン９１とドレイン領域９３との間を接続するように、第１の層間誘電膜８４とキャパシタ絶縁膜８６と第２の層間誘電膜８７とを貫くように設けられている。
図９及び図１０に示すトポロジーで、ＲＣ遅延の静電容量Ｃは、第１メアンダライン９１と第２メアンダライン９７に伴う浮遊抵抗から生じる。ＲとＣは共に第１メアンダライン９１と第２メアンダライン９７の配線長に比例するので、遅延時間ｔｄ１とｔd2は、第１メアンダライン９１の第２メアンダライン９７の配線長を選ぶと容易に設計できる。更に、我々は、遅延時間ｔｄ１とｔd2が望ましい値ともつように、第１メアンダライン９１と第２メアンダライン９７の厚み、断面積及び抵抗率を設計できる。
例えば、遅延時間ｔd2が遅延時間ｔｄ１の２倍とし、第１メアンダライン９１と第２メアンダライン９７が同じ厚み、同じ断面積及び同じ比抵抗率をもつ材料からなり、更にＲ−Ｃ遅延（＝Ｒ×Ｃ）の浮遊抵抗を生じる絶縁膜が同じ有効厚みと同じ実効誘電率であるとすると、第２メアンダライン９７の配線長は、第１メアンダライン９１の配線長の21／２として設計できる。しかし、第１メアンダライン９１と第２メアンダライン９７が異なる材料を用いると、第１メアンダライン９１と第２メアンダライン９７の配線長は、遅延時間ｔｄ１とｔd2に必要な値を得るために、第１メアンダライン９１と第２メアンダライン９７の抵抗率に基づいて決定しなければならない。例えば、第２メアンダライン９７が多結晶シリコン製で、第１メアンダライン９１が多結晶シリコンより大きい抵抗率をもつタングステン（Ｗ）やモリブデン（Ｍｏ）やプラチナ（Ｐｔ）のような高融点金属材料からなるとき、第１メアンダライン９１と第２メアンダライン９７の配線長は、遅延時間ｔｄ１とｔd2に必要な値を得るために、第１メアンダライン９１と第２メアンダライン９７の抵抗率に基づいて決まる。
更に、第１メアンダライン９１と第２メアンダライン９７を図９に示したが、図９に示す抵抗Ｒとして示す蛇行形状は単なる例であり、直線構成のような他のトポロジーも、抵抗ＲとコンデンサＣに必要な値に基づいて使用できる。超高速動作用マーチング主記憶装置３１では、寄生抵抗（浮遊抵抗）と寄生容量（浮遊容量）の値が必要な遅延時間ｔｄ１とｔd2を達成するようになってくるので、そのような場合は、外部抵抗素子Ｒは省略できるようになってくる。
図４〜図６に示す構成の場合、ｉ行の（ｊ−１）番目のビットレベル・セルＭi,j-1の信号格納状態とｉ行のｊ番目のビットレベル・セルＭijの信号格納状態の間の分離は、（ｊ−１）番目のビットレベル・セルＭi,j-1の出力端子とｊ番目のビットレベル・セルＭijの第１のｎＭＯＳトランジスタＱij1のゲート電極の間の信号伝搬経路における伝搬遅延で生じるが、伝搬遅延は第２遅延素子Ｄij2の値に主として起因する。そこで、図１１及び図１３に示すように、（ｊ−１）番目のビットレベル・セルＭi,j-1とｊ番目のビットレベル・セルＭijの間にユニット間セルＢijを挿入することが好ましい。
ユニット間セルＢijは（ｊ−１）番目のメモリユニットＵ(j-1)の（ｊ−１）番目のビットレベル・セルＭi,j-1の信号格納状態から、ｊ番目のメモリユニットＵｊのｊ番目のビットレベル・セルＭijの信号格納状態を分離するために設けられている。ユニット間セルＢijは、クロック信号供給線から供給されるクロック信号が設定した必要なタイミングで、ｊ番目のビットレベル・セルＭijに対して、（ｊ−１）番目のビットレベル・セルＭi,j-1から信号を送る。ｊ番目のメモリユニットＵｊは、ｊ番目のメモリユニットＵｊに１次元配列されたビットレベル・セルにバイト・サイズ又はワード・サイズの情報を格納し、（ｊ−１）番目のメモリユニットＵｊ−１は、（ｊ−１）番目のメモリユニットＵｊ−１に１次元配列されたビットレベル・セルにバイト・サイズ又はワード・サイズの情報を格納しているので、メモリユニットＵｊ−１及びメモリユニットＵｊに対し平行に配列されたユニット間セルの１次元配列は、クロック信号供給線が供給するクロック信号の制御に準じて、バイト・サイズ又はワード・サイズの情報を転送する。したがって、１次元配列されたバイト・サイズ又はワード・サイズの情報は、所定の方向に沿って、同じ歩調で隊列をなして進行する。図１１及び図１３に示すように、ｉ行のｊ番目のビットレベル・セルＭijの入力端子はユニット間セルＢijに接続しているので、（ｊ−１）番目のビットレベル・セルＭi,j-1に格納されていた信号電荷は、必要なタイミングでユニット間セルＢijを介して第２遅延素子Ｄij2に送られ、信号電荷の転送動作は必要なタイミング以外の期間でオフになる。
図１１及び図１３には、（ｊ−１）番目のビットレベル・セルＭijの出力端子に接続した第１主電極、ｊ番目のビットレベル・セルＭijの入力端子に接続した第２主電極、及びクロック信号供給線に接続した制御電極を有する分離トランジスタＱij3を備えたユニット間セルＢijの例が示されているが、ユニット間セルＢijの構造は図１１及び図１３に示す構成に限定されない。例えば、ユニット間セルＢijは、（ｊ−１）番目のビットレベル・セルＭi,j-1からｊ番目のビットレベル・セルＭijに、クロック信号が決める所定のタイミングで信号を転送できる、複数のトランジスタを有するクロック回路によっても実現できる。
図５に示した構成と同様に、ｊ番目のビットレベル・セルＭijは、第１遅延素子Ｄij1を介してクロック信号供給線に接続するドレイン電極と第２遅延素子Ｄij2を介してユニット間セルＢijに接続するゲート電極を有する第１のｎＭＯＳトランジスタＱij1と、第１のｎＭＯＳトランジスタＱij1のソース電極に接続するドレイン電極とクロック信号供給線に接続するゲート電極と、接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱij2と、第２のｎＭＯＳトランジスタＱij2に並列接続してビットレベル・セルＭijの情報を格納するコンデンサＣijと、を含んでいる。
図９に既に示したビットレベル・セルＭijの構成の他、ｎＭＯＳトランジスタからなる分離トランジスタＱij3を備えたユニット間セルＢijの平面構造の一例が、図１２に図示されている。図１２に示すビットレベル・セルＭijには、ドレイン領域９３、コンタクト・プラグ９６ａを介してドレイン領域９３に接続する第１メアンダライン９１、ゲート電極を形成する第２メアンダライン９７を有する第１のｎＭＯＳトランジスタＱij1と、ビットレベル・セルＭijの出力端子となる共通ｎ＋半導体領域９４をドレイン領域とする第２のｎＭＯＳトランジスタＱij3が図示されている。
図１２で、ユニット間セルＢijを構成する分離トランジスタＱij3は、ｎ＋半導体領域９０の左側で形成する第１主電極領域と、クロック信号供給線に接続するゲート電極９９と、ｎ＋半導体領域９０の右側で形成する第２主電極領域とを有する。第２主電極領域は、第１のｎＭＯＳトランジスタＱij1のゲート電極となる第２メアンダライン９７の一端に対向する、第２メアンダライン９７の他端に、コンタクト・プラグ９６ｅを介して接続している。第１主電極領域は、コンタクト・プラグ９６ｆを経由して前段のセルＭi,j-1の出力端子に接続している。図示は省略しているが、図１０に示す構造と同様に、第２メアンダライン９７に設けた層間誘電膜上に、例えば、ビットレベル・セルＭijの情報を格納するコンデンサＣijの平行平板構造が、第２のｎＭＯＳトランジスタＱij2に並列接続するようにして設けられている。
図１３では、図１１に示す構成に加えて、他のユニット間セルＢi(j-1)が、（ｊ−２）番目のビットレベル・セルＭi(j-2)と（ｊ−１）番目のビットレベル・セルＭi(j-1)の間に設けられ、（ｊ−１）番目のメモリユニットＵj-1の（ｊ−１）番目のビットレベル・セルＭi(j-1)の信号格納状態を、（ｊ−２）番目のメモリユニットＵｊ−２の（ｊ−２）番目のビットレベル・セルＭi(j-2)の信号格納状態から分離するとともに、信号を（ｊ−２）番目のビットレベル・セルＭi(j-2)から（ｊ−１）番目のビットレベル・セルＭi(j-1)に、クロック信号供給線からのクロック信号によって、必要なタイミングで転送するように構成している。図１３で、ｉ行の（ｊ−１）番目のビットレベル・セルＭi(j-1)の入力端子はユニット間セルＢi(j-1)に接続しているので、（ｊ−２）番目のビットレベル・セルＭi(j-2)に格納されていた信号電荷は、第２遅延素子Ｄi(j-1)2にユニット間セルＢi(j-1)を経由して必要なタイミングに送られる。信号電荷の転送動作は、この後にオフする。
図１３には（ｊ−２）番目のビットレベル・セルＭi(j-1)の出力端子に接続する第１主電極と、（ｊ−１）番目のビットレベル・セルＭi(j-1)の入力端子に接続する第２主電極と、クロック信号供給線に接続する制御電極を有する分離トランジスタＱi(j-1)3を備えるユニット間セルＢi(j-1)の一例が例示されている。ユニット間セルＢi(j-1)の構造は、図１３に示す構成に限定されない。ユニット間セルＢi(j-1)は、（ｊ−２）番目のビットレベル・セルＭi(j-2)から（ｊ−１）番目のビットレベル・セルＭi(j-1)に、クロック信号が決める所定のタイミングで信号を転送できる、複数のトランジスタを有するクロック回路で実現してもよい。
ｊ番目のビットレベル・セルＭijの構成と同様に、（ｊ−１）番目のビットレベル・セルＭi(j-1)は、第１遅延素子Ｄi(j-1)1を介してクロック信号供給線に接続するドレイン電極及び第２遅延素子Ｄi(j-1)2を介してユニット間セルＢi(j-1)に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱi(j-1)1と、第１のｎＭＯＳトランジスタＱi(j-1)1のソース電極に接続するドレイン電極、クロック信号供給線に接続するゲート電極及び接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱi(j-1)2と、第２のｎＭＯＳトランジスタＱi(j-1)2に並列接続してビットレベル・セルＭi(j-1)の情報を格納するコンデンサＣi(j-1)とを含んでいる。
図１１及び図１３に示す回路構成において、ビットレベル・セルＭijの第２のｎＭＯＳトランジスタＱij2は、ハイレベル（又は“１”の論理レベル）のクロック信号が第２のｎＭＯＳトランジスタＱij2のゲート電極に印加され、コンデンサＣijに既に格納されていた信号電荷を放電して、コンデンサＣijに格納されていた信号電荷をリセットするリセット・トランジスタとして機能する。ビットレベル・セルＭi(j-1)の第２のｎＭＯＳトランジスタＱi(j-1)2は、ハイレベル（又は“１”の論理レベル）のクロック信号が第２のｎＭＯＳトランジスタＱi(j-1)2のゲート電極に印加され、コンデンサＣi(j-1)に既に格納されていた信号電荷を放電して、コンデンサＣi(j-1)に格納されていた信号電荷をリセットするリセット・トランジスタとして機能する。したがって、図１１及び図１３では分離トランジスタＱi(j-1)3及びＱij3としてｎＭＯＳトランジスタのシンボルマークが用いられているが、分離トランジスタＱi(j-1)3及びＱij3としては、第２のｎＭＯＳトランジスタＱi(j-1)2及びＱij2と相補的に動作するｐＭＯＳトランジスタでもよい。即ち、第２のｎＭＯＳトランジスタＱi(j-1)2及びＱij2がコンデンサＣi(j-1)及びＣijに格納されていた信号電荷を放電する導通状態のときに、分離トランジスタＱi(j-1)3及びＱij3は、メモリユニット間を分離するようにオフになる。第２のｎＭＯＳトランジスタＱi(j-1)2及びＱij2がオフすると、分離トランジスタＱi(j-1)3及びＱij3は、信号電荷をメモリユニット間に転送するように導通状態になる。
或いは、図１１及び図１３で示すトランジスタ記号のように、分離トランジスタＱi(j-1)3及びＱij3がｎＭＯＳトランジスタの場合は、ゲート回路とゲート構造に依拠して大きな浮遊容量と大きな浮遊抵抗が付随した第２のｎＭＯＳトランジスタＱi(j-1)2及びＱij2よりも、立ち上がり時間が短く、導通時間も短く、立ち下がり時間も短い高速トランジスタを分離トランジスタＱi(j-1)3及びＱij3として採用することができる。この場合は、第２のｎＭＯＳトランジスタＱi(j-1)2及びＱij2が依然としてオフ状態にあるときに、分離トランジスタＱi(j-1)3及びＱij3が瞬時に導通状態になり、メモリユニット間に信号電荷が転送される。一方、第２のｎＭＯＳトランジスタＱi(j-1)2及びＱij2がコンデンサＣi(j-1)及びＣijに格納されていた信号電荷を放電するように、導通状態にゆっくり向かう間に、分離トランジスタＱi(j-1)3及びＱij3は瞬時にオフして、メモリユニット間が分離される。このような高速トランジスタの候補として、ノーマリ・オフ型ＭＯＳ静電誘導トランジスタ（ＳＩＴ）を使用できる。ＭＯＳＳＩＴは３極真空管のようなＩ−Ｖ特性を呈する。ｎチャネルＭＯＳＳＩＴは、短チャネルｎＭＯＳＦＥＴの極限構造と考えることができる。３極真空管型Ｉ−Ｖ特性のために、ＭＯＳＳＩＴのオン状態は第１と第２主電極間におけるゲート電圧と電位差の両方に依存するので、非常に短いオン状態を実現できる。ＭＯＳＳＩＴの代わりに、ディラックのデルタ関数のような非常に短いオン状態が達成できるトンネルＳＩＴのような任意のノーマリ・オフ型スイッチング素子を使用できる。
図１４（ａ）は、図１３に示すビットレベル・セルＭi(j-1)の過渡応答のタイミング図を示す。そして、図１４（ｂ）は、図１３に示したビットレベル・セルＭi(j-1)の次段のビットレベル・セルＭijについての、次のクロック信号波形に対する応答を示すタイミング図である。図１４（ａ）と（ｂ）において、クロック信号は、クロック周期τclockにより“１”と“０”の論理レベル間を定期的に振動すると想定している。左上がりの斜線でハッチングされた矩形領域は、それぞれ、コンデンサＣi(j-1)及びＣijに格納されていた信号電荷のリセット・タイミングの時間領域を示す。更に、右上がりの斜線でハッチングされた矩形領域は、それぞれ、コンデンサＣi(j-1)及びＣijに対する信号電荷のチャージ転送タイミングの時間領域を示す。
即ち、図１４（ａ）に示すように、コンデンサＣi(j-1)に格納されていた信号電荷が“１”の論理レベルのとき、第１のｎＭＯＳトランジスタＱi(j-1)1は依然としてオフしているが、コンデンサＣi(j-1)に格納されていた信号電荷は、左上がりの斜線でハッチングされた矩形領域の時間で、放電するように駆動される。コンデンサＣi(j-1)が放電を始めた後、右上がりの斜線でハッチングされた矩形領域の時間では、第１のｎＭＯＳトランジスタＱi(j-1)1は、Ｒ−Ｃ遅延回路により第１遅延素子Ｄi(j-1)1から決まる所定の遅延時間ｔｄ１だけ遅れて転送トランジスタとして作動する。そして、前段のビットレベル・セルＭi(j-2)に格納されていた信号が第１のｎＭＯＳトランジスタＱi(j-1)1のゲート電極にユニット間セルＢi(j-1)を介して送られると、第１のｎＭＯＳトランジスタＱi(j-1)1は、前段のビットレベル・セルＭi(j-2)に格納されていた信号を、右上がりの斜線でハッチングされた矩形領域の時間に示すように、第２遅延素子Ｄi(j-1)2から決まる所定の遅延時間ｔd2だけ更に遅れてコンデンサＣi(j-1)に向けて転送する。
同様に、図１４（ｂ）に示すように、コンデンサに格納されていた信号電荷が“１”の論理レベルのとき、第１のｎＭＯＳトランジスタＱij1は依然としてオフ状態であるが、コンデンサＣijに格納されていた信号電荷は、左上がりの斜線でハッチングされた矩形領域の時間で、放電するように駆動される。コンデンサＣijが放電を始めた後、右上がりの斜線でハッチングされた矩形領域の時間で示すように、第１のｎＭＯＳトランジスタＱij1は、Ｒ−Ｃ遅延回路により第１遅延素子Ｄij1から決まる所定の遅延時間ij1だけ遅れて、転送トランジスタとして作動する。そして、前段のビットレベル・セルＭi(j-1)に格納されていた信号が第１のｎＭＯＳトランジスタＱij1のゲート電極にユニット間セルＢijを介して送られると、第１のｎＭＯＳトランジスタＱij1は、前段のビットレベル・セルＭi(j-1)に格納されていた信号を、右上がりの斜線でハッチングされた矩形領域の時間において、第２遅延素子Ｄij2から決まる所定の遅延時間ｔd2だけ更に遅れてコンデンサＣijに向けて転送する。
図１５は、細い実線で示すクロック信号波形に対する、本発明の第１の実施形態に係る計算機システムに用いるビットレベル・セルの一つである図１３に示すビットレベル・セルＭi(j-1)の更に詳細な過渡応答を示す。ここで、図１３に示すビットレベル・セルＭi(j-1)の第１遅延素子Ｄi(j-1)1と第２遅延素子Ｄi(j-1)2の両方は、図１２に示すようなＲ−Ｃ遅延回路からなる。細い実線で示すクロック信号は、クロック周期τclockにより“１”と“０”の論理レベルの間を定期的に振動する。図１５で、時間間隔 τ１＝τ２＝τ２＝τ４は、クロック周期τclockの１／４に定められている（＝τclock／４）。
マーチングメモリの正規の動作において、コンデンサＣi(j-1)に格納されていた信号電荷は、図１６（ａ）〜（ｄ）に示すように、“０”又は“１”の論理レベルのいずれかに実際になる。コンデンサＣi(j-1)に格納されていた信号電荷が“１”の論理レベルのとき、図１６（ｃ）と（ｄ）に示すように、第１のｎＭＯＳトランジスタＱi(j-1)1は依然としてオフ状態であっても、コンデンサＣi(j-1)は時間間隔τ１の開始時に放電を開始できる。何故ならば、第２のｎＭＯＳトランジスタＱi(j-1)2は近似的に遅延のない理想的な動作を行うことが想定されており、この想定のもとで、ハイレベルのクロック信号が第２のｎＭＯＳトランジスタＱi(j-1)2のゲート電極に印加されると、直ちに導通状態になるからである。したがって、コンデンサＣi(j-1)に格納されていた信号電荷が実際に“１”の論理レベルのとき、ハイレベルのクロック信号が、図１５の細い実線で示すように、第２のｎＭＯＳトランジスタＱi(j-1)2のゲート電極に印加されると、コンデンサＣi(j-1)に格納されていた信号電荷が放電し、その後、第１のｎＭＯＳトランジスタＱi(j-1)1が、Ｒ−Ｃ遅延回路により第１遅延素子Ｄi(j-1)1から決まる所定の遅延時間ｔｄ１だけ遅れて導通状態となり、転送トランジスタとして作動する。図１５は、第１のｎＭＯＳトランジスタＱi(j-1)1のドレイン電極の電位の変化を一点鎖線で示す。
そして、図１５の細い実線で示すように、前段のビットレベル・セルＭi(j-2)に格納された“１”の信号レベルが、ｉ行の前段のビットレベル・セルＭi(j-2)からユニット間セルＢi(j-1)を介して第１のｎＭＯＳトランジスタＱi(j-1)1のゲート電極に送られたとする。“１”の信号レベルがゲート電極に送られると、第１のｎＭＯＳトランジスタＱi(j-1)1は、前段のビットレベル・セルＭi(j-2)に格納されていた“１”の信号レベルをコンデンサＣi(j-1)に、第２遅延素子Ｄi(j-1)2から決まる所定の遅延時間ｔd2だけ更に遅れて転送する。或いは、図１５の破線で示すように、前段のビットレベル・セルＭi(j-2)に格納されていた“０”の信号レベルが、前段のビットレベル・セルＭi(j-2)から第１のｎＭＯＳトランジスタＱi(j-1)1のゲート電極に送られたとする。“０”の信号レベルがゲート電極に送られると、第１のｎＭＯＳトランジスタＱi(j-1)1は、前段のビットレベル・セルＭi(j-2)に格納されていた“０”の信号レベルをコンデンサＣi(j-1)に、所定の遅延時間ｔd2だけ更に遅れて転送する。第１のｎＭＯＳトランジスタＱi(j-1)1のソース電極と第２のｎＭＯＳトランジスタＱi(j-1)2のドレイン電極とを接続する出力ノードＮoutは、ビットレベル・セルＭi(j-1)の出力端子として機能する。出力端子は、コンデンサＣi(j-1)に格納されていた信号をｉ行の次段のビットレベル・セルに出力する。
図１５の細い実線で示すように、クロック信号が“１”の論理レベルになると、第２のｎＭＯＳトランジスタＱi(j-1)2は、前段のクロックサイクルで既にコンデンサＣi(j-1)に格納されていた信号電荷の放電を始める。そして、“１”の論理レベルのクロック信号が印加され、コンデンサＣi(j-1)に格納されていた信号電荷が“０”の論理レベルの電位に完全に放電した後、第１のｎＭＯＳトランジスタＱi(j-1)1は、第１遅延素子Ｄi(j-1)1から決まる所定の遅延時間ｔｄ１だけ遅れて、転送トランジスタとして作動する。遅延時間ｔｄ１は、好ましくは(１／４)τclock＝τ１に等しく設定できる。
その後、前段のビットレベル・セルＭi(j-2)に格納されていた信号が、前段のビットレベル・セルＭi(j-2)から第１のｎＭＯＳトランジスタＱi(j-1)1のゲート電極にユニット間セルＢi(j-1)を介して送られると、細い実線と破線で示すように、第１のｎＭＯＳトランジスタＱi(j-1)1は、前段のビットレベル・セルＭi(j-2)に格納されていた信号をコンデンサＣi(j-1)に、Ｒ−Ｃ遅延回路により第２遅延素子Ｄi(j-1)2から決まる所定の遅延時間ｔd2だけ更に遅れて転送する。
例えば、前段のビットレベル・セルＭi(j-2)に格納されていた“１”の論理レベルが、細い実線で示すように第１のｎＭＯＳトランジスタＱi(j-1)1のゲート電極に前段のビットレベル・セルＭi(j-2)から送られると、第１のｎＭＯＳトランジスタＱi(j-1)1は、時間間隔τ２の開始時に導通状態になり、“１”の論理レベルがコンデンサＣi(j-1)に格納される。一方で、前段のビットレベル・セルＭi(j-2)に格納されていた“０”の論理レベルが、破線で示すように第１のｎＭＯＳトランジスタＱi(j-1)のゲート電極に前段のビットレベル・セルＭi(j-2)から送られると、第１のｎＭＯＳトランジスタＱi(j-1)1はオフ状態を維持し、“０”の論理レベルがコンデンサＣi(j-1)に格納される。したがって、ビットレベル・セルＭi(j-1)は、“マーチングＡＮＤゲート”動作を実現できる。遅延時間ｔd2が遅延時間ｔｄ１より長いとすると、遅延時間ｔd2は、好ましくは(１／２)τclockと等しく設定できる。
クロック信号が、細い実線で示すようにクロック周期τclockにより、“１”と“０”の論理レベルの間を定期的に振動すると、クロック信号は、時刻が(１／２)τclockを過ぎると又は時間間隔τ２の開始時に、“０”の論理レベルになるので、第１のｎＭＯＳトランジスタＱi(j-1)1のドレイン電極の電位は、一点鎖線で示すように減衰を始める。現在のビットレベル・セルＭi(j-1)と次段のビットレベル・セルＭijの間に挿入したユニット間セルＢijがｎＭＯＳトランジスタからなる場合、現在のビットレベル・セルＭi(j-1)の出力端子と次段のビットレベル・セルＭijの第１のｎＭＯＳトランジスタＱij1のゲート電極との間の電気経路は、ｎＭＯＳトランジスタのゲート電極に印加されているクロック信号の“０”の論理レベルによりオフする。したがって、第１のｎＭＯＳトランジスタＱi(j-1)1のソース電極と第２のｎＭＯＳトランジスタＱi(j-1)2のドレイン電極とを接続する出力ノードＮoutから、時間間隔τ２及び時間間隔τ４において、前段のビットレベル・セルＭi(j-2)から転送された信号を更に次段のビットレベル・セルＭijに将棋倒しのようになぎ倒して送ることが阻止されるので、信号が次の第１のｎＭＯＳトランジスタＱij1のゲート電極にドミノ転送されることが阻止される。第１のｎＭＯＳトランジスタＱi(j-1)1が時間間隔τ２及び時間間隔τ４でターン・オフするので、出力ノードＮoutの電位は浮遊状態で維持され、コンデンサＣi(j-1)に格納されていた信号状態も維持される。
クロック信号が再び“１”の論理レベルになると、図１５に次段の列として示した枠内に、細い実線で示すように、第１のｎＭＯＳトランジスタＱi(j-1)1のソース電極と第２のｎＭＯＳトランジスタＱi(j-1)2のドレイン電極とを接続し、ビットレベル・セルＭi(j-1)の出力端子としても機能する出力ノードＮoutは、コンデンサＣi(j-1)に格納されていた信号を次段のビットレベル・セルＭijに、次のクロックサイクルで送ることができる。何故ならば、ユニット間セルＢijが導通状態になり、第１のｎＭＯＳトランジスタＱi(j-1)1のドレイン電極の電位が、一点鎖線に示すように上昇するからである。
図１６（ａ）〜（ｄ）は、信号転送動作の４つのモードを、それぞれ、図１１及び図１３に示したビットレベル・セルＭijに着目して説明する。ビットレベル・セルＭijは、ｊ番目のメモリユニットＵｊに連続して配列されているビットレベル・セルの中の一つである。ｊ番目のメモリユニットＵｊは、ｊ番目のメモリユニットＵｊに連続して１次元に配列されたビットレベル・セルにより、バイト・サイズ又はワード・サイズの情報を格納している。本発明の第１の実施形態に係る計算機システムにおいて、連続して１次元配列されたバイト・サイズ又はワード・サイズの情報は、前段のメモリユニットから次段のメモリユニットに、同じ歩調で隊列を整えて並んで行進する。クロック信号供給線ＣＬＯＣＫが電源線として機能しながら、クロック信号がクロック信号供給線ＣＬＯＣＫから供給される。図１６（ａ）〜（ｄ）で、クロック周期τclockによりクロック信号は“１”と“０”の論理レベルの論理レベル間を定期的に振動するように、クロック信号供給線ＣＬＯＣＫから供給される。
図１６（ａ）と（ｂ）は、“０”の論理レベルがコンデンサＣijに前段のクロック信号によって格納される場合を示し、図１６（ｃ）と（ｄ）は、“１”の論理レベルがバイト・サイズ又はワード・サイズの１次元配列された一連の情報に含まれる信号の一つとしてコンデンサＣijに前段のクロック信号によって格納される場合を示す。図１６（ａ）に示すように、コンデンサＣijに既に格納されていた信号電荷が“０”の論理レベルのときに、隊列を整えて互いに連携して行進して転送されるバイト・サイズ又はワード・サイズの１次元配列された一連の情報に含まれる信号の一つとして、前段のビットレベル・セルＭi(j-1)に格納された“０”の論理レベルの信号が、前段のビットレベル・セルＭi(j-1)からユニット間セルＢij（図示せず）を介して第１のｎＭＯＳトランジスタＱij1のゲート電極に、コンデンサＣijが格納する信号電荷が“０”の論理レベルを維持しているタイミングで送られると、第１のｎＭＯＳトランジスタＱij1がオフしているので、第１のｎＭＯＳトランジスタＱij1のソース電極と第２のｎＭＯＳトランジスタＱij2のドレイン電極とを接続する出力ノードＮoutは、クロック信号が呈する“１”の入力信号により０＋１＝１のマーチングＡＮＤゲートの動作を実行するように、ｉ行の次段のビットレベル・セルに、コンデンサＣijに維持されている、“０”の信号レベルを送る。
同様に、図１６（ｂ）に示すように、コンデンサＣijに既に格納されていた信号電荷が“０”の論理レベルのときに、前段のビットレベル・セルＭi(j-1)に格納されていた“１”の論理レベルの信号が、前段のビットレベル・セルＭi(j-1)からユニット間セルＢijを介して第１のｎＭＯＳトランジスタＱij1のゲート電極に、コンデンサＣijに格納されていた信号電荷が“０”の論理レベルを維持しているタイミングで送られるとする。“１”の論理レベルの信号が送られると、第１のｎＭＯＳトランジスタＱij1は、前段のビットレベル・セルＭi(j-1)に格納されていた“１”の論理レベルの信号をコンデンサＣijに転送するようにタターンオン動作を開始し、“１”の論理レベルがコンデンサＣijに格納できる。“１”の論理レベルがコンデンサＣijに格納されると、出力ノードＮoutは、クロック信号が呈する“１”の入力信号によりマーチングＡＮＤゲートの動作１＋１＝１を実行するように、ｉ行の次段のビットレベル・セルに、コンデンサＣijに格納されていた“１”の信号レベルを送る。
逆に、図１６（ｃ）に示すように、コンデンサＣijに既に格納されていた信号電荷が“１”の論理レベルのときに、前段のビットレベル・セルＭi(j-1)に格納された“０”の論理レベルの信号が、前段のビットレベル・セルＭi(j-1)からユニット間セルＢijを介して第１のｎＭＯＳトランジスタＱijのゲート電極に送られたとする。“０”の論理レベルの信号がゲート電極に送られると、コンデンサＣijに格納されていた信号電荷が完全に放電して“０”の論理レベルになるタイミングの後に、第１のｎＭＯＳトランジスタＱij1がターン・オフするので、出力ノードＮoutは、クロック信号が呈する“１”の入力信号により０＋１＝０のマーチングＡＮＤゲートの動作を実行して、ｉ行の次段のビットレベル・セルに、コンデンサＣijに格納されていた“０”の信号レベルを出力する。
同様に、図１６（ｄ）に示すように、コンデンサＣijに既に格納されていた信号電荷が“１”の論理レベルのときに、前段のビットレベル・セルＭi(j-1)に格納されていた“１”の論理レベルの信号が、前段のビットレベル・セルＭi(j-1)からユニット間セルＢijを介して第１のｎＭＯＳトランジスタＱij1のゲート電極に送られたとする。“１”の論理レベルの信号がゲート電極に送られると、コンデンサＣijに格納されていた信号電荷が完全に放電して“０”の論理レベルとなるタイミングの後、第１のｎＭＯＳトランジスタＱij1は、コンデンサＣijに前段のビットレベル・セルＭi(j-1)に格納されていた“１”の論理レベルの信号が転送されてターン・オン動作を始めるので、“１”の論理レベルがコンデンサＣijに格納し、クロック信号が呈する“１”の入力信号によりマーチングＡＮＤゲートの動作１＋１＝１を実行する。そして、出力ノードＮoutは、ｉ行の次段のビットレベル・セルに、コンデンサＣijに格納されていた“１”の信号レベルを出力する。
図１１の構成と同様に、図１７に示す構成でも、ユニット間セルＢijが（ｊ−１）番目のビットレベル・セルＭi(j-1)とｊ番目のビットレベル・セルＭijの間に挿入されている。、ｊ番目のビットレベル・セルＭijは、第１遅延素子Ｄij1を介してクロック信号供給線に接続するドレイン電極及び第２遅延素子Ｄij2を介してユニット間セルＢijに接続するゲート電極を有する第１のｎＭＯＳトランジスタＱij1と、第１のｎＭＯＳトランジスタＱij1のソース電極に接続するドレイン電極、クロック信号供給線に接続するゲート電極及び接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱij2と、第２のｎＭＯＳトランジスタＱij2に並列接続され、ビットレベル・セルＭijの情報を格納するコンデンサＣijとを含んでいる。しかしながら、第１遅延素子Ｄij1は第１のダイオードＤ１ａからなり、第２遅延素子Ｄij2は第２のダイオードＤ２ａと第３のダイオードＤ３ａの直列接続からなるという特徴は、図１１に示す構成とは区別できる。
任意のｐ-ｎ接合ダイオードは、拡散抵抗、リード線抵抗、オーム性接触抵抗や広がり抵抗などを含めた直列抵抗を含む抵抗体と、接合容量又は拡散容量のようなダイオード容量を含めた容量とを含む等価回路で表現できる。そして、単一のダイオード又はダイオードの直列接続が、「抵抗−容量性遅延」又は「Ｒ−Ｃ遅延」として機能できる。何故ならば、「Ｒ−Ｃ遅延」の値が、図９及び図１２に示す第１メアンダライン９１と第２メアンダライン９７のような特化した専用のＲ−Ｃ素子が達成する値よりも遙かに小さくできるので、ユニット間セルＢijに接続された、図１７に示すｊ番目のビットレベル・セルＭijの動作は、図１２に示す構成の動作より好ましい動作を達成できる。即ち、ユニット間セルＢijに接続されて図１７に示されたｊ番目のビットレベル・セルＭijの動作は、立ち上がり時間と立ち下がり時間の図示が省略されてはいるが、理想的な方形で表現可能なパルスの波形が実現できるので、図７Ａ及び図７Ｂに示す理想的な遅延特性に近づくことができる。図１１及び図１２に示す構成による特性に加えて、第２のダイオードＤ２ａと第３のダイオードＤ３ａの直列接続が逆方向の電流の流れを効率的に阻止できるので、図１７に示すユニット間セルＢijとｊ番目のビットレベル・セルＭijの組み合わせからなる構成は、前段のビットレベル・セルＭi(j-1)に格納されていた“０”の信号、即ち低い論理レベルの信号がユニット間セルＢijを介して第１のｎＭＯＳトランジスタＱij1のゲート電極に送られる場合であっても、ｊ番目のビットレベル・セルＭi(j-1)の信号格納状態とｊ番目のビットレベル・セルＭijの信号格納状態の間の分離が良好に達成できる。
図１７に示す構成に加えて、図１８では新たなユニット間セルＢi(j-1)が、（ｊ−２）番目のビットレベル・セルＭi(j-2)と（ｊ−１）番目のビットレベル・セルＭi(j-1)との間に設けられている。ユニット間セルＢi(j-1)は、（ｊ−１）番目のメモリユニットＵj-1の（ｊ−１）番目のビットレベル・セルＭi(j-1)の信号格納状態を、（ｊ−２）番目のメモリユニットＵj-2の（ｊ−２）番目のビットレベル・セルＭi(j-2)の信号格納状態から分離し、クロック信号供給線から供給されるクロック信号が決める所定のタイミングで、（ｊ−２）番目のビットレベル・セルＭi(j-2)から（ｊ−１）番目のビットレベル・セルＭi(j-1)に、信号を転送するために設けられている。図１８で、（ｊ−１）番目のビットレベル・セルＭi(j-1)の入力端子がユニット間セルＢi(j-1)に接続しているので、（ｊ−２）番目のビットレベル・セルＭi(j-2)に格納されていた信号電荷は、必要なタイミングでユニット間セルＢi(j-1)を介して第２遅延素子Ｄi(j-1)2に送られる。その後、信号電荷の転送はオフする。
ｊ番目のビットレベル・セルＭijの構成と同様に、（ｊ−１）番目のビットレベル・セルＭi(j-1)は、（ｊ−１）番目のビットレベル・セルＭi(j-1)は、第１遅延素子Ｄi(j-1)1を介してクロック信号供給線に接続するドレイン電極及び第２遅延素子Ｄi(j-1)2を介してユニット間セルＢi(j-1)に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱi(j-1)1と、第１のｎＭＯＳトランジスタＱi(j-1)1のソース電極に接続するドレイン電極、クロック信号供給線に接続するゲート電極、及び接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱi(j-1)2と、第２のｎＭＯＳトランジスタＱi(j-1)2に並列接続され、ビットレベル・セルＭi(j-1)の情報を格納するコンデンサＣi(j-1)とを含んでいる。第１遅延素子Ｄi(j-1)1は第１のダイオードＤ１ｂで構成され、第２遅延素子Ｄi(j-1)2は第２のダイオードＤ２ｂと第３のダイオードＤ３ｂの直列接続で構成されている。
前述のように、単一のダイオード又はダイオードの直列接続は「抵抗−容量性遅延」又は「Ｒ−Ｃ遅延」として機能できるので、図１８に示すユニット間セルＢi(i-1)による（ｊ−１）番目のビットレベル・セルＭi(i-1)の動作は、図１３に示す構成の動作とほぼ同じである。図１３に示す構成による特性に加えて、第２のダイオードＤ２ｂと第３のダイオードＤ３ｂの直列接続は逆方向の電流の流れを効率的に阻止できるので、図１８に示すユニット間セルＢi(i-1)による（ｊ−１）番目のビットレベル・セルＭi(i-1)の組み合わせからなる構成は、前段のビットレベル・セルＭi(j-2)に格納されていた“０”の信号、即ち低い論理レベルの信号がユニット間セルＢi(i-1)を介して第１のｎＭＯＳトランジスタＱi(i-1)のゲート電極に送られても、（ｊ−２）番目のビットレベル・セルＭi(i-2)の信号格納状態と（ｊ−１）番目のビットレベル・セルＭi(i-1)の信号格納状態との間を良好に分離できる。
実際の半導体装置では、配線、ゲート構造、電極構造や接合構造に付随して多くの寄生抵抗（浮遊抵抗）と多くの寄生容量（浮遊容量）が内在している。よって、マーチング主記憶装置の超高速動作では、寄生抵抗と寄生容量だけでマーチング主記憶装置の動作速度に比し必要な遅延時間ｔｄ１とｔd2を達成できるならば、外付けの抵抗素子や容量素子は、省略できる。したがって、図１１〜図１３及び図１６に示す構成の場合、第１遅延素子Ｄi(j-1)1及びＤij1は、図１９、図２０及び図２２に示すように省略できる。
図１９には、本発明の第１の実施形態に係る計算機システムで用いるビットレベル・セルの他の一例としてｊ番目のビットレベル・セルＭijを示す。ｊ番目のビットレベル・セルＭijは、図１１に示した構成と同様に、第１のｎＭＯＳトランジスタＱij1を有しているが、第１のｎＭＯＳトランジスタＱij1は、クロック信号供給線に直接接続したドレイン電極を有している。図１１に示す構成で採用している第１遅延素子Ｄij1は省略している。第１のｎＭＯＳトランジスタＱij1が、図１１に示す第２遅延素子Ｄij2に対応する信号遅延素子Ｄijを介してユニット間セルＢij1に接続するゲート電極を有し、第２のｎＭＯＳトランジスタＱij2が、第１のｎＭＯＳトランジスタＱij1のソース電極に接続するドレイン電極と、クロック信号供給線に接続するゲート電極と、接地電位に接続するソース電極と、第２のｎＭＯＳトランジスタＱij2に並列接続され、ビットレベル・セルＭijの情報を格納するコンデンサＣijを有するという特徴は、図１１に示した構成とほぼ同じである。
図１９に示す第１の実施形態に係るビットレベル・セルの他の例では、図１１〜図１３及び図１６に示した構成と同様に、ユニット間セルＢijは、ｊ番目のメモリユニットＵｊのｊ番目のビットレベル・セルＭijの信号格納状態を、（ｊ−１）番目のメモリユニットＵj-1の（ｊ−１）番目のビットレベル・セルＭi,j-1の信号格納状態から分離するように更に設けられている。更に、ユニット間セルＢijは、信号を（ｊ−１）番目のビットレベル・セルＭi,j-1からｊ番目のビットレベル・セルＭijに、クロック信号供給線から供給されるクロック信号が決める所定のタイミングで転送する。ｊ番目のメモリユニットＵｊはｊ番目のメモリユニットＵｊに１次元配列されたビットレベル・セルにそれぞれバイト・サイズ又はワード・サイズの情報を格納し、（ｊ−１）番目のメモリユニットＵj-1は（ｊ−１）番目のメモリユニットＵj-1に１次元配列されたビットレベル・セルにそれぞれバイト・サイズ又はワード・サイズの情報を格納するので、メモリユニットＵj-1及びメモリユニットＵｊと平行に配列されたユニット間セルの１次元配列は、クロック信号供給線が供給するクロック信号による制御のもとでバイト・サイズ又はワード・サイズの情報を転送するので、バイト・サイズ又はワード・サイズの情報は、同じ歩調で所定の方向に沿って隊列を整えて並んで行進する。
図１９に示すように、ｉ行のｊ番目のビットレベル・セルＭijの入力端子はユニット間セルＢijに接続しているので、（ｊ−１）番目のビットレベル・セルＭi,j-1に格納されていた信号電荷は、必要なタイミングでユニット間セルＢijを介して信号遅延素子Ｄijに送られ、信号電荷の転送動作は必要なタイミング以外の期間でオフしている。
図２０では、図１９に示した構成に加えて、他のユニット間セルＢi(j-1)が、（ｊ−２）番目のビットレベル・セルＭi(j-2)と（ｊ−１）番目のビットレベル・セルＭi(j-1)との間に設けられ、（ｊ−１）番目のメモリユニットＵj-1の（ｊ−１）番目のビットレベル・セルＭi(j-1)の信号格納状態を、（ｊ−２）番目のメモリユニットＵj-2の（ｊ−２）番目のビットレベル・セルＭi(j-2)の信号格納状態から分離して、（ｊ−２）番目のビットレベル・セルＭi(j-2)から（ｊ−１）番目のビットレベル・セルＭi(j-1)に、クロック信号供給線から供給されるクロック信号が決める所定のタイミングで信号を転送するように構成している。図２０で、ｉ行の（ｊ−１）番目のビットレベル・セルＭi(j-1)の入力端子がユニット間セルＢi(j-1)に接続しているので、ビットレベル・セルＭi(j-2)に格納されていた信号電荷は、必要なタイミングでユニット間セルＢi(j-1)を介して信号遅延素子Ｄi(j-1)に送られる。その後、信号電荷の転送動作はオフする。
ｊ番目のビットレベル・セルＭijの構成と同様に、（ｊ−１）番目のビットレベル・セルＭi(j-1)は、クロック信号供給線に直接接続したドレイン電極及び信号遅延素子Ｄi(j-1)1を介してユニット間セルＢi(j-1)に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱi(j-1)1と、第１のｎＭＯＳトランジスタＱi(j-1)1のソース電極に接続するドレイン電極、クロック信号供給線に接続するゲート電極、及び接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱi(j-1)2と、第２のｎＭＯＳトランジスタＱi(j-1)2に並列接続され、ビットレベル・セルＭi(j-1)の情報を格納するコンデンサＣi(j-1)と、を含んでいる。
この回路構成において、図１９及び図２０に示す第１の実施形態に係るビットレベル・セルの他の例の一つとして、ビットレベル・セルＭijの第２のｎＭＯＳトランジスタＱij2は、ハイレベル（又は“１”の論理レベル）のクロック信号が第２のｎＭＯＳトランジスタＱij2のゲート電極に印加されて、コンデンサＣijに既に格納されていた信号電荷が放電すると、コンデンサＣijに格納されていた信号電荷をリセットするリセット・トランジスタとして機能する。又、ビットレベル・セルＭi(j-1)の第２のｎＭＯＳトランジスタＱi(j-1)2は、ハイレベル（又は“１”の論理レベル）のクロック信号が第２のｎＭＯＳトランジスタＱi(j-1)2のゲート電極に印加されて、コンデンサＣi(j-1)に既に格納されていた信号電荷が放電すると、コンデンサＣi(j-1)に格納されていた信号電荷をリセットするリセット・トランジスタとして機能する。
図１９及び図２０において、分離トランジスタＱi(j-1)3及びＱij3は、ゲート回路とゲート構造のために大きな浮遊容量と大きな浮遊抵抗をもった第２のｎＭＯＳトランジスタＱi(j-1)2及びＱij2よりも、立ち上がり時間が短く、導通状態の時間も短く、立ち下がり時間も短い高速トランジスタである。したがって、第２のｎＭＯＳトランジスタＱi(j-1)2及びＱij2が依然としてオフ状態のときに、分離トランジスタＱi(j-1)3及びＱij3は瞬時に導通状態になり、メモリユニット間で信号電荷の転送をする。又、第２のｎＭＯＳトランジスタＱi(j-1)2及びＱij2がコンデンサＣi(j-1)及びＣijに格納されていた信号電荷を放電する導通状態にゆっくり向かうときに、分離トランジスタＱi(j-1)3及びＱij3は、瞬時にターン・オフしてメモリユニット間を分離する。
図２１は、本発明の第１の実施形態に係る計算機システムで用いるビットレベル・セルの他の例の一つである、図２０に示したビットレベル・セルＭi(j-1)の、細い実線で示すクロック信号波形に対する詳細な過渡応答を、信号遅延素子Ｄi(j-1)2がＲ−Ｃ遅延回路からなる場合に対して示す。細い実線で示すクロック信号は、クロック周期τclockにより“１”と“０”の論理レベルの間を定期的に振動している。図２１で、時間間隔τ１＝τ２＝τ２＝τ４は、クロック周期τclock（＝τclock／４）の１／４に定められている。
マーチングメモリの正規な動作では、コンデンサＣi(j-1)に格納されていた信号電荷は、図２２（ａ）〜（ｄ）に示すように、“０”又は“１”の論理レベルのいずれかに実際になる。コンデンサＣi(j-1)に格納されていた信号電荷が“１”の論理レベルの場合、図２２（ｃ）と（ｄ）に示すように、第１のｎＭＯＳトランジスタＱi(j-1)1は依然としてオフ状態である。何故ならば、第１のｎＭＯＳトランジスタＱi(j-1)1のゲート電極の電位は信号遅延素子Ｄi(j-1)1のために遅れるので、コンデンサＣi(j-1)は、時間間隔τ１の開始時に放電を開始できる。何故ならば、第２のｎＭＯＳトランジスタＱi(j-1)2は、ハイレベルのクロック信号は、第２のｎＭＯＳトランジスタＱi(j-1)2に遅延が実質的にないという理想的な条件下では、第２のｎＭＯＳトランジスタＱi(j-1)2のゲート電極に印加されるときに瞬時に導通状態になるからである。したがって、コンデンサＣi(j-1)に格納されていた信号電荷が実際に“１”の論理レベルならば、ハイレベルのクロック信号が図２１の細い実線で示すように、第２のｎＭＯＳトランジスタＱi(j-1)2のゲート電極に印加された後、コンデンサＣi(j-1)に格納されていた信号電荷は、“０”の論理レベルに放電する。ほぼ同時に、第１のｎＭＯＳトランジスタＱi(j-1)1は、浮遊抵抗と浮遊容量とからなる寄生素子から決まる実質的に無視できる短い遅延時間だけ遅れて、転送トランジスタとして作動する。図２１では、第１のｎＭＯＳトランジスタＱi(j-1)1のドレイン電極の電位の変化を一点鎖線で強調して描いている。
そして、図２１の太い実線で示すように、前段のビットレベル・セルＭi(j-2)に格納されていた“１”の信号レベルが、前段のビットレベル・セルＭi(j-2)からユニット間セルＢi(j-1)を介して第１のｎＭＯＳトランジスタＱi(j-1)1のゲート電極に送られたとする。“１”の信号レベルがゲート電極に送られると、第１のｎＭＯＳトランジスタＱi(j-1)1がオンして、第１のｎＭＯＳトランジスタＱi(j-1)1が、前段のビットレベル・セルＭi(j-2)に格納されていた“１”の信号レベルをコンデンサＣi(j-1)に、信号遅延素子Ｄi(j-1)から決まる所定の遅延時間ｔd2だけ遅れて転送する。或いは、図２１で破線で示すように、前段のビットレベル・セルＭi(j-2)に格納されていた“０”の信号レベルが、前段のビットレベル・セルＭi(j-2)から第１のｎＭＯＳトランジスタＱi(j-1)1のゲート電極に送られたとする。“０”の信号レベルがゲート電極に送られると、第１のｎＭＯＳトランジスタＱi(j-1)1はオフ状態を維持する。この瞬間、コンデンサＣi(j-1)は依然として“０”の論理レベルなので、第１のｎＭＯＳトランジスタＱi(j-1)1は、前段のビットレベル・セルＭi(j-2)に格納されていた“０”の信号レベルを等価的に転送する。ビットレベル・セルＭi(j-1)の出力端子として機能する出力ノードＮoutは、コンデンサＣi(j-1)に格納されていた信号をｉ行の次段のビットレベル・セルに出力する。
クロック信号は、細い実線で示すようにクロック周期τclockにより、“１”と“０”の論理レベルの間を定期的に振動するので、クロック信号は、時刻が(１／２)τclockが過ぎると又は時間間隔τ２の開始時に“０”の論理レベルになり、第１のｎＭＯＳトランジスタＱi(j-1)1のドレイン電極の電位は、一点鎖線で強調表示するように瞬時に減衰し始める。現在のビットレベル・セルＭi(j-1)と次段のビットレベル・セルＭijの間に挿入したユニット間セルＢijがｎＭＯＳトランジスタからなる場合、現在のビットレベル・セルＭi(j-1)の出力端子と次段のビットレベル・セルＭijの第１のｎＭＯＳトランジスタＱij1のゲート電極との間の電気経路は、ｎＭＯＳトランジスタのゲート電極に印加されているクロック信号の“０”の論理レベルのためにオフする。したがって、出力ノードＮoutは、前段のビットレベル・セルＭi(j-2)から転送された信号を、時間間隔τ２及び時間間隔τ４で将棋倒しのように次段のビットレベル・セルＭijに更に送ることができないので、次の第１のｎＭＯＳトランジスタＱij1のゲート電極への信号のドミノ転送が阻止される。第１のｎＭＯＳトランジスタＱi(j-1)1が時間間隔τ２及び時間間隔τ４でターン・オフするので、出力ノードＮoutの電位は浮遊状態に維持され、コンデンサＣi(j-1)に格納されていた信号状態は保たれる。
クロック信号が再び“１”の論理レベルになると、図２１に次段の列として示した枠内に細い実線で示すように、第１のｎＭＯＳトランジスタＱi(j-1)1のソース電極と第２のｎＭＯＳトランジスタＱi(j-1)2のドレイン電極とを接続する出力ノードＮoutは、ビットレベル・セルＭi(j-1)の出力端子として機能し、コンデンサＣi(j-1)に格納されていた信号を次段のビットレベル・セルＭijに次のクロックサイクルで送ることができる。何故ならば、ユニット間セルＢijが導通状態になり、第１のｎＭＯＳトランジスタＱi(j-1)1のドレイン電極の電位が一点鎖線で強調表示するように高くなるからである。
図２２（ａ）〜（ｄ）は、図１９及び図２０に示したビットレベル・セルＭijに着目して、それぞれ、信号転送動作の４つのモードを示す。ビットレベル・セルＭijは、ｊ番目のメモリユニットＵｊに連続して１次元配列されたビットレベル・セルの中の一つである。ｊ番目のメモリユニットＵｊは、ｊ番目のメモリユニットＵｊに連続して１次元配列されたビットレベル・セルにそれぞれバイト・サイズ又はワード・サイズの情報を格納している。本発明の第１の実施形態に係る計算機システムでは、連続して１次元配列されたバイト・サイズ又はワード・サイズの情報は、前段のメモリユニットから次段のメモリユニットに、同じ歩調で隊列を整えて並んで行進する。クロック信号供給線ＣＬＯＣＫが電源線として機能するので、図２２（ａ）〜（ｄ）で、クロック信号はクロック周期τclockにより“１”と“０”の論理レベルの間を定期的に振動するように、クロック信号供給線ＣＬＯＣＫから供給される。
図２２（ａ）及び（ｂ）は、“０”の論理レベルがコンデンサＣijに前段のクロック信号によって格納される場合を示し、図２２（ｃ）及び（ｄ）は、“１”の論理レベルがバイト・サイズ又はワード・サイズの１次元配列された一連の情報に含まれる信号の一つとしてコンデンサＣijに前段のクロック信号によって格納される場合を示す。図２２（ａ）に示すように、コンデンサＣijに既に格納されていた信号電荷が“０”の論理レベルのときに、隊列を整えて互いに連携して行進して転送されるバイト・サイズ又はワード・サイズの１次元配列された情報に含まれる信号の一つとして、前段のビットレベル・セルＭi(j-1)に格納されていた“０”の論理レベルの信号が、前段のビットレベル・セルＭi(j-1)からユニット間セルＢij（図示せず）を介して第１のｎＭＯＳトランジスタＱij1のゲート電極に送られたとする。“０”の論理レベルの信号がゲート電極に送られると、第１のｎＭＯＳトランジスタＱij1は、オフになる。このとき、コンデンサＣijは依然として“０”の論理レベルを維持しているので、第１のｎＭＯＳトランジスタＱi(j-1)1は、“０”の論理レベルをコンデンサＣijに等価的に転送する。そこで、出力ノードＮoutは、コンデンサＣijに維持されている“０”の信号レベルを、図２２（ａ）に示すように、次段のビットレベル・セルに出力する。
同様に、図２２（ｂ）に示すように、コンデンサＣijに既に格納されていた信号電荷が“０”の論理レベルのときに、前段のビットレベル・セルＭi(j-1)に格納されていた“１”の論理レベルの信号が、前段のビットレベル・セルＭi(j-1)からユニット間セルＢijを介して第１のｎＭＯＳトランジスタＱij1のゲート電極に、コンデンサＣijに格納されていた信号電荷が“０”の論理レベルを維持しているタイミングで送られたとする。“１”の論理レベルの信号がゲート電極に送られると、第１のｎＭＯＳトランジスタＱij1は、前段のビットレベル・セルＭi(j-1)に格納されていた“１”の論理レベルの信号をコンデンサＣijに転送するようにターン・オン動作を開始して、“１”の論理レベルをコンデンサＣijに格納する。そして、出力ノードＮoutは、コンデンサＣijに格納されていた“１”の信号レベルを次段のビットレベル・セルに、図２２（ｂ）に示すようにして出力する。
逆に、図２２（ｃ）に示すように、コンデンサＣijに既に格納されていた信号電荷が“１”の論理レベルのときに、前段のビットレベル・セルＭi(j-1)に格納されていた“０”の論理レベルの信号が、前段のビットレベル・セルＭi(j-1)からユニット間セルＢijを介して第１のｎＭＯＳトランジスタＱijのゲート電極に送られたとする。“０”の論理レベルの信号がゲート電極に送られると、コンデンサＣijに格納されていた信号電荷が完全に放電して“０”の論理レベルになるタイミングの後まで、第１のｎＭＯＳトランジスタＱij1がオフ状態を維持する。そこで、出力ノードＮoutは、コンデンサＣijに格納されていた“０”の信号レベルを次段のビットレベル・セルに、図２２（ｃ）に示すように出力する。
同様に、図２２（ｄ）に示すように、コンデンサＣijに既に格納されていた信号電荷が“１”の論理レベルのときに、前段のビットレベル・セルＭi(j-1)に格納されていた“１”の論理レベルの信号が、前段のビットレベル・セルＭi(j-1)からユニット間セルＢijを介して第１のｎＭＯＳトランジスタＱij1のゲート電極に送られたとする。“１”の論理レベルの信号がゲート電極に送られると、コンデンサＣijに格納されていた信号電荷が完全に放電して“０”の論理レベルとなるタイミングの後に、第１のｎＭＯＳトランジスタＱij1がオンして、第１のｎＭＯＳトランジスタＱij1が、前段のビットレベル・セルＭi(j-1)に格納されていた“１”の論理レベルの信号をコンデンサＣijに転送する。そこで、出力ノードＮoutは、コンデンサＣijに格納されていた“１”の信号レベルを次段のビットレベル・セルに、図２２（ｄ）に示すように出力する。
このように、クロック信号が呈する“１”を一方の入力信号とし、前段のビットレベル・セルＭi(j-1)が呈する“１”又は“０”を他方の入力信号として、ビットレベル・セルＭijは、下記の“マーチングＡＮＤゲート”動作を実現できる：

１＋１＝１
１＋０＝１

そして、クロック信号が呈する“０”を一方の入力信号とし、前段のビットレベル・セルＭi(j-1)が呈する“１”又は“０”を他方の入力信号として、ビットレベル・セルＭijは、下記の“マーチングＡＮＤゲート”動作を実現できる：

０＋１＝０
０＋０＝０

したがって、図４に示すマーチング主記憶装置３１に対応したセル・アレイのゲートレベル表現を図２３に示すと、第１行の最左端に配置され且つ入力端子Ｉ１に接続する第１のセルＭ11は、情報を格納するコンデンサＣ11と、コンデンサＣ11に接続した一方の入力端子、クロック信号が供給される他方の入力端子、第１行において隣接する第２のセルＭ12に設けた次段のＡＮＤゲートＧ12の一方の入力端子に接続した出力端子を有するＡＮＤゲートＧ11と、を備えている。クロック信号波形に対する応答の一例が図７Ｃに図示されている。クロック信号の”１”の論理値がマーチングＡＮＤゲートＧ11の他方の入力端子に送られると、コンデンサＣ11に格納されていた情報が、隣接する第２のセルＭ12に設けたコンデンサＣ12に転送され、コンデンサＣ12が情報を格納する。即ち、マーチング主記憶装置３１を形成するセル・アレイのゲートレベル表現の第１行の第２のセルＭ12は、コンデンサＣ12と、コンデンサＣ12に接続した一方の入力端子、クロック信号が供給される他方の入力端子、第１行において隣接する第３のセルＭ13に設けた次段のマーチングＡＮＤゲートＧ13の一方の入力端子に接続された出力端子を有するＡＮＤゲートＧ12とを含んでいる。同様に、マーチング主記憶装置３１を形成するセル・アレイのゲートレベル表現の第１行の第３のセルＭ13は、情報を格納するコンデンサＣ13と、コンデンサＣ13に接続した一方の入力端子、クロック信号が供給される他方の入力端子、隣接する第４のセルに設けた次段のマーチングＡＮＤゲートの一方の入力端子に接続した出力端子とを有するマーチングＡＮＤゲートＧ13と、を備えている。但し、第４のセルの図示は省略されている。したがって、”１”の論理値がマーチングＡＮＤゲートＧ12の他方の入力端子に送られると、コンデンサＣ12に格納されていた情報が第３のセルＭ13に設けたコンデンサＣ13に転送されて、コンデンサＣ13が情報を格納する。“１”の論理値がマーチングＡＮＤゲートＧ13の他方の入力端子に送られると、コンデンサＣ13に格納されていた情報が第４のセルに設けたコンデンサに転送される。更に、マーチング主記憶装置３１を形成するセル・アレイのゲートレベル表現の第１行の（ｎ−１）番目のセルＭ1,n-1は、情報を格納するコンデンサＣ1,n-1と、コンデンサＣ1,n-1に接続した一方の入力端子、クロック信号が供給される他方の入力端子、隣接するｎ番目のセルＭ１ｎに設けた次段のマーチングＡＮＤゲートＧ１ｎの一方の入力端子に接続した出力端子とを有するマーチングＡＮＤゲートＧ1,n-1と、を備えている。次段のマーチングＡＮＤゲートＧ１ｎは、第１行の最右端に配置され、且つ出力端子Ｏ１に接続している。したがって、セルＭ11、Ｍ12、Ｍ13、……、Ｍ1,n-1、Ｍ１ｎのそれぞれは、情報を格納し、情報をクロック信号と同期して、ステップごとに、出力端子Ｏ１に向けて転送するので、格納されていた情報がプロセッサ１１に能動的に逐次出力され、ＡＬＵ１１２は、格納されていた情報により演算論理動作を実行できる。
同様に、図２３に示すマーチング主記憶装置３１を形成するセル・アレイのゲートレベル表現において、第２行の最左端に配置し且つ入力端子Ｉ２に接続した第１のセルＭ21は、コンデンサＣ21と、コンデンサＣ21に接続した一方の入力端子、クロック信号が供給される他方の入力端子、第２行において隣接する第２のセルＭ21に設けた次段のマーチングＡＮＤゲートＧ21の一方の入力端子に接続した出力端子を有するＡＮＤゲートＧ21とを含んでいる。マーチング主記憶装置３１を形成するセル・アレイのゲートレベル表現の第２行の第２のセルＭ22は、コンデンサＣ22と、コンデンサＣ22に接続した一方の入力端子、クロック信号が供給される他方の入力端子、第２行において隣接する第３のセルＭ23に設けた次段のマーチングＡＮＤゲートＧ23の一方の入力端子に接続した出力端子を有するＡＮＤゲートＧ22と、を備えている。同様に、マーチング主記憶装置３１を形成するセル・アレイのゲートレベル表現において、第２行の第３のセルＭ23は、コンデンサＣ23と、コンデンサＣ23に接続した一方の入力端子、クロック信号が供給される他方の入力端子、隣接する第４のセルに設けた次段のマーチングＡＮＤゲートの一方の入力端子に接続した出力端子とを有するマーチングＡＮＤゲートＧ23と、を備えている。更に、マーチング主記憶装置３１を形成するセル・アレイのゲートレベル表現の第２行の（ｎ−１）番目のセルＭ２,n-1は、コンデンサＣ２,n-1と、コンデンサＣ２,n-1に接続した一方の入力端子、クロック信号が供給される他方の入力端子、次段のマーチングＡＮＤゲートＧ１ｎの一方の入力端子に接続した出力端子とを有するマーチングＡＮＤゲートＧ２,n-1と、を備えている。マーチングＡＮＤゲートＧ２,n-1は、 第２行の最右端に配置され、且つ出力端子Ｏ2に接続している。したがって、第２行のセルＭ21、Ｍ22、Ｍ23、……、Ｍ２,n-1、Ｍ１ｎのそれぞれは、情報を格納し、情報をクロック信号と同期して、ステップごとに、出力端子Ｏ１に向けて転送するので、格納されていた情報がプロセッサ１１に能動的且つ逐次的に出力され、ＡＬＵ１１２は、格納されていた情報により演算論理動作を実行する。
第３行には、最左端に配置し且つ入力端子Ｉ３に接続した第１のセルＭ31と、第１のセルに隣接した第２のセルＭ32と、第２のセルＭ32に隣接した第３のセルＭ33と、……、（ｎ−１）番目のセルＭ３,n-1と、第３行で最右端に配置され、且つ出力端子Ｏ３に接続したｎ番目のセルＭ3nが配列されている。そして、第３行のセル、Ｍ32、Ｍ33、……、Ｍ３,n-1、Ｍ3nのそれぞれは、情報を格納し、情報をクロック信号と同期して、ステップごとに、出力端子Ｏ３に向けて転送するので、格納されていた情報がプロセッサ１１に能動的且つ逐次的に出力され、ＡＬＵ１１２は格納されていた情報により演算論理動作を実行する。
（ｍ−１）番目の行には、最左端に配置し且つ入力端子Ｉm-1に接続した第１のセルＭ(m-1),１と、第１のセルＭ(m-1),１に隣接した第２のセルＭ(m-1),2と、第２のセルＭ(m-1),2に隣接した第３のセルＭ(m-1),3と、……、（ｎ−１）番目のセルＭ(m-1),n-1と、（ｍ−１）番目の行で最右端に配置され、且つ出力端子Ｏm-1に接続するｎ番目のセルＭ(m-1),nが配列されている。そして、（ｍ−１）番目の行のセルＭ(m-1),１、Ｍ(m-1),2、Ｍ(m-1),3、……、Ｍ(m-1),n-1、Ｍ(m-1),nのそれぞれは、情報を格納し、情報をクロック信号と同期して、ステップごとに、出力端子Ｏm-1に転送し、格納されていた情報がプロセッサ１１に能動的且つ逐次的に出力され、ＡＬＵ１１２は格納された情報により演算論理動作を実行する。
ｍ番目の行には、最左端に配置され、且つ入力端子Ｉmに接続した第１のセルＭm1と、第１のセルＭm1に隣接した第２のセルＭm2と、第２のセルＭm2に隣接した第３のセルＭm3と、……、（ｎ−１）番目のセルＭｍ(n-1)と、ｍ番目の行で最右端に配置され、且つ出力端子Ｏｍに接続しているｎ番目のセルＭｍｎが、配列されている。そして、ｍ番目の行のセルＭm１、Ｍm2、Ｍm3、……、Ｍｍ(n-1)、Ｍｍｎのそれぞれは、情報を格納し、情報をクロック信号と同期して、ステップごとに出力端子Ｏｍに転送し、格納されていた情報がプロセッサ１１に能動的且つ逐次的に出力され、ＡＬＵ１１２は格納された情報により演算論理動作を実行する。
マーチングＡＮＤゲートＧijのトランジスタ・レベル構成の一例が図６に示してあるが、第１の実施形態に係る計算機システムのマーチング主記憶装置３１を形成するセル・アレイに適用できるマーチングＡＮＤゲートには、マーチングＡＮＤゲートを構成する様々な回路構成がある。マーチング主記憶装置３１を形成するセル・アレイに適用できるマーチングＡＮＤゲートＧijの他の例として、ＣＭＯＳＮＡＮＤゲートと、ＣＭＯＳＮＡＮＤゲートの出力端子に接続するＣＭＯＳインバータと、を備える構成がある。ＣＭＯＳＮＡＮＤゲートは２つのｎＭＯＳトランジスタと２つのｐＭＯＳトランジスタを必要とし、ＣＭＯＳインバータは一つのｎＭＯＳトランジスタと一つのｐＭＯＳトランジスタを必要とするので、ＣＭＯＳＮＡＮＤゲート及びＣＭＯＳインバータと、を備える構成は６個のトランジスタを必要とする。更に、マーチングＡＮＤゲートＧijは、ＡＮＤロジックの機能を有する、抵抗−トランジスタ・ロジックのような他の回路構成、又は半導体素子、磁気素子、超導電素子、単一量子素子などで形成できる。
図２３に示すように、マーチング主記憶装置３１を形成するセル・アレイのゲートレベル表現は、ＤＲＡＭの構成のように単純である。ここで、ビットレベル・セルＭij（ｉ＝１〜ｍ；ｊ＝１〜ｎ）のそれぞれは、一つのコンデンサと一つのマーチングＡＮＤゲートから表現される。第１のメモリユニットＵ１を形成するマーチングＡＮＤゲートＧ11、Ｇ21、Ｇ31、-----、Ｇm-1,1、Ｇm1の垂直方向１次元配列のそれぞれは、信号の１次元配列を、入力端子Ｉ１、Ｉ２、Ｉ３、-----、Ｉn-1、Ｉｎから右側に行方向に沿って又は水平方向に、図７Ｃに示すクロックに基づいてシフトする。そして、第２のメモリユニットＵ２を形成するマーチングＡＮＤゲートＧ12、Ｇ22、Ｇ32、-----、Ｇm-1,2、Ｇm2の垂直方向１次元配列のそれぞれは、１次元に配列されたワード・サイズの信号を、左から右に行方向に沿って、クロックに基づいて移動する。第３のメモリユニットＵ２を形成するマーチングＡＮＤゲートＧ13、Ｇ23、Ｇ33、-----、Ｇm-1,3、Ｇm3の垂直方向１次元配列のそれぞれは、１次元に配列されたワード・サイズの信号を、左から右に行方向に沿って、クロックに基づいて移動する。（ｎ−１）番目のメモリユニットＵn-1を形成するマーチングＡＮＤゲートＧ1,n-1、Ｇ２,n-1、Ｇ３,n-1、-----、Ｇm-1,n-1、Ｇｍ、n-1の垂直方向１次元配列のそれぞれは、１次元に配列されたワード・サイズの信号を、左から右に行方向に沿ってクロックに基づいて移動する。ｎ番目のメモリユニットＵｎを形成するマーチングＡＮＤゲートＧ1,n、Ｇ２,n、Ｇ３,n、-----、Ｇm-1,n、Ｇｍ、nの垂直方向１次元配列のそれぞれは、１次元に配列されたワード・サイズの信号を、左から右に出力端子Ｏ１、Ｏ２、Ｏ３、-----、Ｏn-1、Ｏｎに、クロックに基づいて図７Ｃに示すようにして移動する。特に、マーチングＡＮＤゲートＧij（ｉ＝１〜ｍ；ｊ＝１〜ｎ）のそれぞれの時間遅延ｔｄ１とｔd2は、マーチング主記憶装置３１のすべてのメモリユニットの隊列行進移動の動作を適正に適切に行うために重要である。
（逆方向マーチング主記憶装置）
図３〜図２３は、情報をメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎのそれぞれに格納し、情報をクロック信号と同期してステップごとに入力端子から出力端子に転送する、マーチング主記憶装置を示すが、図７は他のマーチング主記憶装置を示す。
図２４において、メモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎのそれぞれは、ワード・サイズのデータ又は命令を含む情報を格納し、プロセッサ１１から供給された情報を、ＡＬＵ１１２で実行した最終データと共に、図２４の出力端子側となる方向に向けて、ステップごとに、クロック信号と同期して、逆方向に転送する。
図２５（ａ）は、図２４に示す他のマーチング主記憶装置のセル−レベル表現におけるｍ×ｎマトリクス（ここで、ｍはワード・サイズで決まる整数）のｉ行のアレイを示していて、ビットレベルの情報をセルＭi1、Ｍi2、Ｍi3、……、Ｍi,n-1、Ｍi,nに格納し、情報をクロック信号と同期して、ステップごとに、図３〜図２３に示すマーチング主記憶装置と逆方向、即ち、出力端子ＯＵＴから入力端子ＩＮに向けて転送する。
図２５（ａ）に示すように、逆方向マーチング主記憶装置では、ｉ行の最右端に配置し且つ入力端子ＩＮに接続した、ｉ行・ｎ列のビットレベル・セルＭｉｎは、第１遅延素子Ｄin1を介してクロック信号供給線に接続したドレイン電極、第２遅延素子Ｄin2を介して入力端子ＩＮに接続したゲート電極を有する第１のｎＭＯＳトランジスタＱin1と、第１のｎＭＯＳトランジスタＱin1のソース電極に接続したドレイン電極、クロック信号供給線に接続したゲート電極、接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱin2と、第２のｎＭＯＳトランジスタＱin2に並列接続され、ビットレベル・セルＭｉｎの情報を格納するコンデンサＣｉｎと、を有している。ビットレベル・セルＭｉｎでは、第１のｎＭＯＳトランジスタＱin1のソース電極と第２のｎＭＯＳトランジスタＱin2のドレイン電極とを接続する出力ノードは、コンデンサＣｉｎに格納されていた信号を次段のビットレベル・セルＭi2に転送するようにビットレベル・セルＭｉｎの出力端子として機能する。
図２５（ｂ）に示すように、クロック信号は、所定のクロック周期τclockにより、“１”と“０”の論理レベルの間を定期的に振動する。クロック信号が“１”の論理レベルになると、第２のｎＭＯＳトランジスタＱin2は、前段のクロックサイクルでコンデンサＣｉｎに既に格納されていた信号電荷の放電を開始する。そして、“１”の論理レベルのクロック信号が印加され、コンデンサＣｉｎに格納されていた信号電荷が完全に放電して“０”の論理レベルになった後に、第１のｎＭＯＳトランジスタＱin1は、第１遅延素子Ｄin1から決まる所定の遅延時間ｔｄ１だけ遅れて、転送トランジスタとして作動する。遅延時間ｔｄ１は、好ましくは(１／４)τclockと等しく設定できる。その後、信号が入力端子ＩＮから第１のｎＭＯＳトランジスタＱin1のゲート電極に送られると、第１のｎＭＯＳトランジスタＱin1は、前段のビットレベル・セルＭin2に格納されていた信号をコンデンサＣｉｎに、第２遅延素子Ｄin2から決まる所定の遅延時間ｔd2だけ更に遅れて転送する。例えば、“１”の論理レベルが入力端子ＩＮから第１のｎＭＯＳトランジスタＱin1のゲート電極に送られたとする。“１”の論理レベルがゲート電極に送られると、第１のｎＭＯＳトランジスタＱin1は導通状態になり、“１”の論理レベルがコンデンサＣｉｎに格納される。他方、“０”の論理レベルが入力端子ＩＮから第１のｎＭＯＳトランジスタＱin1のゲート電極に送られたとする。“０”の論理レベルがゲート電極に送られると、第１のｎＭＯＳトランジスタＱin1はオフ状態を維持し、“０”の論理レベルがコンデンサＣｉｎに維持される。したがって、ビットレベル・セルＭｉｎは「マーチングＡＮＤゲート」の動作を実現できる。遅延時間ｔd2が遅延時間ｔｄ１より長いとすると、遅延時間ｔd2は、好ましくは(１／２)τclockに設定できる。クロック信号は時刻が(１／２)τclockを過ぎて“０”の論理レベルになると、第１のｎＭＯＳトランジスタＱin1と第２のｎＭＯＳトランジスタＱin2のドレイン電極とを接続する出力ノードは、第１のｎＭＯＳトランジスタＱin1のゲート電極に入力する信号を、時刻が(１／２)τclockを過ぎると、次段のビットレベル・セルＭi2に更に送ることができない。第２遅延素子Ｄｉ22から決まる遅延時間ｔd2＝(１／２)τclockだけ遅れ、次段の第１のｎＭＯＳトランジスタＱｉ21のゲート電極に信号が転送されることが阻止されるためである。
図２５（ａ）に示すように、逆方向マーチング主記憶装置では、ｉ行で右から２番目に位置する、ｉ行・（ｎ−１）列のビットレベル・セルＭi(n-1)は、第１遅延素子Ｄi(n-1)1を介してクロック信号供給線に接続したドレイン電極、第２遅延素子Ｄi(n-1)2を介してビットレベル・セルＭｉｎの出力端子に接続したゲート電極を有する第１のｎＭＯＳトランジスタＱi(n-1)1と、第１のｎＭＯＳトランジスタＱi(n-1)1のソース電極に接続したドレイン電極、クロック信号供給線に接続したゲート電極、接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱi(n-1)2と、第２のｎＭＯＳトランジスタＱi(n-1)2に並列接続され、ビットレベル・セルＭi(n-1)の情報を格納するコンデンサＣi(n-1)とを含んでいる。クロック信号が“１”の論理レベルになると、第２のｎＭＯＳトランジスタＱi(n-1)2は、所定のクロックサイクルでコンデンサＣi(n-1)に既に格納されていた信号電荷の放電を開始する。そして、図２５（ｂ）に示すように、“１”の論理レベルがコンデンサＣi(n-1)に時刻“ｔ”から“ｔ＋１”にかけて維持される。“１”の論理レベルのクロック信号が印加され、コンデンサＣi(n-1)に格納されていた信号電荷が完全に放電して“０”の論理レベルになると、第１のｎＭＯＳトランジスタＱi(n-1)1は、第１遅延素子Ｄi(n-1)1から決まる遅延時間ｔｄ１だけ遅れて、転送トランジスタとして作動する。その後、信号がビットレベル・セルＭｉｎの出力端子から第１のｎＭＯＳトランジスタＱi(n-1)1のゲート電極に送られると、第１のｎＭＯＳトランジスタＱi(n-1)1は、前段のビットレベル・セルＭｉｎに格納されていた信号をコンデンサＣi(n-1)に、第２遅延素子Ｄi(n-1)2から決まる遅延時間ｔd2だけ更に遅れて転送する。クロック信号は時刻が(１／２)τclockを過ぎて“０”の論理レベルになると、第１のｎＭＯＳトランジスタＱi(n-1)1のソース電極と第２のｎＭＯＳトランジスタＱi(n-1)2のドレイン電極とを接続する出力ノードは、第１のｎＭＯＳトランジスタＱi(n-1)1のゲート電極に入力する信号を次段のビットレベル・セルＭi(n-2)に、時刻が(１／２)τclockを過ぎると更に送ることができない。第２遅延素子Ｄi(n-2)2（図示を省略）から決まる遅延時間ｔd2＝(１／２)τclockだけ遅れると次段の第１のｎＭＯＳトランジスタＱi(n-2)1（図示を省略）のゲート電極への信号の転送が阻止されるからである。
同様に、逆方向マーチング主記憶装置のｉ行の左から３番目のセルＭi3は、第１遅延素子Ｄi31を介してクロック信号供給線に接続するドレイン電極、第２遅延素子Ｄi32を介してビットレベル・セルＭi4（図示を省略）の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱi31と、第１のｎＭＯＳトランジスタＱi31のソース電極に接続するドレイン電極、クロック信号供給線に接続するゲート電極、接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱi32と、第２のｎＭＯＳトランジスタＱi32に並列接続され、ビットレベル・セルＭi3の情報を格納するコンデンサＣi3と、を含んでいる。クロック信号が“１”の論理レベルになると、第２のｎＭＯＳトランジスタＱi32は、前段のクロックサイクルでコンデンサＣi3に既に格納されていた信号電荷の放電を開始する。“１”の論理レベルのクロック信号が印加され、コンデンサＣi3に格納されていた信号電荷が完全に放電して“０”の論理レベルになると、第１のｎＭＯＳトランジスタＱi31は、第１遅延素子Ｄi31から決まる遅延時間ｔｄ１だけ遅れて、転送トランジスタとして作動する。その後、信号がビットレベル・セルＭi4の出力端子から第１のｎＭＯＳトランジスタＱi31のゲート電極に送られると、第１のｎＭＯＳトランジスタＱi31は、前段のビットレベル・セルＭi4に格納されていた信号をコンデンサＣi3に、第２遅延素子Ｄi32から決まる遅延時間ｔd2だけ更に遅れて転送する。クロック信号が、時刻が(１／２)τclockが過ぎて“０”の論理レベルになると、第１のｎＭＯＳトランジスタＱi31のソース電極と第２のｎＭＯＳトランジスタＱi32のドレイン電極とを接続する出力ノードは、第１のｎＭＯＳトランジスタＱi31のゲート電極に入力する信号を、更に次段のビットレベル・セルＭi2に、時刻が(１／２)τclockが過ぎると送ることができない。第２遅延素子Ｄｉ22から決まる遅延時間ｔd2＝(１／２)τclockだけ遅れると次段の第１のｎＭＯＳトランジスタＱi21のゲート電極への信号の転送が阻止されるからである。
そして、図２５（ａ）に示すように、逆方向マーチング主記憶装置において、ｉ行で左から２番目のビットレベル・セルＭi2は、第１遅延素子Ｄi21を介してクロック信号供給線に接続するドレイン電極、第２遅延素子Ｄi22を介してビットレベル・セルＭi3の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱi21と、第１のｎＭＯＳトランジスタＱi21のソース電極に接続するドレイン電極、クロック信号供給線に接続するゲート電極、接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱi22と、第２のｎＭＯＳトランジスタＱi22に並列接続され、ビットレベル・セルＭi2の情報を格納するコンデンサＣi2と。を含んでいる。クロック信号が“１”の論理レベルになると、第２のｎＭＯＳトランジスタＱi22は、前段のクロックサイクルでコンデンサＣi2に既に格納されていた信号電荷の放電を開始する。“１”の論理レベルのクロック信号が印加され、コンデンサＣi2に格納されていた信号電荷が完全に放電して“０”の論理レベルになると、第１のｎＭＯＳトランジスタＱi21は、第１遅延素子Ｄi21から決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、信号がビットレベル・セルＭi3の出力端子から第１のｎＭＯＳトランジスタＱi21のゲート電極に送られると、第１のｎＭＯＳトランジスタＱi21は、前段のビットレベル・セルＭi3に格納されていた信号をコンデンサＣi2に、第２遅延素子Ｄi22から決まる遅延時間ｔd2だけ更に遅れて転送する。クロック信号が、時刻が(１／２)τclockが過ぎて“０”の論理レベルになると、第１のｎＭＯＳトランジスタＱi21のソース電極と第２のｎＭＯＳトランジスタＱi22のドレイン電極とを接続する出力ノードは、第１のｎＭＯＳトランジスタＱi21のゲート電極に入力する信号を、時刻が(１／２)τclockを過ぎると更に次段のビットレベル・セルＭi1に送ることができない。第２遅延素子Ｄi12から決まる遅延時間ｔd2＝(１／２)τclockだけ遅れると次段の第１のｎＭＯＳトランジスタＱｉ11のゲート電極への信号の転送が阻止されるからである。
図２５（ａ）に示すように、逆方向マーチング主記憶装置において、ｉ行の最左端に配置され且つ出力端子ＯＵＴに接続する、ｉ行・１列のビットレベル・セルＭi1は、第１遅延素子Ｄi11を介してクロック信号供給線に接続するドレイン電極、第２遅延素子Ｄi12を介してビットレベル・セルＭi2の出力端子に接続するゲート電極を有する第１のｎＭＯＳトランジスタＱi11と、第１のｎＭＯＳトランジスタＱi11のソース電極に接続するドレイン電極、クロック信号供給線に接続するゲート電極、接地電位に接続するソース電極を有する第２のｎＭＯＳトランジスタＱi12と、第２のｎＭＯＳトランジスタＱi12に並列接続され、ビットレベル・セルＭi1の情報を格納するコンデンサＣi1とを含んでいる。クロック信号が“１”の論理レベルになると、第２のｎＭＯＳトランジスタＱi12は、前段のクロックサイクルでコンデンサＣi1に既に格納されていた信号電荷の放電を開始する。“１”の論理レベルのクロック信号が印加され、コンデンサＣi1に格納されていた信号電荷が完全に放電して“０”の論理レベルになると、第１のｎＭＯＳトランジスタＱi11は、第１遅延素子Ｄi11から決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、信号がビットレベル・セルＭi2の出力端子から第１のｎＭＯＳトランジスタＱi11のゲート電極に送られると、第１のｎＭＯＳトランジスタＱi11は、前段のビットレベル・セルＭi2に格納されていた信号をコンデンサＣi1に、第２遅延素子Ｄi12から決まる遅延時間ｔd2だけ更に遅れて転送する。第１のｎＭＯＳトランジスタＱi11のソース電極と第２のｎＭＯＳトランジスタＱi12のドレイン電極とを接続する出力ノードは、コンデンサＣi1に格納されていた信号を出力端子ＯＵＴに送る。
図２４、図２５（ａ）及び図２５（ｂ）に示す第１の実施形態に係る逆方向１次元のマーチング主記憶装置３１によれば、メモリユニットＵ１、Ｕ２、Ｕ３、-----、Ｕn-1、Ｕｎのそれぞれに対するアドレス指定は消滅し、必要な情報は、メモリのエッジに接続するその宛先のヘッディングになる。第１の実施形態に係る逆方向１次元のマーチング主記憶装置３１にアクセスする機構は、まさしく、情報を読み取り／書き込むアドレス指定モードを基礎とする従来のメモリ・スキームの真の代替え的スキームとなるものである。したがって、第１の実施形態に係る逆方向１次元のマーチング主記憶装置３１が提供するアドレス指定モードのないメモリ・アクセスは、従来のメモリ・スキームより非常に単純になる。
前述のように、ビットレベル・セルＭijは、「マーチングＡＮＤゲート」の動作を実現できる。したがって、図２６に示すように、図２５（ａ）に示す逆方向マーチング主記憶装置３１に対応するセル・アレイのゲートレベル表現において、ｉ行の最右端に配置され入力端子ＩＮに接続する、ｎ番目のビットレベル・セルＭi,nは、情報を格納するコンデンサＣｉｎと、コンデンサＣｉｎに接続した一方の入力端子、クロック信号が供給される他方の入力端子、及びｉ行において（ｎ−１）番目の隣接するビットレベル・セルＭi,n-1に位置するマーチングＡＮＤゲートＧi,(n-1)の一方の入力端子に接続する出力端子を有するマーチングＡＮＤゲートＧｉｎと、を含んでいる。“１”の論理レベルがマーチングＡＮＤゲートＧｉｎの他方の入力端子に送られると、コンデンサＣｉｎに格納されていた情報が、ｉ行において（ｎ−１）番目の隣接するビットレベル・セルＭi,n-1に位置するコンデンサＣi,n-1に転送され、コンデンサＣi,n-1は情報を格納する。即ち、逆方向マーチング主記憶装置のｉ行の（ｎ−１）番目のビットレベル・セルＭi,n-1は、コンデンサＣi,n-1と、コンデンサＣi,n-1に接続した一方の入力端子、クロック信号が供給される他方の入力端子、及びｉ行において右から３番目の位置に配置されて隣接するビットレベル・セルＭi,n-2（図示を省略）のマーチングＡＮＤゲートＧi,n-2の一方の入力端子に接続した出力端子を有するマーチングＡＮＤゲートＧi,n-1とを含んでいる。
同様に、逆方向マーチング主記憶装置のｉ行において左から３番目のビットレベル・セルＭi3は、情報を格納するコンデンサＣi3と、コンデンサＣi3に接続した一方の入力端子、クロック信号が供給される他方の入力端子、ｉ行の左から２番目の位置に配置されて隣接するビットレベル・セルＭi2に設けられたマーチングＡＮＤゲートＧi2の一方の入力端子に接続する出力端子を有するマーチングＡＮＤゲートＧi3とを含んでいる。したがって、“１”の論理レベルがマーチングＡＮＤゲートＧi3の他方の入力端子に送られると、コンデンサＣi3に格納されていた情報が、左から２番目の位置に配置されて隣接するビットレベル・セルＭi2に位置するコンデンサＣi2に転送され、コンデンサＣi2は情報を格納する。
更に、逆方向マーチング主記憶装置のｉ行の左から２番目の位置に配置されたビットレベル・セルＭi2は、情報を格納するコンデンサＣi2と、コンデンサＣi2に接続した一方の入力端子、クロック信号が供給される他方の入力端子、及びｉ行の最左端の位置に配置され出力端子ＯＵＴに接続している、ｉ行の左から１番目のビットレベル・セルＭi1に設けられたマーチングＡＮＤゲートＧi1の一方の入力端子に接続する出力端子を有するマーチングＡＮＤゲートＧi2とを含んでいる。
第１の実施形態に係る計算機システムに用いるマーチング主記憶装置３１の概念図が、図２７に示されている。マーチング主記憶装置３１は、マーチング主記憶装置３１を構成するメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎに情報／データを格納し、メモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎに格納された情報／データのすべてが隊列を整えて行進し、すべての情報／データがメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎを介して転送されるように設計されているので、従来の計算機用記憶装置とは異なる。マーチング記憶装置は、プロセッサ（ＣＰＵ）１１に、プロセッサ１１の処理速度と同じ速度で情報／データを供給する。図２７の時間領域での関係に示すように、マーチング主記憶装置３１を構成するメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎのうちの一つメモリユニットについての、情報／データの転送に必要なメモリユニット・ストリーミング時間Ｔmusは、プロセッサ１１のクロックサイクルＴccと等しい。マーチング主記憶装置３１は、情報／データをメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎのそれぞれに格納し、クロック信号と同期して、ステップごとに、出力端子の方向に格納された情報／データを転送し、情報／データをプロセッサ１１に出力するので、演算論理装置１１２は、メモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎのそれぞれに格納された情報／データにより演算論理動作を実行する。
したがって、図２８に示すように、マーチング記憶装置構造３は、第１の実施形態に係るマーチング主記憶装置３１を含む。ここで、「マーチング記憶装置構造３」という用語は、第１の実施形態に係る計算機システムに用いるマーチング主記憶装置３１に加え、次の第２の実施形態で更に説明するＡＬＵ１１２に接続したマーチング命令レジスタ・ファイル（ＲＦ）２２ａ及びマーチング−データレジスタ・ファイル（ＲＦ）２２ｂや、後述する第３の実施形態で更に説明するマーチング命令キャッシュメモリ２１ａ及びマーチング・データキャッシュメモリ２１ｂをも含む、メモリ構造の総称的な上位概念を意味する語である。
図２９（ａ）は、マーチング記憶装置構造３からプロセッサ１１に流れる前方進行データ流Ｓｆと、プロセッサ１１からマーチング記憶装置構造３に流れる後方進行データ流（逆方向データ流）Ｓｂを示し、図２９（ｂ）は、マーチング記憶装置構造３のメモリユニット・ストリーミング時間Ｔmusがプロセッサ１１のクロックサイクルＴccと等しいと想定した場合に、マーチング記憶装置構造３とプロセッサ１１の間に作られる帯域幅を示す。
マーチング主記憶装置３１のスキームは、図３０（ａ）に示す磁気テープと似ていると考えることができる。これは、磁気テープ５０３と、磁気テープ５０３を巻き取る巻き取りリール５０２と、磁気テープ５０３の再巻き取りとリリースをする供給リール５０１と、磁気テープ５０３からの情報／データの読み取り、又は磁気テープ５０３に情報／データを書き込む読取／書込ヘッダ５０４と、読取／書込ヘッダ５０４に接続したプロセッサ１１とを含んでいる。巻き取りリール５０２が供給リール５０１からリリースされた磁気テープ５０３を巻き取ると、磁気テープ５０３は、巻き取りリール５０２に向けて供給リール５０１から高速で移動する。磁気テープ５０３に格納されていた情報／データは、高速で磁気テープ５０３の動きに伴って転送され、読取／書込ヘッダ５０４によって読み取られる。そして、読取／書込ヘッダ５０４に接続したプロセッサ１１は、磁気テープ５０３から読み取った情報／データにより演算論理動作を実行できる。或いは、プロセッサ１１の処理の結果は、読取／書込ヘッダ５０４を介して磁気テープ５０３に送られる。
図３０（ａ）に示す磁気テープ・システムの構成を半導体技術によって製造すると仮定する。即ち、図３０（ｂ）に示すように、超高速磁気テープ・システムが半導体シリコン・チップ上に仮想的に構築されるとすると、図３０（ａ）に示す超高速磁気テープ・システムは、第１の実施形態に係るマーチング主記憶装置３１を含めた正味のマーチング記憶装置構造３に対応することになる。図３０（ｂ）に示す正味のマーチング記憶装置構造３は、情報／データをシリコン・チップ上の複数のメモリユニットのそれぞれに格納し、クロック信号に同期して、ステップごとに、巻き取りリール５０２に向けて複数のメモリユニットのそれぞれに格納された情報／データを転送するので、複数のメモリユニットのそれぞれに格納された情報／データが、プロセッサ１１に能動的に逐次出力され、プロセッサ１１は複数のメモリユニットのそれぞれに格納された情報／データにより演算論理動作を実行できて、プロセッサ１１の処理の結果は正味のマーチング記憶装置構造３に送られる。
（双方向マーチング主記憶装置）
図３１（ａ）〜（ｃ）に示すように、第１の実施形態に係るマーチング主記憶装置３１は、情報／データの双方向の転送を達成できる。即ち、図３１（ａ）は、情報／データが前方に隊列進行する状況を示し、情報／データが１次元のマーチング主記憶装置３１において右方向（前方）に隊列進行（移動）する。図３１（ｂ）は、１次元のマーチング主記憶装置３１の漂遊状態を示す。図３１（ｃ）は、情報／データが逆方向に隊列進行する状況（後方に隊列進行する状況）を示し、情報／データが１次元のマーチング主記憶装置３１の左方向（逆方向）に隊列進行（移動）している。
図３２及び図３３は、図３１（ａ）〜（ｃ）に示す双方向の状況を達成できる、それぞれ、双方向マーチング主記憶装置３１のセル・アレイのトランジスタ・レベル表現におけるｍ×ｎマトリクス（ここで、”ｍ”はワード・サイズで決まる整数）のｉ行の代表的なアレイの２つの例を示す。双方向マーチング主記憶装置３１は、ビットレベルの情報／データを、セルＭi1、Ｍi2、Ｍi3、-----、Ｍi,n-1、Ｍi,nのそれぞれに格納し、第１のＩ／Ｏセレクタ５１２と第２のＩ／Ｏセレクタ５１３との間で、前方向及び／又は反対方向（後方向）に、ステップごとに、クロック信号に同期して情報／データを双方向に転送する。
図３２及び図３３において、セルＭi1、Ｍi2、Ｍi3、-----、Ｍi,n-1、Ｍi,nのそれぞれは、メモリユニットＵ１、Ｕ２、Ｕ３、-----、Ｕn-1、Ｕｎに、それぞれ割り当てられている。即ち、セルＭi1は第１のメモリユニットＵ１において第１のビットレベル・セルとして割り当てられ、第１のメモリユニットＵ１は、第１のメモリユニットＵ１に配列されたビットレベル・セルの１次元配列にそれぞれバイト・サイズ又はワード・サイズの情報を格納する。同様に、セルＭi2は、第２のメモリユニットＵ２において第２のビットレベル・セルとして割り当てられる。セルＭi3は、第３のメモリユニットＵ２において第３のビットレベル・セルとして割り当てられ、-----、セルＭi,n-1は、（ｎ−１）番目のメモリユニットＵn-1において（ｎ−１）番目のビットレベル・セルとして割り当てられる。セルＭi,nは、ｎ番目のメモリユニットＵｎにおいてｎ番目のビットレベル・セルとして割り当てられる。そして、メモリユニットＵ２、Ｕ３、-----、Ｕn-1、Ｕｎは、それぞれ、メモリユニットＵ２、Ｕ３、-----、Ｕn-1、Ｕｎに配列されたビットレベル・セルの１次元配列にそれぞれバイト・サイズ又はワード・サイズの情報を格納する。したがって、双方向マーチング主記憶装置３１では、バイト・サイズ又はワード・サイズの情報／データがセルＵ１、Ｕ２、Ｕ３、-----、Ｕn-1、Ｕｎのそれぞれに格納され、バイト・サイズ又はワード・サイズの情報／データがそれぞれ互いに歩調を合わせて、前方向及び／又は反対方向（後方向）に、第１のＩ／Ｏセレクタ５１２と第２のＩ／Ｏセレクタ５１３の間で双方向にクロック信号に同期して揃って転送される。
クロック・セレクタ５１１は、第１のクロック信号供給線ＣＬ１と第２のクロック信号供給線ＣＬ２とを選択する。第１のクロック信号供給線ＣＬ１は前方データ流を駆動し、第２のクロック信号供給線ＣＬ２は後方データ流を駆動する。第１のクロック信号供給線ＣＬ１と第２のクロック信号供給線ＣＬ２のそれぞれは、“１”と“０”の論理値を出力する。
図３２に示すマーチング主記憶装置３１を形成するセル・アレイのトランジスタ・レベル表現において、第１のＩ／Ｏセレクタ５１２に接続し、ｉ行の最左端に配置された第１のビットレベル・セルＭi1は、第１の前方転送遅延素子Ｄi11fを介して第１のクロック信号供給線ＣＬ１に接続するドレイン電極、第２の前方転送遅延素子Ｄi12fを介して第１のＩ／Ｏセレクタ５１２に接続するゲート電極を有する第１の前方転送ｎＭＯＳトランジスタＱi11fと、第１の前方転送ｎＭＯＳトランジスタＱi11fのソース電極に接続するドレイン電極、第１のクロック信号供給線に接続するゲート電極、接地電位に接続するソース電極を有する第２の前方転送ｎＭＯＳトランジスタＱi12fと、第２の前方転送ｎＭＯＳトランジスタＱi12fに並列接続し、セルＭi1の前方伝搬情報／データを格納する前方転送コンデンサＣi1fと、を備える。そして、第１の前方転送ｎＭＯＳトランジスタＱi11fのソース電極と第２の前方転送ｎＭＯＳトランジスタＱi12fのドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭi2に前方転送コンデンサＣi1fに格納されていた信号を転送するようにセルＭi1の前方転送出力端子として機能している。第１のビットレベル・セルＭi1は、第１の後方遅延素子Ｄi11bを介して第２のクロック信号供給線に接続するドレイン電極、第２の後方遅延素子Ｄi12bを介してビットレベル・セルＭi2の後方転送出力端子に接続するゲート電極を有する第１の後方転送ｎＭＯＳトランジスタＱi11bと、第１の後方転送ｎＭＯＳトランジスタＱi11bのソース電極に接続するドレイン電極、第２のクロック信号供給線に接続するゲート電極、接地電位に接続するソース電極を有する第２の後方転送ｎＭＯＳトランジスタＱi12bと、第２の後方転送ｎＭＯＳトランジスタＱi12bに並列接続し、セルＭi1の後方伝搬情報／データを格納する後方転送コンデンサＣi1bと、を更に備える。そして、第１の後方転送ｎＭＯＳトランジスタＱi11bのソース電極と第２の後方転送ｎＭＯＳトランジスタＱi12bのドレイン電極とを接続する出力ノードは、後方転送コンデンサＣi1bに格納されていた信号を第１のＩ／Ｏセレクタ５１２方向に転送するようにセルＭi1の後方転送出力端子として機能する。
ビットレベル・セルＭi1に接続し且つｉ行の左から２番目に位置する第２のビットレベル・セルＭi2は、第１の前方転送遅延素子Ｄi21fを介して第１のクロック信号供給線ＣＬ１に接続するドレイン電極、第２の前方転送遅延素子Ｄi22fを介してビットレベル・セルＭi1の前方転送出力端子に接続するゲート電極を有する第１の前方転送ｎＭＯＳトランジスタＱi21fと、第１の前方転送ｎＭＯＳトランジスタＱi21fのソース電極に接続するドレイン電極、第１のクロック信号供給線ＣＬ１に接続するゲート電極、接地電位に接続するソース電極を有する第２の前方転送ｎＭＯＳトランジスタＱi22fと、第２の前方転送ｎＭＯＳトランジスタＱi22fに並列接続され、セルＭi2の前方伝搬情報／データを格納する前方転送コンデンサＣi2fと、を備える。そして、第１の前方転送ｎＭＯＳトランジスタＱi21fのソース電極と第２の前方転送ｎＭＯＳトランジスタＱi22fのドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭi3に前方転送コンデンサＣi2fに格納されていた信号を転送するようにセルＭi2の前方転送出力端子として機能している。第２のビットレベル・セルＭi2は、第１の後方遅延素子Ｄi21bを介して第２のクロック信号供給線ＣＬ２に接続するドレイン電極、第２の後方遅延素子Ｄi22gを介してビットレベル・セルＭi3の後方転送出力端子に接続するゲート電極を有する第１の後方転送ｎＭＯＳトランジスタＱi21bと、第１の後方転送ｎＭＯＳトランジスタＱi21bのソース電極に接続するドレイン電極、第２のクロック信号供給線ＣＬ２に接続するゲート電極、接地電位に接続するソース電極を有する第２の後方転送ｎＭＯＳトランジスタＱi22gと、第２の後方転送ｎＭＯＳトランジスタＱi22gに並列接続され、セルＭi2の後方伝搬情報／データを格納する後方転送コンデンサＣi2gと、を更に備える。そして、第１の後方転送ｎＭＯＳトランジスタＱi21bのソース電極と第２の後方転送ｎＭＯＳトランジスタＱi22gのドレイン電極とを接続する出力ノードは、後方転送コンデンサＣi2gに格納されていた信号を次段のビットレベル・セルＭi1に転送するようにセルＭi2の後方転送出力端子として機能する。
ビットレベル・セルＭi2に接続し且つｉ行の左から３番目に位置する第３のビットレベル・セルＭi3は、第１の前方転送遅延素子Ｄi31fを介して第１のクロック信号供給線ＣＬ１に接続するドレイン電極、第２の前方転送遅延素子Ｄi32fを介してビットレベル・セルＭi2の前方転送出力端子に接続するゲート電極を有する第１の前方転送ｎＭＯＳトランジスタＱi31fと、第１の前方転送ｎＭＯＳトランジスタＱi31fのソース電極に接続するドレイン電極、第１のクロック信号供給線ＣＬ１に接続するゲート電極、接地電位に接続するソース電極を有する第２の前方転送ｎＭＯＳトランジスタＱi32fと、第２の前方転送ｎＭＯＳトランジスタＱi32fに並列接続され、セルＭi3の前方伝搬情報／データを格納する前方転送コンデンサＣi3fと、を備える。そして、第１の前方転送ｎＭＯＳトランジスタＱi31fのソース電極と第２の前方転送ｎＭＯＳトランジスタＱi32fのドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭi4（図示を省略）に前方転送コンデンサＣi3fに格納されていた信号を転送するようにセルＭi3の前方転送出力端子として機能している。第３のビットレベル・セルＭi3は、第１の後方遅延素子Ｄi31gを介して第２のクロック信号供給線ＣＬ２に接続するドレイン電極、第２の後方遅延素子Ｄi32gを介してビットレベル・セルＭi4の後方転送出力端子に接続するゲート電極を有する第１の後方転送ｎＭＯＳトランジスタＱi31gと、第１の後方転送ｎＭＯＳトランジスタＱi31gのソース電極に接続するドレイン電極、第２のクロック信号供給線ＣＬ２に接続するゲート電極、接地電位に接続するソース電極を有する第２の後方転送ｎＭＯＳトランジスタＱi32gと、第２の後方転送ｎＭＯＳトランジスタＱi32gに並列接続され、セルＭi3の後方伝搬情報／データを格納する後方転送コンデンサＣi3gと、を更に備える。そして、第１の後方転送ｎＭＯＳトランジスタＱi31gのソース電極と第２の後方転送ｎＭＯＳトランジスタＱi32gのドレイン電極とを接続する出力ノードは、後方転送コンデンサＣi3gに格納されていた信号を次段のビットレベル・セルＭi2に転送するようにセルＭi3の後方転送出力端子として機能する。
ｉ行の右から２番目に位置する（ｎ−１）番目のビットレベル・セルＭi(n-1)は、第１の前方転送遅延素子Ｄi(n-1)1fを介して第１のクロック信号供給線ＣＬ１に接続するドレイン電極、第２の前方転送遅延素子Ｄi(n-1)2fを介してビットレベル・セルＭi(n-2)（図示を省略）の前方転送出力端子に接続するゲート電極を有する第１の前方転送ｎＭＯＳトランジスタＱi(n-1)1fと、第１の前方転送ｎＭＯＳトランジスタＱi(n-1)1fのソース電極に接続するドレイン電極、第１のクロック信号供給線ＣＬ１に接続するゲート電極、接地電位に接続するソース電極を有する第２の前方転送ｎＭＯＳトランジスタＱi(n-1)2fと、第２の前方転送ｎＭＯＳトランジスタＱi(n-1)2fに並列接続され、セルＭi(n-1)の前方伝搬情報／データを格納する前方転送コンデンサＣi(n-1)fと、を備える。そして、第１の前方転送ｎＭＯＳトランジスタＱi(n-1)1fのソース電極と第２の前方転送ｎＭＯＳトランジスタＱi(n-1)2fのドレイン電極とを接続する出力ノードは、次段のビットレベル・セルＭｉｎに前方転送コンデンサＣi(n-1)fに格納されていた信号を転送するようにセルＭi(n-1)の前方転送出力端子として機能している。（ｎ−１）番目のビットレベル・セルＭi(n-1)は、第１の後方遅延素子Ｄi(n-1)1bを介して第２のクロック信号供給線ＣＬ２に接続するドレイン電極、第２の後方遅延素子Ｄi(n-1)2bを介して次段のビットレベル・セルＭinの後方転送出力端子に接続するゲート電極を有する第１の後方転送ｎＭＯＳトランジスタＱi(n-1)1bと、第１の後方転送ｎＭＯＳトランジスタＱi(n-1)1bのソース電極に接続するドレイン電極、第２のクロック信号供給線ＣＬ２に接続するゲート電極、接地電位に接続するソース電極を有する第２の後方転送ｎＭＯＳトランジスタＱi(n-1)2bと、第２の後方転送ｎＭＯＳトランジスタＱi(n-1)2bに並列接続され、セルＭi(n-1)の後方伝搬情報／データを格納する後方転送コンデンサＣi(n-1)bと、を更に備える。そして、第１の後方転送ｎＭＯＳトランジスタＱi(n-1)1bのソース電極と第２の後方転送ｎＭＯＳトランジスタＱi(n-1)2bのドレイン電極とを接続する出力ノードは、後方転送コンデンサＣi(n-1)bに格納されていた信号を次段のビットレベル・セルＭi(n-2)（図示を省略）に転送するようにセルＭi(n-1)の後方転送出力端子として機能する。
ｉ行の最右端に位置するｎ番目のビットレベル・セルＭinは、第１の前方転送遅延素子Ｄin1fを介して第１のクロック信号供給線ＣＬ１に接続するドレイン電極、第２の前方転送遅延素子Ｄin2fを介してビットレベル・セルＭi(n-1)の前方転送出力端子に接続するゲート電極を有する第１の前方転送ｎＭＯＳトランジスタＱin1fと、第１の前方転送ｎＭＯＳトランジスタＱin1fのソース電極に接続するドレイン電極、第１のクロック信号供給線ＣＬ１に接続するゲート電極、接地電位に接続するソース電極を有する第２の前方転送ｎＭＯＳトランジスタＱin2fと、第２の前方転送ｎＭＯＳトランジスタＱin2fに並列接続され、セルＭinの前方伝搬情報／データを格納する前方転送コンデンサＣinfと、を備える。そして、第１の前方転送ｎＭＯＳトランジスタＱin1fのソース電極と第２の前方転送ｎＭＯＳトランジスタＱin2fのドレイン電極とを接続する出力ノードは、第２のＩ／Ｏセレクタ５１３に前方転送コンデンサＣinfに格納されていた信号を転送するようにセルＭinの前方転送出力端子として機能している。ｎ番目のビットレベル・セルＭinは、第１の後方遅延素子Ｄin1bを介して第２のクロック信号供給線ＣＬ２に接続するドレイン電極、第２の後方遅延素子Ｄin2bを介して第２のＩ／Ｏセレクタ５１３に接続するゲート電極を有する第１の後方転送ｎＭＯＳトランジスタＱin1bと、第１の後方転送ｎＭＯＳトランジスタＱin1bのソース電極に接続するドレイン電極、第２のクロック信号供給線ＣＬ２に接続するゲート電極、接地電位に接続するソース電極を有する第２の後方転送ｎＭＯＳトランジスタＱin2bと、第２の後方転送ｎＭＯＳトランジスタＱin2bに並列接続され、セルＭinの後方伝搬情報／データを格納する後方転送コンデンサＣinbと、を更に備える。そして、第１の後方転送ｎＭＯＳトランジスタＱin1bのソース電極と第２の後方転送ｎＭＯＳトランジスタＱin2bのドレイン電極とを接続する出力ノードは、後方転送コンデンサＣinbに格納されていた信号を次段のビットレベル・セルＭi(n-1)に転送するようにセルＭinの後方転送出力端子として機能する。
第１のクロック信号供給線ＣＬ１から供給されたクロック信号が“１”の論理レベルになると、第１のメモリユニットＵ１に割り当てられた第２の前方転送ｎＭＯＳトランジスタＱi12fは、前段のクロックサイクルで第１のメモリユニットＵ１の前方転送コンデンサＣi1fに既に格納されていた信号電荷の放電を開始する。そして、第１のクロック信号供給線ＣＬ１から供給された“１”の論理レベルのクロック信号が第２の前方転送ｎＭＯＳトランジスタＱi12fに供給され、前方転送コンデンサＣi1fに格納されていた信号電荷が“０”の論理レベルになった後に、第１の前方転送ｎＭＯＳトランジスタＱi11fは、第１の前方転送遅延素子Ｄi11fから決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、ビットレベルの情報／データが第１のＩ／Ｏセレクタ５１２から第１の前方転送ｎＭＯＳトランジスタＱi11fのゲート電極に入力すると、第１の前方転送ｎＭＯＳトランジスタＱi11fは、情報／データを前方転送コンデンサＣi1fに、第２の前方転送遅延素子Ｄi12fから決まる遅延時間ｔd2だけ遅れて出力する。第１のクロック信号供給線ＣＬ１から供給されたクロック信号は、時刻が(１／２)τclockを過ぎたときに“０”の論理レベルになると、第１の前方転送ｎＭＯＳトランジスタＱi11fのソース電極と第２の前方転送ｎＭＯＳトランジスタＱi12fのドレイン電極とを接続する出力ノードは、第１のＩ／Ｏセレクタ５１２から第１の前方転送ｎＭＯＳトランジスタＱi11fに入力する情報／データを、(１／２)τclockが過ぎたタイミングでは次段のビットレベル・セルＭi2に更に送ることができない。情報／データが、第２の前方転送遅延素子Ｄi22fから決まる遅延時間ｔd2＝(１／２)τclockだけ遅れて、次段の第１の前方転送ｎＭＯＳトランジスタＱi21fのゲート電極へ転送されることが阻止されるからである。
第２のクロック信号供給線ＣＬ２から供給されたクロック信号が“１”の論理レベルになると、第２の後方転送ｎＭＯＳトランジスタＱi12ｂは、前段のクロックサイクルで後方転送コンデンサＣi1bに既に格納されていた信号電荷の放電を開始する。第２のクロック信号供給線ＣＬ２から供給された“１”の論理レベルのクロック信号が供給され、後方転送コンデンサＣi1bに格納されていた信号電荷が完全に放電して“０”の論理レベルになった後、第１の後方転送ｎＭＯＳトランジスタＱi11bは、第１の後方遅延素子Ｄi11bから決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、情報／データがビットレベル・セルＭi2の後方転送出力端子から第１の後方転送ｎＭＯＳトランジスタＱi11bのゲート電極に送られたとする。情報／データがゲート電極に送られると、第１の後方転送ｎＭＯＳトランジスタＱi11bは、前段となるビットレベル・セルＭi2に格納されていた情報／データを後方転送コンデンサＣi1bに、第２の後方遅延素子Ｄi12ｂから決まる遅延時間ｔd2だけ更に遅れて送る。第１の後方転送ｎＭＯＳトランジスタＱi11bのソース電極と第２の後方転送ｎＭＯＳトランジスタＱi12ｂのドレイン電極とを接続する出力ノードは、後方転送コンデンサＣi1bに格納されていた情報／データを第１のＩ／Ｏセレクタ５１２に送る。
そして、第１のクロック信号供給線ＣＬ１から供給されたクロック信号が“１”の論理レベルになると、第２のメモリユニットＵ２に割り当てられた第２の前方転送ｎＭＯＳトランジスタＱi22fは、前段のクロックサイクルで第２のメモリユニットＵ２の前方転送コンデンサＣi2fに既に格納されていた信号電荷の放電を開始する。そして、第１のクロック信号供給線ＣＬ１から供給された“１”の論理レベルのクロック信号が第２の前方転送ｎＭＯＳトランジスタＱi22fに供給され、前方転送コンデンサＣi2fに格納されていた信号電荷が完全に放電して“０”の論理レベルになった後に、第１の前方転送ｎＭＯＳトランジスタＱi21fは、第１の前方転送遅延素子Ｄi21fから決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、前段の前方転送コンデンサＣi1fに格納されていたビットレベルの情報／データが第１の前方転送ｎＭＯＳトランジスタＱi21fのゲート電極に送られたとする。ビットレベルの情報／データがゲート電極に送られると、第１の前方転送ｎＭＯＳトランジスタＱi21fは、情報／データを前方転送コンデンサＣi2fに、第２の前方転送遅延素子Ｄi22fから決まる遅延時間ｔd2だけ遅れて出力する。第１のクロック信号供給線ＣＬ１から供給されたクロック信号が時刻が(１／２)τclockが過ぎたときに“０”の論理レベルになると、第１の前方転送ｎＭＯＳトランジスタＱi21fのソース電極と第２の前方転送ｎＭＯＳトランジスタＱi22fのドレイン電極とを接続する出力ノードは、第１の前方転送ｎＭＯＳトランジスタＱi21fに入力する情報／データを時刻が(１／２)τclockが過ぎたタイミングで次段のビットレベル・セルＭi3に更に送ることができない。情報／データが、第２の前方転送遅延素子Ｄi32fから決まる遅延時間ｔd2＝(１／２)τclockだけ遅れて、次段の第１の前方転送ｎＭＯＳトランジスタＱi31fのゲート電極へ転送されることが阻止されるからである。
第２のクロック信号供給線ＣＬ２から供給されたクロック信号が“１”の論理レベルになると、第２の後方転送ｎＭＯＳトランジスタＱi22bは、前段のクロックサイクルで後方転送コンデンサＣi2bに既に格納されていた信号電荷の放電を開始する。“１”の論理レベルの第２のクロック信号供給線ＣＬ２から供給されたクロック信号が印加され、後方転送コンデンサＣi2bに格納されていた信号電荷が完全に放電して“０”の論理レベルになった後、第１の後方転送ｎＭＯＳトランジスタＱi21bは、第１の後方遅延素子Ｄi21bから決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、情報／データがビットレベル・セルＭi3の後方転送出力端子から第１の後方転送ｎＭＯＳトランジスタＱi21bのゲート電極に送られたとする。情報／データがゲート電極に送られると、第１の後方転送ｎＭＯＳトランジスタＱi21bは、前段となるビットレベル・セルＭi3に格納されていた情報／データを後方転送コンデンサＣi2bに、第２の後方遅延素子Ｄi22bから決まる遅延時間ｔd2だけ更に遅れて送る。第２のクロック信号供給線ＣＬ２から供給したクロック信号が(１／２)τclockが過ぎるときに“０”の論理レベルになると、第１の後方転送ｎＭＯＳトランジスタＱi21bのソース電極と第２の後方転送ｎＭＯＳトランジスタＱi22bのドレイン電極とを接続する出力ノードは、第１の後方転送ｎＭＯＳトランジスタＱi21bのゲート電極に入力する情報／データを、(１／２)τclockが過ぎたタイミングで、次段のビットレベル・セルＭi1に更に送ることができない。情報／データが、第２の後方遅延素子Ｄi12ｂから決まる遅延時間ｔd2＝(１／２)τclockだけ遅れて、次段の後方転送ｎＭＯＳトランジスタＱi11bのゲート電極に転送されることが阻止されるからである。
そして、第１のクロック信号供給線ＣＬ１から供給された次のクロック信号が“１”の論理レベルになると、第３のメモリユニットＵ3に割り当てられた第３の前方転送ｎＭＯＳトランジスタＱi32fは、前段のクロックサイクルで第３のメモリユニットＵ3の前方転送コンデンサＣi3fに既に格納されていた信号電荷の放電を開始する。そして、第１のクロック信号供給線ＣＬ１から供給された“１”の論理レベルのクロック信号が第２の前方転送ｎＭＯＳトランジスタＱi32fに供給され、前方転送コンデンサＣi3fに格納されていた信号電荷が完全に放電して“０”の論理レベルになった後に、第１の前方転送ｎＭＯＳトランジスタＱi31fは、第１の前方転送遅延素子Ｄi31fから決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、前段の前方転送コンデンサＣi2fに格納されていたビットレベルの情報／データが第１の前方転送ｎＭＯＳトランジスタＱi31fのゲート電極に送られたとする。ビットレベルの情報／データがゲート電極に送られると、第１の前方転送ｎＭＯＳトランジスタＱi31fは、情報／データを前方転送コンデンサＣi3fに、第２の前方転送遅延素子Ｄi32fから決まる遅延時間ｔd2だけ遅れて出力する。第１のクロック信号供給線ＣＬ１から供給されたクロック信号が(１／２)τclockが過ぎたときに“０”の論理レベルになると、第１の前方転送ｎＭＯＳトランジスタＱi31fのソース電極と第２の前方転送ｎＭＯＳトランジスタＱi32fのドレイン電極とを接続する出力ノードは、第１の前方転送ｎＭＯＳトランジスタＱi31fのゲート電極に入力する情報／データを、時刻が(１／２)τclockが過ぎたタイミングでは次段のビットレベル・セルＭi4（図示を省略）に更に送ることができない。情報／データが、第２の前方転送遅延素子Ｄi4２ｆ（図示を省略）から決まる遅延時間ｔd2＝(１／２)τclockだけ遅れて、次段の第１の前方転送ｎＭＯＳトランジスタＱi4１ｆ（図示を省略）のゲート電極へ転送されることが阻止されるからである。
第２のクロック信号供給線ＣＬ２から供給されたクロック信号が“１”の論理レベルになると、第２の後方転送ｎＭＯＳトランジスタＱi32bは、前段のクロックサイクルで後方転送コンデンサＣ13bに既に格納されていた信号電荷の放電を開始する。“１”の論理レベルの第２のクロック信号供給線ＣＬ２から供給されたクロック信号が印加され、後方転送コンデンサＣi32bに格納されていた信号電荷が完全に放電して“０”の論理レベルになった後、第１の後方転送ｎＭＯＳトランジスタＱi31bは、第１の後方遅延素子Ｄi31bから決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、情報／データがビットレベル・セルＭi3の後方転送出力端子から第１の後方転送ｎＭＯＳトランジスタＱi31bのゲート電極に送られたとする。情報／データがゲート電極に送られると、第１の後方転送ｎＭＯＳトランジスタＱi31bは、前段のビットレベル・セルＭi3に格納されていた情報／データを後方転送コンデンサＣ13bに、第２の後方遅延素子Ｄi32bから決まる遅延時間ｔd2だけ更に遅れて送る。第２のクロック信号供給線ＣＬ２から供給したクロック信号は、時刻が(１／２)τclockが過ぎるときに“０”の論理レベルになると、第１の後方転送ｎＭＯＳトランジスタＱi31bのソース電極と第２の後方転送ｎＭＯＳトランジスタＱi32bのドレイン電極とを接続する出力ノードは、第１の後方転送ｎＭＯＳトランジスタＱi31bのゲート電極に入力する情報／データを、時刻が(１／２)τclockが過ぎたタイミングで、次段のビットレベル・セルＭi2に更に送ることができない。情報／データが、第２の後方遅延素子Ｄi22bから決まる遅延時間ｔd2＝(１／２)τclockだけ遅れて、次段の後方転送ｎＭＯＳトランジスタＱi21bのゲート電極に転送されることが阻止されるからである。
そして、第１のクロック信号供給線ＣＬ１から供給された次のクロック信号が“１”の論理レベルになると、第３のメモリユニットＵ(n-1)に割り当てられた第２の前方転送ｎＭＯＳトランジスタＱi(n-1)2fは、前段のクロックサイクルで第３のメモリユニットＵ(n-1)の前方転送コンデンサＣi(n-1)fに既に格納されていた信号電荷の放電を開始する。そして、第１のクロック信号供給線ＣＬ１から供給された“１”の論理レベルのクロック信号が第２の前方転送ｎＭＯＳトランジスタＱi(n-1)2fに供給され、前方転送コンデンサＣi(n-1)fに格納されていた信号電荷が完全に放電して“０”の論理レベルになった後に、第１の前方転送ｎＭＯＳトランジスタＱi(n-1)1fは、第１の前方転送遅延素子Ｄi(n-1)1fから決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、前段の前方転送コンデンサに格納されていたビットレベルの情報／データが第１の前方転送ｎＭＯＳトランジスタＱi(n-1)1fのゲート電極に送られたとする。ビットレベルの情報／データがゲート電極に送られると、第１の前方転送ｎＭＯＳトランジスタＱi(n-1)1fは、情報／データを前方転送コンデンサＣi(n-1)fに第２の前方転送遅延素子Ｄi(n-1)2fから決まる遅延時間ｔd2だけ遅れて出力する。第１のクロック信号供給線ＣＬ１から供給されたクロック信号は時刻が(１／２)τclockを過ぎたときに“０”の論理レベルになると、第１の前方転送ｎＭＯＳトランジスタＱi(n-1)1fのソース電極と第２の前方転送ｎＭＯＳトランジスタＱi(n-1)2fのドレイン電極とを接続する出力ノードは、第１の前方転送ｎＭＯＳトランジスタＱi(n-1)1fのゲート電極に入力する情報／データを、時刻が(１／２)τclockを過ぎたタイミングでは次段のビットレベル・セルＭinに更に送ることができない。情報／データを、第２の前方転送遅延素子Ｄin2fから決まる遅延時間ｔd2＝(１／２)τclockだけ遅れて、次段の第１の前方転送ｎＭＯＳトランジスタＱin1fのゲート電極へ転送することが阻止されるからである。
第２のクロック信号供給線ＣＬ２から供給されたクロック信号が“１”の論理レベルになると、第２の後方転送ｎＭＯＳトランジスタＱi(n-1)2bは、前段のクロックサイクルで後方転送コンデンサＣi(n-1)bに既に格納されていた信号電荷の放電を開始する。“１”の論理レベルの第２のクロック信号供給線ＣＬ２から供給されたクロック信号が印加され、後方転送コンデンサＣi(n-1)2bに格納されていた信号電荷が完全に放電して“０”の論理レベルになった後、第１の後方転送ｎＭＯＳトランジスタＱi(n-1)1bは、第１の後方遅延素子Ｄi(n-1)1bから決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、情報／データがビットレベル・セルＭi(n-1)の後方転送出力端子から第１の後方転送ｎＭＯＳトランジスタＱi(n-1)1bのゲート電極に送られたとする。情報／データがゲート電極に送られると、第１の後方転送ｎＭＯＳトランジスタＱi(n-1)1bは、前段のビットレベル・セルＭi(n-1)に格納されていた情報／データを後方転送コンデンサＣi(n-1)bに、第２の後方遅延素子Ｄi(n-1)2bから決まる遅延時間ｔd2だけ更に遅れて送る。第２のクロック信号供給線ＣＬ２から供給されたクロック信号は、時刻が(１／２)τclockを過ぎるときに“０”の論理レベルになると、第１の後方転送ｎＭＯＳトランジスタＱi(n-1)1bのソース電極と第２の後方転送ｎＭＯＳトランジスタＱi(n-1)2bのドレイン電極とを接続する出力ノードが、第１の後方転送ｎＭＯＳトランジスタＱi(n-1)1bのゲート電極に入力する情報／データを、時刻が(１／２)τclockを過ぎたタイミングで、次段のビットレベル・セルＭi(n-2)（図示を省略）に更に送ることができないからである。情報／データが、第２の後方遅延素子Ｄi(n-2)2b（図示を省略）から決まる遅延時間ｔd2＝(１／２)τclockだけ遅れて、次段の後方転送ｎＭＯＳトランジスタＱi(n-2)1b（図示を省略）のゲート電極に転送されることが阻止されるからである。
そして、第１のクロック信号供給線ＣＬ１から供給された次のクロック信号が“１”の論理レベルになると、第３のメモリユニットＵｎに割り当てられた第２の前方転送ｎＭＯＳトランジスタＱin2fは、前段のクロックサイクルで第３のメモリユニットＵｎの前方転送コンデンサＣinfに既に格納されていた信号電荷の放電を開始する。そして、第１のクロック信号供給線ＣＬ１から供給された“１”の論理レベルのクロック信号が第２の前方転送ｎＭＯＳトランジスタＱin2fに印加され、前方転送コンデンサＣinfに格納されていた信号電荷が完全に放電して“０”の論理レベルになった後に、第１の前方転送ｎＭＯＳトランジスタＱin1fは、第１の前方転送遅延素子Ｄin1fから決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、前段の前方転送コンデンサＣi2fに格納されていたビットレベルの情報／データが第１の前方転送ｎＭＯＳトランジスタＱin1fのゲート電極に送られたとする。ビットレベルの情報／データがゲート電極に送られると、第１の前方転送ｎＭＯＳトランジスタＱin1fは、情報／データを前方転送コンデンサＣinfに、第２の前方転送遅延素子Ｄin2fから決まる遅延時間ｔd2だけ遅れて出力する。第１の前方転送ｎＭＯＳトランジスタＱin1fのソース電極と第２の前方転送ｎＭＯＳトランジスタＱin2fのドレイン電極とを接続する出力ノードは、第１の前方転送ｎＭＯＳトランジスタＱin1fのゲート電極に入力する情報／データを、第２のＩ／Ｏセレクタ５１３に出力する。
第２のクロック信号供給線ＣＬ２から供給されたクロック信号が“１”の論理レベルになると、第２の後方転送ｎＭＯＳトランジスタＱin2bは、前段のクロックサイクルで後方転送コンデンサＣinbに既に格納されていた信号電荷の放電を開始する。“１”の論理レベルの第２のクロック信号供給線ＣＬ２から供給されたクロック信号が印加され、後方転送コンデンサＣinbに格納されていた信号電荷が完全に放電して“０”の論理レベルになった後、第１の後方転送ｎＭＯＳトランジスタＱin1bは、第１の後方遅延素子Ｄin1bから決まる遅延時間ｔd1だけ遅れて、転送トランジスタとして作動する。その後、情報／データが第２のＩ／Ｏセレクタ５１３から第１の後方転送ｎＭＯＳトランジスタＱin1bのゲート電極に送られたとする。情報／データがゲート電極に送られると、第１の後方転送ｎＭＯＳトランジスタＱin1bは、第２のＩ／Ｏセレクタ５１３から受信した情報／データを、後方転送コンデンサＣinbに、第２の後方遅延素子Ｄin2bから決まる遅延時間ｔd2だけ更に遅れて送る。第２のクロック信号供給線ＣＬ２から供給されたクロック信号は時刻が(１／２)τclockを過ぎるときに“０”の論理レベルになると、第１の後方転送ｎＭＯＳトランジスタＱin1bのソース電極と第２の後方転送ｎＭＯＳトランジスタＱin2bのドレイン電極とを接続する出力ノードは、第１の後方転送ｎＭＯＳトランジスタＱin1bのゲート電極に入力する情報／データを、時刻が(１／２)τclockを過ぎたタイミングで、次段のビットレベル・セルＭi(n-1)に更に送ることができない。情報／データが、第２の後方遅延素子Ｄi(n-1)2bから決まる遅延時間ｔd2＝(１／２)τclockだけ遅れて、次段の後方転送ｎＭＯＳトランジスタＱi(n-1)1bのゲート電極に転送されることが阻止されるからである。
したがって、図３２に示す双方向マーチング主記憶装置では、双方向マーチング主記憶装置のｉ行のセルＭi1、Ｍi2、Ｍi3、-----、Ｍi,n-1、Ｍi,nのそれぞれが、情報／データを格納し、第１のＩ／Ｏセレクタ５１２と第２のＩ／Ｏセレクタ５１３の間で、ステップごとに、第１のクロック信号供給線ＣＬ１と第２のクロック信号供給線ＣＬ２から、それぞれ、供給されたクロック信号と同期して、情報／データを双方向に転送する。既に述べたように、セルＭi1、Ｍi2、Ｍi3、-----、Ｍi,n-1、Ｍi,nのそれぞれが、メモリユニットＵ１、Ｕ２、Ｕ３、-----、Ｕn-1、Ｕｎに、それぞれ割り当てられ、且つ、メモリユニットＵ２、Ｕ３、-----、Ｕn-1、Ｕｎは、メモリユニットＵ２、Ｕ３、-----、Ｕn-1、Ｕｎに、それぞれ割り当てられたビットレベル・セルの１次元配列にそれぞれバイト・サイズ又はワード・サイズの情報を格納するので、図３２に示す双方向のマーチング主記憶装置３１は、バイト・サイズ又はワード・サイズの情報／データを、セルＵ１、Ｕ２、Ｕ３、-----、Ｕn-1、Ｕｎのそれぞれに格納し、バイト・サイズ又はワード・サイズの情報／データを、クロック信号に同期し、互いに横一列に並んで、第１のＩ／Ｏセレクタ５１２と第２のＩ／Ｏセレクタ５１３の間で、前方方向及び／又は反対方向（後方向）に双方向に転送するので バイト・サイズ又はワード・サイズの格納されていた情報／データが能動的且つ逐次的にプロセッサ１１に提供され、ＡＬＵ１１２は、格納されていた情報により演算論理動作を実行できる。
図３３に示すように、前方転送分離トランジスタＱi23fは、第２のメモリユニットＵｎに割り当てられた２番目のビットレベル・セルＭi2の信号格納状態を、第１のメモリユニットＵ１に割り当てられた第１のビットレベル・セルＭi1の信号格納状態から分離するために設けられ、前方転送分離トランジスタＱi23fは、信号を、第１のビットレベル・セルＭi1から２番目のビットレベル・セルＭi2に、第１のクロック信号供給線ＣＬ１を介して供給されるクロック信号が決める所定のタイミングで前方に転送する。そして、後方転送分離トランジスタＱi13bは、第１のメモリユニットＵ１に割り当てられた第１のビットレベル・セルＭi1の信号格納状態を、第２のメモリユニットＵ２に割り当てられた２番目のビットレベル・セルＭi2の信号格納状態から分離するために設けられ、後方転送分離トランジスタＱi13bは、信号を、２番目のビットレベル・セルＭi2から第１のビットレベル・セルＭi1に、第２のクロック信号供給線ＣＬ２を介して供給されるクロック信号が決める所定のタイミングで後方に転送する。すると、メモリユニットＵ１及びメモリユニットＵ２に平行にそれぞれ配列された前方転送分離トランジスタＱi23f（ｉ＝１〜ｍ；“ｍ”はバイト・サイズ又はワード・サイズに対応する整数）の１次元配列は、第１のクロック信号供給線ＣＬ１を介して供給されたクロック信号の制御のもとで、バイト・サイズ又はワード・サイズの情報を前方に転送するので、バイト・サイズ又はワード・サイズの情報を、前方方向に沿って同じ歩調で隊列を整えて行進することができる。そして、メモリユニットＵ１及びメモリユニットＵ２に平行にそれぞれ配列された後方転送分離トランジスタＱi13b（ｉ＝１〜ｍ）の１次元配列は、バイト・サイズ又はワード・サイズの情報を、第２のクロック信号供給線ＣＬ２を介して供給されたクロック信号の制御のもとで後方に転送するので、バイト・サイズ又はワード・サイズの情報は、後方向に沿って同じ歩調で隊列を整えて行進することができる。
そして、同様に、後方転送分離トランジスタＱi23bは、第２のメモリユニットＵ２に割り当てられた２番目のビットレベル・セルＭi2の信号格納状態を、第３のメモリユニットＵ3に割り当てられた第３のビットレベル・セルＭi3（図示を省略）の信号格納状態から分離するために設けられている。後方転送分離トランジスタＱi23bは、信号を、第３のビットレベル・セルＭi3から２番目のビットレベル・セルＭi2に、第３のクロック信号供給線ＣＬ２を介して供給されるクロック信号が決める所定のタイミングで後方に転送する。そして、メモリユニットＵ２及びメモリユニットＵ２に平行にそれぞれ配列された後方転送分離トランジスタＱi23b（ｉ＝１〜ｍ）の１次元配列は、クロック信号供給線ＣＬ２を介して供給されたクロック信号の制御のもとで、バイト・サイズ又はワード・サイズの情報を後方に転送するので、バイト・サイズ又はワード・サイズの情報は、後方方向に沿って 同じ歩調で隊列を整えて行進することができる。
更に、図３３に示すように、前方転送分離トランジスタＱi(n-1)3fは、（ｎ−１）番目のメモリユニットＵn-1に割り当てられた（ｎ−１）番目のビットレベル・セルＭi(n-1)の信号格納状態を、（ｎ−２）番目のメモリユニットＵｎ−２（図示を省略）の（ｎ−２）番目のビットレベル・セルＭin−２（図示を省略）の信号格納状態から分離するために設けられている。前方転送分離トランジスタＱi(n-1)3fは、信号を、（ｎ−２）番目のビットレベル・セルＭi(n-2)から（ｎ−１）番目のビットレベル・セルＭi(n-1)に、第１のクロック信号供給線ＣＬ１を介して供給されるクロック信号が決める所定のタイミングで前方に転送する。すると、メモリユニットＵｎ−２及びメモリユニットＵn-1に平行にそれぞれ配列された前方転送分離トランジスタＱi(n-1)3f（ｉ＝１〜ｍ）の１次元配列は、クロック信号供給線ＣＬ１を介して供給されたクロック信号の制御のもとで、バイト・サイズ又はワード・サイズの情報を転送するので、バイト・サイズ又はワード・サイズの情報は、前方方向に沿って、同じ歩調で隊列を整えて行進することができる。
そして、前方転送分離トランジスタＱin3fは、ｎ番目のメモリユニットＵｎに割り当てられたｎ番目のビットレベル・セルＭinの信号格納状態を、（ｎ−１）番目のメモリユニットＵn-1に割り当てられた（ｎ−１）番目のビットレベル・セルＭi,(n-1)の信号格納状態から分離するために設けられている。前方転送分離トランジスタＱin3fは、信号を、（ｎ−１）番目のビットレベル・セルＭi,(n-1)からｎ番目のビットレベル・セルＭinに、第１のクロック信号供給線ＣＬ１を介して供給されるクロック信号が決める所定のタイミングで前方に転送する。そして、後方転送分離トランジスタＱin3bは、（ｎ−１）番目のメモリユニットＵn-1に割り当てられた（ｎ−１）番目のビットレベル・セルＭi,(n-1)の信号格納状態を、ｎ番目のメモリユニットＵｎに割り当てられたｎ番目のビットレベル・セルＭinの信号格納状態から分離するために設けられている。後方転送分離トランジスタＱin3bは、信号を、ｎ番目のビットレベル・セルＭinから（ｎ−１）番目のビットレベル・セルＭi,(n-1)に、第２のクロック信号供給線ＣＬ２を介して供給されるクロック信号が決める所定のタイミングで後方に転送する。すると、メモリユニットＵn-1及びメモリユニットＵｎに平行にそれぞれ配列された前方転送分離トランジスタＱin3f（ｉ＝１〜ｍ）の１次元配列は、クロック信号供給線ＣＬ１を介して供給されたクロック信号の制御のもとで、バイト・サイズ又はワード・サイズの情報を転送するので、バイト・サイズ又はワード・サイズの情報は、前方方向に沿って 同じ歩調で隊列を整えて行進することができる。そして、メモリユニットＵn-1及びメモリユニットＵｎに平行にそれぞれ配列された後方転送分離トランジスタＱin3b（ｉ＝１〜ｍ）の１次元配列は、バイト・サイズ又はワード・サイズの情報を、クロック信号供給線ＣＬ２を介して供給されたクロック信号の制御のもとで転送するので、バイト・サイズ又はワード・サイズの情報は、後方向に沿って同じ歩調で隊列を整えて行進することができる。
図３２及び図３３に示す双方向マーチング主記憶装置の構成で、前方転送コンデンサＣijfと後方転送コンデンサＣijbは、高い局在性でランダムアクセス・モードを形成するために、好ましくは単一の共通コンデンサに併合できる。図３４は、双方向マーチング主記憶装置３１のゲートレベル表現において、ｍ×ｎ（ここで、“ｍ”はワード・サイズから決まる整数）のｉ行のアレイを示しており、図３１（ａ）〜（ｃ）に示す双方向形態でランダムアクセス・モードを実現できる。
図３４に示すように、２種類のマーチングＡＮＤゲートが、ランダムアクセス・モードで情報／データの双方向転送を構築するために、ｉ行のセルＭi1、Ｍi2、Ｍi3、-----、Ｍｉ,(n-1)、Ｍi,nのそれぞれに割り当てられている。双方向マーチング主記憶装置３１は、ビットレベルの情報／データをセルＭi1、Ｍi2、Ｍi3、-----、Ｍi,n-1、Ｍi,nのそれぞれに格納し、情報／データをクロック信号と同期して、前方向及び／又は反対方向（後方向）でステップごとに、第１のＩ／Ｏセレクタ５１２と第２のＩ／Ｏセレクタ５１３の間で双方向に転送する。
図３４に示すマーチング主記憶装置３１を形成するセルＭi1、Ｍi2、Ｍi3、-----、Ｍi,n-1、Ｍi,nのゲートレベル表現において、ｉ行の最左端に配置され第１のＩ／Ｏセレクタ５１２に接続する１番目のビットレベル・セルＭi1は、情報／データを格納する共通コンデンサＣi1と、共通コンデンサＣi1に接続する一方の入力端子、第１のクロック信号供給線ＣＬ１に接続される他方の入力端子、ｉ行で隣接する２番目のビットレベル・セルＭ（ｉ＋１）１に設けた次段の前方転送マーチングＡＮＤゲートＧi2fの一方の入力端子に接続した出力端子を有する前方転送マーチングＡＮＤゲートＧi1fと、共通コンデンサＣi1に接続する一方の入力端子、第２のクロック信号供給線ＣＬ２に接続される他方の入力端子、第１のＩ／Ｏセレクタ５１２に接続する出力端子を有する後方転送マーチングＡＮＤゲートＧi1bとを含んでいる。
前方データ流を駆動する第１のクロック信号供給線ＣＬ１と後方データ流を駆動する第２のクロック信号供給線ＣＬ２は、クロック・セレクタ５１１によって、それぞれ、選択される。第１のクロック信号供給線ＣＬ１と第２のクロック信号供給線ＣＬ２のそれぞれは、“１”と“０”の論理値を出力する。第１のクロック信号供給線ＣＬ１の“１”の論理値が前方転送マーチングＡＮＤゲートＧi1の他方の入力端子に送られると、共通コンデンサＣi1に格納されていた情報／データは、隣接する２番目のビットレベル・セルＭi2に配置した共通コンデンサＣi2に転送される。共通コンデンサＣi2は情報／データを格納する。
双方向マーチング主記憶装置３１のｉ行に割り当てられた２番目のビットレベル・セルＭi2は、情報／データを格納する共通コンデンサＣi2と、共通コンデンサＣi2に接続する一方の入力端子、第１のクロック信号供給線ＣＬ１に接続される他方の入力端子、ｉ行において隣接する第３のビットレベル・セルＭi3に設けた次段の前方転送マーチングＡＮＤゲートＧi3の一方の入力端子に接続する出力端子を有する前方転送マーチングＡＮＤゲートＧi2fと、共通コンデンサＣi2に接続する一方の入力端子、第２のクロック信号供給線ＣＬ２に接続した他方の入力端子、ｉ行では左から数えると先行した位置になる後方転送マーチングＡＮＤゲートＧi1の一方の入力端子に接続した出力端子を有する後方転送マーチングＡＮＤゲートＧi2bとを含んでいる。
同様に、ｉ行の３番目のビットレベル・セルＭi3は、情報／データを格納する共通コンデンサＣi3と、共通コンデンサＣi3に接続する一方の入力端子、第１のクロック信号供給線ＣＬ１に接続した他方の入力端子、４番目のビットレベル・セルの図示は省略しているが、隣接する４番目のビットレベル・セルに配置された次段の前方転送マーチングＡＮＤゲートの一方の入力端子に接続した出力端子を有する前方転送マーチングＡＮＤゲートＧi3fと、共通コンデンサＣi3に接続する一方の入力端子、第２のクロック信号供給線ＣＬ２に接続した他方の入力端子、隣接する２番目のビットレベル・セルＭi2に配置され、ｉ行では左から数えると先行した位置になる後方転送マーチングＡＮＤゲートＧi2bの一方の入力端子に接続した出力端子を有する後方転送マーチングＡＮＤゲートＧ13bとを含んでいる。したがって、第１のクロック信号供給線ＣＬ１の“１”の論理値が前方転送マーチングＡＮＤゲートＧi2fの他方の入力端子に送られると、共通コンデンサＣi2格納されていた情報／データは、３番目のビットレベル・セルＭi3に配置した共通コンデンサＣi3に転送され、共通コンデンサＣi3は情報／データを格納する。第１のクロック信号供給線ＣＬ１の“１”の論理値が前方転送マーチングＡＮＤゲートＧi13fの他方の入力端子に送られると、共通コンデンサＣi3に格納されていた情報／データが、４番目のビットレベル・セルに配置したコンデンサに転送される。
更に、ｉ行の（ｎ−１）番目のビットレベル・セルＭｉ,(n-1)は、情報／データを格納する共通コンデンサＣｉ,(n-1)と、共通コンデンサＣｉ,(n-1)に接続する一方の入力端子、第１のクロック信号供給線ＣＬ１に接続される他方の入力端子、ｉ行の最右端に配置され第２のＩ／Ｏセレクタ５１３に接続され、ビットレベル・セルＭｉ,(n-1)に隣接のｎ番目のビットレベル・セルＭi,nに配置された次段の前方転送マーチングＡＮＤゲートＧi,nfの一方の入力端子に接続した出力端子を有する前方転送マーチングＡＮＤゲートＧi,(n-1)fと、共通コンデンサＣｉ,(n-1)に接続する一方の入力端子、第２のクロック信号供給線ＣＬ２に接続される他方の入力端子、右から数えると３番目となる隣接するビットレベル・セルＭi,(n-2)b（図示を省略）に配置され、ｉ行では左から数えると先行した位置になる後方転送マーチングＡＮＤゲートＧi,(n-2)bの一方の入力端子に接続した出力端子を有する後方転送マーチングＡＮＤゲートＧｉ,(n-1)ｂとを含んでいる。
ｉ行の最右端に配置され第２のＩ／Ｏセレクタ５１３に接続されたｎ番目のビットレベル・セルＭi,nは、情報／データを格納する共通コンデンサＣi,nと、共通コンデンサＣi,nに接続する一方の入力端子、第２のクロック信号供給線ＣＬ２に接続される他方の入力端子、ｉ行において（ｎ−１）番目の隣接するビットレベル・セルＭi,n-1に配置され、ｉ行では左から数えると先行した位置になる後方転送マーチングＡＮＤゲートＧi(n-1)bの一方の入力端子に接続した出力端子を有する後方転送マーチングＡＮＤゲートＧi1nbと、共通コンデンサＣi,nに接続する一方の入力端子、第１のクロック信号供給線ＣＬ１に接続される他方の入力端子、及び第２のＩ／Ｏセレクタ５１３に接続する出力端子を有する前方転送マーチングＡＮＤゲートＧi,nfと、を含んでいる。
第２のクロック信号供給線ＣＬ２の“１”の論理値が後方転送マーチングＡＮＤゲートＧinbの他方の入力端子に送られると、共通コンデンサＣinに格納されていた情報／データは、ｉ行において（ｎ−１）番目の隣接するビットレベル・セルＭｉ,(n-1)に配置した共通コンデンサＣｉ,(n-1)に転送され、共通コンデンサＣｉ,(n-1)が情報／データを格納する。同様に、第２のクロック信号供給線ＣＬ２の“１”の論理値が後方転送マーチングＡＮＤゲートＧi13bの他方の入力端子に送られると、共通コンデンサＣi3に格納されていた情報／データが、２番目のビットレベル・セルＭi2に配置した共通コンデンサＣi2に転送され、共通コンデンサＣi2が情報／データを格納する。更に、第２のクロック信号供給線ＣＬ２の“１”の論理値が後方転送マーチングＡＮＤゲートＧi2bの他方の入力端子に送られると、共通コンデンサＣi2に格納されていた情報／データは、左から１番目のビットレベル・セルＭi1に配置した共通コンデンサＣi1に転送され、共通コンデンサＣi1が情報／データを格納する。第２のクロック信号供給線ＣＬ２の“１”の論理値が後方転送マーチングＡＮＤゲートＧi1bの他方の入力端子に送られると、共通コンデンサＣi1に格納されていた情報／データが第１のＩ／Ｏセレクタ５１２に転送される。
したがって、双方向マーチング主記憶装置のｉ行のセルＭi1、Ｍi2、Ｍi3、-----、Ｍｉ,(n-1)、Ｍi,nのそれぞれが、情報／データを格納し、情報／データを、第１のクロック信号供給線ＣＬ１と第２のクロック信号供給線ＣＬ２からそれぞれ供給されたクロック信号と同期して、ステップごとに、第１のＩ／Ｏセレクタ５１２と第２のＩ／Ｏセレクタ５１３の間で双方向に転送する。セルＭi1、Ｍi2、Ｍi3、-----、Ｍi,n-1、Ｍi,nのそれぞれがメモリユニットＵ１、Ｕ２、Ｕ３、-----、Ｕn-1、Ｕｎにそれぞれ割り当てられていて、メモリユニットＵ２、Ｕ３、-----、Ｕn-1、Ｕｎが、メモリユニットＵ２、Ｕ３、-----、Ｕn-1、Ｕｎにそれぞれ１次元配列されたビットレベル・セルに、それぞれバイト・サイズ又はワード・サイズの情報を格納を格納している。図３４に示す双方向マーチング主記憶装置３１は、バイト・サイズ又はワード・サイズの情報をセルＵ１、Ｕ２、Ｕ３、-----、Ｕn-1、Ｕｎのそれぞれに格納し、バイト・サイズ又はワード・サイズの情報／データを、クロック信号に同期して、同じ歩調で、第１のＩ／Ｏセレクタ５１２と第２のＩ／Ｏセレクタ５１３の間で前方向及び／又は反対方向（後方向）に双方向で転送するので、バイト・サイズ又はワード・サイズの格納情報が能動的且つ逐次的にプロセッサ１１に提供され、ＡＬＵ１１２は、格納されていた情報／データにより演算論理動作を実行できる。
（位置指定法）
図３５（ａ）は、プロセッサに隣接する１次元マーチング主記憶装置の命令の双方向転送モードを示しており、命令は、プロセッサに向けて移動したり、次段の記憶装置から出たり、次段の記憶装置に向かったりしている。図３５（ｂ）は、ＡＬＵ１１２に隣接する１次元マーチング主記憶装置のスカラデータの双方向転送モードを示す。スカラデータは、ＡＬＵに向けて移動したり、次段の記憶装置から出たり、次段の記憶装置に向かったりしている。図３５（ｃ）は、後述する第３の実施形態で説明される、パイプライン１１７に隣接する１次元マーチング主記憶装置におけるベクトル／ストリーミング・データの単一方向転送モードを示す。ベクトル／ストリーミング・データは、パイプライン１１７に向けて移動したり、 次段の記憶装置から出たり、次段の記憶装置に向かったりしている。
第１の実施形態に係る計算機システムに用いるマーチング主記憶装置３１は、ベクトル／ストリーミング・データにおいて、連続するメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎのセットの始点と終点とを識別するために、位置指定機能を用いる。他方で、プログラムとスカラデータとに対して、それぞれアイテムは、従来のアドレスと同様の位置インデックスを有していなければならない。図３６（ａ）は、すべてのメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎが、アドレスＡ１、Ａ２、Ａ３、……、Ａn-1、Ａｎによりラベル表示されている従来型主記憶装置の構成を示す。図３６（ｂ）は、１次元マーチング主記憶装置の構成を示している。マーチング主記憶装置においては、個々のメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎの位置指定機能は、常には、必ずしも必要ではないものであるが、ベクトル／ストリーミング・データにおいて連続するメモリユニットのセットの始点と終点とを識別するためには、個々のメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎの位置指定機能が少なくとも必要になる。図３７（ａ）は、本発明の１次元マーチング主記憶装置の内部構成を示す。本発明の１次元マーチング主記憶装置では、従来の計算機システムに用いられているアドレスのような位置インデックスはスカラ命令Ｉｓに必要でないが、個々のメモリユニットの位置指定機能は、斜線を付した円で示すように、ベクトル命令Ｉｖで連続するメモリユニットのセットの始点と終点を識別するために少なくとも必要である。図３７（ｂ）は、本発明の１次元マーチング主記憶装置の内部構成を示し、位置インデックスはスカラデータ”ｂ”と”ａ”に対して必要でない。しかし、図３７（ｃ）に示すように、位置インデックスは、斜線を付した円で示すように、ベクトル／ストリーミング・データ”ｏ”、”ｐ”、”ｑ”、”ｒ”、”ｓ”、”ｔ”、……で連続するメモリユニットのセットの始点と終点を識別するために少なくとも必要である。
第１の実施形態に係る計算機システムに用いる「マーチング記憶装置ファミリ」は、次の第２の実施形態で説明するＡＬＵ１１２に接続したマーチング命令レジスタ・ファイル２２ａ及びマーチング・データレジスタ・ファイル２２ｂと、後述する第３の実施形態で説明するマーチング命令キャッシュメモリ２１ａ及びマーチング・データキャッシュメモリ２１ｂとを、マーチング主記憶装置３１の他に含む。マーチング記憶装置ファミリにおいて、主記憶装置、レジスタ・ファイル及びキャッシュメモリとの間の関係には、基準となる局在性の特性に基づく、それらの主記憶装置、レジスタ・ファイル及びキャッシュメモリ自体の位置指定法がある。
図３８（ａ）は、ベクトル／ストリーミング・データの場合に複数のページＰi-1,j-1、Ｐi,j-1、Ｐi+1,j-1、Ｐi+2,j-1、Ｐi-1,j、Ｐi,j、Ｐi+1,j、Ｐi+2,jからなる本発明のマーチング主記憶装置の全体的な構成の一例を概略的に示す。図３８（ｂ）は、ベクトル／ストリーミング・データベクトル・データの場合に複数のファイルＦ１、Ｆ２、Ｆ３、Ｆ４からなる、斜線を付して示すページＰi,jの構成の一例を概略的に示し、ページＰi-1,j-1、Ｐi,j-1、Ｐi+1,j-1、Ｐi+2,j-1、Ｐi-1,j、Ｐi,j、Ｐi+1,j、Ｐi+2,jのそれぞれは、第３の実施形態に係るマーチング・キャッシュメモリ２１ａ及びマーチング・キャッシュメモリ２１ｂに使用できる。図３８（ｃ）は、斜線を付して示すファイルＦ３の構成の一例を概略的に示し、ファイルＦ１、Ｆ２、Ｆ３、Ｆ４のそれぞれは、ベクトル／ストリーミング・データの場合に対して複数のメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕn-1、Ｕｎからなり、ファイルＦ１、Ｆ２、Ｆ３、Ｆ４のそれぞれは、第２の実施形態に係るマーチング・レジスタ・ファイル２２ａ及びマーチング・レジスタ・ファイル２２ｂに使用できる。
同様に、図３９（ａ）は、ベクトル／ストリーミング・データの場合に、複数のページＰr-1,s-1、Ｐr,s-1、Ｐr+1,s-1、Ｐr+2,s-1、Ｐr-1,s、Ｐr,s、Ｐr+1,s、Ｐr+2,sからなる本発明のマーチング主記憶装置の全体的な構成の一例を概略的に示し、各ページはそれ自体の位置インデックスをアドレスとして有している。図３９（ｂ）は、２進法のデジットを用いて、斜線を付して示すページＰr-1,sの構成とページＰr-1,sの駆動位置の一例を概略的に示し、ページＰr-1,s-1、Ｐr,s-1、Ｐr+1,s-1、Ｐr+2,s-1、Ｐr-1,s、Ｐr,s、Ｐr+1,s、Ｐr+2,sのそれぞれは、プログラム／スカラデータの場合に複数のファイルＦ１、Ｆ２、Ｆ３、Ｆ４からなる。ページＰr-1,s-1、Ｐr,s-1、Ｐr+1,s-1、Ｐr+2,s-1、Ｐr-1,s、Ｐr,s、Ｐr+1,s、Ｐr+2,sのそれぞれは、第３の実施形態に係るマーチング・キャッシュメモリ２１ａ及びマーチング・キャッシュメモリ２１ｂに使用できて、ファイルＦ１、Ｆ２、Ｆ３、Ｆ４のそれぞれが、それ自体の位置インデックスをアドレスとして有している。図３９（ｃ）は、２進法のデジット０、１、２、３を用いて、斜線を付して示すファイルＦ３の構成とファイルＦ３の駆動位置の一例を概略的に示し、ファイルＦ１、Ｆ２、Ｆ３、Ｆ４のそれぞれは、プログラム／スカラデータの場合に複数のメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕｎ、Ｕn+1、Ｕn+2、Ｕn+3、Ｕn+4、Ｕn+5からなる。ファイルＦ１、Ｆ２、Ｆ３、Ｆ４のそれぞれは、第２の実施形態に係るマーチング・レジスタ・ファイル２２ａ及びマーチング・レジスタ・ファイル２２ｂに使用できて、それぞれのメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕｎ、Ｕn+1、Ｕn+2、Ｕn+3、Ｕn+4、Ｕn+5は、それ自体の位置インデックスｎ＋４、ｎ＋３、ｎ＋２、……、５、４、３、２、１、０をアドレスとして有している。図３９（ｃ）は、２進法のデジットによる場合のすべてに対して位置指定法を表している。
図３９（ｃ）に示すように、ｎの２進数は、マーチング・レジスタ・ファイルのサイズに対応する等価サイズを有するメモリ構造では、それぞれ、２ｎのメモリユニットの中で単一のメモリユニットを識別する。そして、図３９（ｂ）に示すように、一枚のページの構造は、４つのファイルＦ１、Ｆ２、Ｆ３、Ｆ４を識別する２桁で表される、マーチング・キャッシュメモリのサイズに対応する等価サイズを有するが、一つのマーチング主記憶装置の構造は、図３９（ａ）に示すように、マーチング主記憶装置の８枚のページＰr-1,s-1、Ｐr,s-1、Ｐr+1,s-1、Ｐr+2,s-1、Ｐr-1,s、Ｐr,s、Ｐr+1,s、Ｐr+2,sを識別する、３桁で表現されている。
（速度／処理能力）
従来の計算機システムにおけるメモリ・アクセス時間とＣＰＵサイクル時間の間の速度ギャップは、例えば、１：１００である。しかし、マーチング記憶装置アクセス時間の速度は、第１の実施形態に係る計算機システムのＣＰＵサイクル時間と等しい。図４０は、キャッシュのない従来の計算機システムの速度／処理能力を、第１の実施形態に係る計算機システムに用いるマーチング主記憶装置３１の速度／処理能力と比較したものである。即ち、図４０（ｂ）は、１００個のメモリユニットＵ１、Ｕ２、Ｕ３……、Ｕ100からなるマーチング主記憶装置３１の速度／処理能力を概略的に示し、図４０（ａ）に示した従来型記憶装置の速度／処理能力と比較している。マーチング主記憶装置３１のデータを使用するに必要な処理装置を有していれば、マーチング主記憶装置３１の中の９９個のメモリユニットを更に同時動作させてサポートできることが分かる。したがって、従来の計算機システムの一つのメモリユニット時間Ｔmusが、第１の実施形態に係るマーチング主記憶装置３１に含まれる１００個のメモリユニット・ストリーミング時間Ｔmusに等価であると評価される。
そして、図４１は、最悪の場合において、スカラデータ又はプログラム命令に対する従来型記憶装置の速度／処理能力を、第１の実施形態に係る計算機システムに用いるマーチング主記憶装置３１の速度／処理能力と比較したものである。即ち、図４１（ｂ）の斜線部分は、１００個のメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕ100からなるマーチング主記憶装置３１の速度／処理能力を概略的に示し、図４１（ａ）に示す従来型記憶装置の最悪の場合の速度／処理能力と比較したものである。最悪の場合では、我々は、マーチング主記憶装置３１の９９個のメモリユニットを読み出すことができるが、それらはスカラ・プログラムの規定のために使用できない。
更に、図４２は、スカラデータ又はプログラム命令に対する従来型記憶装置における一般的な場合の速度／処理能力を、第１の実施形態に係る計算機システムに用いるマーチング主記憶装置３１の速度／処理能力と比較したものである。即ち、図４２（ｂ）は、１００個のメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕ100からなるマーチング主記憶装置３１の速度／処理能力を概略的に示し、図４２（ａ）に示す従来型記憶装置における一般的な場合の速度／処理能力と比較したものである。一般的な場合で、我々は、９９個のメモリユニットを読み出すことができる。しかし、幾つかのメモリユニットだけが、スカラ・プログラムの推測的なデータ作成により、従来型記憶装置の斜線を付して特定したメモリユニットで示すように使用できる。
図４３は、スカラデータの場合に対する従来型記憶装置の一般的な場合の速度／処理能力を、第１の実施形態に係る計算機システムに用いるマーチング主記憶装置３１の速度／処理能力と比較したものである。即ち、図４３（ｂ）は、１００個のメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕ100からなるマーチング主記憶装置３１の速度／処理能力を概略的に示して、図４３（ａ）に示す従来型記憶装置の速度／処理能力と比較したものである。図３４（ａ）〜（ｂ）に示した場合と同様に、一般的な場合で、我々は、９９個のメモリユニットを読み出すことができる。しかし、幾つかのメモリユニットを、マルチスレッド並列処理におけるスカラデータ又はプログラム命令の推測的なデータ作成により、従来型記憶装置の斜線を付して特定したメモリユニットで示すように使用できるだけである。
図４４は、ストリーミング・データ、ベクトル・データ又はプログラム命令の場合に対する従来型記憶装置における最良の場合の速度／処理能力を、第１の実施形態に係る計算機システムに用いるマーチング主記憶装置３１の速度／処理能力と比較したものである。即ち、図４４（ｂ）は、１００個のメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕ100からなるマーチング主記憶装置３１の速度／処理能力を概略的に示し、図４４（ａ）に示す従来型記憶装置における最良の場合の速度／処理能力と比較したものである。最良の場合で、我々は、マーチング主記憶装置３１の１００個のメモリユニットが、ストリーミング・データとデータ・パラレルに対して使用できることが分かる。
（２次元のマーチング主記憶装置）
メモリユニットは、図４５〜５１に示すようにチップ上に２次元で配置できるので、様々なモードの動作が、スイッチ／ネットワークなしに実現できる。図４５〜５１に示す第１の実施形態に係る２次元のマーチング主記憶装置３１によれば、メモリユニットＵ11、Ｕ12、Ｕ13、……、Ｕ1,v-1、Ｕ1,v； Ｕ12、Ｕ22、Ｕ23、……、Ｕ2,v-2、Ｕ2,v； ……； Ｕu,1、Ｕu,2、Ｕu,3、……、Ｕu,v-1、Ｕu,vはリフレッシュが要求されない。何故ならば、メモリユニットＵ11、Ｕ12、Ｕ13、……、Ｕ1,v-1、Ｕ1,v； Ｕ12、Ｕ22、Ｕ23、……、Ｕ2,v-2、Ｕ2,v； ……； Ｕu,1、Ｕu,2、Ｕu,3、……、Ｕu,v-1、Ｕu,vのすべては、通常は、情報移動スキーム（情報隊列行進スキーム）により自動的にリフレッシュされるからである。そして、メモリユニットＵ11、Ｕ12、Ｕ13、……、Ｕ1,v-1、Ｕ1,v； Ｕ12、Ｕ22、Ｕ23、……、Ｕ2,v-2、Ｕ2,v； ……； Ｕu,1、Ｕu,2、Ｕu,3、……、Ｕu,v-1、Ｕu,vのそれぞれに対するアドレス指定が消滅し、必要な情報は、メモリの端部に接続する、その宛先となるユニットの見出しになる。第１の実施形態の２次元のマーチング主記憶装置３１にアクセスする機構は、従来の計算機システムでは情報を読み出し及び書き込みためのアドレス指定モードから始まる従来型記憶装置スキームの真の代わりとなるものである。したがって、第１の実施形態の２次元のマーチング主記憶装置３１によれば、第１の実施形態に係る計算機システムでは、アドレス指定モードのないメモリ−アクセス処理が、従来の計算機システムの従来型記憶装置スキームと比べると非常に単純になる。
（エネルギー消費）
第１の実施形態に係る計算機システムのアーキテクチュア、デザイン及び構想の改善点を明確にするために、エネルギー消費の改善について説明する。図５２（ａ）は、マイクロプロセッサのエネルギー消費が、静的電力消費と動的電力消費に分割できることを示している。図５２（ａ）に示す動的電力消費では、電力消費の正味（ネット）と付帯的（オーバーヘッド）なものが図５２（ｂ）に示すように顕著である。図５２（ｃ）に示すように、正味のエネルギー部分だけが計算機システムの或るジョブの動作に実際に必要になるので、この純粋なエネルギー部分が、計算機システムを実施する上での最小のエネルギー消費になる。これは、最短の処理時間が、図５２（ｃ）に示す正味のエネルギー消費で実現できることを意味する。
幾つかの試みがアーキテクチュア、デザイン及び構想を具体化するためにプロセッサに導入されてはいるが、図１に示した従来のアーキテクチュアにはボトルネックがある。従来のアーキテクチュアには、下記のように、フォン・ノイマン型計算機に様々な課題がある。
１）プログラムが、メモリのデータのように格納される。
２）すべての処理が、単一のプロセッサにおいて基本的に逐次的に行われる。
３）プログラムの動作は、命令の逐次的な遂行にすぎない。
４）ベクトル・データは、ベクトル命令によりＣＰＵで逐次的に処理される。
５）ストリーミング・データは、スレッドで逐次的に処理される。
６）プログラムには、スレッドが逐次的に配置されている。
７）データ・パラレルは、ベクトルとしてのデータの配置からなる。
８）ストリーミング・データは、データの流れである。
従来の計算機の特性から、我々は、プログラムとデータの格納は基本的に逐次的に連続配置した形式になると結論づけた。この事実は、命令の規則的な配置がプログラムと対応するデータに存在することを意味する。
図２に示す第１の実施形態に係る計算機システムにおいて、マーチング主記憶装置３１で命令のアクセスは必要でない。何故ならば、一連の命令が、それら自体でプロセッサ１１に能動的にアクセスするからである。同様に、マーチング主記憶装置３１におけるデータのアクセスは、一連のデータが、それら自体でプロセッサ１１に能動的にアクセスするので不要である。
図５３は、ウィリアム（William）Ｊ．ダリ（Dally）らが『効率のよい埋め込み型コンピューティング（Efficient Embedded Computing)』、計算機（Computer）、第４１巻、第７号,２００８年，ｐｐ２７〜３２で評価した、従来のアーキテクチュアにおけるレジスタとキャッシュを含めた、プロセッサ全体での実際のエネルギー消費分布を示す。図５３に、チップ間の配線を除いた、チップ全体だけの電力消費分布の評価が開示している。ダリらにより、命令供給の電力消費が４２％、データ供給の電力消費は２８％、クロック及び制御ロジックの電力消費は２４％、演算電力消費は６％と評価されている。したがって、我々は、命令供給とデータ供給の電力消費は、クロック／制御ロジックの電力消費と演算の電力消費より比較的大きいことが分かる。これらの原因は、メモリ、キャッシュ及びレジスタのすべてがリフレッシュされないことに加えて、これらのキャッシュとレジスタのアクセス方式に起因して大量の配線が必要であり、一部のソフトウェアの付帯的要因（オーバーヘッド）によるキャッシュ／レジスタ・アクセスの非効率性に起因すると理解できる。
命令供給の電力消費とデータ供給の電力消費の比は３：２であり、クロック及び制御ロジックの電力消費と演算の電力消費の比は４：１なので、図２に示した第１の実施形態に係る計算機システムに従って、我々は、マーチング主記憶装置３１を少なくとも部分的に用いることにより、データ供給の電力消費を２０％に容易に減少できる。このため、命令供給の電力消費が３０％になり、我々は演算の電力消費を１０％に増加できるので、クロック及び制御ロジックの電力消費が４０％になる。このことは、命令供給の電力消費とデータ供給の電力消費の合計を５０％にでき、クロック及び制御ロジックの電力消費と演算の電力消費の合計を５０％にできることを意味する。
我々がデータ供給の電力消費を１０％に減らすと、命令供給の電力消費が１５％になる。我々が演算の電力消費を１５％に増加すると、クロック及び制御ロジックの電力消費が６０％になる。これは、命令供給の電力消費とデータ供給の電力消費の合計を３５％にできて、クロック及び制御ロジックの電力消費と演算の電力消費の合計を７５％にできることを意味する。
従来の計算機システムでは、図５４（ａ）に示すようにエネルギーを消耗し、メモリユニットをアドレス指定して読み取り／書き込むために比較的大きな平均作動時間が配線の遅延時間のために生じる。これに対し、本発明の実施形態に係る計算機システムによれば、図５４（ｂ）に示すように、より僅かなエネルギーを消耗するだけである。何故ならば、本発明の実施形態に係る計算機システムでは、マーチング記憶装置により、短い平均的な滑らかな作動時間になるからである。我々は、僅かなエネルギーで、従来の計算機システムより迅速に同じデータを処理できる。
− 第２の実施形態 −
図５５に示すように、本発明の第２の実施形態に係る計算機システムは、プロセッサ１１とマーチング主記憶装置３１と、を備えている。プロセッサ１１は、クロック信号を生成するクロック発生回路１１３を有する制御装置１１１と、クロック信号に同期して演算論理動作を実行する演算論理装置（ＡＬＵ）１１２と、制御装置１１１に接続したマーチング命令レジスタ・ファイル（ＲＦ）２２ａと、ＡＬＵ１１２に接続したマーチング・データレジスタ・ファイル（ＲＦ）２２ｂとを含む。
図示を省略しているが、図３〜図２４、図２５（ａ）、図２５（ｂ）、図２６，図４５〜図５１に示したマーチング主記憶装置３１と非常に類似した状態で、マーチング命令レジスタ・ファイル２２ａは、命令レジスタ・ユニットのアレイ（第３のアレイ）と、第３のアレイの入力端子となる命令レジスタ入力端子と、第３のアレイの出力端子となる命令レジスタ出力端子を有している。命令レジスタ入力端子は、マーチング主記憶装置３１からマーチング主記憶装置３１に格納された命令を受信する。マーチング命令レジスタ・ファイル２２ａは、一連の命令を命令レジスタ・ユニットのそれぞれに格納する。そして、命令レジスタ入力端子に隣接する入力側の命令レジスタ・ユニットから、命令レジスタ出力端子に隣接した出力側の命令レジスタ・ユニットの方向に向かい、クロック信号に同期して、それぞれの命令レジスタ・ユニットから、それぞれの命令レジスタ・ユニットに隣接する命令レジスタ・ユニットに、それぞれの命令レジスタ・ユニットに格納したそれぞれの命令を、連続的且つ周期的に転送するように構成している。この結果、マーチング命令レジスタ・ファイル２２ａのそれぞれの命令レジスタ・ユニットに格納された命令からなる一連の命令を、命令レジスタ出力端子を介して制御装置１１１に能動的且つ逐次的に出力し、制御装置１１１は命令を用いて処理を実行する。
更に、図３〜図２４、図２５（ａ）、図２５（ｂ）、図２６，図４５〜図５１に示したマーチング主記憶装置３１と同様に、マーチング・データレジスタ・ファイル２２ｂは、データレジスタ・ユニットのアレイ（第４のアレイ）と、第４のアレイの入力端子となるデータレジスタ入力端子と、第４のアレイの出力端子となるデータレジスタ出力端子を有している。データレジスタ入力端子は、マーチング主記憶装置３１から、マーチング主記憶装置３１に格納されたデータを受信する。マーチング・データレジスタ・ファイル２２ｂは、一連のデータをデータレジスタ・ユニットのそれぞれに格納する。マーチング・データレジスタ・ファイル２２ｂの詳細な説明は省略しているが、データレジスタ入力端子に隣接する入力側のデータレジスタ・ユニットから、データレジスタ出力端子に隣接した出力側のデータレジスタ・ユニットの方向に向かい、クロック信号に同期して、それぞれのデータレジスタ・ユニットから、それぞれのデータレジスタ・ユニットに隣接するデータレジスタ・ユニットに、それぞれのデータレジスタ・ユニットに格納したそれぞれのデータを、連続的且つ周期的に転送するように構成している。この結果、マーチング・データレジスタ・ファイル２２ｂのそれぞれのデータレジスタ・ユニットに格納されたデータからなる一連のデータを、データレジスタ出力端子を介してＡＬＵ１１２に能動的且つ逐次的に出力し、ＡＬＵ１１２は入力されたデータを用いて処理を実行する。
図５５に示すように、マーチング主記憶装置３１の一部とマーチング命令レジスタ・ファイル２２ａは複数の接合部材５４を介して電気的に接続し、マーチング命令レジスタ・ファイル２２ａに接続した部分以外となるマーチング主記憶装置３１の残部とマーチング・データレジスタ・ファイル２２ｂとは、他の複数の接合部材５４を介して電気的に接続している。
ＡＬＵ１１２における処理の最終データは、マーチング・データレジスタ・ファイル２２ｂに送られる。したがって、双方向矢印Φ24で表されるように、データは、マーチング・データレジスタ・ファイル２２ｂとＡＬＵ１１２の間で双方向に転送される。更に、マーチング・データレジスタ・ファイル２２ｂに格納したデータは、マーチング主記憶装置３１に接合部材５４を介して送られる。したがって、双方向矢印Φ23で表されるように、データは、マーチング主記憶装置３１とマーチング・データレジスタ・ファイル２２ｂとの間を接合部材５４を介して双方向に転送される。
逆に、単一方向矢印η22とη23で表されるように、命令の移動については、マーチング主記憶装置３１からマーチング命令レジスタ・ファイル２２ａに、及びマーチング命令レジスタ・ファイル２２ａから制御装置１１１に向かう一方向の命令流だけである。
図５５に示す第２の実施形態に係る計算機システムには、データバスやアドレスバス等のバスはない。何故ならば、全体的な計算機システムには、マーチング主記憶装置３１とマーチング命令レジスタ・ファイル２２ａの間、マーチング主記憶装置３１とマーチング・データレジスタ・ファイル２２ｂの間、マーチング命令レジスタ・ファイル２２ａと制御装置１１１の間、マーチング・データレジスタ・ファイル２２ｂとＡＬＵ１１２の間に、任意のデータ交換でも配線が存在しないからである。これに対して、配線又はバスが、従来の計算機システムでボトルネックを生じていた。これらの配線間に、時間的遅延と票遊容量とを生じるグローバルな配線が存在しないので、第２の実施形態に係る計算機システムは、非常に高速の処理速度と低い電力消費とを達成できる。
第２の実施形態に係る計算機システムの他の機能、構成や動作方法等は、第１の実施形態で既に説明した他の機能、構成や動作方法等と実質的に類似しているので、重複した冗長な説明は省略する。
− 第３の実施形態 −
図５６に示すように、本発明の第３の実施形態に係る計算機システムは、プロセッサ１１とマーチング・キャッシュメモリ（２１ａ、２１ｂ）とマーチング主記憶装置３１と、を備えている。第２の実施形態と同様に、プロセッサ１１は、クロック信号を生成するクロック発生回路１１３を有する制御装置１１１と、クロック信号と同期して演算論理動作を実行する演算論理装置（ＡＬＵ）１１２と、制御装置１１１に接続したマーチング命令レジスタ・ファイル（ＲＦ）２２ａと、ＡＬＵ１１２に接続したマーチング・データレジスタ・ファイル（ＲＦ）２２ｂとを含む。
マーチング・キャッシュメモリ（２１ａ、２１ｂ）は、マーチング命令キャッシュメモリ２１ａ及びマーチング・データキャッシュメモリ２１ｂと、を備えている。図示を省略しているが、図３〜図２４、図２５（ａ）、図２５（ｂ）、図２６，図４５〜図５１に示すマーチング主記憶装置３１と非常に類似して、マーチング命令キャッシュメモリ２１ａ及びマーチング・データキャッシュメモリ２１ｂのそれぞれは、情報のユニットを構成するそれぞれの情報の位置に対応して割り当てられたキャッシュメモリユニットのアレイと、マーチング主記憶装置３１から格納された情報を受信するアレイのキャッシュ入力端子と、アレイのキャッシュ出力端子とを有している。キャッシュ入力端子は、マーチング主記憶装置３１から、マーチング主記憶装置３１に格納された情報を受信する。マーチング命令キャッシュメモリ２１ａ及びマーチング・データキャッシュメモリ２１ｂは、情報をキャッシュメモリユニットのそれぞれに格納するとともに、クロック信号に同期して、ステップごとに、情報を隣接するキャッシュメモリユニットにそれぞれ転送する。この結果、マーチング命令キャッシュメモリ２１ａ及びマーチング・データキャッシュメモリ２１ｂに格納されていた情報が、プロセッサ１１に能動的に逐次出力され、ＡＬＵ１１２は演算論理動作を、マーチング命令キャッシュメモリ２１ａ及びマーチング・データキャッシュメモリ２１ｂに格納されていた情報を用いて実行できる。
図５６に示すように、マーチング主記憶装置３１の一部とマーチング命令キャッシュメモリ２１ａは複数の接合部材５２によって電気的に接続し、マーチング命令キャッシュメモリ２１ａに接続された箇所以外のマーチング主記憶装置３１の残部とマーチング・データキャッシュメモリ２１ｂは他の複数の接合部材５２を介して電気的に接続している。更に、マーチング命令キャッシュメモリ２１ａとマーチング命令レジスタ・ファイル２２ａは複数の接合部材５１を介して電気的に接続し、マーチング・データキャッシュメモリ２１ｂとマーチング・データレジスタ・ファイル２２ｂは他の複数の接合部材５１を介して電気的に接続している。
ＡＬＵ１１２が実行した最終データは、マーチング・データレジスタ・ファイル２２ｂに送られ、双方向矢印Φ34で表されるように、データは、マーチング・データレジスタ・ファイル２２ｂとＡＬＵ１１２との間で双方向に転送される。更に、マーチング・データレジスタ・ファイル２２ｂに格納したデータは、マーチング・データキャッシュメモリ２１ｂに接合部材５１を介して送られ、双方向矢印Φ33で表されるように、データは、マーチング・データキャッシュメモリ２１ｂとマーチング・データレジスタ・ファイル２２ｂの間で接合部材５１を介して双方向に転送される。更に、マーチング・データキャッシュメモリ２１ｂに格納したデータは、マーチング主記憶装置３１に接合部材５２を介して出力され、双方向矢印Φ32で表されるように、データは、マーチング主記憶装置３１とマーチング・データキャッシュメモリ２１ｂとの間で接合部材５２を介して双方向に転送される。
逆に、単一方向矢印η31とη32で表されるように、命令の転送については、マーチング主記憶装置３１からマーチング命令キャッシュメモリ２１ａに、マーチング命令キャッシュメモリ２１ａからマーチング命令レジスタ・ファイル２２ａに、及びマーチング命令レジスタ・ファイル２２ａから制御装置１１１に向かう一方向の命令の流れだけである。
図５６に示す第３の実施形態に係る計算機システムには、データバスやアドレスバス等のバスはない。何故ならば、全体的な計算機システムにおいて、マーチング主記憶装置３１とマーチング命令キャッシュメモリ２１ａの間、マーチング命令キャッシュメモリ２１ａとマーチング命令レジスタ・ファイル２２ａの間、マーチング主記憶装置３１とマーチング・データキャッシュメモリ２１ｂの間、マーチング・データキャッシュメモリ２１ｂとマーチング・データレジスタ・ファイル２２ｂの間、マーチング命令レジスタ・ファイル２２ａと制御装置１１１の間、及びマーチング・データレジスタ・ファイル２２ｂとＡＬＵ１１２の間における任意のデータ交換においてグローバルな配線が存在しないからである。従来の計算機システムにおいては、配線やバスが、従来の計算機システムにボトルネックを生じさせていた。従来の計算機システムのような配線間に時間的な遅延や浮遊容量を生じるグローバルな配線が存在しないので、第３の実施形態の計算機システムは、非常に高速な処理速度と低い電力消費とを達成できる。
第３の実施形態に係る計算機システムの他の機能、構成や動作方法等は、第１及び第２の実施形態で既に説明した他の機能、構成や動作方法等と実質的に類似しているので、重複した冗長な説明は省略する。図５７（ａ）に示すように、第３の実施形態に係る計算機システムのＡＬＵ１１２は、マーチング・レジスタ・ユニットＲ11、Ｒ12、Ｒ13、……、Ｒ１ｎ；Ｒ22、Ｒ22、Ｒ23、……、Ｒ2nを介して、格納された情報を受信する複数の演算パイプラインＰ１、Ｐ２、Ｐ３、……、Ｐｎを含んでいて、データは演算パイプラインＰ１、Ｐ２、Ｐ３、……、Ｐｎの配列方向と平行に移動する。ベクトル・データが格納される場合に、マーチング・ベクトルレジスタ・ユニットＲ11、Ｒ12、Ｒ13、……、Ｒ１ｎ；Ｒ22、Ｒ22、Ｒ23、……、Ｒ2nを使用できる。
更に、図５７（ｂ）に示すように、複数のマーチング・キャッシュ・ユニットＣ11、Ｃ12、Ｃ13、……、Ｃ１ｎ；Ｃ21、Ｃ22、Ｃ23、……、Ｃ2n；Ｃ31、Ｃ32、Ｃ33、……、Ｃ3nを平行に配列できる。
図５８に示すように、第３の実施形態に係る計算機システムを構成するＡＬＵ１１２は、単一のプロセッサ・コア１１６を含む。横方向の矢印で示すように、情報は、マーチング・キャッシュメモリ２１からマーチング・レジスタ・ファイル２２に、及びマーチング・レジスタ・ファイル２２からプロセッサ・コア１１６に移動できる。プロセッサ・コア１１６における処理の最終データは、マーチング・レジスタ・ファイル２２に送られるので、データはマーチング・レジスタ・ファイル２２とプロセッサ・コア１１６の間で双方向に転送される。更に、マーチング・レジスタ・ファイル２２に格納したデータはマーチング・キャッシュメモリ２１に送られるので、データは、マーチング・キャッシュメモリ２１とマーチング・レジスタ・ファイル２２の間で双方向に転送される。命令の移動の場合、処理情報の反対方向に沿う流れはない。
図５９に示すように、第３の実施形態に係る計算機システムのＡＬＵ１１２は、単一の演算パイプライン１１７を含む。横方向の矢印で示すように、情報は、マーチング・キャッシュメモリ２１からマーチング・ベクトルレジスタ・ファイル２２vに、及びマーチング・ベクトルレジスタ・ファイル２２vから演算パイプライン１１７に移動できる。演算パイプライン１１７における処理の最終データはマーチング・ベクトルレジスタ・ファイル２２vに送られるので、データは、マーチング・ベクトルレジスタ・ファイル２２vと演算パイプライン１１７の間で双方向に転送される。更に、マーチング・ベクトルレジスタ・ファイル２２vに格納したデータはマーチング・キャッシュメモリ２１に送られるので、データは、マーチング・キャッシュメモリ２１とマーチング・ベクトルレジスタ・ファイル２２vの間で双方向に転送される。命令の移動の場合、処理情報の反対方向に沿う流れはない。
図６０に示すように、第３の実施形態に係る計算機システムのＡＬＵ１１２は、複数のプロセッサ・コア１１６-1、１１６-2、１１６-3、１１６-4、……、１１６-mを含んでいる。横方向の矢印で示すように、情報は、マーチング・キャッシュメモリ２１からマーチング・レジスタ・ファイル２２に、及びマーチング・レジスタ・ファイル２２からプロセッサ・コア１１６-1、１１６-2、１１６-3、１１６-4、……、１１６ｍに移動できる。プロセッサ・コア１１６-1、１１６-2、１１６-3、１１６-4、……、１１６-mにおける処理の最終データはマーチング・レジスタ・ファイル２２に出力されるので、データは、マーチング・レジスタ・ファイル２２とプロセッサ・コア１１６-1、１１６-2、１１６-3、１１６-4、……、１１６-mの間で双方向に転送される。更に、マーチング・レジスタ・ファイル２２に格納したデータはマーチング・キャッシュメモリ２１に送られるので、データは、マーチング・キャッシュメモリ２１とマーチング・レジスタ・ファイル２２の間で双方向に転送される。命令の移動の場合、処理情報の反対方向に沿う流れはない。
図６１に示すように、第３の実施形態に係る計算機システムのＡＬＵ１１２は、複数の演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mを含んでいる。横方向の矢印で示すように、情報は、マーチング・キャッシュメモリ２１からマーチング・ベクトルレジスタ・ファイル２２vに、及びマーチング・ベクトルレジスタ・ファイル２２vから演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mに移動できる。演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mにおける処理の最終データは、マーチング・ベクトルレジスタ・ファイル２２vに送られるので、データは、マーチング・ベクトルレジスタ・ファイル２２vと演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mとの間で双方向に転送される。更に、マーチング・ベクトルレジスタ・ファイル２２vに格納したデータはマーチング・キャッシュメモリ２１に送られるので、データは、マーチング・キャッシュメモリ２１とマーチング・ベクトルレジスタ・ファイル２２vとの間で双方向に転送される。命令の移動の場合、処理情報の反対方向に沿う流れはない。
図６２（ｂ）に示すように、第３の実施形態に係る計算機システムのＡＬＵ１１２は複数の演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mを含んでいて、複数のマーチング・キャッシュメモリ２１-1、２１-2、２１-3、……、２１-mは、マーチング主記憶装置３１に電気的に接続している。ここで、第１のマーチング・ベクトルレジスタ・ファイル２２v-1は第１のマーチング・キャッシュメモリ２１-1に接続し、第１の演算パイプライン１１７-1は第１のマーチング・ベクトルレジスタ・ファイル２２v-1に接続している。そして、第２のマーチング・ベクトルレジスタ・ファイル２２v-2は第２のマーチング・キャッシュメモリ２１-2に接続し、第２の演算パイプライン１１７-2は第２のマーチング・ベクトルレジスタ・ファイル２２v-2に接続している。第３のマーチング・ベクトルレジスタ・ファイル２２v-3は第３のマーチング・キャッシュメモリ２１-3に接続し、第３の演算パイプライン１１７-3は第３のマーチング・ベクトルレジスタ・ファイル２２v-3に接続している、……。ｍ番目のマーチング・ベクトルレジスタ・ファイル２２v-mはｍ番目のマーチング・キャッシュメモリ２１-mに接続し、ｍ番目の演算パイプライン１１７-mはｍ番目のマーチング・ベクトルレジスタ・ファイル２２v-mに接続している。
情報は、マーチング主記憶装置３１からマーチング・キャッシュメモリ２１-1、２１２-2、２１-3、……、２１-mに並列に、マーチング・キャッシュメモリ２１-1、２１２-2、２１-3、……、２１-mからマーチング・ベクトルレジスタ・ファイル２２v-1、２２v-2、２２v-3、２２v-4、……、２２v-mに並列に、及びマーチング・ベクトルレジスタ・ファイル２２v-1、２２v-2、２２v-3、２２v-4、……、２２v-mから演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mに並列に移動する。演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mにおける処理の最終データはマーチング・ベクトルレジスタ・ファイル２２v-1、２２v-2、２２v-3、２２v-4、……、２２v-mに送られるので、データは、マーチング・ベクトルレジスタ・ファイル２２v-1、２２v-2、２２v-3、２２v-4、……、２２v-mと演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mとの間で双方向に転送される。更に、マーチング・ベクトルレジスタ・ファイル２２v-1、２２v-2、２２v-3、２２v-4、……、２２v-mに格納したデータはマーチング・キャッシュメモリ２１-1、２１２-2、２１-3、……、２１-mに送られるので、データは、マーチング・キャッシュメモリ２１-1、２１２-2、２１-3、……、２１-mとマーチング・ベクトルレジスタ・ファイル２２v-1、２２v-2、２２v-3、２２v-4、……、２２v-mとの間で双方向に転送され、マーチング・キャッシュメモリ２１-1、２１２-2、２１-3、……、２１-mに格納したデータはマーチング主記憶装置３１に送られるので、データは、マーチング主記憶装置３１とマーチング・キャッシュメモリ２１-1、２１２-2、２１-3、……、２１-mとの間で双方向に転送される。命令の移動の場合、処理情報の反対方向に沿う流れはない。
逆に、図６２（ａ）に示すように、複数の演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mを含む従来の計算機システムのＡＬＵ１１２では、複数の従来型キャッシュメモリ３２１-1、３２１-2、３２１-3、３２１-4、……、３２１-mが、フォン・ノイマン・ボトルネック３２５を形成する配線及び／又はバスを介して従来型主記憶装置３３１に電気的に接続している。そこで、情報は、従来型主記憶装置３３１から従来型キャッシュメモリ３２１-1、３２１-2、３２１-3、３２１-4、……、３２１-mに並列にフォン・ノイマン・ボトルネック３２５を介して、従来型キャッシュメモリ３２１-1、３２１-2、３２１-3、３２１-4、……、３２１-mから従来型ベクトルレジスタ・ファイル（ＲＦｓ）３２２v-1、３２２v-2、３２２v-3、３２２v-4、……、３２２v-mに並列に、及び従来型ベクトルレジスタ・ファイル３２２v-1、３２２v-2、３２２v-3、３２２v-4、……、３２２v-mから演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mに並列に移動する。
図６２（ｂ）に示す第３の実施形態に係る計算機システムには、データバスやアドレスバス等のバスはない。何故ならば、全体的なシステムに、演算パイプライン１１７-1、１１７-2、１１７-3、１１７-4、……、１１７-mとマーチング主記憶装置３１の間の任意のデータ交換でもグローバルな配線が存在しないからである。ところが、図６２（ａ）に示す従来の計算機システムには配線又はバスがボトルネックを形成している。図６２（ｂ）に示す計算機システムの配線間には時間的な遅延と浮遊容量を生じるグローバルな配線がないので、第３の実施形態に係る計算機システムは、非常に高速の処理速度と低い電力消費が達成できる。
− 第４の実施形態 −
図６３に示すように、第４の実施形態に係る計算機システムは、従来型主記憶装置３１ｓと、従来型主記憶装置３１ｓに接続したマザー・マーチング主記憶装置３１-0と、グラフィック処理装置（ＧＰＵ）を基礎とした汎用計算に使用できる、高性能コンピューティング（ＨＰＣ）システムを形成するためにマザー・マーチング主記憶装置３１-0と通信する複数の処理装置１２-1、１２-2、１２-3、……とを含んでいる。図示を省略しているが、第４の実施形態のＨＰＣシステムは、クロック信号を生成するクロック発生回路１１３を有する制御装置１１１と、複数の処理装置１２-1、１２-2、１２-3、……の動作を切り替えて制御するフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）とを含んでおり、並列で動作することにより高速処理計算の流れを最適化して、帯域幅消費の管理と運営を支援することを意図している。ＦＰＧＡは、或るタスクのために自らを書き換えることができる、本質的には、計算機チップである。ＦＰＧＡは、ＶＨＤＬ又はヴェリログ(Verilog)のようなハードウェア記述言語でプログラム化できる。
第１の処理装置１２-1は、第１の分岐マーチング主記憶装置３１-1と、第１の分岐マーチング主記憶装置３１-1に、それぞれ、電気的に接続した複数の第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1pと、第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1pに、それぞれ、電気的に接続した複数の第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pと、第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pにそれぞれ電気的に接続した複数の第１の演算パイプライン１１７-11、１１７-12、……、１１７-1pと、を含んでいる。
図３〜図２４、図２５（ａ）、図２５（ｂ）、図２６，図４５〜図５１などに示す構成と同様に、マザー・マーチング主記憶装置３１-0、第１の分岐マーチング主記憶装置３１-1、第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1p及び第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pのそれぞれは、メモリユニットのアレイ、このアレイの入力端子及びアレイの出力端子と、を備える。マザー・マーチング主記憶装置３１-0、第１の分岐マーチング主記憶装置３１-1、第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1p及び第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pのそれぞれは、情報をメモリユニットのそれぞれに格納し且つクロック信号に同期して、ステップごとに、入力端子側から出力端子側の方向に転送するように構成している。
マザー・マーチング主記憶装置３１-0、第１の分岐マーチング主記憶装置３１-1、第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1p及び第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pのそれぞれの動作はＦＰＧＡで制御するので、情報は、マザー・マーチング主記憶装置３１-0から第１の分岐マーチング主記憶装置３１-1に、第１の分岐マーチング主記憶装置３１-1から第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1pに並列に、第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1pから第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pに並列に、及び第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pから第１の演算パイプライン１１７-11、１１７-12、……、１１７-1pに並列に移動する。第１の演算パイプライン１１７-11、１１７-12、……、１１７-1pにおける処理の最終データは、第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pに送られるので、データは、第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pと第１の演算パイプライン１１７-11、１１７-12、……、１１７-1pの間で双方向に転送される。更に、第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pに格納したデータが、第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1pに送られるので、データは、第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1pと第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pの間で双方向で転送され、第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1pに格納したデータは第１の分岐マーチング主記憶装置３１-1に送られるので、データは第１の分岐マーチング主記憶装置３１-1と第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1pの間で双方向に転送される。しかし、ＦＰＧＡは、第１の処理装置１２-1で処理情報の反対方向に沿う流れがないように、命令の移動を制御する。
第２の処理装置１２-2は、第２の分岐マーチング主記憶装置３１-2と、第２の分岐マーチング主記憶装置３１-2にそれぞれ電気的に接続した複数の第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2pと、第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2pに、それぞれ、電気的に接続した複数の第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pと、第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pに、それぞれ、電気的に接続した複数の第２の演算パイプライン１１７-21、１１７-22、……、１１７-2pと、を含んでいる。第１の処理装置１２-1と同様に、マザー・マーチング主記憶装置３１-0、第２の分岐マーチング主記憶装置３１-2、第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2p及び第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pのそれぞれは、メモリユニットのアレイ、このアレイの入力端子及びアレイの出力端子と、を備える。マザー・マーチング主記憶装置３１-0、第２の分岐マーチング主記憶装置３１-2、第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2p及び第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pのそれぞれは、情報をメモリユニットのそれぞれに格納し且つクロック信号に同期して、ステップごとに、入力端子側から出力端子側の方向に転送するように構成している。マザー・マーチング主記憶装置３１-0、第２の分岐マーチング主記憶装置３１-2、第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2p及び第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pのそれぞれの動作はＦＰＧＡで制御するので、情報は、マザー・マーチング主記憶装置３１-0から第２の分岐マーチング主記憶装置３１-2に、第２の分岐マーチング主記憶装置３１-2から第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2pに並列に、第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2pから第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pに並列に、及び第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pから第２の演算パイプライン１１７-21、１１７-22、……、１１７-2pに並列に移動する。第２の演算パイプライン１１７-21、１１７-22、……、１１７-2pにおける処理の最終データは、第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pに送られるので、データは、第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pと第２の演算パイプライン１１７-21、１１７-22、……、１１７-2pの間で双方向に転送される。更に、第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pに格納したデータが、第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2pに送られるので、データは、第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2pと第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pの間で双方向で転送され、第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2pに格納したデータは第２の分岐マーチング主記憶装置３１-2に送られるので、データは第２の分岐マーチング主記憶装置３１-2と第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2pの間で双方向に転送される。しかし、ＦＰＧＡは、第２の処理装置１２-2で処理情報の反対方向に沿う流れがないように、命令の移動を制御する。
例えば、ソース・プログラムのループから生成したベクトル命令は、マザー・マーチング主記憶装置３１-0から第１の処理装置１２-1と第２の処理装置１２-2と第３の処理装置１２-3、……、とに並列に転送されるので、これらのベクトル命令の並列処理は、第１の処理装置１２-1と第２の処理装置１２-2と第３の処理装置１２-3、……のそれぞれにおいて、演算パイプライン１１７-11、１１７-12、……、１１７-1p、１１７-21、１１７-22、……、１１７-2q……によって実行できる。
従来の計算機システムに用いられているＦＰＧＡ制御ＨＰＣシステムは大量の配線資源を必要とするので、時間的な遅延と浮遊容量がこれらの配線間で発生してボトルネックが発生する。これに対し、図６３に示す第４の実施形態に係るＨＰＣシステムにはこのようなボトルネックが発生しない。何故ならば、第４の実施形態に係るＨＰＣシステムにおいては、任意のデータ交換のためのデータバスやアドレスバスのようなバスが、第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pと第１の演算パイプライン１１７-11、１１７-12、……、１１７-1pの間、第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1pと第１のマーチング・ベクトルレジスタ・ファイル２２v-11、２２v-12、……、２２v-1pの間、第１の分岐マーチング主記憶装置３１-1と第１のマーチング・キャッシュメモリ２１-11、２１-12、……、２１-1pの間、第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pと第２の演算パイプライン１１７-21、１１７-22、……、１１７-2pの間、第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2pと第２のマーチング・ベクトルレジスタ・ファイル２２v-21、２２v-22、……、２２v-2pの間、第２の分岐マーチング主記憶装置３１-2と第２のマーチング・キャッシュメモリ２１-21、２１-22、……、２１-2pの間、マザー・マーチング主記憶装置３１-0と第１の分岐マーチング主記憶装置３１-1の間、及びマザー・マーチング主記憶装置３１-0と第２の分岐マーチング主記憶装置３１-2の間に存在しないからである。このため、図６３に示す第４の実施形態に係るＦＰＧＡ制御ＨＰＣシステムは、従来の計算機システムに用いられているＦＰＧＡ制御ＨＰＣシステムより、非常に高速の処理と低い電力消費とを実現できる。処理装置１２-1、１２-2、１２-3、……の数を増やすと、第４の実施形態に係るＦＰＧＡ制御ＨＰＣシステムは、例えば、数千以上のスレッドを同時に非常に高速で実行できるので、高い計算機スループットを大量のデータに対して達成可能になる。
− 第５の実施形態 −
図６４に示すように、本発明の第５の実施形態に係る計算機システムは、プロセッサ１１と、プロセッサ１１に接続した３次元マーチング・レジスタ・ファイルを形成するマーチング・レジスタ・ファイル２２-1、２２-2、２２-3、……のスタック（積層体）と、３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）に接続した３次元マーチング・キャッシュメモリを構成するマーチング・キャッシュメモリ２１-1、２１-2、２１-3、……のスタック（積層体）と、３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）に接続した３次元マーチング主記憶装置を形成するマーチング主記憶装置３１-1、３１-2、３１-3、……のスタック（積層体）と、を備えている。プロセッサ１１は、クロック信号を生成するクロック発生回路１１３を有する制御装置１１１と、クロック信号に同期して演算論理動作を実行する演算論理装置（ＡＬＵ）１１２とを含んでいる。
３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）において、第１のマーチング・レジスタ・ファイル２２-1は、制御装置１１１に接続した第１のマーチング命令レジスタ・ファイル２２ａ-1とＡＬＵ１１２に接続した第１のマーチング・データレジスタ・ファイル２２ｂ-1とを含み、第２のマーチング・レジスタ・ファイル２２-2は、制御装置１１１に接続した第２のマーチング命令レジスタ・ファイルとＡＬＵ１１２に接続した第２のマーチング・データレジスタ・ファイルとを含み、第３のマーチング・レジスタ・ファイル２２-3は、制御装置１１１に接続した第３のマーチング命令レジスタ・ファイルとＡＬＵ１１２に接続した第３のマーチング・データレジスタ・ファイルを含み、以下同様である。３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）において、第１のマーチング・キャッシュメモリ２１-1は、第１のマーチング命令キャッシュメモリ２１ａ-1と第１のマーチング・データキャッシュメモリ２１ｂ-1とを含み、第２のマーチング・キャッシュメモリ２１-2は、第２のマーチング命令キャッシュメモリと第２のマーチング・データキャッシュメモリとを含み、第３のマーチング・キャッシュメモリ２１-3は、第３のマーチング命令キャッシュメモリと第３のマーチング・データキャッシュメモリとを含み、……（以下同様。）……。
図示を省略しているが、図４５〜図５１に示したマーチング主記憶装置３１と極めて類似しているが、マーチング主記憶装置３１-1、３１-2、３１-3、……のそれぞれが、情報のユニットをそれぞれ格納したメモリユニットを２次元に配列した主記憶装置のアレイと、主記憶装置のアレイの入力端子と、主記憶装置のアレイの出力端子とを有している。マーチング主記憶装置３１-1、３１-2、３１-3、……のそれぞれは、情報をメモリユニットのそれぞれに格納し、且つ、クロック信号に同期して、ステップごとに、主記憶装置のアレイの出力端子に向けて転送するので、格納されていた情報が３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）に能動的に逐次出力される。マーチング・キャッシュメモリ２１-1，２１-2、２１-3、……のそれぞれは、キャッシュメモリユニットを２次元に配列したマーチング・キャッシュ・アレイと、マーチング・キャッシュ・アレイのキャッシュ入力端子と、マーチング・キャッシュ・アレイのキャッシュ出力端子とを有する。マーチング・キャッシュ・アレイのキャッシュ入力端子は、３次元マーチング主記憶装置（３１-1、３１-2、３１-3、……）からマーチング主記憶装置（３１-1、３１-2、３１-3、……）に格納されていた情報を受信する。マーチング・キャッシュメモリ２１-1、２１-2、２１-3、……のそれぞれは、情報をキャッシュメモリユニットのそれぞれに格納し、且つ、クロック信号に同期して、ステップごとに、情報を隣接するキャッシュメモリユニットに転送して、最終的に、格納されていた情報が３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-３、……）に能動的且つ逐次的に送られる。マーチング・レジスタ・ファイル２２-1、２２-2、２２-3、……のそれぞれは、情報のユニットをそれぞれ格納したレジスタ・ユニットを２次元に配列したレジスタ・アレイと、レジスタ・アレイの入力端子と、レジスタ・アレイの出力端子とを有する。レジスタ・アレイの入力端子は、３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）からマーチング・キャッシュ（２１-1、２１-2、２１-3、……）に格納されていた情報を受信する。マーチング・レジスタ・ファイル２２-1、２２-2、２２-3、……のそれぞれは、情報をレジスタ・ユニットのそれぞれに格納し、且つ、クロック信号に同期して、ステップごとに、レジスタ・アレイの出力端子に向けて転送し、最終的に、格納されていた情報がプロセッサ１１に能動的に逐次出力される。プロセッサ１１は、マーチング・レジスタ・ファイル２２-1、２２-2、２２-3、……のそれぞれに格納されていた情報を用いて演算論理動作を実行する。
マーチング主記憶装置３１-1，３１-2、３１-3、……のそれぞれは、半導体チップの表面にパターニングされたメモリユニットの２次元アレイで構成されている。複数の半導体チップが、図６５（ａ）に示すように垂直に積層され、３次元マーチング主記憶装置（３１-1，３１-2、３１-3、……）を形成するように、複数の半導体チップの間に放熱板５８ｍ-1、５８ｍ-2、５８ｍ-3、……を挟んでいる。放熱板５８ｍ-1、５８ｍ-2、５８ｍ-3、……は、ダイアモンドのように高い熱伝導率を有する材料から製作することが好ましい。同様に、マーチング・キャッシュメモリ２１-1、２１-2、２１-3、……のそれぞれは、半導体チップの表面にパターニングされたメモリユニットの２次元アレイで構成されている。複数の半導体チップが、図６５（ｂ）に示すように垂直に積層され、３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）を形成するように、複数の半導体チップの間に放熱板５８ｃ-1、５８ｃ-2、５８ｃ-3、……を挟んでいる。マーチング・レジスタ・ファイル２２-1、２２-2、２２-3、……のそれぞれは、半導体チップの表面にパターニングされたメモリユニットの２次元アレイで構成されている。複数の半導体チップが、図６５（ｃ）に示すように垂直に積層され、３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）を形成するように、複数の半導体チップの間に放熱板５８ｒ-1、５８ｒ-2、５８ｒ-3、……を挟んでいる。放熱板５８ｃ-1、５８ｃ-2、５８ｃ-3、……、５８ｒ-1、５８ｒ-2、５８ｒ-3、……は、ダイアモンドのような高い熱伝導率を有する材料から製作することが好ましい。図６５（ａ）〜（ｃ）及び図６６に示す３次元構成では、半導体チップの表面の内部に接続配線がないので、放熱板５８ｃ-1、５８ｃ-2、５８ｃ-3、……、５８ｃ-1、５８ｃ-2、５８ｃ-3、……、５８ｒ-1、５８ｒ-2、５８ｒ-3、……を半導体チップ間に挿入することが容易になる。図６５（ａ）〜（ｃ）及び図６６に示す構成は、任意の数の半導体チップをもつ積層構造に拡大できる。従来のアーキテクチュアでは、基本的に、従来の半導体チップを直接的に重ねるときに、熱問題のために、重ねる半導体チップの数に限界がある。第５の実施形態に係る計算機システムにおいては、図６５（ａ）〜（ｃ）及び図６６に示すサンドイッチ構造によって、計算している活性な半導体チップからシステムの外部に向けての熱の流れを、放熱板５８ｃ-1、５８ｃ-2、５８ｃ-3、……、５８ｃ-1、５８ｃ-2、５８ｃ-3、……、５８ｒ-1、５８ｒ-2、５８ｒ-3、……を介して、より効率的に達成することができる。したがって、第５の実施形態に係る計算機システムでは、これらの半導体チップを、システムの規模に応じて積層することができる。又、図６５（ａ）〜（ｃ）及び図６６に示すように、マーチング主記憶装置３１-1、３１-2、３１-3、……と、マーチング・キャッシュメモリ２１-1、２１-2、２１-3、……と、マーチング・レジスタ・ファイル２２-1、２２-2、２２-3、……とを含む複数の半導体チップを重ねて３次元構造を容易に実現できるので、拡張性のある計算機システムを構成して、システムの温度をより低温に維持することが容易にできる。
図示を省略しているが、３次元マーチング主記憶装置（３１-1，３１-2、３１-3、……）と３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）は複数の接合部材で電気的に接続される。３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）と３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）は複数の接合部材で電気的に接続され、３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）とプロセッサ１１は他の複数の接合部材で電気的に接続される。ＡＬＵ１１２における処理の最終データは、３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）に接合部材を介して出力されるので、データは、３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）とＡＬＵ１１２との間で双方向に転送される。更に、３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）に格納したデータは、３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）に接合部材を介して出力されるので、データは、３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）と３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）との間で双方向に転送される。更に、３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）に格納したデータは、３次元マーチング主記憶装置（３１-1，３１-2、３１-3、……）に接合部材を介して出力されるので、データは、３次元マーチング主記憶装置（３１-1，３１-2、３１-3、……）と３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）との間で双方向に転送される。
逆に、３次元マーチング主記憶装置（３１-1，３１-2、３１-3、……）から３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）に、３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）から３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）に、及び３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）から制御装置１１１に向かい、命令の流れは１方向だけである。例えば、ソース・プログラムのループから生成したベクトル命令は、３次元マーチング主記憶装置（３１-1、３１-2、３１-3、……）から３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）へ転送される。そして、３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）を介して３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）へ転送され、３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）を介して制御装置１１１に転送される。この結果、これらの転送されたベクトル命令のそれぞれを、制御装置１１１の演算パイプラインで実行できる。図６４に示す第５の実施形態に係る計算機システムには、任意のデータ交換におけるデータバスやアドレスバス等のバスが、３次元マーチング主記憶装置（３１-1，３１-2、３１-3、……）と３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）との間にも、３次元マーチング・キャッシュ（２１-1、２１-2、２１-3、……）と３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）との間にも、及び３次元マーチング・レジスタ・ファイル（２２-1、２２-2、２２-3、……）とプロセッサ１１との間にも、いずれも存在しない。一方、従来の計算機システムでは、配線又はバスがボトルネックを形成している。第５の実施形態に係る計算機システムによれば、バス間に時間的な遅延と浮遊容量を生じるグローバルな配線がないので、従来の計算機システムより遙かに高速の処理と低い電力消費とを実現できる。更に、計算機システムの温度を従来の計算機システムより低い温度に維持できるので、第５の実施形態に係る計算機システムによれば、ダイアモンドのように高い熱伝導率を有する材料からなり、且つ半導体チップ間に設けた、放熱板５８ｃ-1、５８ｃ-2、５８ｃ-3、……、５８ｃ-1、５８ｃ-2、５８ｃ-3、……、５８ｒ-1、５８ｒ-2、５８ｒ-3、……を採用することにより、「クールな（冷却された）計算機」を構築できる。第５の実施形態に係るクールな計算機は従来の計算機とは異なるものである。何故ならば、クールな計算機は、平均すると、３０％もエネルギー消費が少なく且つ１００００％もサイズが小さく、例えば、１００倍の速度を得るように検討され、設計されているからである。
第５の実施形態に係る計算機システムの他の機能、構成や動作方法等は、第１〜第３の実施形態で既に説明した機能、構成や方式等と実質的に類似しているので、重複した冗長な説明は省略する。
（種々の３次元構成）
図６４、図６５（ａ）、図６５（ｂ）及び図６５（ｃ）に示す３次元構成は単なる例であり、拡張性のある計算機システムの構成を実現する３次元構造を達成する方法として、種々の方式や組み合わせがある。
例えば、図６６に示すように、複数の演算パイプライン１１７と複数のマーチング・レジスタ・ファイル２２とを集積化した第１のチップ（上段のチップ）と、マーチング・キャッシュメモリ２１を集積化した第２のチップ（中間のチップ）と、マーチング主記憶装置３１を集積化した第３のチップ（下段のチップ）を、垂直に積層することができる。演算パイプライン１１７のそれぞれはベクトル処理装置を含むことができ、マーチング・レジスタ・ファイル２２のそれぞれはマーチング・ベクトルレジスタを含むことができる。第１と第２のチップ間に、複数の接合部材５５ａが挿入され、第２と第３のチップ間に、複数の接合部材５５ｂが挿入される。例えば、接合部材５５ａと５５ｂのそれぞれは、半田ボール、金（Ａｕ）バンプ、銀（Ａｇ）バンプ、銅（Ｃｕ）バンプ、ニッケル−金（Ｎｉ−Ａｕ）合金バンプ、又はニッケル−金−インジウム（Ｎｉ−Ａｕ−Ｉｎ）合金バンプなどのような導電性バンプで形成できる。図示を省略しているが、放熱板は、図６５（ａ）〜（ｃ）及び図６６に示す構成と同様に、「クールなチップ」を実現するように、第１と第２のチップ間及び第２と第３のチップ間に挿入できる。
或いは、図６７及び図６８に示すように、第１の上段チップ、第１の中間チップ及び第１の下段チップを含む第１の３次元（３Ｄ）スタックと、第２の上段チップ、第２の中間チップ及び第２の下段チップとを含む第２の３Ｄスタックは、同じ基板又は同じ回路基板上に２次元状に設けて、マルチプル・プロセッサとの並列計算が可能になる。図６７及び図６８に示す構造では、第１の３Ｄスタックと第２の３Ｄスタックが、ブリッジ５９ａ及びブリッジ５９ｂによって互いに接続されている。
第１の３Ｄスタックでは、複数の第１の演算パイプライン１１７-1と複数の第１のマーチング・レジスタ・ファイル２２-1を集積化した第１の上段チップと、第１のマーチング・キャッシュメモリ２１-1を集積化した第１の中間チップと、第１のマーチング主記憶装置３１-1を集積化した第１の下段チップが、垂直に３Ｄで積層されている。第１の演算パイプライン１１７-1のそれぞれがベクトル処理装置を含み、第１のマーチング・キャッシュ・ファイル２２-1のそれぞれはマーチング・ベクトルレジスタを含んでいる。第１の上段チップと第１の中間チップの間に複数の接合部材５５ａ-1が挿入され、第１の中間チップと第１の下段チップの間に複数の接合部材５５ｂ-1が挿入されている。例えば、接合部材５５ａ-1と５５ｂ-1のそれぞれは、半田ボール、金（Ａｕ）バンプ、銀（Ａｇ）バンプ、銅（Ｃｕ）バンプ、ニッケル−金（Ｎｉ−Ａｕ）合金バンプ、又はニッケル−金−インジウム（Ｎｉ−Ａｕ−Ｉｎ）合金バンプなどのような導電性バンプで形成できる。同様に、第２の３Ｄスタックでは、複数の第２の演算パイプライン１１７-2と複数の第２のマーチング・レジスタ・ファイル２２-2を集積化した第２の上段チップと、第２のマーチング・キャッシュメモリ２１-2を集積化した第２の中間チップと、第２のマーチング主記憶装置３１-2を集積化した第２の下段チップが、垂直に３Ｄで積層されている。第２の演算パイプライン１１７-2のそれぞれがベクトル処理装置を含み、第２のマーチング・キャッシュ・ファイル２２-2のそれぞれがマーチング・ベクトルレジスタ
を含んでいる。第２の上段チップと第２の中間チップの間に複数の接合部材５５ａ-2が挿入され、第２の中間チップと第２の下段チップの間に複数の接合部材５５ｂ-2が挿入されている。例えば、例えば、接合部材５５ａ-2と５５ｂ-2のそれぞれは、半田ボール、金（Ａｕ）バンプ、銀（Ａｇ）バンプ、銅（Ｃｕ）バンプ、ニッケル−金（Ｎｉ−Ａｕ）合金バンプ、又はニッケル−金−インジウム（Ｎｉ−Ａｕ−Ｉｎ）合金バンプなどのような導電性バンプで形成できる。図示を省略しているが、放熱板は、第１の上段チップと第１の中間チップの間、第１の中間チップと第１の下段チップの間、第２の上段チップと第２の中間チップの間、及び第２の中間チップと第２の下段チップの間に、図６５（ａ）〜（ｃ）及び図６６に示す構成と同様に挿入して、「クールなチップ」を達成できる。
第４の実施形態に係る計算機システムと同様に、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）は、ベクトル処理のスレッド又はチェイニングを第１の演算パイプライン１１７-1と第２の演算パイプライン１１７-2上で移行して、ＨＰＣシステムを形成することにより、第１の３Ｄスタックと第２の３Ｄスタックの動作を切り替えて制御できるので、これは、ＧＰＵを基礎とした汎用計算に使用できる。
更に代わりに、図６９に示すように、複数の演算パイプライン１１７を集積化した第１のチップ（最上段チップ）と、複数のマーチング・レジスタ・ファイル２２を集積化した第２のチップと、マーチング・キャッシュメモリ２１を集積化した第３のチップと、第１のマーチング主記憶装置３１-1を集積化した第４のチップと、マーチング主記憶装置３１-2を集積化した第５のチップと、第３のマーチング主記憶装置３１-3を集積化した第６のチップ（最下段チップ）とを、垂直に重ねることができる。演算パイプライン１１７のそれぞれはベクトル処理装置を含み、マーチング・レジスタ・ファイル２２のそれぞれはマーチング・ベクトルレジスタを含むので、ソース・プログラムのループから生成したベクトル命令は、ベクトル処理装置で実行できる。第１の放熱板５８-1が第１と第２のチップ間に挿入され、第２の放熱板５８-2が第２と第３のチップ間に挿入され、第３の放熱板５８-1が第３と第４のチップ間に挿入され、第４の放熱板５８-4が第４と第５のチップ間に挿入され、第５の放熱板５８-5が第５と第６のチップ間に挿入されて、「クールなチップ」が実現する。図６９に示す３次元構成のこれらのクールなチップの表面の内部に接続配線がないので、ダイアモンド・チップのような放熱板５８-1、５８-2、５８-3、５８-4、５８-5を、これらの６個のチップ間に交互に挿入することが容易になる。
図６９に示すクールなチップの構成は、６個のチップの場合に限定されない。任意の数のチップをもつ３次元の積層構造に拡大できる。何故ならば、図６９に示すサンドイッチ構造は、熱の流れを、計算を実行中の活性なチップから、放熱板５８-1、５８-2、５８-3、５８-4、５８-5を介してクールな計算機システムの外部に向けて、より効果的に確立するのに適しているからである。したがって、第５の実施形態に係る計算機システムにおけるクールなチップの数は、計算機システムの規模に比例して増加できる。
図７０〜図７２は、本発明の第５の実施形態に係る計算機システムの基本的なコアの一部を形成する、３次元（３Ｄ）スタックの様々な例を示す。３Ｄスタックのそれぞれは、半導体メモリチップ３ａと半導体メモリチップ３ｂの間に挿入したダイアモンド板のような放熱板５８をもつ冷却技術によって実現されている。半導体メモリチップ３ａ及び半導体メモリチップ３ｂには、マーチング記憶装置ファミリとして分類されたマーチング記憶装置の少なくとも一つが集積化されている。「マーチング記憶装置ファミリ」という用語は、第２の実施形態で説明したＡＬＵ１１２に接続するマーチング命令レジスタ・ファイル２２ａとマーチング・データレジスタ・ファイル２２ｂと、第３の実施形態で説明したマーチング命令キャッシュメモリ２１ａ及びマーチング・データキャッシュメモリ２１ｂとを、第１の実施形態で説明されたマーチング主記憶装置３１に加えて含んだ上位概念を示す語である。
即ち、図７０に示すように、本発明の第５の実施形態に係る計算機システムの基本的なコアの一部を形成する３Ｄスタックは、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第１の半導体メモリチップ３ａと、第１の半導体メモリチップ３ａの下に設けた放熱板５８と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した放熱板５８の下に設けた第２の半導体メモリチップ３ｂと、放熱板５８の側面に設けたプロセッサ１１と、を備えている。図７０では、プロセッサ１１の位置が一例として図示してあるが、プロセッサ１１は、３Ｄスタックの設計の選択に基づいて、３Ｄスタックの構造内又は３Ｄスタックの外部の任意の必要な、若しくは適当な場所に設けることができる。例えば、プロセッサ１１は、第１の半導体メモリチップ３ａと同じ水平レベル又は第２の半導体メモリチップ３ｂのレベルにおくことができる。第１の半導体メモリチップ３ａ上に集積化したマーチング記憶装置と第２の半導体メモリチップ３ｂ上に集積化したマーチング記憶装置は、それぞれ、プログラム命令を格納している。第１の半導体メモリチップ３ａと放熱板５８と第２の半導体メモリチップ３ｂが垂直に積層されている図７０に示す３Ｄ構成において、第１の制御経路（パス）が第１の半導体メモリチップ３ａとプロセッサ１１との間に設けられ、第２の制御経路（パス）が第２の半導体メモリチップ３ｂとプロセッサ１１の間に設けられているので、プロセッサ１１による制御処理の実行を促進することができる。更なるデータの伝搬経路が、第１の半導体メモリチップ３ａと第２の半導体メモリチップ３ｂとの間に設けられているので、第１の半導体メモリチップ３ａと第２の半導体メモリチップ３ｂとの間におけるプログラム命令の直接な通信を促進することができる。
そして、図７１に示すように、本発明の第５の実施形態に係る計算機システムの基本的なコアの一部を形成する他の３Ｄスタックは、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第１の半導体メモリチップ３ａと、第１の半導体メモリチップ３ａの下に設けた放熱板５８と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した放熱板５８の下に設けた第２の半導体メモリチップ３ｂと、放熱板５８の側面に設けたＡＬＵ１１２と、を備えている。ＡＬＵ１１２の位置は図７１に示す場所に限定されない、そして、ＡＬＵ１１２は、３Ｄスタックの設計の選択に基づいて、第１の半導体メモリチップ３ａと同じ水平レベルで又は第２の半導体メモリチップ３ｂのレベルでおかれた場所のように、３Ｄスタックの構造内で又は３Ｄスタックの外部で、任意の必要な又は適当な場所に設けることができる。第１の半導体メモリチップ３ａ上に集積化したマーチング記憶装置と第２の半導体メモリチップ３ｂ上に集積化したマーチング記憶装置は、それぞれ、スカラデータの読取／書き込みを行う。第１の半導体メモリチップ３ａと放熱板５８と第２の半導体メモリチップ３ｂが垂直に積層されている、図７１に示す３Ｄ構成では、第１のデータの伝搬経路が第１の半導体メモリチップ３ａとＡＬＵ１１２との間に設けられ、第２のデータの伝搬経路が第２の半導体メモリチップ３ｂとＡＬＵ１１２の間に設けられているので、ＡＬＵ１１２によるスカラデータ処理の実行を促進することができる。更なるデータの伝搬経路が、第１の半導体メモリチップ３ａと第２の半導体メモリチップ３ｂとの間に設けられているので、第１の半導体メモリチップ３ａと第２の半導体メモリチップ３ｂとの間におけるスカラデータの直接な通信を促進できる。
更に、図７２に示すように、本発明の第５の実施形態に係る計算機システムの基本的なコアの一部を形成する更に他の３Ｄスタックは、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第１の半導体メモリチップ３ａと、第１の半導体メモリチップ３ａの下に設けた放熱板５８と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化し且つ放熱板５８の下に設けた第２の半導体メモリチップ３ｂと、放熱板５８の側面に設けた演算パイプライン１１７と、を備えている。図６２と６３に示す形状と同様に、演算パイプライン１１７の位置は図７２に示す場所に限定されない、そして、演算パイプライン１１７は、任意の必要な又は適当な場所に設けられることができる。第１の半導体メモリチップ３ａ上に集積化したマーチング記憶装置と第２の半導体メモリチップ３ｂ上に集積化したマーチング記憶装置は、それぞれ、ベクトル・データ又はストリーミング・データの読取／書き込みを行う。第１の半導体メモリチップ３ａと放熱板５８と第２の半導体メモリチップ３ｂが垂直に積層されている、図７２に示す３Ｄ構成において、第１のデータの伝搬経路が第１の半導体メモリチップ３ａと演算パイプライン１１７との間に設けられ、第２のデータの伝搬経路が第２の半導体メモリチップ３ｂと演算パイプライン１１７との間に設けられているので、演算パイプライン１１７によるベクトル／ストリーミング・データ処理の実行を促進できる。更なるデータの伝搬経路が、第１の半導体メモリチップ３ａと第２の半導体メモリチップ３ｂとの間に設けられているので、第１の半導体メモリチップ３ａと第２の半導体メモリチップ３ｂとの間におけるベクトル／ストリーミング・データの直接的な通信を促進できる。
図７３に示すように、第５の実施形態に係る３Ｄハイブリッド計算機システムは、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第１の左側チップ（最上部の左側チップ）３ｐ-1と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第２の左側チップ３ｐ-2と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第３の左側チップ３ｐ-3と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第４の左側チップ３ｐ-4と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第５の左側チップ３ｐ-5と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第６の左側チップ（最下部の左側チップ）３ｐ-6と、を備え、第１の左側チップ３ｐ-1〜第６の左側チップ３ｐ-6は、垂直に積層されている。第１の左放熱板５８ａ-1は第１の左側チップ３ｐ-1と第２の左側チップ３ｐ-2との間に挿入され、第２の左放熱板５８ａ-2は第２の左側チップ３ｐ-2と第３の左側チップ３ｐ-3との間に挿入され、第３の左放熱板５８ａ-1は第３の左側チップ３ｐ-3と第４の左側チップ３ｐ-4との間に挿入され、第４の左放熱板５８ａ-4は第４の左側チップ３ｐ-4と第５の左側チップ３ｐ-5との間に挿入され、第５の左放熱板５８ａ-5は第５の左側チップ３ｐ-5と第６の左側チップ３ｐ-6との間に挿入されているので、「クールな左側チップ」を実現できる。
そして、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第１の右側チップ（最上部の右側チップ）３ｑ-1と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第２の右側チップ３ｑ-2と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第３の右側チップ３ｑ-3と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第４の右側チップ３ｑ-4と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第５の右側チップ３ｑ-5と、マーチング記憶装置ファミリに含まれるマーチング記憶装置の少なくとも一つを集積化した第６の右側チップ（最下部の右側チップ）３ｑ-6とが、垂直に積層されている。第１の右放熱板５８ｂ-1は第１の右側チップ３ｑ-1と第２の右側チップ３ｑ-2との間に挿入され、第２の右放熱板５８ｂ-2は第２の右側チップ３ｑ-2と第３の右側チップ３ｑ-3との間に挿入され、第３の右放熱板５８ｂ-1は第３の右側チップ３ｑ-3と第４の右側チップ３ｑ-4との間に挿入され、第４の右放熱板５８ｂ-4は第４の右側チップ３ｑ-4と第５の右側チップ３ｑ-5との間に挿入され、第５の右放熱板５８ｂ-5は第５の右側チップ３ｑ-5と第６の右側チップ３ｑ-6との間に挿入されているので、「クールな右側チップ」を実現できる。
第１の処理装置１１ａが第１の左放熱板５８ａ-1と第１の右放熱板５８ｂ-1との間に設けられ、第２の処理装置１１ｂが第３の左放熱板５８ａ-3と第３の右放熱板５８ｂ-3との間に設けられ、第３の処理装置１１ｃが第５の左放熱板５８ａ-5と第５の右放熱板５８ｂ-5との間に設けられ、そして、パイプラインのＡＬＵは、処理装置１１ａ、１１ｂ、１１ｃに、それぞれ、含まれている。
スカラデータの伝搬経路と制御経路（パス）は第１の左側チップ３ｐ-1と第２の左側チップ３ｐ-2の間に構築され、スカラデータの伝搬経路と制御経路は第２の左側チップ３ｐ-2と第３の左側チップ３ｐ-3の間に構築され、スカラデータの伝搬経路と制御経路は第３の左側チップ３ｐ-3と第４の左側チップ３ｐ-4の間に構築され、スカラデータの伝搬経路と制御経路は第４の左側チップ３ｐ-4と第５の左側チップ３ｐ-5の間に構築され、スカラデータの伝搬経路と制御経路は第５の左側チップ３ｐ-5と第６の左側チップ３ｐ-6の間に構築され、スカラデータの伝搬経路と制御経路は第１の右側チップ３ｑ-1と第２の右側チップ３ｑ-2の間に構築され、スカラデータの伝搬経路と制御経路は第２の右側チップ３ｑ-2と第３の右側チップ３ｑ-3の間に構築され、スカラデータの伝搬経路と制御経路は第３の右側チップ３ｑ-3と第４の右側チップ３ｑ-4の間に構築され、スカラデータの伝搬経路と制御経路は第４の右側チップ３ｑ-4と第５の右側チップ３ｑ-5の間に構築され、スカラデータの伝搬経路と制御経路は第５の右側チップ３ｑ-5と第６の右側チップ３ｑ-6の間に構築される。図７３に示す３Ｄ計算機システムは、スカラデータだけでなくベクトル／ストリーミング・データも、計算機システムのためにスカラデータの伝搬経路と制御経路の組み合わせを介して実行できる。
図７３に示す３Ｄ構成では、これらのクールなチップの表面の内部に接続配線がないので、ダイアモンド左側チップのような放熱板５８ａ-1、５８ａ-2、５８ａ-3、５８ａ-4、５８ａ-5を、これらの６個の左側チップの間に交互に挿入することが容易になり、且つダイアモンド右側チップのような放熱板５８ｂ-1、５８ｂ-2、５８ｂ-3、５８ｂ-4、５８ｂ-5を、これらの６個の右側チップの間に交互に挿入することが容易になる。
−その他の実施形態 −
様々な変形例が、本件の開示の示唆事項から、その趣旨から逸脱せずに、当業者に可能と思われる。
図４〜図６、図８、図１１、図３１、図１６〜２０、図２２、図２５、図３２において、ｎＭＯＳトランジスタがビットレベル・セルのトランジスタ・レベル表現における転送トランジスタとリセット・トランジスタとして、それぞれ、配置してあるが、図４〜図６、図８、図１１、図３１、図１６〜２０、図２２、図２５、図３２の図示を単なる概略的な例なので、ｐＭＯＳトランジスタが、クロック信号の逆の極性を採用する場合に、転送トランジスタとリセット・トランジスタとして使用できる。更に、窒化ケイ素膜、ＯＮＯ膜、ＳｒＯ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、Ｙ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜、Ｔａ２Ｏ５膜、Ｂi2Ｏ３膜、ＨｆＡｌＯ膜などからなるゲート絶縁膜を有するＭＩＳトランジスタ又は絶縁ゲート・トランジスタを、転送トランジスタやリセット・トランジスタに使用できる。
ビットレベル、命令レベル、データ、タスクの並列処理のような並列計算に関して幾つかの異なる形態がある。「フリンの分類法」として知られているように、プログラムと計算機は、それらが命令の単一セット又は多重セットを用いて動作しているかについて、これらの命令がデータの単一又は多重セットを用いているかどうかにかかわらず区分けされている。
例えば、図７４に示すように、マーチング・レジスタ・ファイルとマーチング・キャッシュメモリとマーチング主記憶装置とを既に第１〜第５の実施形態で述べたように含むマーチング記憶装置は、多重命令単一データ（ＭＩＳＤ）アーキテクチュアにおけるスカラ／ベクトル・データのビットレベル並列処理を実施できる。それにより、第１のプロセッサ１１-1、第２のプロセッサ１１-2、第３のプロセッサ１１-3、第４のプロセッサ１１-4、……に対して垂直に設けた多数の独立した命令の流れが、プロセッサ１１-1、１１-2、１１-3、１１-4のシストリック・アレイにより一回でデータの単一の水平の流れ上で平行に動作する。
或いは、既に第１〜第５の実施形態で述べたマーチング・レジスタ・ファイルとマーチング・キャッシュメモリとマーチング主記憶装置とを単一命令多重データ（ＳＩＭＤ）アーキテクチュアで含むマーチング記憶装置により、図７５に示す演算レベル並列処理が実現できる。図７５では、単一命令流が第１のプロセッサ１１-1と第２のプロセッサ１１-2と第３のプロセッサ１１-3と第４のプロセッサ１１-4とに呈せられるので、単一命令流は、プロセッサ１１-1、１１-2、１１-3、１１-4のアレイにより、一度にデータの多重垂直流で動作できる。
更に代わりに、既に第１〜第５の実施形態で述べたマーチング・レジスタ・ファイルとマーチング・キャッシュメモリとマーチング主記憶装置とを含むマーチング記憶装置は、図７６に示すように、第１の命令Ｉ1と第２の命令Ｉ2と第３の命令Ｉ3と第４の命令Ｉ4によって、第１のプロセッサ１１-1と第２のプロセッサ１１-2と第３のプロセッサ１１-3と第４のプロセッサ１１-4におけるベクトル処理での一般的なチェイニングを形成できる。
更に、図７７に示すように、既に第１〜第５の実施形態で述べたマーチング・レジスタ・ファイルとマーチング・キャッシュメモリとマーチング主記憶装置とを含むマーチング記憶装置は、第１のプロセッサ１１-1と第２のプロセッサ１１-2と第３のプロセッサ１１-3と第４のプロセッサ１１-4とにより、ＭＩＳＤアーキテクチュアにおけるスカラ／ベクトル・データの単一水平流の並列処理を実行できる。
更に、既に第１〜第５の実施形態で述べたマーチング・レジスタ・ファイルとマーチング・キャッシュメモリとマーチング主記憶装置とを含むマーチング記憶装置は、図７８に示すように、乗算を実行する第１のプロセッサ１１-1と、加算を実行する第２のプロセッサ１１-2と、乗算を実行する第３のプロセッサ１１-3と、加算を実行する第４のプロセッサ１１-4とにより、ＭＩＳＤアーキテクチュアにおけるスカラ／ベクトル・データの単一水平流の並列処理を実行できる。
更に、処理レベル並列処理については、単一スレッド流及びデータ流アーキテクチュア、単一スレッド流及び多重データ流アーキテクチュア、多重スレッド流及び単一データ流アーキテクチュア、多重スレッド流及び多重データ流アーキテクチュアが、既に第１〜第５の実施形態で述べたマーチング・レジスタ・ファイルとマーチング・キャッシュメモリとマーチング主記憶装置とを含むマーチング記憶装置により実現できる。
図４１を参照して、スカラデータ又はプログラム命令に対する従来型記憶装置の最悪の場合の速度／処理能力を、マーチング主記憶装置３１の速度／処理能力と比較した。図４１（ｂ）の斜線部分は、１００個のメモリユニットＵ１、Ｕ２、Ｕ３、……、Ｕ100からなるマーチング主記憶装置３１の速度／処理能力を概略的に示し、図４１（ａ）に示す従来型記憶装置の最悪の場合の速度／処理能力と比較した。最悪の場合で、我々は、マーチング主記憶装置３１の９９個のメモリユニットを読み出せるが、それらはスカラ・プログラムの規定のために使用できないと述べた。しかし、図７９（ｂ）に示す「複合マーチングメモリ」スキームにより、我々は、スカラデータ又はプログラム命令に対するマーチングメモリの速度／処理能力を改善できる。そして、複数のマーチング・メモリーブロックＭＭ11、ＭＭ12、ＭＭ13，-----、ＭＭ16；ＭＭ21、ＭＭ22、ＭＭ23、-----、ＭＭ26；ＭＭ31、ＭＭ32、ＭＭ33、-----、ＭＭ36；-----、；ＭＭ51、ＭＭ52、ＭＭ53、-----、ＭＭ56が、２次元で配列され、単一半導体チップ６６上に集積化している。指定のマーチング・メモリーブロックＭＭij（ｉ＝１〜５；ｊ＝１〜６）が、複数のマーチング・メモリーブロックＭＭ11、ＭＭ12、ＭＭ13，-----、ＭＭ16；ＭＭ21、ＭＭ22、ＭＭ23、-----、ＭＭ26；ＭＭ31、ＭＭ32、ＭＭ33、-----、ＭＭ36；-----、；ＭＭ51、ＭＭ52、ＭＭ53、-----、ＭＭ56から、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）アーキテクチュアに採用しているランダムアクセス方式と同様にランダムにアクセスできる。
図７９（ａ）に示すように、従来のＤＲＡＭでは、メモリアレイ領域６６１と、行デコーダ用周辺回路６６２と、感知増幅器用周辺回路６６３と、列デコーダ用周辺回路６６４が、単一半導体チップ６６上に集積化されている。複数のメモリセルが、メモリアレイ領域６６１の行と列からなるアレイに配置してあるので、メモリセルの各行は共通の「ビット」ラインを共有し、セルの各列が共通「ビット」ラインを共有し、アレイのメモリセルの位置が、その「ワード」と「ビット」ラインの交点と定められている。「書き込み」動作中に、書き込むべきデータ（‘１’又は‘０’）が列デコーダ６６４から「ビット」線に記され、「ワード線」が、行デコーダ６６２からアサートされるので、メモリセルのアクセス・トランジスタがオンする。コンデンサは、ビット・ラインの状態に基づいて充電又は放電が可能になる。「読取」動作中に、「書き込み」ラインも、行デコーダ６６２からアサートされるので、アクセス・トランジスタがオンする。使用可能なトランジスタにより、コンデンサの電圧を、「ビット」ラインを介して感知増幅器６６３から読み取ることができる。感知増幅器６６３は、‘１’又は‘０’がメモリセルに格納してあるかどうかについて、感知したコンデンサ電圧と閾値を比較して決定できる。
複雑な図面になることを避けるために、図７９（ｂ）では６×５＝３０個のマーチング・メモリーブロックＭＭ11、ＭＭ12、ＭＭ13，-----、ＭＭ16；ＭＭ21、ＭＭ22、ＭＭ23、-----、ＭＭ26；ＭＭ31、ＭＭ32、ＭＭ33、-----、ＭＭ36； -----、；ＭＭ51、ＭＭ52、ＭＭ53、-----、ＭＭ56を半導体チップ６６に描いたが、図面は便宜上の模式表現にすぎない。５１２ＭビットのＤＲＡＭチップ技術を図７９（ｂ）に示す複合マーチングメモリ方式の製造技術として想定し、一方向マーチングメモリを配列すると仮定すると、実際には、千個の２５６ｋビットの容量のマーチング・メモリーブロックＭＭij（ｉ＝１〜ｓ；ｊ＝１〜ｔ；及びｓ×ｔ＝１０００）が同一半導体チップ６６上に配列できる。即ち、２５６ｋビットの容量を有するマーチング・メモリーブロックＭＭijのそれぞれをモノリシックに半導体チップ６６に集積化するために必要な領域として、５１２ｋビットＤＲＡＭブロックと等価な領域が必要になる。何故ならば、図４〜図６に示すように、一方向マーチング・メモリーブロックのそれぞれが２個のトランジスタと１個のコンデンサからなるビットレベル・セルで形成されているからである。これに対して、ＤＲＡＭメモリセルは、コンデンサがペアになっている１個だけのトランジスタから構成している。或いは、一方向マーチングメモリのアレイについて、１２８ｋビット容量の千個のマーチング・メモリーブロックＭＭijを、５１２ＭビットＤＲＡＭチップの同一半導体チップ６６に採用できる。即ち、１２８ｋビット容量を有するマーチング・メモリーブロックＭＭijのそれぞれをモノリシックに集積化する領域として、５１２ｋビットＤＲＡＭブロックに対して等価な領域が必要になる。何故ならば、ＤＲＡＭメモリセルは１個のトランジスタと１個のコンデンサだけからなるが、一方向のマーチング・メモリーブロックは、図３２に示すように、４個のトランジスタと２個のコンデンサからなるビットレベル・セルで形成されているからである。１個のＧビットＤＲＡＭチップ技術を想定した場合は、２５６ｋビット容量の千個の一方向マーチング・メモリーブロックＭＭijが、２５６Ｍビットのマーチングメモリチップを形成するのに必要なＤＲＡＭチップ６６の上に配列できる。
したがって、千個のマーチング・メモリーブロックＭＭij又は千個のマーチングメモリ・コアが、図７９（ｂ）に示すように、半導体チップ６６の上にモノリシックに集積化できる。単一のマーチング・メモリーブロックＭＭij又は「単一のマーチングメモリ・コア」が、例えば、千個のマーチングメモリ・カラム、即ち、千個のマーチングメモリユニットＵk（ｋ＝１〜１０００）を有している。そして、１個のマーチングメモリユニットＵkは、１０００×３２バイト・ベースのアドレスを有するので、１メモリユニットＵkは２５６ビットレベル・セルを有している。即ち、千個のマーチング・メモリーブロックＭＭijを有する複合マーチングメモリチップにより、３２バイト（又は２５６ビット）の千個のマーチングメモリユニットＵk（ｋ＝１〜１０００）が、従来のＤＲＡＭアクセスの１サイクル以内でのアクセスを可能にする。
図８０（ａ）及び図８０（ｂ）は、３２バイト（又は２５６ビット）の千個のマーチングメモリユニットＵk（ｋ＝１〜ｎ；ｎ＝１００）を有する２５６ｋビットのマーチング・メモリーブロックＭＭijの一例を示す。複合マーチングメモリ方式では、図８０（ｂ）に示すように、位置インデックスＴk（ｋ＝１〜１０００）又は位置タグが、カラム（列）Ｕkのそれぞれのトークンとして、マーチングメモリユニットＵｋのそれぞれの列上に、それぞれラベル表示されてカラム・バイトの最初のアドレスを意味している。図８０（ｂ）では、図７Ｃに示すクロック周期（クロックサイクル時間）τclockが、「マーチングメモリのメモリ・サイクルｔＭ」として記されている。
第１〜第５の実施形態で述べたことを鑑みれば、従来のＤＲＡＭとマーチングメモリとの間には、図８０（ｃ）に示すような大きな速度差があることが分かる。図８０（ｃ）に示すように、従来のＤＲＡＭの１メモリ素子の中味を読み取り、又は書き込むためのメモリ・サイクルｔＣに対し、マーチングメモリのメモリ・サイクルｔＭは下記のように評価できる：

ｔＣ＝１０００ｔＭ （１）
したがって、図７９（ｂ）に示す複合マーチングメモリ方式により、我々は、スカラデータ又はプログラム命令の速度／処理能力を改善できる。その場合には、ＤＲＡＭアーキテクチュアで採用するランダムアクセス方式と同様に、特定のマーチング・メモリーブロックＭＭij（ｉ＝１〜ｓ；ｊ＝１〜ｔ、そしてｓ×ｔ＝１０００）を千個のマーチングメモリの配列の中からランダムに指定してアクセスできる。
図７９（ｂ）では図示を省略しているが、複数の２５６ｋビットのマーチング・メモリーブロックＭＭijが半導体チップ６６の上に２次元マトリクス状に配置できる。この２次元マトリクス状に配置では、マーチング・メモリーブロックＭＭijのそれぞれの水平配列が共通の水平コア・ラインを共有し、マーチング・メモリーブロックＭＭijのそれぞれの垂直配列が共通の垂直コア・ラインを共有する。又、２次元マトリクスで指定されたマーチング・メモリーブロックＭＭijの位置は、その水平コア・ラインと垂直コア・ラインの交点として、２層ヒエラルキー（階層）でアクセスされる。２層ヒエラルキーを用いて対象となるマーチング・メモリーブロックＭＭijのすべての列が低レベルのアドレスでアクセスされ、すべてのマーチング・メモリーブロックＭＭijが、それ自体のアドレスで、高レベルのアドレスでそれぞれマーチング・メモリーブロックＭＭijに対して直接アクセスされる。
或いは、仮想記憶機構を、複合マーチングメモリのアクセス方式に使用できる。仮想記憶機構では、マーチング・メモリーブロックＭＭij（ｉ＝１〜ｓ；ｊ＝１〜ｔ）、又は用いるマーチングメモリ・コアを、仮想メモリのページのようにスケジュールする。スケジューリングは、任意の場合で、コンパイル実行ランで決まる。例えば、マルチレベル・キャッシュ・アーキテクチュアでは、通常、マルチレベル・キャッシュの最小レベル（Ｌ１）キャッシュを最初にチェックすることから動作が開始する。仮にＬ１キャッシュがヒットすればプロセッサは高速で処理を進行させる。小さなＬ１キャッシュをミスすると、次に大きいキャッシュ（Ｌ２）がチェックされる。このより小さなレベルのキャッシュがミスしたら次に大きいレベルのキャッシュがチェックされる手順が、外部メモリがチェックされるまで進行する。複合マーチングメモリのアクセス方式として、Ｌ２キャッシュのようなメモリが、仮想インデックス指定機構をサポートできる。何故ならば、Ｌ２キャッシュのサイズが複合マーチングメモリのサイズに対応し、マーチング・メモリーブロックＭＭijのサイズが最小のＬ１キャッシュのサイズに対応しているからである。
このように、千個のマーチング・メモリーブロック又は千個のコアを備える複合マーチングメモリが比較的簡単に構築できるので、複合マーチングメモリにおいては、任意の列のアクセスがＣＰＵのクロック・レートで基本的に使用でき、最悪の場合でも、複合マーチングメモリの速度は、従来のＤＲＡＭの速度を維持できる。
回路基板の図示を省略しているが、更に、複数の複合マーチングメモリチップ又は複数のマクロ複合マーチング・メモリーブロックＭＭＭ１、ＭＭＭ２、-----、ＭＭＭｋが、図８１に示す「複合マーチングメモリ・モジュール」又は複合マーチングメモリのマルチチップ・モジュールを形成するために、外部接続ピンＰ１、Ｐ２、-----、Ｐs-1、Ｐｓ（“ｓ”は、バイトの単位又はワード・サイズから決まる任意の整数）を有する第１の回路基板に実装できる。マクロ複合マーチング・メモリーブロックＭＭＭ１、ＭＭＭ２、-----、ＭＭＭｋの混成実装において、第１のマクロ複合マーチング・メモリーブロックＭＭＭ１は、例えば、第１の半導体チップに千個のマーチング・メモリーブロックＭＭ111、ＭＭ121、ＭＭ131、-----、ＭＭ1(t-1)1、ＭＭ1t1；ＭＭ211、-----；ＭＭ(s-1)11----；ＭＭs11、ＭＭs21、-----、ＭＭs(t-1)1；ＭＭst1をモノリシックに集積化できる。第２のマクロ複合マーチング・メモリーブロックＭＭＭ２は、第２の半導体チップに千個のマーチング・メモリーブロックＭＭ112、ＭＭ122、ＭＭ132、-----、ＭＭ1(t-1)2、ＭＭ1t2； ＭＭ212、-----；ＭＭ(s-1)12 -----；ＭＭs12、ＭＭs22、-----、ＭＭs(t-1)2；ＭＭst2をモノリシックに集積化できる ------、そして、ｋ番目の複合マーチング・メモリーブロックＭＭＭｋは、ｋ番目の半導体チップに千個のマーチング・メモリーブロックＭＭ11k、ＭＭ12k、ＭＭ13k、-----、ＭＭ1(t-1)k、ＭＭ1tk； ＭＭ21k-----；ＭＭ(s-1)1k -----；ＭＭs1k、ＭＭs2k、-----、ＭＭs(t-1)k；ＭＭstkをモノリシックに集積化できる。そして、マクロ複合マーチング・メモリーブロックＭＭＭ１、ＭＭＭ２、-----、ＭＭＭｋをハイブリッドで実装している第１の複合マーチングメモリ・モジュールは、外部接続ピンＰ１、Ｐ２、-----、Ｐs-1、Ｐｓを介して第２の回路基板上に、マクロ複合マーチング・メモリーブロックＭＭＭk+1などをハイブリッドに実装している第２の複合マーチングメモリ・モジュールに接続できる。ここで、マクロ複合マーチング・メモリーブロックＭＭＭｋ＋１は、例えば、半導体チップに、千個のマーチング・メモリーブロックＭＭ11(k+1)、ＭＭ12(k+1)、ＭＭ13(k+1)、-----、ＭＭ1(t-1)(k+1)、MＭ1t(k+1)；ＭＭ21(k+1)、-----；ＭＭ(s-1)1(k+1)-----；ＭＭs1(k+1)、ＭＭs2(k+1)、-----、ＭＭs(t-1)(k+1)；ＭＭst(k+1)をモノリシックに集積化できる。そのうえ、マクロ複合マーチング・メモリーブロックの混成実装のデュアル・ラインを形成できるならば、複合マーチングメモリのデュアル・インライン・モジュールを構築できる。
図８１に示す複合マーチングメモリ・モジュールの構成において、３層ヒエラルキー（階層）を用いれば、最低レベルの階層のアドレスで、対象とするマーチング・メモリーブロックＭＭijｕ（ｕ＝１〜ｋ；“ｋ”は２以上の任意の整数）のすべての列がアクセスされる。中間レベルの階層では、すべてのマーチング・メモリーブロックＭＭijｕがそれ自体のアドレスでそれぞれマーチング・メモリーブロックＭＭijに対してアクセスされる。最高レベルの階層では、すべてのマクロ・マーチング・メモリーブロックＭＭＭｕ（ｕ＝１〜ｋ）がそれ自体のアドレスで直接アクセスできる。したがって、３層ヒエラルキーを用いれば、スカラデータ又はプログラム命令に対してマーチングメモリの離れたカラム（列）に対するアクセスを促進することができる。
或いは、同じランク内のＤＲＡＭチップを同時にアクセスするＤＲＡＭランク・アーキテクチュアと非常に類似した状態で、複数のマクロ複合マーチング・メモリーブロックＭＭＭ１、ＭＭＭ２、-----、ＭＭＭｋを同時にランダムにアクセスしてもよい。ＤＲＡＭランク・アーキテクチュアでは、メモリのコマンドに対してロックステップ方式で動作するＤＲＡＭチップのセットを備える。又、前述の２層ヒエラルキー方式により、対象とするマーチング・メモリーブロックＭＭijｕ（ｕ＝１〜ｋ）のすべての列が、最低レベルのアドレスでアクセスされ、すべてのマーチング・メモリーブロックＭＭijｕが、それ自体のアドレスで、より高いレベルの階層でそれぞれマーチング・メモリーブロックＭＭijｕに対してアクセスされるようにしてもよい。
更に代わりに、仮想記憶機構は、用いるマーチングメモリ・コアを仮想メモリのページのようにしてスケジュールする、複合マーチングメモリのアクセス方式に使用できる。スケジューリングは、任意の場合に、コンパイル実行ランで決めることができる。
マーチング主記憶装置３１とプロセッサ１１の間のデータ転送は非常に高速で行われるので、従来の計算機システムで採用されているキャッシュメモリは不要であり、キャッシュメモリは本来的に省略できる。しかし、図５６に示す構成と同様に、複合マーチングメモリ方式からなるマーチング・データキャッシュメモリ２１ｂは、より小さいサイズのマーチング・メモリーブロック、又は更に小さいサイズのマーチングメモリ・コアで使用できる。例えば、１ｋビット、５１２ビット、又は２５６ビット容量の複数のマーチングメモリ・コアを、マーチング・データキャッシュメモリ２１ｂを形成するために半導体チップに採用できる。したがって、２５６ｋビット容量の複数のマーチングメモリ・コアＭＭij（ｉ＝１〜ｓ；ｊ＝１〜ｔ、そしてｓ×ｔ＝１０００）を、マーチング主記憶装置３１を形成するために半導体チップ６６に採用してもよい。こうすれば、例えば、仮想記憶機構により、マーチングメモリ・コアのそれぞれがランダムでアクセスできる。
或いは、半導体チップ上で、マーチング・メモリーブロック又はマーチングメモリ・コアの１次元アレイを垂直方向に配列してマーチング・キャッシュメモリを構成してもよい。ここで、マーチングメモリ・コアのそれぞれは、メモリユニットを水平方向に一列配列した構造を含んでいる。この水平方向に配列するメモリユニットの数は、マーチング主記憶装置３１用のマーチングメモリ・コアで配列されるメモリユニットの数より少ない。そして、例えば、仮想記憶機構により、マーチングメモリ・コアのそれぞれをランダムでアクセスできる。
更に、複数のマーチング・メモリーブロック又は複数のマーチングメモリ・コアを半導体チップ上に垂直方向に配列して構成してもよい。この場合、マーチング・メモリーブロックのそれぞれは単一のメモリユニットから構成される。そして、メモリユニットのそれぞれは、ビットレベル・セルの１次元配列を有し、複合マーチングメモリ方式によるマーチング・レジスタ・ファイルを作るために、バイト・サイズ又はワード・サイズの情報を格納する。
マーチングメモリ・コアを微細化した極限構造は、最小サイズ又は１ビット容量の複数のマーチングメモリ・コアを複合マーチングメモリ方式により半導体チップ上に配列した構造になる。この微細化の極限構造は、従来のＳＲＡＭの構造に対応するものである。したがって、１ビット・マーチングメモリ・コアからなるマーチング・データレジスタ・ファイル２２ｂは、図５５及び図５６に示す構成と同様に、ＡＬＵ１１２に接続できる。そこで、ＳＲＡＭの動作と非常に類似した状態で、１ビット・マーチングメモリ・コアのそれぞれがランダムにアクセスできる。
したがって、本発明は、上記の説明で詳述してない様々な実施形態と変形例など含むことは勿論である。よって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明は、より高速で低い電力消費を必要とする、様々な計算機システムの産業分野に適用できる。

Claims (41)

  1. メモリユニットのアレイで構成されたマーチングメモリであって、
    前記アレイを構成する複数のメモリユニットのそれぞれが、バイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成され、
    前記ビットレベル・セルのそれぞれは、
    第１遅延素子を介してクロック信号供給線に接続した第１主電極、前記メモリユニットのアレイの入力側に隣接して配列された前記メモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの出力端子に、第２遅延素子を介して接続された制御電極を有する転送トランジスタと、
    前記転送トランジスタの第２主電極に接続した第１主電極、前記クロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有するリセット・トランジスタと、
    前記リセット・トランジスタに並列接続され、前記それぞれのビットレベル・セルの情報を格納するコンデンサと、を備え、
    前記転送トランジスタの前記第２主電極と前記リセット・トランジスタの前記第１主電極を接続する出力ノードが、前記それぞれのビットレベル・セルの出力端子として機能し、且つ、前記出力端子は、前記メモリユニットのアレイの出力側に隣接して配列されたメモリユニットに割り当てられたビットレベル・セルの一つである第２の隣接ビットレベル・セルに、前記コンデンサに格納されていた信号を出力することを特徴とするマーチングメモリ。
  2. 前記ビットレベル・セルのそれぞれにおいて、クロック信号が前記リセット・トランジスタの前記制御電極に印加されると、前記リセット・トランジスタは、前記コンデンサに既に格納されていた信号電荷を放電することを特徴とする請求項１に記載のマーチングメモリ。
  3. 前記ビットレベル・セルのそれぞれにおいて、前記コンデンサに格納されていた前記信号電荷が放電した後に、前記転送トランジスタは前記第１遅延素子が規定する第１の遅延時間だけ遅れて作動し、且つ、
    前記第１の隣接ビットレベル・セルに格納されていた前記信号が前記転送トランジスタの前記制御電極に送られると、前記転送トランジスタは、前記第１の隣接ビットレベル・セルに格納されていた前記信号を前記コンデンサに、前記第２遅延素子が規定する第２の遅延時間だけ更に遅れて転送することを特徴とする請求項１に記載のマーチングメモリ。
  4. 前記第１の遅延時間は前記クロック信号のクロック周期の１／４であり、前記第２の遅延時間は前記クロック周期の半分であることを特徴とする請求項３に記載のマーチングメモリ。
  5. 前記転送トランジスタにおいて、前記制御電極は、前記第１主電極と前記第２主電極の間に流れる電流を静電容量的に制御することを特徴とする請求項１に記載のマーチングメモリ。
  6. 前記リセット・トランジスタにおいて、前記制御電極は、前記第１主電極と前記第２主電極の間に流れる電流を静電容量的に制御することを特徴とする請求項１に記載のマーチングメモリ。
  7. 前記転送トランジスタと前記リセット・トランジスタは、それぞれ、ＭＯＳトランジスタ、ＭＩＳトランジスタ及び高電子移動度トランジスタを含む絶縁ゲート・トランジスタからなることを特徴とする請求項１に記載のマーチングメモリ。
  8. 前記転送トランジスタと前記リセット・トランジスタは、それぞれ、ｎＭＯＳトランジスタからなり、且つ、前記ｎＭＯＳトランジスタを導通状態にするために、正極性のハイレベルのクロック信号が前記ｎＭＯＳトランジスタの前記制御電極に印加されることを特徴とする請求項７に記載のマーチングメモリ。
  9. 前記転送トランジスタと前記リセット・トランジスタは、それぞれ、ｐＭＯＳトランジスタからなり、且つ、
    前記ｐＭＯＳトランジスタを導通状態にするために、負極性のハイレベルのクロック信号が前記ｎＭＯＳトランジスタの前記制御電極に印加されることを特徴とする請求項７に記載のマーチングメモリ。
  10. メモリユニットのアレイで構成された双方向マーチングメモリであって、
    前記アレイを構成する複数のメモリユニットのそれぞれが、バイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成され、
    前記ビットレベル・セルのそれぞれは、
    第１の前方転送遅延素子を介して第１のクロック信号供給線に接続した第１主電極、第２の前方転送遅延素子を介して前記メモリユニットのアレイの一方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの前方転送出力端子に接続された制御電極を有する前方転送トランジスタと、
    前記前方転送トランジスタの第２主電極に接続した第１主電極、前記第１のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する前方転送リセット・トランジスタと、
    第１の後方遅延素子を介して第２のクロック信号供給線に接続した第１主電極、第２の後方遅延素子を介して第２の隣接ビットレベル・セルの後方転送出力端子に接続された制御電極を有する後方転送トランジスタと、
    前記後方転送トランジスタの第２主電極に接続した第１主電極、前記第２のクロック信号供給線に接続した制御電極、前記接地電位に接続した第２主電極を有する後方転送リセット・トランジスタと、
    前記前方転送リセット・トランジスタに並列接続され、前記ビットレベル・セルの情報を格納する前方転送コンデンサと、
    前記後方転送リセット・トランジスタに並列接続され、前記ビットレベル・セルの情報を格納する後方転送コンデンサと、を有し、
    前記前方転送トランジスタの前記第２主電極と前記前方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが前記ビットレベル・セルの前方転送出力端子として機能し、
    前記ビットレベル・セルの前記前方転送出力端子は、前記前方転送コンデンサに格納されていた信号を、 前記メモリユニットのアレイの他方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである前記第２の隣接ビットレベル・セルに出力し、
    前記後方転送トランジスタの前記第２主電極と前記後方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが前記ビットレベル・セルの後方転送出力端子として機能し、
    前記ビットレベル・セルの前記後方転送出力端子は、前記後方転送コンデンサに格納されていた信号を、前記第１の隣接ビットレベル・セルに出力することを特徴とする双方向マーチングメモリ。
  11. 前記ビットレベル・セルのそれぞれにおいて、前記第１のクロック信号供給線からの前記第１のクロック信号が前記前方転送リセット・トランジスタの前記制御電極に印加されると、前記前方転送リセット・トランジスタは前記前方転送コンデンサに既に格納されていた信号電荷を放電し、且つ、
    前記第２のクロック信号供給線からの前記第２のクロック信号が前記後方転送リセット・トランジスタの前記制御電極に印加されると、前記後方転送リセット・トランジスタは、前記後方転送コンデンサに既に格納されていた信号電荷を放電することを特徴とする請求項１０に記載の双方向マーチングメモリ。
  12. 前記ビットレベル・セルのそれぞれにおいて、
    前記前方転送コンデンサに格納されていた信号電荷が放電した後、前記前方転送トランジスタは、前記第１の前方転送遅延素子が規定する第１の前方遅延時間だけ遅れて作動し、 前記第１の隣接ビットレベル・セルに格納されていた前記信号が前記前方転送トランジスタの前記制御電極に送られると、前記前方転送トランジスタは、前記第１の隣接ビットレベル・セルに格納されていた信号を前記前方転送コンデンサに、前記第２の前方転送遅延素子が規定する第２の前方遅延時間だけ更に遅れて転送し、
    前記後方転送コンデンサに格納されていた信号電荷が放電した後、前記後方転送トランジスタは、前記第１の後方遅延素子が規定する第１の後方遅延時間だけ遅れて作動し、
    前記第１の隣接ビットレベル・セルに格納されていた前記信号が前記後方転送トランジスタの前記制御電極に送られると、前記後方転送トランジスタは、前記第２の隣接ビットレベル・セルに格納されていた信号を前記後方転送コンデンサに、前記第２の後方遅延素子が規定する第２の後方遅延時間だけ更に遅れて転送することを特徴とする請求項１０に記載の双方向マーチングメモリ。
  13. 前記第１の前方遅延時間と前記第１の後方遅延時間は、それぞれ、前記第１のクロック信号のクロック周期の１／４であり、前記第２の前方遅延時間と前記第２の後方遅延時間は、それぞれ、前記クロック周期の半分であることを特徴とする請求項１２に記載の双方向マーチングメモリ。
  14. 前記前方転送トランジスタと前記後方転送トランジスタのそれぞれにおいて、前記制御電極は、前記第１主電極と前記第２主電極の間を流れる電流を静電容量的に制御することを特徴とする請求項１０に記載の双方向マーチングメモリ。
  15. 前記前方転送リセット・トランジスタと後方転送リセット・トランジスタのそれぞれにおいて、前記制御電極は、前記第１主電極と前記第２主電極の間を流れる電流を静電容量的に制御することを特徴とする請求項１０に記載の双方向マーチングメモリ。
  16. 前記前方転送トランジスタ、前記前方転送リセット・トランジスタ、前記後方転送トランジスタ及び前記後方転送リセット・トランジスタは、それぞれ、ＭＯＳトランジスタ、ＭＩＳトランジスタ及び高電子移動度トランジスタを含む絶縁ゲート・トランジスタからなることを特徴とする請求項１０に記載の双方向マーチングメモリ。
  17. 前記前方転送トランジスタ、前記前方転送リセット・トランジスタ、前記後方転送トランジスタ及び前記後方転送リセット・トランジスタは、それぞれ、ｎＭＯＳトランジスタからなり、且つ、
    前記ｎＭＯＳトランジスタを導通状態にするために、正極性のハイレベルのクロック信号が前記ｎＭＯＳトランジスタの前記制御電極に印加されることを特徴とする請求項１６に記載の双方向マーチングメモリ。
  18. 前記前方転送トランジスタ、前記前方転送リセット・トランジスタ、前記後方転送トランジスタ及び前記後方転送リセット・トランジスタは、それぞれ、ｐＭＯＳトランジスタからなり、且つ、
    前記ｐＭＯＳトランジスタ導通状態にするために、負極性のハイレベルのクロック信号が前記ｎＭＯＳトランジスタの前記制御電極に印加されることを特徴とする請求項１６に記載の双方向マーチングメモリ。
  19. メモリユニットのアレイで構成された双方向マーチングメモリであって、
    前記アレイを構成する複数のメモリユニットのそれぞれがバイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成され、
    前記ビットレベル・セルのそれぞれは、
    第１の前方転送遅延素子を介して第１のクロック信号供給線に接続した第１主電極、第２の前方転送遅延素子を介して前記メモリユニットのアレイの一方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの前方転送出力端子に接続された制御電極を有する前方転送トランジスタと、
    前記前方転送トランジスタの第２主電極に接続した第１主電極、前記第１のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する前方転送リセット・トランジスタと、
    第１の後方遅延素子を介して第２のクロック信号供給線に接続した第１主電極、第２の後方遅延素子を介して第２の隣接ビットレベル・セルの後方転送出力端子に接続された制御電極を有する後方転送トランジスタと、
    前記後方転送トランジスタの第２主電極に接続した第１主電極、前記第２のクロック信号供給線に接続した制御電極、前記接地電位に接続した第２主電極を有する後方転送リセット・トランジスタと、
    前記前方転送リセット・トランジスタと前記後方転送リセット・トランジスタとに並列接続され、前記ビットレベル・セルの情報を格納する共通コンデンサとを有し、
    前記前方転送トランジスタの前記第２主電極と前記前方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが、前記ビットレベル・セルの前方転送出力端子として機能し、
    前記前方転送出力端子は、前記共通コンデンサに格納されていた前記信号を、前記メモリユニットのアレイの他方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである前記第２の隣接ビットレベル・セルに出力し、
    前記後方転送トランジスタの前記第２主電極と前記後方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが前記ビットレベル・セルの後方転送出力端子として機能し、
    前記ビットレベル・セルの前記後方転送出力端子は、前記共通コンデンサに格納されていた前記信号を、前記第１の隣接ビットレベル・セルに出力することを特徴とする双方向マーチングメモリ。
  20. 前記ビットレベル・セルのそれぞれにおいて、前記第１のクロック信号供給線からの前記第１のクロック信号が前記前方転送リセット・トランジスタの前記制御電極に印加されると、前記前方転送リセット・トランジスタは前記共通コンデンサに既に格納されていた信号電荷を放電し、且つ、
    前記第２のクロック信号供給線からの前記第２のクロック信号が前記後方転送リセット・トランジスタの前記制御電極に印加されると、前記後方転送リセット・トランジスタは、前記共通コンデンサに既に格納されていた信号電荷を放電することを特徴とする請求項１９に記載の双方向マーチングメモリ。
  21. 前記ビットレベル・セルのそれぞれにおいて、
    前記共通コンデンサに格納されていた前記信号電荷が放電した後、前記前方転送トランジスタは、前記第１の前方転送遅延素子が規定する第１の前方遅延時間だけ遅れて作動し、 前記第１の隣接ビットレベル・セルに格納されていた前記信号が前記前方転送トランジスタの前記制御電極に送られると、前記前方転送トランジスタは、前記第１の隣接ビットレベル・セルに格納されていた信号を前記共通コンデンサに、前記第２の前方転送遅延素子が規定する第２の前方遅延時間だけ更に遅れて転送し、
    前記共通コンデンサに格納されていた前記信号電荷が放電した後、前記後方転送トランジスタは、前記第１の後方遅延素子が規定する第１の後方遅延時間だけ遅れて作動し、
    前記第１の隣接ビットレベル・セルに格納されていた前記信号が前記後方転送トランジスタの前記制御電極に送られると、前記後方転送トランジスタは、前記第１の隣接ビットレベル・セルに格納されていた信号を前記共通コンデンサに、前記第２の後方遅延素子が規定する第２の後方遅延時間だけ更に遅れて転送することを特徴とする請求項１９に記載の双方向マーチングメモリ。
  22. 複数のマーチング・メモリーブロックが空間的に配列された複合マーチングメモリであって、
    前記マーチング・メモリーブロックのそれぞれは、メモリユニットのそれぞれがバイト・サイズ又はワード・サイズの情報を格納するように、ビットレベル・セルの１次元配列で構成されたメモリユニットが複数個配列されたアレイを含んでおり、
    前記メモリユニットのそれぞれは、それぞれのマーチング・メモリーブロックにおいて、対応するマーチング・メモリーブロックの出力側のメモリユニットに向けて、前記対応するマーチング・メモリーブロックの入力側のメモリユニットからクロック信号に同期して、ステップごとに、前記バイト・サイズ又はワード・サイズの情報を転送し、且つ、
    前記マーチング・メモリーブロックのそれぞれにおいて、対象とするマーチング・メモリーブロックのメモリユニットのそれぞれがランダムにアクセスできるように、前記マーチング・メモリーブロックのそれぞれがランダムにアクセスされることを特徴とする複合マーチングメモリ。
  23. 前記ビットレベル・セルのそれぞれは、
    前記クロック信号を供給するクロック信号供給線に第１遅延素子を介して接続され第１主電極と、前記メモリユニットのアレイの入力側に隣接して配列された前記メモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの出力端子に、第２遅延素子を介して接続された制御電極を有する転送トランジスタと、
    前記転送トランジスタの第２主電極に接続した第１主電極、前記クロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有するリセット・トランジスタと、
    前記リセット・トランジスタに並列接続され、前記ビットレベル・セルの情報を格納するコンデンサと、を備え、
    前記転送トランジスタの前記第２主電極と前記リセット・トランジスタの前記第１主電極を接続する出力ノードが、前記ビットレベル・セルの出力端子として機能し、且つ、前記出力端子は、前記メモリユニットのアレイの出力側に隣接して配列されたメモリユニットに割り当てられたビットレベル・セルの一つである第２の隣接ビットレベル・セルに、前記コンデンサに格納されていた信号を出力することを特徴とする請求項２２に記載の複合マーチングメモリ。
  24. 前記ビットレベル・セルのそれぞれにおいて、前記クロック信号が前記リセット・トランジスタの前記制御電極に印加されると、前記リセット・トランジスタは、前記コンデンサに既に格納していた信号電荷を放電することを特徴とする請求項２３に記載のマーチングメモリ。
  25. 前記ビットレベル・セルのそれぞれにおいて、前記コンデンサに格納されていた信号電荷が放電した後に、前記転送トランジスタは前記第１遅延素子が規定する第１の遅延時間だけ遅れて作動し、且つ、
    前記第１の隣接ビットレベル・セルに格納されていた信号が前記転送トランジスタの前記制御電極に送られると、前記転送トランジスタは、前記第１の隣接ビットレベル・セルに格納されていた前記信号を前記コンデンサに、前記第２遅延素子が規定する第２の遅延時間だけ更に遅れて転送することを特徴とする請求項２３に記載の複合マーチングメモリ。
  26. 複数のマーチング・メモリーブロックが空間的に配列された複合マーチングメモリであって、
    前記マーチング・メモリーブロックのそれぞれは、メモリユニットのそれぞれがバイト・サイズ又はワード・サイズの情報を格納するように、ビットレベル・セルの１次元配列で構成されたメモリユニットが複数個配列されたアレイを含んでおり、
    前記メモリユニットのそれぞれは、それぞれのマーチング・メモリーブロックにおいて、対応するマーチング・メモリーブロックの第１の端部側のメモリユニットに向けて、前記対応するマーチング・メモリーブロックの前記第１の端部に対向する第２の端部側のメモリユニットから第１のクロック信号に同期して、ステップごとに、前記バイト・サイズ又はワード・サイズの情報を転送し、
    前記メモリユニットのそれぞれは、それぞれのマーチング・メモリーブロックにおいて、対応するマーチング・メモリーブロックの前記第２の端部側のメモリユニットに向けて、前記対応するマーチング・メモリーブロックの前記第１の端部側のメモリユニットから第２のクロック信号に同期して、ステップごとに、前記バイト・サイズ又はワード・サイズの情報を転送し、
    前記マーチング・メモリーブロックのそれぞれにおいて、対象とするマーチング・メモリーブロックのメモリユニットのそれぞれがランダムにアクセスできるように、前記マーチング・メモリーブロックのそれぞれがランダムにアクセスされることを特徴とする複合マーチングメモリ。
  27. 前記ビットレベル・セルのそれぞれは、
    第１の前方転送遅延素子を介して第１のクロック信号供給線に接続した第１主電極、第２の前方転送遅延素子を介して前記メモリユニットのアレイの一方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの前方転送出力端子に接続された制御電極を有する前方転送トランジスタと、
    前記前方転送トランジスタの第２主電極に接続した第１主電極、前記第１のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する前方転送リセット・トランジスタと、
    第１の後方遅延素子を介して第２のクロック信号供給線に接続した第１主電極、第２の後方遅延素子を介して第２の隣接ビットレベル・セルの後方転送出力端子に接続された制御電極を有する後方転送トランジスタと、
    前記後方転送トランジスタの第２主電極に接続した第１主電極、前記第２のクロック信号供給線に接続した制御電極、前記接地電位に接続した第２主電極を有する後方転送リセット・トランジスタと、
    前記前方転送リセット・トランジスタと前記後方転送リセット・トランジスタとに並列接続され、前記ビットレベル・セルの情報を格納する共通コンデンサとを有し、
    前記前方転送トランジスタの前記第２主電極と前記前方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが、前記ビットレベル・セルの前方転送出力端子として機能し、
    前記前方転送出力端子は、前記共通コンデンサに格納されていた前記信号を、前記メモリユニットのアレイの他方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである前記第２の隣接ビットレベル・セルに出力し、
    前記後方転送トランジスタの前記第２主電極と前記後方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが前記ビットレベル・セルの後方転送出力端子として機能し、
    前記ビットレベル・セルの前記後方転送出力端子は、前記共通コンデンサに格納されていた前記信号を、前記第１の隣接ビットレベル・セルに出力することを特徴とする請求項２６に記載の複合マーチングメモリ。
  28. 前記ビットレベル・セルのそれぞれにおいて、前記第１のクロック信号供給線からの前記第１のクロック信号が前記前方転送リセット・トランジスタの前記制御電極に印加されると、前記前方転送リセット・トランジスタは前記共通コンデンサに既に格納されていた信号電荷を放電し、且つ、
    前記第２のクロック信号供給線からの前記第２のクロック信号が前記後方転送リセット・トランジスタの前記制御電極に印加されると、前記後方転送リセット・トランジスタは、前記共通コンデンサに既に格納されていた信号電荷を放電することを特徴とする請求項２７に記載のマーチングメモリ。
  29. 前記ビットレベル・セルのそれぞれにおいて、
    前記共通コンデンサに格納されていた前記信号電荷が放電した後、前記前方転送トランジスタは、前記第１の前方転送遅延素子が規定する第１の前方遅延時間だけ遅れて作動し、
    前記第１の隣接ビットレベル・セルに格納されていた前記信号が前記前方転送トランジスタの前記制御電極に送られると、前記前方転送トランジスタは、前記第１の隣接ビットレベル・セルに格納されていた信号を前記共通コンデンサに、前記第２の前方転送遅延素子が規定する第２の前方遅延時間だけ更に遅れて転送し、
    前記共通コンデンサに格納されていた前記信号電荷が放電した後、前記後方転送トランジスタは、前記第１の後方遅延素子が規定する第１の後方遅延時間だけ遅れて作動し、
    前記第１の隣接ビットレベル・セルに格納されていた前記信号が前記後方転送トランジスタの前記制御電極に送られると、前記後方転送トランジスタは、前記第１の隣接ビットレベル・セルに格納されていた信号を前記共通コンデンサに、前記第２の後方遅延素子が規定する第２の後方遅延時間だけ更に遅れて転送することを特徴とする請求項２７に記載の複合マーチングメモリ。
  30. プロセッサと、格納されていた情報を前記プロセッサに能動的に逐次出力するマーチング主記憶装置と、を備える計算機システムであって、
    前記プロセッサは前記格納されていた情報により演算論理動作を実行でき、命令の移動の場合には前記マーチング主記憶装置から前記プロセッサに向かう命令流が一方向だけであることを除いて、前記プロセッサにおける処理の結果が前記マーチング主記憶装置に送られ、
    前記マーチング主記憶装置はメモリユニットのアレイを含み、前記メモリユニットのそれぞれはバイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成され、
    前記ビットレベル・セルのそれぞれは、
    第１遅延素子を介してクロック信号供給線に接続した第１主電極、前記メモリユニットのアレイの入力側に隣接して配列された前記メモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの出力端子に、第２遅延素子を介して接続された制御電極を有する転送トランジスタと、
    前記転送トランジスタの第２主電極に接続した第１主電極、前記クロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有するリセット・トランジスタと、
    前記リセット・トランジスタに並列接続され、前記それぞれのビットレベル・セルの情報を格納するコンデンサと、を備え、
    前記転送トランジスタの前記第２主電極と前記リセット・トランジスタの前記第１主電極を接続する出力ノードが、前記それぞれのビットレベル・セルの出力端子として機能し、且つ、前記出力端子は、前記メモリユニットのアレイの出力側に隣接して配列されたメモリユニットに割り当てられたビットレベル・セルの一つである第２の隣接ビットレベル・セルに、前記コンデンサに格納されていた信号を出力することを特徴とする計算機システム。
  31. プロセッサと、格納されていた情報を前記プロセッサに能動的に逐次出力する双方向マーチング主記憶装置と、を備える計算機システムであって、
    前記プロセッサは前記格納されていた情報により演算論理動作を実行でき、命令の移動の場合には前記双方向マーチング主記憶装置から前記プロセッサに向かう命令流が一方向だけであることを除いて、前記プロセッサにおける処理の結果が前記双方向マーチング主記憶装置に送られ、
    前記双方向マーチング主記憶装置はメモリユニットのアレイを含み、前記メモリユニットのそれぞれはバイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成され、
    前記ビットレベル・セルのそれぞれは、
    第１の前方転送遅延素子を介して第１のクロック信号供給線に接続した第１主電極、第２の前方転送遅延素子を介して前記メモリユニットのアレイの一方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの前方転送出力端子に接続された制御電極を有する前方転送トランジスタと、
    前記前方転送トランジスタの第２主電極に接続した第１主電極、前記第１のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する前方転送リセット・トランジスタと、
    第１の後方遅延素子を介して第２のクロック信号供給線に接続した第１主電極、第２の後方遅延素子を介して第２の隣接ビットレベル・セルの後方転送出力端子に接続された制御電極を有する後方転送トランジスタと、
    前記後方転送トランジスタの第２主電極に接続した第１主電極、前記第２のクロック信号供給線に接続した制御電極、前記接地電位に接続した第２主電極を有する後方転送リセット・トランジスタと、
    前記前方転送リセット・トランジスタと前記後方転送リセット・トランジスタとに並列接続され、前記ビットレベル・セルの情報を格納する共通コンデンサとを有し、
    前記前方転送トランジスタの前記第２主電極と前記前方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが、前記ビットレベル・セルの前方転送出力端子として機能し、
    前記前方転送出力端子は、前記共通コンデンサに格納されていた前記信号を、前記メモリユニットのアレイの他方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである前記第２の隣接ビットレベル・セルに出力し、
    前記後方転送トランジスタの前記第２主電極と前記後方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが前記ビットレベル・セルの後方転送出力端子として機能し、
    前記ビットレベル・セルの前記後方転送出力端子は、前記共通コンデンサに格納されていた前記信号を、前記第１の隣接ビットレベル・セルに出力することを特徴とする計算機システム。
  32. プロセッサと、格納されていた情報を前記プロセッサに能動的に逐次出力する双方向マーチング主記憶装置と、を備える計算機システムであって、
    前記プロセッサは前記格納されていた情報により演算論理動作を実行でき、命令の移動の場合には前記双方向マーチング主記憶装置から前記プロセッサに向かう命令流が一方向だけであることを除いて、前記プロセッサにおける処理の結果が前記双方向マーチング主記憶装置に送られ、
    前記双方向マーチング主記憶装置はメモリユニットのアレイを含み、前記メモリユニットのそれぞれはバイト・サイズ又はワード・サイズの情報を格納するようにビットレベル・セルの１次元配列から構成され、
    前記ビットレベル・セルのそれぞれは、
    第１の前方転送遅延素子を介して第１のクロック信号供給線に接続した第１主電極、第２の前方転送遅延素子を介して前記メモリユニットのアレイの一方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの前方転送出力端子に接続された制御電極を有する前方転送トランジスタと、
    前記前方転送トランジスタの第２主電極に接続した第１主電極、前記第１のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する前方転送リセット・トランジスタと、
    第１の後方遅延素子を介して第２のクロック信号供給線に接続した第１主電極、第２の後方遅延素子を介して第２の隣接ビットレベル・セルの後方転送出力端子に接続された制御電極を有する後方転送トランジスタと、
    前記後方転送トランジスタの第２主電極に接続した第１主電極、前記第２のクロック信号供給線に接続した制御電極、前記接地電位に接続した第２主電極を有する後方転送リセット・トランジスタと、
    前記前方転送リセット・トランジスタと前記後方転送リセット・トランジスタとに並列接続され、前記ビットレベル・セルの情報を格納する共通コンデンサとを有し、
    前記前方転送トランジスタの前記第２主電極と前記前方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが、前記ビットレベル・セルの前方転送出力端子として機能し、
    前記前方転送出力端子は、前記共通コンデンサに格納されていた前記信号を、前記メモリユニットのアレイの他方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである前記第２の隣接ビットレベル・セルに出力し、
    前記後方転送トランジスタの前記第２主電極と前記後方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが前記ビットレベル・セルの後方転送出力端子として機能し、
    前記ビットレベル・セルの前記後方転送出力端子は、前記共通コンデンサに格納されていた前記信号を、前記第１の隣接ビットレベル・セルに出力することを特徴とする計算機システム。
  33. プロセッサと、格納されていた情報を前記プロセッサに能動的に逐次出力するマーチング主記憶装置と、を備える計算機システムであって、
    前記プロセッサは前記格納されていた情報により演算論理動作を実行でき、命令の移動の場合には前記マーチング主記憶装置から前記プロセッサに向かう命令流が一方向だけであることを除いて、前記プロセッサにおける処理の結果が前記マーチング主記憶装置に送られ、
    前記マーチング主記憶装置は空間的に配列した複数のマーチング・メモリーブロックを備え、
    前記マーチング・メモリーブロックのそれぞれは、メモリユニットのそれぞれがバイト・サイズ又はワード・サイズの情報を格納するように、ビットレベル・セルの１次元配列で構成されたメモリユニットが複数個配列されたアレイを含んでおり、
    前記マーチング・メモリーブロックのそれぞれにおいて、対象とするマーチング・メモリーブロックのメモリユニットのそれぞれがランダムにアクセスできるように、前記マーチング・メモリーブロックのそれぞれがランダムにアクセスされることを特徴とする計算機システム。
  34. 前記ビットレベル・セルのそれぞれは、
    前記クロック信号を供給するクロック信号供給線に第１遅延素子を介して接続され第１主電極と、前記メモリユニットのアレイの入力側に隣接して配列された前記メモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの出力端子に、第２遅延素子を介して接続された制御電極を有する転送トランジスタと、
    前記転送トランジスタの第２主電極に接続した第１主電極、前記クロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有するリセット・トランジスタと、
    前記リセット・トランジスタに並列接続され、前記ビットレベル・セルの情報を格納するコンデンサと、を備え、
    前記転送トランジスタの前記第２主電極と前記リセット・トランジスタの前記第１主電極を接続する出力ノードが、前記ビットレベル・セルの出力端子として機能し、且つ、前記出力端子は、前記メモリユニットのアレイの出力側に隣接して配列されたメモリユニットに割り当てられたビットレベル・セルの一つである第２の隣接ビットレベル・セルに、前記コンデンサに格納されていた信号を出力することを特徴とする請求項３３に記載の計算機システム。
  35. プロセッサと、格納されていた情報を前記プロセッサに能動的に逐次出力する双方向マーチング主記憶装置と、を備える計算機システムであって、
    前記プロセッサは前記格納されていた情報により演算論理動作を実行でき、命令の移動の場合には前記双方向マーチング主記憶装置から前記プロセッサに向かう命令流が一方向だけであることを除いて、前記プロセッサにおける処理の結果が前記双方向マーチング主記憶装置に送られ、
    前記双方向マーチング主記憶装置は空間的に配列した複数の双方向マーチング・メモリーブロックを備え、
    前記双方向マーチング・メモリーブロックのそれぞれは、メモリユニットのそれぞれがバイト・サイズ又はワード・サイズの情報を格納するように、ビットレベル・セルの１次元配列で構成されたメモリユニットが複数個配列されたアレイを含んでおり、
    前記メモリユニットのそれぞれは、それぞれのマーチング・メモリーブロックにおいて、対応するマーチング・メモリーブロックの第１の端部側のメモリユニットに向けて、前記対応するマーチング・メモリーブロックの前記第１の端部に対向する第２の端部側のメモリユニットから第１のクロック信号に同期して、ステップごとに、前記バイト・サイズ又はワード・サイズの情報を転送し、
    前記メモリユニットのそれぞれは、それぞれのマーチング・メモリーブロックにおいて、対応するマーチング・メモリーブロックの前記第２の端部側のメモリユニットに向けて、前記対応するマーチング・メモリーブロックの前記第１の端部側のメモリユニットから第２のクロック信号に同期して、ステップごとに、前記バイト・サイズ又はワード・サイズの情報を転送し、
    前記マーチング・メモリーブロックのそれぞれにおいて、対象とするマーチング・メモリーブロックのメモリユニットのそれぞれがランダムにアクセスできるように、前記マーチング・メモリーブロックのそれぞれがランダムにアクセスされることを特徴とする計算機システム。
  36. 前記ビットレベル・セルのそれぞれは、
    第１の前方転送遅延素子を介して第１のクロック信号供給線に接続した第１主電極、第２の前方転送遅延素子を介して前記メモリユニットのアレイの一方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである第１の隣接ビットレベル・セルの前方転送出力端子に接続された制御電極を有する前方転送トランジスタと、
    前記前方転送トランジスタの第２主電極に接続した第１主電極、前記第１のクロック信号供給線に接続した制御電極、接地電位に接続した第２主電極を有する前方転送リセット・トランジスタと、
    第１の後方遅延素子を介して第２のクロック信号供給線に接続した第１主電極、第２の後方遅延素子を介して第２の隣接ビットレベル・セルの後方転送出力端子に接続された制御電極を有する後方転送トランジスタと、
    前記後方転送トランジスタの第２主電極に接続した第１主電極、前記第２のクロック信号供給線に接続した制御電極、前記接地電位に接続した第２主電極を有する後方転送リセット・トランジスタと、
    前記前方転送リセット・トランジスタと前記後方転送リセット・トランジスタとに並列接続され、前記ビットレベル・セルの情報を格納する共通コンデンサとを有し、
    前記前方転送トランジスタの前記第２主電極と前記前方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが、前記ビットレベル・セルの前方転送出力端子として機能し、
    前記前方転送出力端子は、前記共通コンデンサに格納されていた前記信号を、前記メモリユニットのアレイの他方の側に隣接して位置する前記メモリユニットに割り当てられたビットレベル・セルの一つである前記第２の隣接ビットレベル・セルに出力し、
    前記後方転送トランジスタの前記第２主電極と前記後方転送リセット・トランジスタの前記第１主電極を接続する出力ノードが前記ビットレベル・セルの後方転送出力端子として機能し、
    前記ビットレベル・セルの前記後方転送出力端子は、前記共通コンデンサに格納されていた前記信号を、前記第１の隣接ビットレベル・セルに出力することを特徴とする請求項３５に記載の計算機システム。
  37. 前記ビットレベル・セルのそれぞれにおいて、前記第１のクロック信号供給線からの前記第１のクロック信号が前記前方転送リセット・トランジスタの前記制御電極に印加されると、前記前方転送リセット・トランジスタは前記共通コンデンサに既に格納されていた信号電荷を放電し、且つ、
    前記第２のクロック信号供給線からの前記第２のクロック信号が前記後方転送リセット・トランジスタの前記制御電極に印加されると、前記後方転送リセット・トランジスタは、前記共通コンデンサに既に格納されていた信号電荷を放電することを特徴とする請求項３６に記載の計算機システム。
  38. 前記プロセッサは、前記双方向マーチング主記憶装置から前記格納されていた情報を受信する複数の演算パイプラインを更に含むことを特徴とする請求項３０〜３２，３４及び３６のいずれか１項に記載の計算機システム。
  39. 前記計算機システムは、
    情報のユニットにそれぞれに対応する位置に配置されたキャッシュメモリユニットのアレイと、
    前記双方向マーチング主記憶装置から前記格納されていた情報を受信する前記キャッシュメモリユニットのアレイのキャッシュ入力端子と、
    前記キャッシュメモリユニットのアレイのキャッシュ出力端子を有するマーチング・キャッシュメモリを更に備え、
    情報をキャッシュメモリユニットのそれぞれに格納し、且つ、前記キャッシュメモリユニットのそれぞれに格納した情報を、前記クロック信号に同期して、前記情報をそれぞれ隣接するキャッシュメモリユニットにステップごとに逐次転送して、能動的且つ逐次的に前記格納されていた情報を前記プロセッサに出力し、
    前記プロセッサの演算論理装置は前記演算論理動作を前記格納されていた情報を用いて実行し、命令の移動については処理すべき前記情報の流れの反対方向の流れは存在しないが、前記演算論理装置における処理結果が前記双方向マーチング主記憶装置に送られることを特徴とする請求項３０〜３２，３４及び３６のいずれか１項に記載の計算機システム。
  40. 前記複数の演算パイプラインは、複数のベクトル処理装置又は複数のスカラ機能装置のいずれかを含んでいことを特徴とする請求項３９に記載の計算機システム。
  41. 前記計算機システムは、
    キャッシュメモリユニットの第２のアレイと、
    前記双方向マーチング主記憶装置から前記格納されていた情報を受信する前記第２のアレイのキャッシュ入力端子と、
    前記第２のアレイのキャッシュ出力端子と、を有するマーチング・キャッシュメモリを更に備え、
    情報をキャッシュメモリユニットのそれぞれに格納し、且つ、前記キャッシュメモリユニットのそれぞれに格納した情報を、前記クロック信号に同期して隣接するキャッシュメモリユニットにステップごとに逐次転送して、能動的且つ逐次的に前記格納されていた情報を前記プロセッサに出力し、
    前記プロセッサの演算論理装置は前記演算論理動作を前記格納されていた情報を用いて実行し、命令の移動については処理すべき前記情報の流れの反対方向の流れは存在しないが、前記演算論理装置における処理結果が前記双方向マーチング主記憶装置に送られることを特徴とする請求項３０〜３２，３４及び３６のいずれか１項に記載の計算機システム。
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