KR20160116040A - 메모리 병목이 없는, 마칭 메모리, 양방향 마칭 메모리, 복합 마칭 메모리 및 컴퓨터 시스템 - Google Patents

메모리 병목이 없는, 마칭 메모리, 양방향 마칭 메모리, 복합 마칭 메모리 및 컴퓨터 시스템 Download PDF

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KR20160116040A
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Abstract

마칭 메모리는 메모리 유닛들(U1, U2, U3,........., Un -1, Un)의 어레이를 포함하고, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 비트-레벨 셀들(M11, M21, M31, ........, Mm -1,1, Mm1)의 시퀀스를 가진다. 비트-레벨 셀들 각각은 제1 지연 요소(D111)를 통해 클록 신호 공급 라인(CLOCK)에 접속된 제1 메인-전극과 제2 지연 요소(D112)를 통해 어레이의 입력측에 배치된 제1 이웃 비트-레벨 셀의 출력 단자에 접속된 제어-전극을 갖는 전달-트랜지스터(Q111), 클록 신호 공급 라인에 접속된 제어-전극을 갖는 리셋-트랜지스터(Q112), 및 리셋-트랜지스터와 병렬 접속된 커패시터(C11)를 포함한다.

Description

메모리 병목이 없는, 마칭 메모리, 양방향 마칭 메모리, 복합 마칭 메모리 및 컴퓨터 시스템{A MARCHING MEMORY, A BIDIRECTIONAL MARCHING MEMORY, A COMPLEX MARCHING MEMORY AND A COMPUTER SYSTEM, WITHOUT THE MEMORY BOTTLENECK}
본 발명은, 에너지 소비가 낮고 고속으로 동작하는 새로운 메모리와, 이 새로운 메모리를 이용한 새로운 컴퓨터 시스템에 관한 것이다.
폰 노이만(von Neumann) 등이 60여년 전에 프로그램 저장형 전자 컴퓨터를 개발한 이후, 기본적인 메모리 액세스 원리는 바뀌지 않았다. 컴퓨터의 처리 속도는 전 범위의 고성능 컴퓨팅(HPC; high performance computing) 애플리케이션에 대해 수 년간 상당히 증가했지만, 이것은 장치 기술에 의해 또는 (캐쉬를 이용하는 등의) 메모리 액세스를 피하는 방식에 의해 달성되었다. 그러나, 메모리 액세스 시간은 여전히 성능을 제한한다. 현재 컴퓨터 시스템은, 도 1에 나타낸 바와 같이, 많은 프로세서(11)와 많은 대규모 메인 메모리(331)를 이용한다.
도 1에 나타낸 컴퓨터 시스템은, 프로세서(11), 캐시 메모리(321a, 321b) 및 메인 메모리(331)를 포함한다. 프로세서(11)는, 클록 신호를 생성하도록 구성된 클록 생성기(113)를 갖는 제어 유닛(111), 클록 신호에 동기화된 산술 및 논리 연산을 실행하도록 구성된 산술 논리 유닛(ALU)(112), 제어 유닛(111)에 접속된 명령어 레지스터 파일(RF)(322a) 및 ALU(112)에 접속된 데이터 레지스터 파일(RF)(322b)을 포함한다. 캐쉬 메모리(321a, 321b)는 명령어 캐쉬 메모리(321a)와 데이터 캐쉬 메모리(321b)를 가진다. 메인 메모리(331)의 일부와 명령어 캐쉬 메모리(321a)는, 메모리 액세스 시간을 제한하는(또는 폰 노이만 병목을 갖는) 배선 및/또는 버스(351)에 의해 전기적으로 접속된다. 메인 메모리(331)의 나머지 부분과 데이터 캐쉬 메모리(321b)도 전기적으로 접속되어 유사한 메모리 액세스(351)를 가능케 한다. 또한, 메모리 액세스(352)를 구현하는 배선 및/또는 버스는, 데이터 캐쉬 메모리(321b)와 명령어 캐쉬 메모리(321a) 사이에, 및 명령어 레지스터 파일(322a)과 데이터 레지스터 파일(322b) 사이에 전기적으로 접속된다.
HPC 시스템은 고속으로 및 낮은 에너지 소비로 동작할 것으로 예상되지만, 메모리 액세스 병목(351, 352)으로 인해 속도 제약이 있다. 병목(351, 352)은, 프로세서(11)와 메인 메모리(331) 사이의 배선에 기인한 것으로서, 배선 길이가 컴퓨터로의 액세스를 지연시키고 배선들 사이에 존재하는 부유 커패시턴스가 추가 지연을 야기하기 때문이다. 이러한 커패시턴스는 11의 프로세서 클록 주파수에 비례하는 더 많은 전력 소비를 요구한다.
현재 일부 HPC 프로세서들은 수개의 벡터 산술 파이프라인을 이용하여 구현된다. 이 벡터 프로세서는 메모리 대역폭을 더욱 잘 활용하며, 벡터 표기로 나타낼 수 있는 HPC 애플리케이션을 위한 우수한 머신이다. 벡터 명령어는 소스 프로그램 내의 루프들로부터 형성되고 이들 벡터 명령어들 각각은 벡터 프로세서의 산술 파이프라인 또는 병렬 프로세서 내의 대응하는 유닛들에서 실행된다. 이들 처리 방식들의 결과는 동일한 결과를 낸다. 그러나, 벡터 프로세서 기반의 시스템조차도 모든 유닛들 사이에 메모리 병목(351, 352)을 가진다. 넓은 메모리와 큰 대역폭을 갖는 단일 시스템에서도, 동일한 병목(351, 352)이 나타나며, 시스템이 병렬 프로세서에서와 같이 많은 동일한 유닛들로 구성된다면, 병목(351, 352)은 피할 수 없다.
종래의 컴퓨터 시스템에는 2개의 본질적인 메모리 액세스 문제가 있다. 첫 번째 문제는 메모리 칩과 캐쉬 사이 또는 칩 상의 이들 2개 유닛들 사이 뿐만 아니라 메모리 시스템 내부에도 있는 배선이다. 칩들 사이에서 이들 2개 칩들/유닛들 사이의 배선은 용량과 배선 신호 시간 지연으로 인해 더 많은 동적 전력 소비를 초래한다. 이것은 액세스 라인들과 나머지 판독/기입 라인들에 관련된 메모리 칩내의 내부 배선 문제로 확장된다. 따라서, 메모리 칩들간 및 메모리 칩들 내부 양쪽 모두의 배선에서, 이들 배선과의 커패시터들에 의해 야기되는 에너지 소비가 존재한다.
두 번째 문제는 프로세서 칩, 캐쉬 및 메모리 칩 사이의 메모리 병목(351, 352)이다. ALU는 캐쉬 또는 메모리의 임의의 부분에 액세스할 수 있으므로, 액세스 경로(351, 352)는 긴 길이의 전역적 배선으로 구성된다. 이들 경로들은 가용 배선수에서도 제한된다. 이러한 병목은 버스 등의 하드웨어에 기인한 것으로 보인다. 특히 고속의 CPU와 대용량의 메모리가 있을 때, 기본적으로 이들 둘 사이에 뚜렷한 병목이 존재한다.
병목을 제거하는 핵심은 CPU와 동일한 메모리 클록 사이클을 갖는 것이다. 첫 번째, 메모리 액세스를 개선하기 위해 상기 문제를 해결하는 것이 이루어져야 한다. 두 번째, 메모리 내부와 메모리 외부 양쪽 모두에서 더 긴 배선에 기인한 시간 지연이 상당히 감소되어야 한다.
이들 2개 문제를 해결함으로써, 메모리와 CPU 사이의 고속의 직접적인 결합이 이루어지고, 이러한 사실은 메모리 병목이 없는 컴퓨터를 가능케 한다. 프로세서와 프로세서의 주변부는 이들 문제 때문에 총 에너지의 70%를 소비하며, 이것은 다시 도 53에 나타낸 바와 같이, 명령어 공급에 대한 42 퍼센트와 데이터에 대한 28 퍼센트로 나누어진다. 배선 문제는 전력 소비 뿐만 아니라 신호의 시간 지연을 생성한다. 배선 문제를 극복한다는 것은, 데이터/명령어의 흐름을 제한하는 병목(351, 352)의 제거를 암시한다. 칩내/칩들간의 배선을 제거할 수 있다면, 전력 소비, 시간 지연, 및 메모리 병목(351, 352)의 문제들이 해결될 것이다.
본 발명의 양태는 메모리 유닛들의 어레이를 포함하는 마칭 메모리(marching memory)에 있고, 여기서, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 비트-레벨 셀들의 시퀀스를 가지며, 비트-레벨 셀들 각각은: (a) 제1 지연 요소를 통해 클록 신호 공급 라인에 접속된 제1 메인-전극과 제2 지연 요소를 통해 메모리 유닛들의 어레이의 입력측에 배치된 제1 이웃 비트-레벨 셀의 출력 단자에 접속된 제어-전극을 갖는 전달-트랜지스터; (b) 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 리셋-트랜지스터; 및 (c) 리셋-트랜지스터와 병렬로 접속된, 비트-레벨 셀의 정보를 저장하도록 구성된 커패시터를 포함하고, 여기서, 전달-트랜지스터의 제2 메인-전극과 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 비트-레벨 셀의 출력 단자로서 역할하고, 비트-레벨 셀의 출력 단자는 커패시터에 저장된 신호를 메모리 유닛들의 어레이의 출력측에 배치된 제2 이웃 비트-레벨 셀에 전달한다.
여기서, 제1 메인-전극은, 전계 효과 트랜지스터(FET), 정전 유도형 트랜지스터(SIT; static induction transistor), 고 전자 이동도 트랜지스터(HEMT; high electron mobility transistor) 등에 대한 소스 전극 또는 드레인 전극으로서 할당될 것이고, 제2 메인-전극은 제1 메인-전극이 소스 전극으로서 할당된다면 드레인 전극이 된다. 대안으로서, 제2 메인-전극은 제1 메인-전극이 FET, SIT, 및 HEMT 등에 대한 드레인 전극으로서 할당된다면 소스 전극이 된다. 마찬가지로, 제1 메인-전극은 쌍극성 접합 트랜지스터(BJT)에 대한 에미터 전극 또는 콜렉터 전극으로서 할당될 것이고, 제2 메인-전극은 제1 메인-전극이 에미터 전극으로서 할당된다면 콜렉터 전극이 된다. 대안으로서, 제2 메인-전극은 제1 메인-전극이 BJT에 대한 콜렉터 전극으로서 할당된다면 에미터 전극이 된다. 그리고, 제어-전극은 FET, SIT, 및 HEMT 등에 대한 게이트 전극이 되고, BJT에 대해서는 베이스 전극이 된다.
본 발명의 또 다른 양태는 메모리 유닛들의 어레이를 포함하는 양방향 마칭 메모리에 있고, 여기서, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 비트-레벨 셀들의 시퀀스를 가지며, 비트-레벨 셀들 각각은: (a) 제1 순방향 지연 요소를 통해 제1 클록 신호 공급 라인에 접속된 제1 메인-전극과 제2 순방향 지연 요소를 통해 메모리 유닛들의 어레이의 한측에 배치된 제1 이웃 비트-레벨 셀의 순방향 출력 단자에 접속된 제어-전극을 갖는 순방향 전달-트랜지스터; (b) 순방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 제1 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 순방향 리셋-트랜지스터; (c) 제1 역방향 지연 요소를 통해 제2 클록 신호 공급 라인에 접속된 제1 메인-전극과 제2 역방향 지연 요소를 통해 제2 이웃 비트-레벨 셀의 역방향 출력 단자에 접속된 제어-전극을 갖는 역방향 전달-트랜지스터; (d) 역방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 제2 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 역방향 리셋-트랜지스터; (e) 순방향 리셋-트랜지스터와 병렬로 접속되고, 비트-레벨 셀의 정보를 저장하도록 구성된 순방향 커패시터; 및 (f) 역방향 리셋-트랜지스터와 병렬로 접속되고, 비트-레벨 셀의 정보를 저장하도록 구성된 역방향 커패시터를 포함하고, 순방향 전달-트랜지스터의 제2 메인-전극과 순방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 비트-레벨 셀의 순방향 출력 단자로서 역할하고, 비트-레벨 셀의 순방향 출력 단자는 순방향 커패시터에 저장된 신호를 메모리 유닛들의 어레이의 또 다른 측에 배치된 제2 이웃 비트-레벨 셀에 전달하며, 역방향 전달-트랜지스터의 제2 메인-전극과 역방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 비트-레벨 셀의 역방향 출력 단자로서 역할하고, 비트-레벨 셀의 역방향 출력 단자는 역방향 커패시터에 저장된 신호를 제1 이웃 비트-레벨 셀에 전달한다.
본 발명의 역시 또 다른 양태는 메모리 유닛들의 어레이를 포함하는 양방향 마칭 메모리에 있고, 여기서, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 비트-레벨 셀들의 시퀀스를 가지며, 비트-레벨 셀들 각각은: (a) 제1 순방향 지연 요소를 통해 제1 클록 신호 공급 라인에 접속된 제1 메인-전극과 제2 순방향 지연 요소를 통해 메모리 유닛들의 어레이의 한측에 배치된 제1 이웃 비트-레벨 셀의 순방향 출력 단자에 접속된 제어-전극을 갖는 순방향 전달-트랜지스터; (b) 순방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 제1 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 순방향 리셋-트랜지스터; (c) 제1 역방향 지연 요소를 통해 제2 클록 신호 공급 라인에 접속된 제1 메인-전극과 제2 역방향 지연 요소를 통해 제2 이웃 비트-레벨 셀의 역방향 출력 단자에 접속된 제어-전극을 갖는 역방향 전달-트랜지스터; (d) 역방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 제2 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 역방향 리셋-트랜지스터; 및 (e) 순방향 리셋-트랜지스터 및 역방향 리셋-트랜지스터와 병렬로 접속되고, 비트-레벨 셀의 정보를 저장하도록 구성된 공통 커패시터를 포함하고, 순방향 전달-트랜지스터의 제2 메인-전극과 순방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 비트-레벨 셀의 순방향 출력 단자로서 역할하고, 비트-레벨 셀의 순방향 출력 단자는 공통 커패시터에 저장된 신호를 메모리 유닛들의 어레이의 또 다른 측에 배치된 제2 이웃 비트-레벨 셀에 전달하며, 역방향 전달-트랜지스터의 제2 메인-전극과 역방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 비트-레벨 셀의 역방향 출력 단자로서 역할하고, 비트-레벨 셀의 역방향 출력 단자는 공통 커패시터에 저장된 신호를 제1 이웃 비트-레벨 셀에 전달한다.
본 발명의 역시 또 다른 양태는 공간적으로 배치된 복수의 마칭 메모리 블록들을 포괄하는 복합 마칭 메모리에 있으며, 여기서, 마칭 메모리 블록들 각각은 메모리 유닛들의 어레이를 포함하고, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 구성된 비트-레벨 셀들의 시퀀스를 가진다. 여기서, 메모리 유닛들 각각은 CPU의 클록 신호에 동기화된 클록 신호에 동기하여, 단계별로, 대응하는 마칭 메모리 블록의 입력측으로부터 대응하는 마칭 메모리 블록의 출력측을 향하여 전달하고, 마칭 메모리 블록들 각각은 랜덤 액세스되어, 대상 마칭 메모리 블록 내의 메모리 유닛들 각각이 랜덤 액세스될 수 있다.
본 발명의 역시 또 다른 양태는 공간적으로 배치된 복수의 마칭 메모리 블록들을 포괄하는 복합 마칭 메모리에 있으며, 여기서, 마칭 메모리 블록들 각각은 메모리 유닛들의 어레이를 포함하고, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 구성된 비트-레벨 셀들의 시퀀스를 가진다. 여기서, 메모리 유닛들 각각은 제1 클록 신호에 동기하여, 단계별로, 대응하는 마칭 메모리 블록의 제1 에지측을 향하여 제1 에지측과 반대되는 대응하는 마칭 메모리 블록의 제2 에지측으로부터 전달하고, 또한, 메모리 유닛들 각각은 제2 클록 신호에 동기하여, 단계별로, 제1 에지측으로부터 제2 에지측을 향하여 전달하고, 마칭 메모리 블록들 각각은 랜덤 액세스되어 대상 마칭 메모리 블록 내의 메모리 유닛들 각각이 랜덤 액세스될 수 있다.
본 발명의 역시 또 다른 양태는 프로세서와 이 프로세서에게 저장된 정보를 능동적으로 및 순차적으로 제공하여 프로세서가 이 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 하도록 구성된 마칭 메인 메모리를 포함하는 컴퓨터 시스템에 있으며, 추가로, 명령어 이동의 경우에는 마칭 메인 메모리로부터 프로세서로의 일방향 명령어 흐름만이 있다는 것을 제외하고는, 프로세서에서의 처리 결과는 마칭 메인 메모리에 전송되고, 마칭 메인 메모리는 메모리 유닛들의 어레이를 포함하고, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 비트-레벨 셀들의 시퀀스를 가지며, 비트-레벨 셀들 각각은: (a) 제1 지연 요소를 통해 클록 신호 공급 라인에 접속된 제1 메인-전극과 제2 지연 요소를 통해 메모리 유닛들의 어레이의 입력측에 배치된 제1 이웃 비트-레벨 셀의 출력 단자에 접속된 제어-전극을 갖는 전달-트랜지스터; (b) 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 리셋-트랜지스터; 및 (c) 리셋-트랜지스터와 병렬로 접속된, 비트-레벨 셀의 정보를 저장하도록 구성된 커패시터를 포함하고, 여기서, 전달-트랜지스터의 제2 메인-전극과 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 비트-레벨 셀의 출력 단자로서 역할하고, 비트-레벨 셀의 출력 단자는 커패시터에 저장된 신호를 메모리 유닛들의 어레이의 출력측에 배치된 제2 이웃 비트-레벨 셀에 전달한다.
본 발명의 역시 또 다른 양태는 프로세서와 이 프로세서에게 저장된 정보를 능동적으로 및 순차적으로 제공하여 프로세서가 이 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 하도록 구성된 양방향 마칭 메인 메모리를 포함하는 컴퓨터 시스템에 있으며, 추가로, 명령어 이동의 경우에는 양방향 마칭 메인 메모리로부터 프로세서로의 일방향 명령어 흐름만이 있다는 것을 제외하고는, 프로세서에서의 처리 결과는 양방향 마칭 메인 메모리에 전송되고, 양방향 마칭 메인 메모리는 메모리 유닛들의 어레이를 포함하고, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 비트-레벨 셀들의 시퀀스를 가지며, 비트-레벨 셀들 각각은: (a) 제1 순방향 지연 요소를 통해 제1 클록 신호 공급 라인에 접속된 제1 메인-전극과 제2 순방향 지연 요소를 통해 메모리 유닛들의 어레이의 한측에 배치된 제1 이웃 비트-레벨 셀의 순방향 출력 단자에 접속된 제어-전극을 갖는 순방향 전달-트랜지스터; (b) 순방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 제1 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 순방향 리셋-트랜지스터; (c) 제1 역방향 지연 요소를 통해 제2 클록 신호 공급 라인에 접속된 제1 메인-전극과 제2 역방향 지연 요소를 통해 제2 이웃 비트-레벨 셀의 역방향 출력 단자에 접속된 제어-전극을 갖는 역방향 전달-트랜지스터; (d) 역방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 제2 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 역방향 리셋-트랜지스터; 및 (e) 순방향 리셋-트랜지스터 및 역방향 리셋-트랜지스터와 병렬로 접속되고, 비트-레벨 셀의 정보를 저장하도록 구성된 공통 커패시터를 포함하고, 순방향 전달-트랜지스터의 제2 메인-전극과 순방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 비트-레벨 셀의 순방향 출력 단자로서 역할하고, 비트-레벨 셀의 순방향 출력 단자는 공통 커패시터에 저장된 신호를 메모리 유닛들의 어레이의 또 다른 측에 배치된 제2 이웃 비트-레벨 셀에 전달하며, 역방향 전달-트랜지스터의 제2 메인-전극과 역방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 비트-레벨 셀의 역방향 출력 단자로서 역할하고, 비트-레벨 셀의 역방향 출력 단자는 공통 커패시터에 저장된 신호를 제1 이웃 비트-레벨 셀에 전달한다.
본 발명의 역시 또 다른 양태는 프로세서와 이 프로세서에게 저장된 정보를 능동적으로 및 순차적으로 제공하여 프로세서가 이 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 하도록 구성된 양방향 마칭 메인 메모리를 포함하는 컴퓨터 시스템에 있으며, 추가로, 명령어 이동의 경우에는 양방향 마칭 메인 메모리로부터 프로세서로의 일방향 명령어 흐름만이 있다는 것을 제외하고는, 프로세서에서의 처리 결과는 양방향 마칭 메인 메모리에 전송되고, 양방향 마칭 메인 메모리는 메모리 유닛들의 어레이를 포함하고, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 비트-레벨 셀들의 시퀀스를 가지며, 비트-레벨 셀들 각각은: (a) 제1 순방향 지연 요소를 통해 제1 클록 신호 공급 라인에 접속된 제1 메인-전극과 제2 순방향 지연 요소를 통해 메모리 유닛들의 어레이의 한측에 배치된 제1 이웃 비트-레벨 셀의 순방향 출력 단자에 접속된 제어-전극을 갖는 순방향 전달-트랜지스터; (b) 순방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 제1 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 순방향 리셋-트랜지스터; (c) 제1 역방향 지연 요소를 통해 제2 클록 신호 공급 라인에 접속된 제1 메인-전극과 제2 역방향 지연 요소를 통해 제2 이웃 비트-레벨 셀의 역방향 출력 단자에 접속된 제어-전극을 갖는 역방향 전달-트랜지스터; (d) 역방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 제2 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 역방향 리셋-트랜지스터; 및 (e) 순방향 리셋-트랜지스터 및 역방향 리셋-트랜지스터와 병렬로 접속되고, 비트-레벨 셀의 정보를 저장하도록 구성된 공통 커패시터를 포함하고, 순방향 전달-트랜지스터의 제2 메인-전극과 순방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 비트-레벨 셀의 순방향 출력 단자로서 역할하고, 비트-레벨 셀의 순방향 출력 단자는 공통 커패시터에 저장된 신호를 메모리 유닛들의 어레이의 또 다른 측에 배치된 제2 이웃 비트-레벨 셀에 전달하며, 역방향 전달-트랜지스터의 제2 메인-전극과 역방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 비트-레벨 셀의 역방향 출력 단자로서 역할하고, 비트-레벨 셀의 역방향 출력 단자는 공통 커패시터에 저장된 신호를 제1 이웃 비트-레벨 셀에 전달한다.
본 발명의 역시 또 다른 양태는 프로세서와 이 프로세서에게 저장된 정보를 능동적으로 및 순차적으로 제공하여 프로세서가 이 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 하도록 구성된 마칭 메인 메모리를 포함하는 컴퓨터 시스템에 있으며, 추가로, 명령어 이동의 경우에는 마칭 메인 메모리로부터 프로세서로의 일방향 명령어 흐름만이 있다는 것을 제외하고는, 프로세서에서의 처리 결과는 마칭 메인 메모리에 전송되고, 마칭 메인 메모리는 공간적으로 배치된 복수의 마칭 메모리 블록들을 포함하고, 마칭 메모리 블록들 각각은 메모리 유닛들의 어레이를 포함하고, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 구성된 비트-레벨 셀들의 시퀀스를 가진다. 여기서, 마칭 메모리 블록들 각각은 랜덤 액세스되어 대상 마칭 메모리 블록 내의 메모리 유닛들 각각은 랜덤 액세스될 수 있다.
본 발명의 역시 또 다른 양태는 프로세서와 이 프로세서에게 저장된 정보를 능동적으로 및 순차적으로 제공하여 프로세서가 이 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 하도록 구성된 양방향 마칭 메인 메모리를 포함하는 컴퓨터 시스템에 있으며, 추가로, 명령어 이동의 경우에는 양방향 마칭 메인 메모리로부터 프로세서로의 일방향 명령어 흐름만이 있다는 것을 제외하고는, 프로세서에서의 처리 결과는 양방향 마칭 메인 메모리에 전송되고, 양방향 마칭 메인 메모리는 공간적으로 배치된 복수의 양방향 마칭 메모리 블록들을 포함하고, 양방향 마칭 메모리 블록들 각각은 메모리 유닛들의 어레이를 포함하고, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 비트-레벨 셀들의 시퀀스를 가진다. 여기서, 메모리 유닛들 각각은 제1 클록 신호에 동기하여, 단계별로, 대응하는 마칭 메모리 블록의 제1 에지측을 향하여 제1 에지측과 반대되는 대응하는 마칭 메모리 블록의 제2 에지측으로부터 전달하고, 또한, 메모리 유닛들 각각은 제2 클록 신호에 동기하여, 단계별로, 제1 에지측으로부터 제2 에지측을 향하여 전달하고, 마칭 메모리 블록들 각각은 랜덤 액세스되어 대상 마칭 메모리 블록 내의 메모리 유닛들 각각이 랜덤 액세스될 수 있다.
도 1은 종래의 컴퓨터 시스템의 조직을 나타내는 개략적 블록도를 나타낸다;
도 2는 본 발명의 제1 실시예에 속하는 컴퓨터 시스템의 기본 조직을 나타내는 개략적 블록도를 나타낸다;
도 3은 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리(marching main memory)를 구현하는 메모리 유닛들의 어레이와, 마칭 메인 메모리에서의 정보의 전달을 나타낸다;
도 4는 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리 내의 셀-어레이의 트랜지스터-레벨 표현의 예를 나타낸다;
도 5는, 4개의 이웃 비트-레벨 셀들에 중점을 둔, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리 내의 셀-어레이의 확대된 트랜지스터-레벨 표현을 나타낸다;
도 6은 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리 내의 단일 비트-레벨 셀의 추가의 확대된 트랜지스터-레벨 표현을 나타낸다;
도 7a는 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리에 적용되도록 구성된 클록 신호의 파형에 대한 트랜지스터의 응답의 도식예로서, 이전 스테이지로부터 신호 "1"이 전달되는 경우를 나타낸다;
도 7b는 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리에 적용되도록 구성된 클록 신호의 파형에 대한 트랜지스터의 응답의 또 다른 도식예로서, 이전 스테이지로부터 신호 "0"이 전달되는 또 다른 경우를 나타낸다;
도 7c는 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리에 적용되도록 구성된 클록 신호의 파형에 대한 트랜지스터의 응답의 실제 예를 나타낸다;
도 8은 본 발명의 제1 실시예에 속하는 컴퓨터 시스템용의 마칭 메인 메모리에서 이용되는 비트-레벨 셀의 상세한 예를 나타낸다;
도 9는 도 8에 나타낸 비트-레벨 셀을 구현하는 실제의 평면도의 예를 나타낸다;
도 10은 도 9에 나타낸 평면도에서 라인 A-A를 따라 취한 단면도를 나타낸다;
도 11은 본 발명의 제1 실시예의 변형에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리용으로 구성된 유닛간 셀과 조합한 단일 비트-레벨 셀의 또 다른 확대된 트랜지스터-레벨 표현을 나타낸다;
도 12는 도 11에 나타낸 비트-레벨 셀을 구현하는 실제의 평면도의 예를 나타낸다;
도 13은, 2개의 이웃 비트-레벨 셀들에 중점을 둔, 본 발명의 제1 실시예의 변형에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리 내의, 대응하는 유닛간 셀들과 조합한 셀-어레이의 확대된 트랜지스터-레벨 표현을 나타낸다;
도 14의 (a)는, 클록 신호의 파형에 대한, 도 13에 나타낸 비트-레벨 셀의 응답의 타이밍도를 나타내고, 도 14의 (b)는 도 13에 나타낸 다음 비트-레벨 셀의 다음 응답의 다음 타이밍도를 나타낸다.
도 15는 본 발명의 제1 실시예의 변형에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리에 적용되도록 구성된 클록 신호의 파형에 대한 트랜지스터의 응답의 실제 예를 나타낸다;
도 16의 (a) 내지 (d)는 본 발명의 제1 실시예의 변형에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리에서, 도 11 및 도 13에 나타낸 비트-레벨 셀에 중점을 둔, 신호-전달 동작의 4개 모드를 각각 나타낸다;
도 17은 본 발명의 제1 실시예의 또 다른 변형(제2 변형)에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리용으로 구성된 유닛간 셀과 조합한 단일 비트-레벨 셀의 역시 또 다른 확대된 트랜지스터-레벨 표현을 나타낸다;
도 18은, 2개의 이웃 비트-레벨 셀들에 중점을 둔, 본 발명의 제1 실시예의 제2 변형에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리 내의, 대응하는 유닛간 셀들과 조합한 셀-어레이의 확대된 트랜지스터-레벨 표현을 나타낸다;
도 19는 본 발명의 제1 실시예의 역시 또 다른 변형(제3 변형)에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리용으로 구성된 유닛간 셀과 조합한 단일 비트-레벨 셀의 역시 또 다른 확대된 트랜지스터-레벨 표현을 나타낸다;
도 20은, 2개의 이웃 비트-레벨 셀들에 중점을 둔, 본 발명의 제1 실시예의 제3 변형에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리 내의, 대응하는 유닛간 셀들과 조합한 셀-어레이의 확대된 트랜지스터-레벨 표현을 나타낸다;
도 21은 본 발명의 제1 실시예의 제3 변형에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리에 적용되도록 구성된 클록 신호의 파형에 대한 트랜지스터의 응답의 실제 예를 나타낸다;
도 22의 (a) 내지 (d)는 본 발명의 제1 실시예의 제3 변형에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리에서, 도 20 및 도 21에 나타낸 비트-레벨 셀에 중점을 둔, 신호-전달 동작의 4개 모드를 각각 나타낸다;
도 23은 도 4에 나타낸 셀-어레이의 게이트-레벨 표현을 나타낸다;
도 24는 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 역방향 마칭 메인 메모리를 구현하는 메모리 유닛들의 어레이와, 역방향 마칭 메인 메모리에서의 정보의 역방향 전달을 나타낸다;
도 25의 (a)는 도 24에 나타낸 역방향 마칭 메인 메모리의 제i행을 구현하는 셀 어레이의 트랜지스터-레벨 회로 구성의 예를 나타내고, 도 25의 (b)는 도 24에 나타낸 역방향 마칭 메인 메모리에 적용되도록 구성된 클록 신호의 파형에 대한 트랜지스터의 응답의 예를 나타낸다;
도 26은 도 25의 (a)에 나타낸 역방향 마칭 메인 메모리의 제i행을 구현하는 셀 어레이의 게이트-레벨 표현을 나타낸다.
도 27은 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 마칭 메인 메모리에서의 메모리 유닛 스트리밍 시간과 프로세서(CPU)에서의 클록 사이클 사이의 시간-영역 관계를 나타내다;
도 28은, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 마칭 메인 메모리를 포함하는 마칭 메모리 구조와 프로세서(CPU) 사이에서 메모리 병목이 사라지는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템의 조직을 개략적으로 나타낸다;
도 29의 (a)는 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 마칭 메인 메모리를 포함하는 마칭 메모리 구조로부터 프로세서(CPU)로의 순방향 데이터 스트림 흐름과, 프로세서(CPU)로부터 마칭 메모리 구조로의 역방향 데이터 스트림 흐름을 나타내고, 도 29의 (b)는 마칭 메모리 구조의 메모리 유닛 스트리밍 시간이 프로세서(CPU)의 클록 사이클과 동일하다는 이상적인 조건하에 마칭 메모리 구조와 프로세서(CPU) 사이에 설정된 대역폭을 나타낸다;
도 30의 (a)는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에 대응하는 도 30의 (b)에 나타낸 컴퓨터 시스템과 비교한, 초고속의 자기 테이프 시스템을 개략적으로 나타낸다;
도 31의 (a)는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서, 정보가 1차원 마칭 메인 메모리에서 나란히 우측 방향으로 행진(이동)하는 정보의 마칭 거동(순방향 마칭 거동)의 구체적 이미지를 나타내고, 도 31의 (b)는 1차원 마칭 메인 메모리의 유지 상태(staying state)를 나타내고, 도 31의 (c)는 정보가 1차원 마칭 메인 메모리에서 나란히 좌측 방향으로 행진(이동)하는 정보의 역방향-마칭 거동(역방향 마칭 거동)의 구체적 이미지를 나타낸다;
도 32는 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 명령어 또는 스칼라 데이터를 저장 및 양방향으로 전달하도록 구성된, 도 31의 (a) 내지 (c)에 나타낸 양방향 전달 거동을 달성할 수 있는, 1차원 마칭 메인 메모리의 트랜지스터-레벨 회로 구성의 예를 나타낸다;
도 33은 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 명령어 또는 스칼라 데이터를 저장 및 양방향으로 전달하도록 구성된, 도 31의 (a) 내지 (c)에 나타낸 양방향 전달 거동을 달성할 수 있는, 메모리 유닛들 사이에 격리 트랜지스터를 포함하는, 1차원 마칭 메인 메모리의 트랜지스터-레벨 회로 구성의 또 다른 예를 나타낸다;
도 34는 도 32에 나타낸 1차원 마칭 메인 메모리의 게이트-레벨 회로 구성의 일반적 표현을 나타낸다;
도 35의 (a)는 프로세서에 인접한 1차원 마칭 메인 메모리에서의 명령어의 양방향 전달 모드를 나타내고, 명령어는 프로세서를 향하여 이동하고, 좌측에 배열된 다음 메모리로부터/다음 메모리로 이동하며, 도 35의 (b)는 ALU에 인접한 1차원 마칭 메인 메모리에서의 스칼라 데이터의 양방향 전달 모드를 나타내고, 스칼라 데이터는 ALU를 향하여 이동하고, 다음 메모리로부터/다음 메모리로 이동하며, 도 35의 (c)는 파이프라인에 인접한 1차원 마칭 메인 메모리에서의 벡터/스트리밍 데이터의 단방향 전달 모드를 나타내고, 벡터/스트리밍 데이터는 파이프라인을 향하여 이동하고, 다음 메모리로부터 이동한다;
도 36의 (a)는 도 36의 (b)와 비교되어, 각각의 메모리 유닛이 주소로 라벨링된 기존의 메모리의 내부 구성을 나타내고, 도 36의 (b)는 벡터/스트리밍 데이터에서 한 세트의 연속 메모리 유닛들의 시작점과 끝점을 식별하기 위해 적어도 개개의 메모리 유닛의 위치확인(positioning)이 필요한 본 발명의 1차원 마칭 메인 메모리의 내부 구성을 나타낸다;
도 37의 (a)는, 적어도 벡터 명령어에서 한 세트의 연속 메모리 유닛들의 시작점과 끝점을 식별하기 위해 개개의 메모리 유닛의 위치확인이 필요한 본 발명의 1차원 마칭 메인 메모리의 내부 구성을 나타내고, 도 37의 (b)는 스칼라 데이터에 대한 본 발명의 1차원 마칭 메인 메모리의 내부 구성을 나타내고, 도 37의 (c)는, 적어도 벡터/스트리밍 데이터에서 한 세트의 연속 메모리 유닛들의 시작점과 끝점을 식별하기 위해 위치 인덱스가 필요한 본 발명의 1차원 마칭 메인 메모리의 내부 구성을 나타낸다;
도 38의 (a)는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서, 벡터/스트리밍 데이터 경우에 복수의 페이지에 의해 구현된 본 발명의 마칭 메인 메모리의 전체 구성의 예를 개략적으로 나타내고, 도 38의 (b)는 페이지들 중 하나의 구성의 예를 개략적으로 나타내며, 여기서, 페이지 각각은 벡터/스트리밍 데이터 경우에 복수의 파일들에 의해 구현되고, 도 38의 (c)는 파일들 중 하나의 구성의 예를 개략적으로 나타내고, 여기서, 파일 각각은 벡터/스트리밍 데이터 경우에 복수의 메모리 유닛에 의해 구현된다;
도 39의 (a)는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서, 프로그램/스칼라 데이터 경우에 복수의 페이지에 의해 구현된 본 발명의 마칭 메인 메모리의 전체 구성의 예를 개략적으로 나타내고, 여기서, 각 페이지는 그 자신의 위치 인덱스를 주소로서 가지며, 도 39의 (b)는 페이지들 중 하나의 구성과 2진 시스템의 자리수를 이용한 그 페이지의 구동 위치의 예를 개략적으로 나타내며, 여기서, 페이지 각각은 프로그램/스칼라 데이터 경우에 복수의 파일에 의해 구현되고, 각 파일은 그 자신의 위치 인덱스를 주소로서 가지며, 도 39의 (c)는 파일들 중 하나의 구성과 2진 시스템의 자리수를 이용한 그 파일의 구동 위치의 예를 개략적으로 나타내며, 파일 각각은 프로그램/스칼라 데이터 경우에 복수의 메모리 유닛에 의해 구현되고, 각 메모리 유닛은 그 자신의 위치 인덱스를 주소로서 가진다;
도 40의 (a)는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리의 속도/능력과 비교한 기존 메모리의 속도/능력을 개략적으로 나타내고, 도 40의 (b)는 도 40의 (a)에 나타낸 기존 메모리의 사례와 비교한 마칭 메인 메모리의 속도/능력을 개략적으로 나타낸다;
도 41의 (a)는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리의 사례와 비교한 스칼라 명령어의 경우에 기존 메모리의 최악의 사례의 속도/능력을 개략적으로 나타내고, 도 41의 (b)는 도 41의 (a)에 나타낸 기존 메모리의 최악의 사례와 비교한 마칭 메인 메모리의 속도/능력을 개략적으로 나타낸다;
도 42의 (a)는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리의 사례와 비교한 스칼라 명령어의 경우에 기존 메모리의 전형적인 사례의 속도/능력을 개략적으로 나타내고, 도 42의 (b)는 도 42의 (a)에 나타낸 기존 메모리의 전형적인 사례와 비교한 마칭 메인 메모리의 속도/능력을 개략적으로 나타낸다;
도 43의 (a)는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리의 사례와 비교한 스칼라 데이터 경우에 기존 메모리의 전형적인 사례의 속도/능력을 개략적으로 나타내고, 도 43의 (b)는 도 43의 (a)에 나타낸 기존 메모리의 사례와 비교한 마칭 메인 메모리의 속도/능력을 개략적으로 나타낸다;
도 44의 (a)는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리의 사례와 비교한 스트리밍 데이터 및 데이터 병렬 경우에 기존 메모리의 최상의 사례의 속도/능력을 개략적으로 나타내고, 도 44의 (b)는 도 44의 (a)에 나타낸 기존 메모리의 최상의 사례와 비교한 마칭 메인 메모리의 속도/능력을 개략적으로 나타낸다;
도 45는 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리를 구현하는, 2차원 메모리 유닛들의 어레이의 예를 나타내며, 메모리 유닛들 각각은 데이터 또는 명령어를 저장 및 전달한다;
도 46은 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리를 구현하는, 2차원 메모리 유닛들의 어레이의 또 다른 예를 나타내며, 메모리 유닛들 각각은 데이터 또는 명령어를 저장 및 전달한다;
도 47은 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리를 구현하는, 2차원 메모리 유닛들의 어레이의 역시 또 다른 예를 나타내며, 메모리 유닛들 각각은 데이터 또는 명령어를 저장 및 전달한다;
도 48은 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리를 구현하는, 2차원 메모리 유닛들의 어레이의 역시 또 다른 예를 나타내며, 메모리 유닛들 각각은 데이터 또는 명령어를 저장 및 전달한다;
도 49는 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리를 구현하는, 2차원 메모리 유닛들의 어레이의 역시 또 다른 예를 나타내며, 메모리 유닛들 각각은 데이터 또는 명령어를 저장 및 전달한다;
도 50은 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리를 구현하는, 2차원 메모리 유닛들의 어레이의 역시 또 다른 예를 나타내며, 메모리 유닛들 각각은 데이터 또는 명령어를 저장 및 전달한다;
도 51은 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리를 구현하는, 2차원 메모리 유닛들의 어레이의 역시 또 다른 예를 나타내며, 메모리 유닛들 각각은 데이터 또는 명령어를 저장 및 전달한다;
도 52의 (a)는 현재의 마이크로프로세서에서의 장치 레벨 에너지 소비를 나타내고, 정적 에너지 소비와 동적 에너지 소비로 구분하고 있으며, 도 52의 (b)는 도 52의 (a)에 나타낸 동적 에너지 소비에서의 순 전력 소비와 오버헤드 전력 소비를 나타내고, 도 52의 (c)는 현재의 마이크로프로세서에서의 순 에너지 소비를 나타낸다;
도 53은, Dally에 의해 추정된, 종래의 아키텍처에서 레지스터 및 캐쉬를 포함하는 프로세서에 관한 실제 에너지 소비 분포를 나타낸다;
도 54의 (a)는 종래의 캐쉬-기반의 아키텍처에서의 에너지 소비를 나타내고, 캐쉬 메모리에서의 에너지 소비를 정적 에너지 소비와 동적 에너지 소비로 구분하고 있으며, 도 54의 (b)는 본 발명의 제3 실시예에 따른 컴퓨터 시스템에서의 에너지 소비를 나타내고, 마칭 캐쉬 메모리에서의 에너지 소비를 정적 에너지 소비와 동적 에너지 소비로 구분하고 있다;
도 55는 본 발명의 제2 실시예에 속하는 컴퓨터 시스템의 조직을 나타내는 개략적 블록도를 나타낸다;
도 56은 본 발명의 제3 실시예에 속하는 컴퓨터 시스템의 조직을 나타내는 개략적 블록도를 나타낸다;
도 57의 (a)는 본 발명의 제3 실시예에 속하는 컴퓨터 시스템 내의 산술 파이프라인과 마칭 레지스터 유닛의 조합을 나타내고, 도 57의 (b)는 본 발명의 제3 실시예에 속하는 컴퓨터 시스템 내의 마칭 캐쉬 유닛들의 어레이를 나타낸다;
도 58은 본 발명의 제3 실시예의 변형에 따른 단일 프로세서 코어, 마칭 캐쉬 메모리 및 마칭 레지스터 파일의 조합에 의해 구현된 컴퓨터 시스템의 조직의 개략적 블록도를 나타낸다;
도 59는 본 발명의 제3 실시예의 또 다른 변형에 따른 단일 산술 파이프라인, 마칭 캐쉬 메모리 및 마칭 벡터 레지스터 파일의 조합에 의해 구현된 컴퓨터 시스템의 조직의 개략적 블록도를 나타낸다;
도 60은 본 발명의 제3 실시예의 역시 또 다른 변형에 따른 복수의 프로세서 코어, 마칭 캐쉬 메모리 및 마칭 레지스터 파일의 조합에 의해 구현된 컴퓨터 시스템의 조직의 개략적 블록도를 나타낸다;
도 61은 본 발명의 제3 실시예의 역시 또 다른 변형에 따른 복수의 산술 파이프라인, 마칭 캐쉬 메모리 및 마칭 벡터 레지스터 파일의 조합에 의해 구현된 컴퓨터 시스템의 조직의 개략적 블록도를 나타낸다;
도 62의 (a)는, 본 발명의 제3 실시예의 역시 또 다른 변형에 따른, 복수의 산술 파이프라인, 복수의 종래의 캐쉬 메모리, 복수의 종래의 벡터 레지스터 파일(RF) 및 종래의 메인 메모리의 조합에 의해 구현된 종래의 컴퓨터 시스템의 조직의 개략적 블록도를 나타내고, 여기서, 종래의 캐쉬 메모리와 종래의 메인 메모리 사이에는 병목이 생기며, 도 62의 (b)는 복수의 산술 파이프라인, 복수의 마칭 캐쉬 메모리, 복수의 마칭 벡터 레지스터 파일 및 마칭 메인 메모리의 조합에 의해 구현된 컴퓨터 시스템의 조직의 개략적 블록도를 나타내고, 여기서는, 아무런 병목도 생기지 않는다.
도 63은 본 발명의 제4 실시예에 속하는 고성능 컴퓨팅(HPC) 시스템의 조직을 나타내는 개략적 블록도를 나타낸다;
도 64는 본 발명의 제5 실시예에 속하는 컴퓨터 시스템의 조직을 나타내는 개략적 블록도를 나타낸다;
도 65의 (a)는 본 발명의 제5 실시예에 속하는 컴퓨터 시스템에서 이용되는 3차원 마칭 메인 메모리의 단면도를 나타내고, 도 65의 (b)는 본 발명의 제5 실시예에 속하는 컴퓨터 시스템에서 이용되는 3차원 마칭 캐쉬의 단면도를 나타내며, 도 65의 (c)는 본 발명의 제5 실시예에 속하는 컴퓨터 시스템에서 이용되는 3차원 마칭 레지스터 파일의 단면도를 나타낸다;
도 66은 본 발명의 제5 실시예에 속하는 컴퓨터 시스템에서 이용되는 3차원 구성의 사시도를 나타낸다;
도 67은 본 발명의 제5 실시예에 속하는 컴퓨터 시스템에서 이용되는 또 다른 3차원 구성의 사시도를 나타낸다;
도 68은 도 67에 나타낸 3차원 구성의 단면도를 나타낸다;
도 69는 본 발명의 제5 실시예에 속하는 컴퓨터 시스템에서 이용되는 또 다른 3차원 구성의 단면도를 나타낸다;
도 70은 본 발명의 제5 실시예에 속하는 컴퓨터 시스템 내의 제어 경로들을 표시함으로써, 제어 처리를 실행하기 위한 컴퓨터 시스템의 기본 코어의 3차원 구성의 단면도를 개략적으로 나타낸다;
도 71은 본 발명의 제5 실시예에 속하는 컴퓨터 시스템 내의 스칼라 데이터에 대한 데이터 경로들을 표시함으로써, 스칼라 데이터 처리를 실행하기 위한 컴퓨터 시스템의 기본 코어의 3차원 구성의 단면도를 개략적으로 나타낸다;
도 72는 본 발명의 제5 실시예에 속하는 컴퓨터 시스템 내의 벡터/스트리밍 데이터에 대한 데이터 경로들을 표시함으로써, 벡터/스트리밍 데이터 처리를 실행하기 위한 컴퓨터 시스템의 기본 코어의 3차원 구성의 단면도를 개략적으로 나타낸다;
도 73은, 본 발명의 제5 실시예에 속하는 컴퓨터 시스템에 대한 스칼라 데이터 경로와 제어 경로의 조합을 표시함으로써, 컴퓨터 시스템의 스칼라 데이터 부분을 실행하도록 구성된 컴퓨터 시스템의 기본 코어의 3차원 구성의 단면도를 개략적으로 나타내고, 여기서 복수의 처리 유닛(CPU)은 스칼라 데이터 뿐만 아니라 벡터/스트리밍 데이터를 실행하고, 파이프라인화된 ALU들이 처리 유닛들 내에 포함된다;
도 74는 MISD 아키텍처에서의 스칼라/벡터 데이터의 비트-레벨 병렬 처리를 나타낸다;
도 75는 SIMD 아키텍처에서의 벡터 데이터의 병렬 처리를 나타낸다;
도 76은 벡터 처리에서의 전형적인 연쇄 처리(chaining)를 나타낸다;
도 77은 MISD 아키텍처에서의 스칼라/벡터 데이터의 병렬 처리를 나타낸다;
도 78은 MISD 아키텍처에서의 스칼라/벡터 데이터의 병렬 처리를 나타낸다;
도 79의 (a)는 단일 반도체 칩 상에서 기술된 대표적인 종래의 DRAM의 평면도를 나타내고, 도 79의 (b)는 종래의 DRAM의 동일한 단일 반도체 칩 상에서 기술된 복합 마칭 메모리의 개략적 내부 레이아웃의 대응하는 평면도를 나타낸다;
도 80의 (a)는 단일 마칭 메모리 블록의 외부 형상을 나타내고, 도 80의 (b)는 천개의 열을 갖는 도 80의 (a)에 나타낸 마칭 메모리 블록의 부분 평면도를 나타내며, 여기서, 마칭 메모리의 액세스 시간(사이클 시간)은 단일 열로 한정되고, 도 80의 (c)는 종래의 DRAM의 한 개의 메모리 요소의 내용을 기입하거나 판독하기 위한 종래의 DRAM의 메모리 사이클을 나타낸다;
도 81은 복합 마칭 메모리 모듈의 개략적 평면도를 나타낸다.
첨부된 도면을 참조하여 본 발명의 다양한 실시예들이 설명될 것이다. 도면을 통틀어 동일하거나 유사한 참조번호는 동일하거나 유사한 부분 및 요소에 적용되고, 동일하거나 유사한 부분 및 요소의 설명은 생략되거나 간략화될 것이라는 점에 유의한다. 일반적으로 및 반도체 장치의 표현에서 통상적인 바와 같이, 다양한 도면들은 도면들간에 및 주어진 도면 내에서 실제의 축척비율대로 그려진 것은 아니며, 특히, 층 두께는 도면 판독을 용이하게 하기 위해 임의로 도시된 것이라는 점을 이해할 것이다. 이하의 설명에서, 본 발명의 철저한 이해를 제공하기 위하여, 특정한 재료, 프로세스 및 장비와 같은 특정한 상세사항이 개시된다. 그러나, 본 발명은 이와 같은 구체적인 상세사항 없이도 실시될 수 있다는 것은 당업자에게 명백할 것이다. 다른 예에서, 공지된 제조 재료, 프로세스 및 장비는 본 발명을 불필요하게 흐리게 하지 않기 위하여 상세히 개시되지 않는다. "~상에", "~위에", "~하에", "~아래에" 및 "~에 수직인"과 같은 전치사는, 기판이 실제로 유지되어 있는 배향과는 관계없이, 기판의 평면 표면에 관하여 정의된다. 한 층은, 중간에 개재하는 층이 있더라도, 또 다른 층 상에 있는 것이다.
nMOS 트랜지스터들이 도 4, 5, 6, 8, 11, 13, 16-20, 22, 25 및 32 등에서 비트-레벨 셀들의 트랜지스터-레벨 표현에서 전달-트랜지스터 및 리셋-트랜지스터로서 예시되어 있지만, 클록 신호의 반대 극성이 채용된다면, pMOS 트랜지스터들이 전달-트랜지스터 및 리셋-트랜지스터로서 이용될 수 있다.
-- 제1 실시예 ---
(컴퓨터 시스템의 기본 조직)
도 2에 나타낸 바와 같이, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템은 프로세서(11) 및 마칭 메인 메모리(31)를 포함한다. 프로세서(11)는, 클록 신호를 생성하도록 구성된 클록 생성기(113)를 갖는 제어 유닛(111)과, 클록 신호에 동기화된 산술 및 논리 연산을 실행하도록 구성된 산술 논리 유닛(ALU)(112)을 포함한다. 도 3에 나타낸 바와 같이, 마칭 메인 메모리(31)는 메모리 유닛들(U1, U2, U3,........., Un-1, Un)의 어레이와, 어레이의 입력 단자들 및 어레이의 출력 단자들을 포함하고, 메모리 유닛들(U1, U2, U3,........., Un -1, Un) 각각은 데이터 또는 명령어의 워드 크기를 포함하는 정보의 단위를 가진다. 도 3에 나타낸 바와 같이, 마칭 메인 메모리(31)는 메모리 유닛들(U1, U2, U3,........., Un -1, Un) 각각에 정보를 저장하고, 클록 신호에 동기하여, 단계별로, 출력 단자들을 향하여 정보를 전달하여, 저장된 정보를 프로세서(11)에 능동적으로 및 순차적으로 제공함으로써 ALU(112)가 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 한다.
도 2에 나타낸 바와 같이, 마칭 메인 메모리(31) 및 프로세서(11)는 복수의 연결 부재(54)에 의해 전기적으로 접속된다. 예를 들어, 연결 부재(54) 각각은, 마칭 메인 메모리(31)에 부착된 제1 단자 핀, 프로세서(11)에 부착된 제2 단자 핀, 및 제1 단자 핀과 제2 단자 핀 사이에 개재된 전기 도전 범프에 의해 구현될 수 있다. 전기 도전 범프의 재료를 위해, 땜납 볼, 금(Au) 범프, 은(Ag) 범프, 구리(Cu) 범프, 니켈-금(Ni-Au) 합금 범프 또는 니켈-금-인듐(Ni-Au-In) 합금 범프 등이 허용가능하다. ALU(112)에서의 처리의 결과 데이터는 연결 부재(54)를 통해 마칭 메인 메모리(31)에 전송된다. 따라서, 양방향 화살표 Φ12로 표시된 바와 같이, 데이터는 연결 부재(54)를 통해 마칭 메인 메모리(31)와 프로세서(11) 사이에서 양방향으로 전달된다. 대조적으로, 단방향 화살표 η11로 표시된 바와 같이, 명령어 이동에 관해서는, 마칭 메인 메모리(31)로부터 프로세서(11)로의 일방향의 명령어 흐름만이 있다.
도 2에 나타낸 바와 같이, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템의 조직은, 디스크, 입력 유닛(61), 출력 유닛(62), 및 입력/출력(I/O) 인터페이스 회로(63)와 같은 외부 보조 메모리(41)를 더 포함한다. 종래의 폰 노이만 컴퓨터와 유사하게, 신호 또는 데이터는 입력 유닛(61)에 의해 수신되고, 신호 또는 데이터는 출력 유닛(62)으로부터 전송된다. 예를 들어, 공지된 키보드 및 공지된 마우스가 입력 유닛(6)으로서 간주될 수 있는 반면, 공지된 모니터와 프린터는 출력 유닛(62)으로서 간주될 수 있다. 모뎀 및 네트워크 카드와 같은, 컴퓨터들간의 통신을 위한 공지된 장치는 통상적으로 입력 유닛(61)과 출력 유닛(62) 양쪽 모두로서 역할한다. 입력 유닛(61)과 출력 유닛(62) 중 어느 하나로서의 장치의 지정은 관점에 의존한다는 점에 유의한다. 입력 유닛(61)은 인간 사용자가 제공하는 물리적 움직임을 입력으로 취하여 제1 실시예에 속하는 컴퓨터 시스템이 이해할 수 있는 신호로 변환한다. 예를 들어, 입력 유닛(61)은 인입 데이터 및 명령어를, 제1 실시예에 속하는 컴퓨터 시스템이 이해할 수 있는 2진 코드의 전기 신호의 패턴으로 변환하고, 입력 유닛(61)으로부터의 출력은 I/O 인터페이스 회로(63)를 통해 마칭 메인 메모리(31)에 공급된다. 출력 유닛(62)은 마칭 메인 메모리(31)가 I/O 인터페이스 회로(63)를 통해 제공하는 신호를 입력으로서 취한다. 그러면, 출력 유닛(62)은 이들 신호를 인간 사용자가 볼 수 있거나 판독할 수 있는 표현으로 변환하므로, 디지털화된 신호를 사용자가 인지할 수 있는 형태로 변환하는, 입력 유닛(61)의 프로세스의 역과정이다. I/O 인터페이스 회로(63)는 프로세서(11)가 입력 유닛(61) 및 출력 유닛(62)을 구동할 때마다 요구된다. 프로세서(11)는 I/O 인터페이스 회로(63)를 통해 입력 유닛(61) 및 출력 유닛(62)과 통신할 수 있다. 상이하게 포멧팅된 데이터가 교환되는 경우, I/O 인터페이스 회로(63)는 직렬 데이터를 병렬 형태로 또는 그 반대로 변환한다. 요구된다면 프로세서(11)에 의한 추가 처리를 위한 인터럽트 및 대응하는 타입 번호의 발생에 대한 대책이 있다.
보조 메모리(41)는 마칭 메인 메모리(31)보다 장기간에 기초하여 데이터와 정보를 저장한다. 마칭 메인 메모리(31)가 주로 현재 실행중인 프로그램과 현재 채용중인 데이터의 저장에 관련된 것인 반면, 보조 메모리(41)는 일반적으로, 컴퓨터가 오프되거나 아무런 프로그램도 현재 실행중이지 않더라도 유지될 필요가 있는 임의의 것을 저장하기 위한 것이다. 보조 메모리(41)의 예로서는, 공지된 하드 디스크(또는 하드 드라이브) 및 (CD-ROM 드라이브와 같은) 공지된 외부 매체 드라이브가 있다. 이들 저장 방법들은, 가장 흔하게는, 컴퓨터의 운영 체제, 사용자의 소프트웨어 모음 및 사용자가 원하는 기타 임의의 데이터를 저장하는데 이용된다. 하드 드라이브는 반영구적으로 데이터와 소프트웨어를 저장하는데 이용되고 외부 매체 드라이브는 기타의 데이터를 유지하는데 이용되는 반면, 이러한 셋업은 상이한 형태의 가용 저장매체와 그 각각의 이용 편의성에 의존하여 광범위하게 달라진다. 양방향 화살표 Φ1로 표시된 바와 같이, 데이터는 기존의 배선 접속(53)을 통해 보조 메모리(41)와 마칭 메인 메모리(31)와 프로세서(11) 사이에서 양방향으로 전달된다.
예시에서는 생략되어 있지만, 도 2에 나타낸 제1 실시예의 컴퓨터 시스템에서, 프로세서(11)는 마칭 메인 메모리(31)로부터 출력 단자를 통해 저장된 정보를 수신하도록 구성된 복수의 산술 파이프라인을 포함할 수 있고, 양방향 화살표 Φ12로 표시된 바와 같이, 데이터는 연결 부재(54)를 통해 마칭 메인 메모리(31)와 복수의 산술 파이프라인 사이에서 양방향으로 전달된다.
도 2에 나타낸 제1 실시예의 컴퓨터 시스템에서, 전체의 컴퓨터 시스템이 프로세서(11)와 마칭 메인 메모리(31) 사이에서 임의의 데이터 교환시에도 전역적인 배선을 갖지 않기 때문에 데이터 버스와 주소 버스로 구성된 버스들이 없는 반면, 종래의 컴퓨터 시스템에서는 병목을 생성하는 배선이나 버스가 있다. 마칭 메인 메모리(31) 내의 짧은 국지 배선이나 대응하는 ALU(112)와의 마칭 메인 메모리(31)의 접속부만이 있다. 이들 배선들 사이의 부유 커패시턴스 및 시간 지연을 생성하는 전역적 배선이 없기 때문에, 제1 실시예의 컴퓨터 시스템은 훨씬 더 높은 처리 속도와 더 낮은 전력 소비를 달성할 수 있다.
(마칭 메인 메모리를 구현하는 셀 어레이의 상세한 구성)
대부분의 종래의 컴퓨터에서, 주소 해결(address resolution)의 단위는 캐릭터(예를 들어, 바이트) 또는 워드이다. 단위가 워드이면, 주어진 크기의 주소를 이용하여 메모리의 더 큰 양이 액세스될 수 있다. 반면, 단위가 바이트이면, 개개의 캐릭터가 액세스될 수 있다(즉, 메모리 연산 동안에 선택될 수 있다). 기계 명령어는 보통 아키텍처의 워드 크기의 분수 또는 배수이다. 이것은 명령어와 데이터가 대개는 동일한 메모리 서브시스템을 공유하기 때문에 자연스런 선택이다. 도 4와 도 5는 도 3에 나타낸 마칭 메인 메모리(31)를 구현하는 셀 어레이의 트랜지스터-레벨 표현에 대응하고, 도 23은 도 3에 나타낸 마칭 메인 메모리(31)를 구현하는 셀 어레이의 게이트-레벨 표현에 대응한다.
도 4에서, 셀들(M11, M21, M31, ........, Mm -1,1, Mm1)의 수직 어레이에 의해 구현된 m*n 행렬의 제1 열은 도 3에 나타낸 제1 메모리 유닛(U1)을 나타낸다. 여기서, "m"은 워드 크기에 의해 결정된 정수이다. 워드 크기의 선택이 상당히 중요하지만, 컴퓨터 아키텍처가 설계될 때, 워드 크기는 당연히 8비트의 배수로서, 16, 32, 및 64 비트가 흔히 이용된다. 마찬가지로, 셀들(M12, M22, M32, ........, Mm -1,2, Mm2)의 수직 어레이에 의해 구현된 m*n 행렬의 제2 열은 제2 메모리 유닛(U2)을 나타내고, 셀들(M13, M23, M33, ........, Mm -1,3, Mm3)의 수직 어레이에 의해 구현된 m*n 행렬의 제3 열은 제3 메모리 유닛(U3)을 나타내며, ..., 셀들(M1,n -1, M2,n -1, M3,n -1, ........, Mm- 1,n -1, Mm,n - 1)의 수직 어레이에 의해 구현된 m*n 행렬의 제(n-1) 열은 제(n-1) 메모리 유닛(Un-1)을 나타내고, 셀들(M1,n, M2,n, M3,n, ........, Mm - 1,n, Mm,n)의 수직 어레이에 의해 구현된 m*n 행렬의 제n 열은 제n 메모리 유닛(Un)을 나타낸다.
즉, 도 4에 나타낸 바와 같이, 워드-크기 레벨의 제1 메모리 유닛(U1)은, m*n 행렬의 제1 열의 비트-레벨 셀들(M11, M21, M31, ........, Mm -1,1, Mm1)의 수직 어레이에 의해 구현된다. 제1행 상의 제1열 셀(M11)은, 제1 지연 요소(D111)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D112)를 통해 제1 비트-레벨 입력 단자의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q111); 제1 nMOS 트랜지스터(Q111)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q112); 및 제2 nMOS 트랜지스터(Q112)와 병렬 접속된, 셀(M11)의 정보를 저장하도록 구성된 커패시터(C11)를 포함하고, 제1 nMOS 트랜지스터(Q111)의 소스 전극과 제2 nMOS 트랜지스터(Q112)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C11)에 저장된 신호를 다음 비트-레벨 셀(M12)에 전달하도록 구성된, 셀(M11)의 출력 단자로서 역할한다. 제2행 상의 제1열 셀(M21)은, 제1 지연 요소(D211)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D212)를 통해 제2 비트-레벨 입력 단자의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q211); 제1 nMOS 트랜지스터(Q211)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q212); 및 제2 nMOS 트랜지스터(Q212)와 병렬 접속된, 셀(M21)의 정보를 저장하도록 구성된 커패시터(C21)를 포함하고, 제1 nMOS 트랜지스터(Q211)의 소스 전극과 제2 nMOS 트랜지스터(Q212)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C21)에 저장된 신호를 다음 비트-레벨 셀(M22)에 전달하도록 구성된, 셀(M21)의 출력 단자로서 역할한다. 제3행 상의 제1열 셀(M31)은, 제1 지연 요소(D311)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D312)를 통해 제3 비트-레벨 입력 단자의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q311); 제1 nMOS 트랜지스터(Q311)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q312); 및 제2 nMOS 트랜지스터(Q312)와 병렬 접속된, 셀(M31)의 정보를 저장하도록 구성된 커패시터(C31)를 포함하고, 제1 nMOS 트랜지스터(Q311)의 소스 전극과 제2 nMOS 트랜지스터(Q312)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C31)에 저장된 신호를 다음 비트-레벨 셀(M31)에 전달하도록 구성된, 셀(M31)의 출력 단자로서 역할한다. ............ 제(m-1)행 상의 제1열 셀(M(m-1)1)은, 제1 지연 요소(D(m-1)11)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D(m-1)12)를 통해 제(m-1) 비트-레벨 입력 단자의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q(m-1)11); 제1 nMOS 트랜지스터(Q(m-1)11)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q(m-1)12); 및 제2 nMOS 트랜지스터(Q(m-1)12)와 병렬 접속된, 셀(M(m-1)1)의 정보를 저장하도록 구성된 커패시터(C(m-1)1)를 포함하고, 제1 nMOS 트랜지스터(Q(m-1)11)의 소스 전극과 제2 nMOS 트랜지스터(Q(m-1)12)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C(m-1)1)에 저장된 신호를 다음 비트-레벨 셀(M(m-1)12)에 전달하도록 구성된, 셀(M(m-1)1)의 출력 단자로서 역할한다. 제m행 상의 제1열 셀(Mm1)은, 제1 지연 요소(Dm11)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Dm12)를 통해 제m 비트-레벨 입력 단자의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qm11); 제1 nMOS 트랜지스터(Qm11)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qm12); 및 제2 nMOS 트랜지스터(Qm12)와 병렬 접속된, 셀(Mm1)의 정보를 저장하도록 구성된 커패시터(Cm1)를 포함하고, 제1 nMOS 트랜지스터(Qm11)의 소스 전극과 제2 nMOS 트랜지스터(Qm12)의 드레인 전극을 접속하는 출력 노드는, 커패시터(Cm1)에 저장된 신호를 다음 비트-레벨 셀(Mm2)에 전달하도록 구성된, 셀(Mm1)의 출력 단자로서 역할한다.
그리고, 도 4에 나타낸 바와 같이, 워드-크기 레벨의 제2 메모리 유닛(U2)은, m*n 행렬의 제2 열의 비트-레벨 셀들(M12, M22, M32, ........, Mm -1,2, Mm2)의 수직 어레이에 의해 구현된다. 제1행 상의 제2열 셀(M12)은, 제1 지연 요소(D121)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D122)를 통해 이전 비트-레벨 셀(M11)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q121); 제1 nMOS 트랜지스터(Q121)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q122); 및 제2 nMOS 트랜지스터(Q122)와 병렬 접속된, 셀(M12)의 정보를 저장하도록 구성된 커패시터(C12)를 포함하고, 제1 nMOS 트랜지스터(Q121)의 소스 전극과 제2 nMOS 트랜지스터(Q122)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C12)에 저장된 신호를 다음 비트-레벨 셀(M13)에 전달하도록 구성된, 셀(M12)의 출력 단자로서 역할한다. 제2행 상의 제2열 셀(M22)은, 제1 지연 요소(D221)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D222)를 통해 이전 비트-레벨 셀(M21)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q221); 제1 nMOS 트랜지스터(Q221)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q222); 및 제2 nMOS 트랜지스터(Q222)와 병렬 접속된, 셀(M22)의 정보를 저장하도록 구성된 커패시터(C22)를 포함하고, 제1 nMOS 트랜지스터(Q221)의 소스 전극과 제2 nMOS 트랜지스터(Q222)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C22)에 저장된 신호를 다음 비트-레벨 셀(M23)에 전달하도록 구성된, 셀(M22)의 출력 단자로서 역할한다. 제3행 상의 제2열 셀(M32)은, 제1 지연 요소(D321)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D322)를 통해 이전 비트-레벨 셀(M31)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q321); 제1 nMOS 트랜지스터(Q321)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q322); 및 제2 nMOS 트랜지스터(Q322)와 병렬 접속된, 셀(M32)의 정보를 저장하도록 구성된 커패시터(C32)를 포함하고, 제1 nMOS 트랜지스터(Q321)의 소스 전극과 제2 nMOS 트랜지스터(Q322)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C32)에 저장된 신호를 다음 비트-레벨 셀(M33)에 전달하도록 구성된, 셀(M32)의 출력 단자로서 역할한다. ............ 제(m-1)행 상의 제2열 셀(M(m-1)2)은, 제1 지연 요소(D(m-1)21)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D(m-1)22)를 통해 이전 비트-레벨 셀(M(m-1)1)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q(m-1)21); 제1 nMOS 트랜지스터(Q(m-1)21)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q(m-1)22); 및 제2 nMOS 트랜지스터(Q(m-1)22)와 병렬 접속된, 셀(M(m-1)2)의 정보를 저장하도록 구성된 커패시터(C(m-1)2)를 포함하고, 제1 nMOS 트랜지스터(Q(m-1)21)의 소스 전극과 제2 nMOS 트랜지스터(Q(m-1)22)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C(m-1)2)에 저장된 신호를 다음 비트-레벨 셀(M(m-1)3)에 전달하도록 구성된, 셀(M(m-1)2)의 출력 단자로서 역할한다. 제m행 상의 제2열 셀(Mm2)은, 제1 지연 요소(Dm21)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Dm22)를 통해 이전 비트-레벨 셀(Mm1)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qm21); 제1 nMOS 트랜지스터(Qm21)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qm22); 및 제2 nMOS 트랜지스터(Qm22)와 병렬 접속된, 셀(Mm2)의 정보를 저장하도록 구성된 커패시터(Cm2)를 포함하고, 제1 nMOS 트랜지스터(Qm21)의 소스 전극과 제2 nMOS 트랜지스터(Qm22)의 드레인 전극을 접속하는 출력 노드는, 커패시터(Cm2)에 저장된 신호를 다음 비트-레벨 셀(Mm3)에 전달하도록 구성된, 셀(Mm2)의 출력 단자로서 역할한다.
또한, 도 4에 나타낸 바와 같이, 워드-크기 레벨의 제3 메모리 유닛(U3)은, m*n 행렬의 제3 열의 비트-레벨 셀들(M13, M23, M33, ........, Mm -1,3, Mm3)의 수직 어레이에 의해 구현된다. 제1행 상의 제3열 셀(M13)은, 제1 지연 요소(D131)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D132)를 통해 이전 비트-레벨 셀(M12)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q131); 제1 nMOS 트랜지스터(Q131)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q132); 및 제2 nMOS 트랜지스터(Q132)와 병렬 접속된, 셀(M13)의 정보를 저장하도록 구성된 커패시터(C13)를 포함하고, 제1 nMOS 트랜지스터(Q131)의 소스 전극과 제2 nMOS 트랜지스터(Q132)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C13)에 저장된 신호를 다음 비트-레벨 셀에 전달하도록 구성된, 셀(M13)의 출력 단자로서 역할한다. 제2행 상의 제3열 셀(M23)은, 제1 지연 요소(D231)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D232)를 통해 이전 비트-레벨 셀(M22)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q231); 제1 nMOS 트랜지스터(Q231)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q232); 및 제2 nMOS 트랜지스터(Q232)와 병렬 접속된, 셀(M23)의 정보를 저장하도록 구성된 커패시터(C23)를 포함하고, 제1 nMOS 트랜지스터(Q231)의 소스 전극과 제2 nMOS 트랜지스터(Q232)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C23)에 저장된 신호를 다음 비트-레벨 셀에 전달하도록 구성된, 셀(M23)의 출력 단자로서 역할한다. 제3행 상의 제3열 셀(M33)은, 제1 지연 요소(D331)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D332)를 통해 이전 비트-레벨 셀(M32)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q331); 제1 nMOS 트랜지스터(Q331)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q332); 및 제2 nMOS 트랜지스터(Q332)와 병렬 접속된, 셀(M33)의 정보를 저장하도록 구성된 커패시터(C33)를 포함하고, 제1 nMOS 트랜지스터(Q331)의 소스 전극과 제2 nMOS 트랜지스터(Q332)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C33)에 저장된 신호를 다음 비트-레벨 셀에 전달하도록 구성된, 셀(M33)의 출력 단자로서 역할한다. ............ 제(m-1)행 상의 제3열 셀(M(m-1)3)은, 제1 지연 요소(D(m-1)31)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D(m-1)32)를 통해 이전 비트-레벨 셀(M(m-1)2)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q(m-1)31); 제1 nMOS 트랜지스터(Q(m-1)31)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q(m-1)32); 및 제2 nMOS 트랜지스터(Q(m-1)32)와 병렬 접속된, 셀(M(m-1)3)의 정보를 저장하도록 구성된 커패시터(C(m-1)3)를 포함하고, 제1 nMOS 트랜지스터(Q(m-1)31)의 소스 전극과 제2 nMOS 트랜지스터(Q(m-1)32)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C(m-1)3)에 저장된 신호를 다음 비트-레벨 셀에 전달하도록 구성된, 셀(M(m-1)3)의 출력 단자로서 역할한다. 제m행 상의 제3열 셀(Mm3)은, 제1 지연 요소(Dm31)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Dm32)를 통해 이전 비트-레벨 셀(Mm2)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qm31); 제1 nMOS 트랜지스터(Qm31)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qm32); 및 제2 nMOS 트랜지스터(Qm32)와 병렬 접속된, 셀(Mm3)의 정보를 저장하도록 구성된 커패시터(Cm3)를 포함하고, 제1 nMOS 트랜지스터(Qm31)의 소스 전극과 제2 nMOS 트랜지스터(Qm32)의 드레인 전극을 접속하는 출력 노드는, 커패시터(Cm3)에 저장된 신호를 다음 비트-레벨 셀에 전달하도록 구성된, 셀(Mm3)의 출력 단자로서 역할한다.
또한, 도 4에 나타낸 바와 같이, 워드-크기 레벨의 제n 메모리 유닛은, m*n 행렬의 제n 열의 비트-레벨 셀들(M1n, M2n, M3n, ........, Mm - 1,n, Mmn)의 수직 어레이에 의해 구현된다. 제1행 상의 제n열 셀(M1n)은, 제1 지연 요소(D1n1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D1n2)를 통해 이전 비트-레벨 셀(M1(n-1))의 비트-레벨 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q1n1); 제1 nMOS 트랜지스터(Q1n1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q1n2); 및 제2 nMOS 트랜지스터(Q1n2)와 병렬 접속된, 셀(M1n)의 정보를 저장하도록 구성된 커패시터(C1n)를 포함하고, 제1 nMOS 트랜지스터(Q1n1)의 소스 전극과 제2 nMOS 트랜지스터(Q1n2)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C1n)에 저장된 신호를 제1 비트-레벨 출력 단자에 전달하도록 구성된, 셀(M1n)의 비트-레벨 출력 단자로서 역할한다. 제2행 상의 제n열 셀(M2n)은, 제1 지연 요소(D2n1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D2n2)를 통해 이전 비트-레벨 셀(M2(n-1))의 비트-레벨 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q2n1); 제1 nMOS 트랜지스터(Q2n1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q2n2); 및 제2 nMOS 트랜지스터(Q2n2)와 병렬 접속된, 셀(M2n)의 정보를 저장하도록 구성된 커패시터(C2n)를 포함하고, 제1 nMOS 트랜지스터(Q2n1)의 소스 전극과 제2 nMOS 트랜지스터(Q2n2)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C2n)에 저장된 신호를 제2 비트-레벨 출력 단자에 전달하도록 구성된, 셀(M2n)의 비트-레벨 출력 단자로서 역할한다. 제3행 상의 제n열 셀(M3n)은, 제1 지연 요소(D3n1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D3n2)를 통해 이전 비트-레벨 셀(M3(n-1))의 비트-레벨 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q3n1); 제1 nMOS 트랜지스터(Q3n1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q3n2); 및 제2 nMOS 트랜지스터(Q3n2)와 병렬 접속된, 셀(M3n)의 정보를 저장하도록 구성된 커패시터(C3n)를 포함하고, 제1 nMOS 트랜지스터(Q3n1)의 소스 전극과 제2 nMOS 트랜지스터(Q3n2)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C3n)에 저장된 신호를 제3 비트-레벨 출력 단자에 전달하도록 구성된, 셀(M3n)의 비트-레벨 출력 단자로서 역할한다. ............ 제(m-1)행 상의 제n열 셀(M(m-1)n)은, 제1 지연 요소(D(m-1)n1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D(m-1)n2)를 통해 이전 비트-레벨 셀(M(m-1)(n-1))의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q(m-1)n1); 제1 nMOS 트랜지스터(Q(m-1)n1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q(m-1)n2); 및 제2 nMOS 트랜지스터(Q(m-1)n2)와 병렬 접속된, 셀(M(m-1)n)의 정보를 저장하도록 구성된 커패시터(C(m-1)n)를 포함하고, 제1 nMOS 트랜지스터(Q(m-1)n1)의 소스 전극과 제2 nMOS 트랜지스터(Q(m-1)n2)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C(m-1)n)에 저장된 신호를 제(m-1) 비트-레벨 출력 단자에 전달하도록 구성된, 셀(M(m-1)n)의 출력 단자로서 역할한다. 제m행 상의 제n열 셀(Mmn)은, 제1 지연 요소(Dmn1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Dmn2)를 통해 이전 비트-레벨 셀(Mm(n-1))의 비트-레벨 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qmn1); 제1 nMOS 트랜지스터(Qmn1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qmn2); 및 제2 nMOS 트랜지스터(Qmn2)와 병렬 접속된, 셀(Mmn)의 정보를 저장하도록 구성된 커패시터(Cmn)를 포함하고, 제1 nMOS 트랜지스터(Qmn1)의 소스 전극과 제2 nMOS 트랜지스터(Qmn2)의 드레인 전극을 접속하는 출력 노드는, 커패시터(Cmn)에 저장된 신호를 제m 비트-레벨 출력 단자에 전달하도록 구성된, 셀(Mmn)의 비트-레벨 출력 단자로서 역할한다.
도 5에 나타낸 바와 같이, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리의 대표적 2*2 셀-어레이에서, 제i행 상의 제j열의 비트-레벨 셀(Mij)은, 제1 지연 요소(Dij1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Dij2)를 통해 이전 비트-레벨 셀의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qij1); 제1 nMOS 트랜지스터(Qij1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qij2); 및 제2 nMOS 트랜지스터(Qij2)와 병렬 접속된, 비트-레벨 셀(Mij)의 정보를 저장하도록 구성된 커패시터(Cij)를 포함하고, 제1 nMOS 트랜지스터(Qij1)의 소스 전극과 제2 nMOS 트랜지스터(Qij2)의 드레인 전극을 접속하는 출력 노드는, 커패시터(Cij)에 저장된 신호를 다음 비트-레벨 셀(Mi (j+1))에 전달하도록 구성된, 비트-레벨 셀(Mij)의 출력 단자로서 역할한다.
제i행 상의 제(j+1)열의 열 비트-레벨 셀(Mi (j+1))은, 제1 지연 요소(Di(j+1)1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Di(j+1)2)를 통해 이전 비트-레벨 셀(Mij)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qi(j+1)1); 제1 nMOS 트랜지스터(Qi(j+1)1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qi(j+1)2); 및 제2 nMOS 트랜지스터(Qi(j+1)2)와 병렬 접속된, 비트-레벨 셀(Mi (j+1))의 정보를 저장하도록 구성된 커패시터(Ci (j+1))를 포함하고, 제1 nMOS 트랜지스터(Qi(j+1)1)의 소스 전극과 제2 nMOS 트랜지스터(Qi(j+1)2)의 드레인 전극을 접속하는 출력 노드는, 커패시터(Ci (j+1))에 저장된 신호를 다음 셀에 전달하도록 구성된, 비트-레벨 셀(Mi(j+1))의 출력 단자로서 역할한다.
제(i+1)행 상의 제j열의 비트-레벨 셀(M(i+1)j)은, 제1 지연 요소(D(i+1)j1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D(i+1)j2)를 통해 이전 비트-레벨 셀의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q(i+1)j1); 제1 nMOS 트랜지스터(Q(i+1)j1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q(i+1)j2); 및 제2 nMOS 트랜지스터(Q(i+1)j2)와 병렬 접속된, 비트-레벨 셀(M(i+1)j)의 정보를 저장하도록 구성된 커패시터(C(i+1)j)를 포함하고, 제1 nMOS 트랜지스터(Q(i+1)j1)의 소스 전극과 제2 nMOS 트랜지스터(Q(i+1)j2)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C(i+1)j)에 저장된 신호를 다음 비트-레벨 셀(M(i+1)(j+1))에 전달하도록 구성된, 비트-레벨 셀(M(i+1)j)의 출력 단자로서 역할한다.
또한, 제(i+1)행 상의 제(j+1)열의 비트-레벨 셀(M(i+1)(j+1))은, 제1 지연 요소(D(i+1)(j+1)1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(D(i+1)(j+1)2)를 통해 이전 비트-레벨 셀 (M(i+1)j)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Q(i+1)(j+1)1); 제1 nMOS 트랜지스터(Q(i+1)(j+1)1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Q(i+1)(j+1)2); 및 제2 nMOS 트랜지스터(Q(i+1)(j+1)2)와 병렬 접속된, 비트-레벨 셀(M(i+1)(j+1))의 정보를 저장하도록 구성된 커패시터(C(i+1)(j+1))를 포함하고, 제1 nMOS 트랜지스터(Q(i+1)(j+1)1)의 소스 전극과 제2 nMOS 트랜지스터(Q(i+1)(j+1)2)의 드레인 전극을 접속하는 출력 노드는, 커패시터(C(i+1)(j+1))에 저장된 신호를 다음 셀에 전달하도록 구성된, 비트-레벨 셀(M(i+1)(j+1))의 출력 단자로서 역할한다.
도 6에 나타낸 바와 같이, 제i행의 제j 비트-레벨 셀(Mij)은 제1 지연 요소(Dij1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Dij2)를 통해 이전 셀의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qij1); 제1 nMOS 트랜지스터(Qij1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qij2); 및 제2 nMOS 트랜지스터(Qij2)와 병렬 접속된, 비트-레벨 셀(Mij)의 정보를 저장하도록 구성된 커패시터(Cij)를 포함한다.
도 6에 나타낸 회로 구성에서, 제2 nMOS 트랜지스터(Qij2)는, 제2 nMOS 트랜지스터(Qij2)의 게이트 전극에 하이-레벨(또는 논리 레벨 "1")의 클록 신호가 인가될 때, 커패시터(Cij)에 저장된 신호 전하를 리셋하여, 커패시터(Cij)에 이미 저장되어 있는 신호 전하를 방전하도록 구성된 리셋-트랜지스터로서 역할한다.
도 7a 및 도 7b는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 비트-레벨 셀들 중 하나인, 도 6에 나타낸 비트-레벨 셀(Mij)의, 점선으로 나타낸 클록 신호의 파형에 대한 트랜지스터-레벨 응답의 도식예를 나타낸다. 점선으로 나타낸 클록 신호는, 클록 주기 τclock과 함께 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙(swing)한다. 도 7a 및 도 7b에서, t1-t0 (= t2-t1 = t3-t2 = t4-t3)는 클록 주기 τclock의 1/4(=τclock/4)이도록 정의된다.
(a) 도 7a의 (a)에 나타낸 바와 같이, 시간 "t0"에서, 점선으로 나타낸 하이-레벨의 클록 신호가 제1 이상적 지연 요소(Dij1)를 통해 제1 nMOS 트랜지스터(Qij1)의 드레인 전극에 및 제2 nMOS 트랜지스터(Qij2)의 게이트 전극에 인가되지만, 제2 nMOS 트랜지스터(Qij2)는, 제1 nMOS 트랜지스터(Qij1)가 시간 "t1"에서 온-상태를 확립할 때까지 오프-상태를 유지하는데, 이것은, 제1 nMOS 트랜지스터(Qij1)의 소스 전극과 제2 nMOS 트랜지스터(Qij2)의 드레인 전극 사이를 접속하는 출력 노드(Nout)의 전위가 시간 "t0"과 시간 "t1" 사이에서 논리 레벨 "0"과 "1" 사이에 놓인 부동 상태가 되어야 하기 때문이다.
(b) 제1 이상적 지연 요소(Dij1)로 인해, 제1 nMOS 트랜지스터(Qij1)의 턴 온(turn on)은 t1-t0 = τclock/4만큼 지연되기 때문에, 제1 nMOS 트랜지스터(Qij1)는 시간 "t1"에서 전달-트랜지스터로서 활성화 되고, 출력 노드(Nout)의 전위는 논리 레벨 "1"이 된다. 여기서, 제1 이상적 지연 요소(Dij1)는, 상승 시간이 무시될 수 있는 매우 날카로운 선행 에지(leading edge)에서 τclock/4의 지연을 달성할 수 있다고 가정된다. 즉, 도 7a의 (a)에서 매우 날카로운 선행 에지와 매우 날카로운 후행 에지(trailing edge)를 갖는 실선으로 나타낸 바와 같이, 시간 "t0"에서 인가되는 클록 신호는 t1-t0 = τclock/4만큼 지연된다. 그 다음, 도 7a의 (c) 내지 (d)에 나타낸 바와 같이, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 신호가 논리 레벨 "1"이면, 제2 nMOS 트랜지스터(Qij2)는 리셋-트랜지스터로서 활성화 되고, 커패시터(Cij)에 저장된 임의의 신호 전하는 시간 "t2"에서 방전되도록 구동된다.
(c) 제1 nMOS 트랜지스터(Qij1)는, 제2 이상적 지연 요소(Dij2)에 의해 결정된 미리결정된 지연 시간 td2 = t2-t0 = τclock/2만큼 지연된, 시간 "t2"에서 전달-트랜지스터로서 완전히 활성화된다. 여기서, 제2 이상적 지연 요소(Dij2)는, 상승 시간이 무시될 수 있는 매우 날카로운 선행 에지에서 τclock/2의 지연을 달성할 수 있다고 가정된다. 그 다음, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"의 신호가 제i행 상의 이전의 비트-레벨 셀(Mi (j-1))로부터 제1 nMOS 트랜지스터(Qij1)의 게이트 전극으로 공급되면, 시간 "t2"에서, 커패시터(Cij)에 저장된 신호 전하는 완전히 방전되어 도 7a의 (b)에 나타낸 바와 같이, 논리 레벨 "0"을 확립하고, 제1 nMOS 트랜지스터(Qij1)는, 도 7a의 (c) 내지 (d)에 나타낸 바와 같은 마칭 AND 게이트 연산을 실행하도록 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"의 신호를 커패시터(Cij)에 전달을 시작한다. 즉, 클록 신호에 의해 제공된 입력 신호 "1"과 이전의 비트-레벨 셀(Mi (j-1))에 의해 제공된 또 다른 입력 신호 "1"에 의해, 종래의 2-입력 AND 연산:
1 + 1= 1
이 실행될 수 있다. 그런데, 커패시터(Cij)에 저장된 신호 전하가 논리 레벨 "1"이면, 커패시터(Cij)는 시간 "t0"에서 방전을 시작할 수 있는데, 이것은, 제2 nMOS 트랜지스터(Qij2)의 동작이 지연을 갖지 않는다면, 제2 nMOS 트랜지스터(Qij2)가 시간 "t0"에서 제2 nMOS 트랜지스터(Qij2)의 게이트 전극에 인가되는 점선으로 나타낸 하이-레벨의 클록 신호에 의해 리셋-트랜지스터로서 활성화 될 수 있기 때문이다.
(d) 대안으로서, 도 7b의 (c) 내지 (d)에 나타낸 바와 같이, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 신호가 논리 레벨 "0"이면, 제1 nMOS 트랜지스터(Qij1)는 임의의 시간 “t0”, “t1”, “t2” 및 “t3”에서 오프-상태를 유지한다. 전술된 바와 같이, 커패시터(Cij)에 저장된 신호 전하가 논리 레벨 "1"이면, 제1 nMOS 트랜지스터(Qij1)가 오프-상태를 유지하더라도, 커패시터(Cij)는 시간 "t0"에서 방전을 시작할 수 있는데, 이것은, 제2 nMOS 트랜지스터(Qij2)가 시간 "t0"에서 제2 nMOS 트랜지스터(Qij2)의 게이트 전극에 인가되는 점선으로 나타낸 하이-레벨의 클록 신호에 의해 리셋-트랜지스터로서 활성화 될 수 있기 때문이며, 마칭 AND-게이트 연산:
1 + 0= 0
은 클록 신호에 의해 제공된 입력 신호 "1"과 이전의 비트-레벨 셀(Mi (j-1))에 의해 제공된 다른 입력 신호 "0"에 의해, 도 7a의 (c) 내지 (d)에 나타낸 바와 같이 실행된다. 그러나, 커패시터(Cij)에 저장된 신호 전하가 논리 레벨 "0"이면, 제1 nMOS 트랜지스터(Qij1)와 제2 nMOS 트랜지스터(Qij2) 양쪽 모두가 오프-상태를 유지하기 때문에, 커패시터(Cij)는 임의의 시간 “t0”, “t1”, “t2”, 및 “t3”에서 논리 레벨 "0"을 유지하고, 마칭 AND-게이트 연산이 도 7a의 (c) 내지 (d)에 나타낸 바와 같이 실행된다. 제1 nMOS 트랜지스터(Qij1)의 소스 전극과 제2 nMOS 트랜지스터(Qij2)의 드레인 전극을 접속하는 출력 노드(Nout)는 비트-레벨 셀(Mij)의 출력 단자로서 역할하고, 비트-레벨 셀(Mij)의 출력 단자는 커패시터(Cij)에 저장된 신호를 제i행 상의 다음 비트-레벨 셀에 전달한다.
또한, 도 7c는, 제1 지연 요소(Dij1)와 제2 지연 요소(Dij2) 양쪽 모두가 도 8에 나타낸 바와 같이, R-C 지연 회로로 구현되는 경우, 클록 신호의 파형에 대한 응답의 실제예를 나타낸다. 마칭 메모리의 보통의 동작에서, 커패시터(Cij)에 저장된 신호 전하는 실제로 논리 레벨 "0"이거나 "1"이고, 커패시터(Cij)에 저장된 신호 전하가 논리 레벨 "1"이면, 제1 nMOS 트랜지스터(Qij1)가 여전히 오프-상태를 유지하더라도, 커패시터(Cij)는 시간 "t0"에서 방전을 시작할 수 있는데, 이것은, 지연이 없는 제2 nMOS 트랜지스터(Qij2)의 이상적 동작이 근사화될 수 있다면, 제2 nMOS 트랜지스터(Qij2)의 게이트 전극에 하이-레벨의 클록 신호가 인가될 때 제2 nMOS 트랜지스터(Qij2)가 활성화 될 수 있기 때문이다. 따라서, 커패시터(Cij)에 저장된 신호 전하가 실제로 논리 레벨 "1"이면, 하이-레벨의 클록 신호가 제2 nMOS 트랜지스터(Qij2)의 게이트 전극에 인가되고 커패시터(Cij)에 저장된 신호 전하가 방전된 후에, 제1 nMOS 트랜지스터(Qij1)는, R-C 지연 회로에 의해 구현된 제1 지연 요소(Dij1)에 의해 결정된 미리결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그리고, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 신호가 제i행 상의 이전의 비트-레벨 셀(Mi (j-1))로부터 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qij1)는, 제2 지연 요소(Dij2)에 의해 결정된 미리결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 신호를 커패시터(Cij)에 전달한다. 제1 nMOS 트랜지스터(Qij1)의 소스 전극과 제2 nMOS 트랜지스터(Qij2)의 드레인 전극을 접속하는 출력 노드(Nout)는 비트-레벨 셀(Mij)의 출력 단자로서 역할하고, 비트-레벨 셀(Mij)의 출력 단자는 커패시터(Cij)에 저장된 신호를 제i행 상의 다음 비트-레벨 셀에 전달한다.
도 7c에 나타낸 바와 같이, 클록 신호는, 미리결정된 클록 주기(클록 사이클 시간) τclock과 함께 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙하고, 클록 신호가 논리 레벨 "1"이 되면, 제2 nMOS 트랜지스터(Qij2)는 이전의 클록 사이클에서 커패시터(Cij)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 그리고, 논리 레벨 "1"의 클록 신호가 인가되고 커패시터(Cij)에 저장된 신호 전하가 논리 레벨 "0"의 전위로 완전히 방전된 후에, 제1 nMOS 트랜지스터(Qij1)는, 제1 지연 요소(Dij1)에 의해 결정된 미리결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 지연 시간(td1)은 바람직하게는 1/4τclock과 동등하도록 설정될 수 있다. 그 후, 제i행 상의 이전의 비트-레벨 셀(Mi (j-1))에 저장된 신호가 이전의 비트-레벨 셀(Mi (j-1))로부터 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qij1)는, R-C 지연 회로에 의해 구현된 제2 지연 요소(Dij2)에 의해 결정된 미리결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 신호를 커패시터(Cij)에 전달한다.
예를 들어, 제i행 상의 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"이 이전의 비트-레벨 셀(Mi (j-1))로부터 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급되면, 제1 nMOS 트랜지스터(Qij1)는 도통 상태가 되고, 논리 레벨 "1"이 커패시터(Cij)에 저장된다. 반면, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "0"이 이전의 비트-레벨 셀(Mi (j-1))로부터 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급되면, 제1 nMOS 트랜지스터(Qij1)는 컷-오프 상태를 유지하고, 논리 레벨 "0"이 커패시터(Cij)에 유지된다. 따라서, 비트-레벨 셀(Mij)은 "마칭 AND-게이트" 연산을 확립할 수 있다. 지연 시간(td2)은 지연 시간(td1)보다 길어야 하고, 지연 시간(td2)은 바람직하게는 1/2τclock과 동등하게 설정될 수 있다.
클록 신호는 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙하기 때문에, 클록 주기 τclock과 함께, 클록 신호는 시간이 1/2τclock이 될 때 논리 레벨 "0"이 되고, 제1 nMOS 트랜지스터(Qij1)의 소스 전극과 제2 nMOS 트랜지스터(Qij2)의 드레인 전극을 접속하는 출력 노드(Nout)는 시간이 1/2τclock이 될 때 이전의 비트-레벨 셀(Mi(j-1))로부터의 전달된 신호를 다음 비트-레벨 셀(Mi (j+1))에 전달할 수 없는데, 이것은 신호가 제2 지연 요소(Di(j+1)2)에 의해 결정된 지연 시간(td2) = 1/2τclock만큼 지연된 채, 다음 제1 nMOS 트랜지스터(Qi(j+1)1)의 게이트 전극에 전달되는 것이 차단되기 때문이다. 클록 신호가 시간이 τclock이 될 때 다시 한번 논리 레벨 "1"이 되면, 제1 nMOS 트랜지스터(Qij1)의 소스 전극과 비트-레벨 셀(Mij)의 출력 단자로서 역할하는 제2 nMOS 트랜지스터(Qij2)의 드레인 전극을 접속하는 출력 노드(Nout)는 커패시터(Cij)에 저장된 신호를 다음 클록 사이클에서 다음 비트-레벨 셀(Mi (j+1))에 전달할 수 있다.
다시 도 4로 돌아가면, 도 7a의 (a) 또는 도 7c에 나타낸 클록 신호가 논리 레벨 "1"이 되면, 제1 메모리 유닛(U1) 내의 제2 nMOS 트랜지스터들(Q112, Q212, Q312, ........, Qm -1,12, Qm12)의 시퀀스는, 이전의 클록 사이클에서 제1 메모리 유닛(U1) 내의 커패시터들(C11, C21, C31, ........, Cm -1,1, Cm1)에 각각 이미 저장되어 있는 신호 전하를 각각 방전하기 시작한다. 그리고, 논리 레벨 "1"의 클록 신호가 제2 nMOS 트랜지스터들(Q112, Q212, Q312, ........, Qm -1,12, Qm12)의 시퀀스의 게이트 전극들에 각각 인가되고, 커패시터들(C11, C21, C31, ........, Cm -1,1, Cm1)에 저장된 신호 전하들이 논리 레벨 "0"의 전위로 완전히 방전된 후에, 제1 nMOS 트랜지스터들(Q111, Q211, Q311, ........, Qm -1,11, Qm11)의 시퀀스는, 각각 제1 지연 요소들(D111, D211, D311, ........, Dm -1,11, Dm11)에 의해 결정된 시간 지연(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 16, 32, 및 64 비트와 같은, 8비트의 배수인, 워드 크기의 신호들의 시퀀스가 제1 nMOS 트랜지스터들(Q111, Q211, Q311, ........, Qm -1,11, Qm11)의 시퀀스의 게이트 전극들에 입력되면, 제1 nMOS 트랜지스터들(Q111, Q211, Q311, ........, Qm -1,11, Qm11)의 시퀀스는 워드 크기의 신호들의 시퀀스를, 각각 제2 지연 요소들(D112, D212, D312, ........, Dm -1,12, Dm12)에 의해 결정된 지연 시간(td2)만큼 지연된 채 커패시터들(C11, C21, C31, ........, Cm -1,1, Cm1)에 전달한다.
시간이 1/2τclock이 될 때 클록 신호가 논리 레벨 "0"이 되면, 제1 nMOS 트랜지스터들(Q111, Q211, Q311, ........, Qm -1,11, Qm11)의 소스 전극들과 제2 nMOS 트랜지스터들(Q112, Q212, Q312, ........, Qm -1,12, Qm12)의 드레인 전극들을 접속하는 출력 노드들 각각은, 시간이 1/2τclock이 될 때 제1 nMOS 트랜지스터들(Q111, Q211, Q311, ........, Qm -1,11, Qm11)의 게이트 전극들에 입력되는 신호들을 다음 비트-레벨 셀(M12, M22, M32, ........, Mm -1,2, Mm2)에 전달할 수 없는데, 이것은 신호들 각각이 제2 지연 요소들(D122, D222, D322, ........, Dm -1,22, Dm22)에 의해 결정된 지연 시간(td2)=1/2τclock만큼 지연된 채 다음 제1 nMOS 트랜지스터들(Q121, Q221, Q321, ........, Qm -1,21, Qm21)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
그리고, 시간이 τclock이 될 때, 다음 클록 신호가 다시 한 번 논리 레벨 "1"이 되면, 제2 메모리 유닛(U2) 내의 제2 nMOS 트랜지스터들(Q122, Q222, Q322, ........, Qm -1,22, Qm22)의 시퀀스는, 이전의 클록 사이클에서 제2 메모리 유닛(U2) 내의 커패시터들(C12, C22, C32, ........, Cm -1,2, Cm2)에 각각 이미 저장되어 있는 신호 전하를 각각 방전하기 시작한다. 그리고, 논리 레벨 "1"의 클록 신호가 제2 nMOS 트랜지스터들(Q122, Q222, Q322, ........, Qm -1,22, Qm22)의 시퀀스의 게이트 전극들에 각각 인가되고, 커패시터들(C12, C22, C32, ........, Cm -1,2, Cm2)에 저장된 신호 전하들이 논리 레벨 "0"의 전위로 완전히 방전된 후에, 제1 nMOS 트랜지스터들(Q121, Q221, Q321, ........, Qm -1,21, Qm21)의 시퀀스는, 각각 제1 지연 요소들(D121, D221, D321, ........, Dm -1,21, Dm21)에 의해 결정된 시간 지연(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 이전의 커패시터들(C11, C21, C31, ........, Cm -1,1, Cm1)에 저장된 워드 크기의 신호들의 시퀀스가 제1 nMOS 트랜지스터들(Q121, Q221, Q321, ........, Qm -1,21, Qm21)의 시퀀스의 게이트 전극들에 입력되면, 제1 nMOS 트랜지스터들(Q121, Q221, Q321, ........, Qm -1,21, Qm21)은 제2 지연 요소들(D122, D222, D322, ........, Dm-1,22, Dm22)에 의해 결정된 시간 지연(td2)만큼 지연된 채, 워드 크기의 신호들의 시퀀스를 커패시터들(C12, C22, C32, ........, Cm -1,2, Cm2)에 전달한다.
시간이 더 경과하여 (1+1/2)τclock이 될 때 클록 신호가 논리 레벨 "0"이 되면, 제1 nMOS 트랜지스터들(Q121, Q221, Q321, ........, Qm -1,21, Qm21)의 소스 전극들과 제2 nMOS 트랜지스터들(Q122, Q222, Q322, ........, Qm -1,22, Qm22)의 드레인 전극들을 접속하는 출력 노드들 각각은, 시간이 (1+1/2)τclock이 될 때 이전의 비트-레벨 셀들(M11, M21, M31, ........, Mm -1,1, Mm1)에 저장된 신호들을 다음 비트-레벨 셀(M12, M22, M32, ........, Mm -1,2, Mm2)에 전달할 수 없는데, 이것은 신호들 각각이 제2 지연 요소들(D132, D232, D332, ........, Dm -1,32, Dm32)에 의해 결정된 지연 시간(td2)=1/2τclock만큼 지연된 채 다음 제1 nMOS 트랜지스터들(Q131, Q231, Q331, ........, Qm -1,31, Qm31)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
그리고, 시간이 더 경과하여 2τclock이 될 때, 다음 클록 신호가 다시 한 번 논리 레벨 "1"이 되면, 제3 메모리 유닛(U3) 내의 제2 nMOS 트랜지스터들(Q132, Q232, Q332, ........, Qm -1,32, Qm32)의 시퀀스는, 이전의 클록 사이클에서 제3 메모리 유닛(U3) 내의 커패시터들(C13, C23, C33, ........, Cm -1,3, Cm3)에 각각 이미 저장되어 있는 신호 전하를 각각 방전하기 시작한다. 그리고, 논리 레벨 "1"의 클록 신호가 제2 nMOS 트랜지스터들(Q132, Q232, Q332, ........, Qm -1,32, Qm32)의 시퀀스의 게이트 전극들에 각각 인가되고, 커패시터들(C13, C23, C33, ........, Cm -1,3, Cm3)에 저장된 신호 전하들이 논리 레벨 "0"의 전위로 완전히 방전된 후에, 제1 nMOS 트랜지스터들(Q131, Q231, Q331, ........, Qm -1,31, Qm31)의 시퀀스는, 각각 제1 지연 요소들(D131, D231, D331, ........, Dm -1,31, Dm31)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 이전의 커패시터들(C12, C22, C32, ........, Cm -1,2, Cm2)에 저장된 워드 크기의 신호들의 시퀀스가 제1 nMOS 트랜지스터들(Q131, Q231, Q331, ........, Qm -1,31, Qm31)의 시퀀스의 게이트 전극에 입력되면, 제1 nMOS 트랜지스터(Q131, Q231, Q331, ........, Qm -1,31, Qm31)는 제2 지연 요소(D132, D232, D332, ........, Dm -1,32, Dm32)에 의해 결정된 지연 시간(td2)만큼 지연된 채, 워드 크기의 신호들의 시퀀스를 커패시터들(C13, C23, C33, ........, Cm-1,3, Cm3)에 전달한다.
도 8에 나타낸 바와 같이, 제1 지연 요소(Dij1)와 제2 지연 요소(Dij2) 각각은 공지된 "저항성-용량성 지연" 또는 "R-C 지연"에 의해 구현될 수 있다. RC 회로에서, 시상수의 값(초단위)은 회로 저항(오옴 단위)과 회로 커패시턴스(패럿 단위)의 곱과 같다, 즉, td1 , td2 = R * C. RC 회로의 구조는 매우 간단하기 때문에, 제1 지연 요소(Dij1)와 제2 지연 요소(Dij2)에 대해 RC 회로를 이용하는 것이 바람직하다. 그러나, RC 회로는 예일 뿐이고, 제1 지연 요소(Dij1)와 제2 지연 요소(Dij2)는 또 다른 수동 지연 요소, 또는 능동 소자인 트랜지스터 등을 포함할 수 있는 다양한 능동 지연 요소에 의해 구현될 수 있다.
도 9는, R-C 지연 회로에 의해 구현된 제1 지연 요소(Dij1)와 제2 지연 요소(Dij2)를 갖는, 도 8에 나타낸 제i행 제j열의 비트-레벨 셀(Mij)의 실제의 평면 패턴의 상부도의 예를 나타내고, 도 10은 도 9의 라인 A-A를 따라 취해진 대응하는 단면도를 나타낸다. 도 9에 나타낸 바와 같이, 제1 지연 요소(Dij1)는 도전성 배선의 제1 구불구불한 라인(91)에 의해 구현되고, 제2 지연 요소(Dij2)는 도전성 배선의 제2 구불구불한 라인(97)에 의해 구현된다.
도 9에서, 제1 nMOS 트랜지스터(Qij1)는 컨택트 플러그(96a)를 통해 제1 구불구불한 라인(91)에 접속된 드레인 전극 영역(93)을 가진다. 제1 nMOS 트랜지스터(Qij1)의 드레인 전극 영역(93)에 접속된 끝과는 반대되는 제1 구불구불한 라인(91)의 다른 끝은 클록 신호 공급 라인에 접속된다. 드레인 전극 영역(93)은 n+ 반도체 영역에 의해 구현된다. 제1 nMOS 트랜지스터(Qij1)의 게이트 전극은 제2 구불구불한 라인(97)에 의해 구현된다. 제1 nMOS 트랜지스터(Qij1)의 게이트 전극으로서 역할하는 끝과는 반대되는 제2 구불구불한 라인(97)의 다른 끝은 이전 셀의 출력 단자에 접속된다.
제2 nMOS 트랜지스터(Qij2)는, 제1 nMOS 트랜지스터(Qij1)의 소스 전극 영역으로서도 역할하는, 공통 n+ 반도체 영역(94)에 의해 구현된 드레인 전극 영역, 컨택트 플러그(96a)를 통해 클록 신호 공급 라인에 접속된 게이트 전극(98), 및 컨택트 플러그(96a)를 통해 접지 전위에 접속된 소스 전극 영역(95)을 가진다. 소스 전극 영역(95)은 n+ 반도체 영역에 의해 구현된다. 공통 n+ 반도체 영역(94)은 제1 nMOS 트랜지스터(Qij1)의 소스 전극 영역과 제2 nMOS 트랜지스터(Qij2)의 드레인 전극 영역을 접속하는 출력 노드이므로, 공통 n+ 반도체 영역(94)은 컨택트 플러그(96d)를 통해 표면 배선(92b)에 접속된다. 공통 n+ 반도체 영역(94)은 비트-레벨 셀(Mij)의 출력 단자로서 역할하고, 커패시터(Cij)에 저장된 신호를 표면 배선(92b)을 통해 다음 비트-레벨 셀에 전달한다.
도 10에 나타낸 바와 같이, 드레인 전극 영역(93), 공통 n+ 반도체 영역(94), 및 소스 전극 영역(95)은 p-타입 반도체 기판(81)의 표면에 및 상위부에 제공된다. p-타입 반도체 기판(81) 대신에, 드레인 전극 영역(93), 공통 n+ 반도체 영역(94), 및 소스 전극 영역(95)이 반도체 기판 상에서 성장된 p-타입 에피택셜층, 또는 p-웰의 상위부에 제공될 수 있다. p-타입 반도체 기판(81) 상에, 요소 격리 절연체(82)가 제공되어, 요소 격리 절연체(82)에 제공된 윈도우로서 p-타입 반도체 기판(81)의 활성 영역을 정의한다. 그리고, 드레인 전극 영역(93), 공통 n+ 반도체 영역(94), 및 소스 전극 영역(95)은 요소 격리 절연체(82)에 의해 둘러싸인 활성 영역에 제공된다. 활성 영역의 표면에 및 활성 영역 상에, 게이트 절연막(83)이 제공된다. 그리고, 제2 구불구불한 라인(97)에 의해 구현된 제1 nMOS 트랜지스터(Qij1)의 게이트 전극과 제2 nMOS 트랜지스터(Qij2)의 게이트 전극(98)은 게이트 절연막(83) 상에 제공된다.
도 10에 나타낸 바와 같이, 제1 층간 유전체막(84)이 제2 구불구불한 라인(97) 및 게이트 전극(98) 상에 제공된다. 제1 층간 유전체막(84)의 일부 상에는, 비트-레벨 셀(Mij)의 정보를 저장하도록 구성된 커패시터(Cij)의 하부 전극(85)이 제공된다. 하부 전극(85)은 도전막으로 형성되고, 하부 전극(85)과 소스 전극 영역(95) 사이를 접속하도록 제1 층간 유전체막(84)에는 컨택트 플러그(96c)가 제공된다. 그리고, 하부 전극(85) 상에는, 커패시터 절연막(86)이 제공된다.
또한, 커패시터 절연막(86) 상에는, 하부 전극(85)의 상위부를 점유하도록 커패시터(Cij)의 상부 전극(87)이 제공된다. 상부 전극(87)은 도전성 막으로 형성된다. 도 10에 나타낸 단면도에서는 예시가 생략되어 있지만, 상부 전극(87)은 공통 n+ 반도체 영역(94)에 전기적으로 접속되어 커패시터(Cij)가 제2 nMOS 트랜지스터(Qij2)와 병렬 접속되는 전기 회로 토폴로지를 확립한다. 다양한 절연체막이 커패시터 절연막(86)으로서 이용될 수 있다. 소형화된 마칭 메인 메모리는 상부 전극(87)과 대향하는 하부 전극(85)의 작은 면적을 점유할 것이 요구될 수 있다. 그러나, 마칭 메인 메모리가 성공적으로 기능하는 것을 허용하기 위해, 커패시터 절연막(86)을 통한 하부 전극(85)과 상부 전극(87) 사이의 커패시턴스는 일정한 값을 유지할 필요가 있다. 특히, 약 100 nm 이하의 최소 선폭을 갖는 소형화된 마칭 메인 메모리에서, 하부 전극(85)과 상부 전극(87) 사이의 저장 커패시턴스를 고려하여, 실리콘 산화물(SiO2)막의 경우보다 큰 유전률 er을 갖는 재료의 이용이 바람직하다. ONO 막에서, 예를 들어, 상위층 실리콘 산화물막, 중간 층 실리콘 질화물막, 및 기저 실리콘 산화물막의 두께에서의 비율은 선택가능하지만, 약 5 내지 5.5의 유전률 er이 제공될 수 있다. 대안으로서, er=6을 갖는 스트론튬 산화물(SrO)막, er=7을 갖는 실리콘 질화물(Si3N4)막, er=8-11인 알루미늄 산화물(Al2O3)막, er=10인 마그네슘 산화물(MgO)막, er=16-17인 이트륨 산화물(Y2O3)막, er=22-23인 하프늄 산화물(HfO2)막, er=22-23인 지르코늄 산화물(ZrO2)막, er=25-27인 탄탈 산화물(Ta2O5)막, 또는 er=40인 비스무트 산화물(Bi2O3)막, 또는 이들 복수의 층들 중 적어도 2개를 포괄하는 복합막 중 임의의 것으로부터 형성된 단일층막이 이용될 수 있다. Ta2O5 및 Bi2O3는 폴리실리콘과의 계면에서의 열적 안정성 결핍이라는 단점을 나타낸다. 또한, 이것은 실리콘 산화물막과 이들 막들로부터 형성된 복합막일 수도 있다. 복합막은 3-레벨 이상의 적층된 구조를 가질 수도 있다. 즉, 이것은 적어도 그 일부에서 5 내지 6 또는 그 이상의 비유전률 er을 갖는 재료를 포함하는 절연막이어야 한다. 그러나, 복합막의 경우, 전체 막에 대해 측정된 5 내지 6 이상의 유효 비유전률 ereff를 갖게 하는 조합을 선택하는 것이 바람직하다. 게다가, 이것은 알루미늄산 하프늄(HfAlO)막과 같은 3원소 화합물의 산화물막으로 형성된 절연막일 수도 있다.
또한, 제2 층간 유전체막(87)이 상부 전극(87) 상에 제공된다. 그리고, 제1 구불구불한 라인(91)이 제2 층간 유전체막(87) 상에 제공된다. 도 10에 나타낸 바와 같이, 제1 층간 유전체막(84), 커패시터 절연막(86) 및 제2 층간 유전체막(87)을 관통하는 컨택트 플러그(96a)가 제공되어, 제1 구불구불한 라인(91)과 드레인 전극 영역(93) 사이를 접속한다.
도 9와 도 10에 나타낸 토폴로지에서, R-C 지연의 커패시턴스(C)는 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)과 연관된 부유 커패시턴스에 의해 구현된다. R과 C 양쪽 모두는 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)의 배선 길이에 비례하므로, 지연 시간(td1, td2)은 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)의 배선 길이를 선택함으로써 용이하게 설계될 수 있다. 또한, 지연 시간(td1, td2)의 원하는 값을 달성하도록 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)의 두께, 단면, 또는 저항을 설계할 수 있다.
예를 들어, 지연 시간(td2)은 지연 시간(td1)의 배가 되어야 하므로, 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)에 대해 동일한 두께, 동일한 단면, 및 동일한 비저항을 갖는 재료를 이용하고, 나아가, R-C 지연(= R * C)을 위한 부유 커패시턴스를 구현하는 절연막에 대해 동일한 유효 두께와 동일한 유효 유전률을 이용한다면, 제2 구불구불한 라인(97)의 배선 길이는 제1 구불구불한 라인(91)의 배선 길이의 21/2배로서 설계될 수 있다. 그러나, 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)에 대해 상이한 재료를 이용한다면, 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)의 배선 길이는 지연 시간(td1, td2)의 요구되는 값을 달성하도록 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)의 저항에 따라 결정되어야 한다. 예를 들어, 제2 구불구불한 라인(97)이 다결정질 실리콘으로 형성되고, 제1 구불구불한 라인(91)이 다결정질 실리콘보다 높은 저항을 갖는 텅스텐(W), 몰리브덴(Mo), 백금(Pt)과 같은 내화재(refractory material)로 형성되는 경우, 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)의 배선 길이는, 지연 시간(td1, td2)의 요구되는 값을 달성하도록 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)의 저항에 따라 결정된다.
또한, 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)이 도 9에 예시되어 있지만, 저항(R)에 대한 예시된 구불구불한 토폴로지는 예일 뿐이고, 저항(R)과 커패시턴스(C)의 요구되는 값에 따라 직선 구성과 같은 기타의 토폴로지가 이용될 수 있다. 마칭 메인 메모리(31)의 매우 고속의 동작에서, 기생 저항(부유 저항) 및 기생 커패시턴스(부유 커패시턴스)가 요구되는 지연 시간(td1, td2)을 달성할 수 있지만, 외부 저항 요소(R)의 기술은 생략될 수 있다.
도 4 내지 도 6에 나타낸 구성에서, 제i행의 제(j-1) 비트-레벨 셀(Mij - 1)의 신호 저장 상태와 제i행의 제j 비트-레벨 셀(Mij)의 신호 저장 상태 사이의 격리가 제(j-1) 비트-레벨 셀(Mij - 1)의 출력 단자와 제j 비트-레벨 셀(Mij)의 제1 nMOS 트랜지스터(Qij1)의 게이트 전극 사이의 신호 전파 경로를 수반한 전파 지연에 의해 확립될 수 있고, 전파 지연은 주로 제2 지연 요소(Dij2)의 값에 기인한 것이지만, 도 11 및 도 13에 나타낸 바와 같이, 제(j-1) 비트-레벨 셀(Mij - 1)과 제j 비트-레벨 셀(Mij) 사이에 유닛간 셀(Bij)을 삽입하는 것이 바람직하다.
제j 메모리 유닛(Uj) 내의 제j 비트-레벨 셀(Mij)의 신호-저장 상태를 제(j-1) 메모리 유닛(Uj -1) 내의 제(j-1) 비트-레벨 셀(Mij - 1)의 신호-저장 상태로부터 격리하도록 유닛간 셀(Bij)이 제공되지만, 유닛간 셀(Bij)은, 클록 신호 공급 라인을 통해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서 제(j-1) 비트-레벨 셀(Mij-1)로부터 제j 비트-레벨 셀(Mij)로 신호를 전달한다. 제j 메모리 유닛(Uj)은 제j 메모리 유닛(Uj)에 배열된 비트-레벨 셀들의 시퀀스에 의해 바이트 크기 또는 워드 크기의 정보를 저장하고, 제(j-1) 메모리 유닛(Uj - 1)은 제(j-1) 메모리 유닛(Uj-1)에 배열된 비트-레벨 셀들의 시퀀스에 의해 바이트 크기 또는 워드 크기의 정보를 저장하기 때문에, 메모리 유닛들(Uj -1 및 Uj)과 병렬로 배열된 유닛간 셀들의 시퀀스는, 클록 신호 공급 라인을 통해 공급되는 클록 신호에 의해 제어된 채, 바이트 또는 워드 크기의 정보를 전달하여, 바이트 크기 또는 워드 크기의 정보가 미리결정된 방향을 따라, 동일한 보조로, 행진할 수 있다. 도 11 및 도 13에 나타낸 바와 같이, 제i행의 제j 비트-레벨 셀(Mij)의 입력 단자는 유닛간 셀(Bij)에 접속되기 때문에, 제(j-1) 비트-레벨 셀(Mij - 1)에 저장된 신호 전하는 요구되는 타이밍에서 유닛간 셀(Bij)을 통해 제2 지연 요소(Dij2)에 공급되고, 신호 전하의 전달 동작은 요구되는 타이밍 이외의 기간에서는 차단된다.
도 11 및 도 13에서, 유닛간 셀(Bij)의 예는, 제(j-1) 비트-레벨 셀(Mij)의 출력 단자에 접속된 제1 메인-전극, 제j 비트-레벨 셀(Mij)의 입력 단자에 접속된 제2 메인-전극, 및 클록 신호 공급 라인에 접속된 제어 전극을 갖는 단일 격리 트랜지스터(Qij3)를 포함하지만, 유닛간 셀(Bij)의 구조는 도 11 및 도 13에 예시된 구성으로 제한되지 않는다. 예를 들어, 유닛간 셀(Bij)은, 클록 신호에 의해 결정된 요구되는 타이밍에서 제(j-1) 비트-레벨 셀(Mij - 1)로부터 제j 비트-레벨 셀(Mij)로 신호를 전송할 수 있는 복수의 트랜지스터를 갖는 클록킹형-회로에 의해 구현될 수 있다.
도 5에 나타낸 구성과 유사하게, 제j 비트-레벨 셀(Mij)은, 제1 지연 요소(Dij1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Dij2)를 통해 유닛간 셀(Bij)에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qij1); 제1 nMOS 트랜지스터(Qij1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qij2); 및 제2 nMOS 트랜지스터(Qij2)와 병렬 접속된, 비트-레벨 셀(Mij)의 정보를 저장하도록 구성된 커패시터(Cij)를 포함한다.
도 9에 이미 나타나 있는 비트-레벨 셀(Mij)의 구성 외에도, nMOS 트랜지스터의 단일 격리 트랜지스터(Qij3)를 포함하는 유닛간 셀(Bij)의 평면형 구조의 예가 도 12에 도시되어 있다. 비트-레벨 셀(Mij)에서, 드레인 전극 영역(93)을 갖는 제1 nMOS 트랜지스터(Qij1), 컨택트 플러그(96a)를 통해 드레인 전극 영역(93)에 접속된 제1 구불구불한 라인(91), 제1 nMOS 트랜지스터(Qij1)의 게이트 전극을 구현하는 제2 구불구불한 라인(97), 및 비트-레벨 셀(Mij)의 출력 단자로서 역할하는 공통 n+ 반도체 영역(94)에 의해 구현된 드레인 전극 영역을 갖는 제2 nMOS 트랜지스터(Qij3)가 예시되어 있다.
도 12에서, 유닛간 셀(Bij)의 격리 트랜지스터(Qij3)는 n+ 반도체 영역(90)의 좌측에 의해 구현된 제1 메인-전극 영역, 클록 신호 공급 라인에 접속된 게이트 전극(99), 및 n+ 반도체 영역(90)의 우측에 의해 구현된 제2 메인-전극 영역을 가진다. 제2 메인-전극 영역은, 컨택트 플러그(96e)를 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극으로서 역할하는 제2 구불구불한 라인(97)의 다른 끝과는 반대되는 제2 구불구불한 라인(97)의 한 끝에 접속되고, 제1 메인-전극 영역은 컨택트 플러그(96f)를 통해 이전의 셀(Mij - 1)의 출력 단자에 접속된다. 예시는 생략되어 있지만, 도 10에 나타낸 구조와 유사하게, 제2 구불구불한 라인(97) 상에 제공된 층간 유전체막 상에, 예를 들어, 비트-레벨 셀(Mij)의 정보를 저장하도록 구성된 커패시터(Cij)의 평행판 구조가 제공될 수 있고, 제2 nMOS 트랜지스터(Qij2)와 병렬로 접속된다.
도 13에서, 도 11에 나타낸 구성 외에도, 또 다른 유닛간 셀(Bi (j-1))이 제(j-2) 비트-레벨 셀(Mi (j-2))과 제(j-1) 비트-레벨 셀(Mi (j-1)) 사이에 제공되고, 제(j-1) 메모리 유닛(Uj -1) 내의 제(j-1) 비트-레벨 셀(Mi (j-1))의 신호-저장 상태를 제(j-2) 메모리 유닛(Uj -2) 내의 제(j-2) 비트-레벨 셀(Mi (j-2))의 신호-저장 상태로부터 격리시키고, 클록 신호 공급 라인에 의해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서 제(j-2) 비트-레벨 셀(Mi (j-2))로부터 제(j-1) 비트-레벨 셀(Mi (j-1))로 신호를 전달하도록 구성된다. 도 13에서, 제i행의 제(j-1) 비트-레벨 셀(Mi (j-1))의 입력 단자는 유닛간 셀(Bi (j-1))에 접속되기 때문에, 제(j-2) 비트-레벨 셀(Mi (j-2))에 저장된 신호 전하는 요구되는 타이밍에서 유닛간 셀(Bi (j-1))을 통해 제2 지연 요소(Di(j-1)2)에 공급되고, 그 후 신호 전하의 전달 동작은 차단된다.
도 13에서, 유닛간 셀(Bi (j-1))의 예는 제(j-2) 비트-레벨 셀(Mi (j-1))의 출력 단자에 접속된 제1 메인-전극, 제(j-1) 비트-레벨 셀(Mi (j-1))의 입력 단자에 접속된 제2 메인-전극, 및 클록 신호 공급 라인에 접속된 제어 전극을 갖는 단일 격리 트랜지스터(Qi(j-1)3)를 포함하지만, 유닛간 셀(Bi (j-1))의 구조는 도 13에 나타낸 구성으로 제한되지 않고, 유닛간 셀(Bi (j-1))은, 클록 신호에 의해 결정된 요구되는 타이밍에서, 제(j-2) 비트-레벨 셀(Mi (j-2))로부터 제(j-1) 비트-레벨 셀(Mi (j-1))로 신호를 전달할 수 있는 복수의 트랜지스터를 갖는 클록킹형 회로에 의해 구현될 수 있다.
제j 비트-레벨 셀(Mij)의 구성과 유사하게, 제(j-1) 비트-레벨 셀(Mi (j-1))은 제1 지연 요소(Di(j-1)1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Di(j-1)2)를 통해 유닛간 셀(Bi (j-1))에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qi(j-1)1); 제1 nMOS 트랜지스터(Qi(j-1)1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qi(j-1)2); 및 제2 nMOS 트랜지스터(Qi(j-1)2)와 병렬 접속된, 비트-레벨 셀(Mi (j-1))의 정보를 저장하도록 구성된 커패시터(Ci (j-1))를 포함한다.
도 11 및 도 13에 나타낸 회로 구성에서, 비트-레벨 셀(Mij)의 제2 nMOS 트랜지스터(Qij2)는, 하이 레벨(또는 논리 레벨 "1")의 클록 신호가 제2 nMOS 트랜지스터(Qij2)의 게이트 전극에 인가될 때 커패시터(Cij)에 저장된 신호 전하를 리셋하여, 커패시터(Cij)에 이미 저장되어 있는 신호 전하를 방전하도록 구성된 리셋-트랜지스터로서 역할하고, 비트-레벨 셀(Mi (j-1))의 제2 nMOS 트랜지스터(Qi(j-1)2)는, 하이 레벨(또는 논리 레벨 "1")의 클록 신호가 제2 nMOS 트랜지스터(Qi(j-1)2)의 게이트 전극에 인가될 때, 커패시터(Ci (j-1))에 저장된 신호 전하를 리셋하여, 커패시터(Ci (j-1))에 이미 저장되어 있는 신호 전하를 방전하도록 구성된 리셋-트랜지스터로서 역할한다. 따라서, 도 11 및 도 13은 격리 트랜지스터(Qi(j-1)3 및 Qij3)로서 nMOS 트랜지스터의 트랜지스터 심볼을 나타내고 있지만, 격리 트랜지스터들(Qi(j-1)3 및 Qij3)은, 제2 nMOS 트랜지스터들(Qi(j-1)2 및 Qij2)과 상보적으로 동작할 수 있는 pMOS 트랜지스터일 수도 있다. 즉, 제2 nMOS 트랜지스터들(Qi(j-1)2 및 Qij2)이 커패시터들(Ci (j-1) 및 Cij)에 저장된 신호 전하를 방전하기 위한 도통 상태일 때, 격리 트랜지스터들(Qi(j-1)3 및 Qij3)은 메모리 유닛들 사이에 격리를 확립하도록 차단 상태이어야 하고, 제2 nMOS 트랜지스터들(Qi(j-1)2 및 Qij2)이 차단 상태일 때, 격리 트랜지스터들(Qi(j-1)3 및 Qij3)은 메모리 유닛들 사이에서 신호 전하를 전달하도록 도통 상태이어야 한다.
대안으로서, 격리 트랜지스터들(Qi(j-1)3 및 Qij3)이 nMOS 트랜지스터이면, 트랜지스터 심볼이 도 11 및 도 13에 나타낸 바와 같이, 제2 nMOS 트랜지스터들(Qi(j-1)2 및 Qij2)이 여전히 차단 상태에 있을 때, 격리 트랜지스터들(Qi(j-1)3 및 Qij3)은 메모리 유닛들 사이에서 신호 전하를 전달하도록 매우 신속하게 도통 상태가 되고, 제2 nMOS 트랜지스터들(Qi(j-1)2 및 Qij2)이 커패시터들(Ci (j-1) 및 Cij)에 저장된 신호 전하를 방전하기 위해 도통 상태를 향해 천천히 시작될 때, 격리 트랜지스터들(Qi(j-1)3 및 Qij3)은 메모리 유닛들 사이에 격리를 확립하게끔 매우 신속하게 차단 상태가 되도록, 격리 트랜지스터들(Qi(j-1)3 및 Qij3)은, 게이트 회로 및 게이트 구조와 연관된 더 큰 부유 커패시턴스와 더 큰 부유 저항을 갖는 제2 nMOS 트랜지스터들(Qi(j-1)2 및 Qij2)보다 짧은 상승 시간, 짧은 도통 상태의 기간, 및 짧은 하강 시간을 갖는 고속 트랜지스터이어야 한다. 이러한 고속 트랜지스터에 대한 후보로서, 노멀리 오프(normally off) 타입의 MOS SIT(static induction transistor)가 이용될 수 있으며, 이것은, 삼극관(triode)과 유사한 I-V 특성을 나타낸다. N-채널 MOSSIT은 단채널 nMOSFET의 궁극적 구조로서 간주될 수 있다. 삼극관과 유사한 I-V 특성으로 인해, MOSSIT의 온 상태는 게이트 전압과 제1 및 제2 메인-전극들 사이의 전위차 양쪽 모두에 의존하므로, 매우 짧은 시구간의 온 상태가 달성될 수 있다. MOSSIT 대신에, 디랙의 델타 함수(Dirac delta function)와 같은 매우 짧은 온 상태 기간을 보이는 터널링 SIT와 같은 임의의 노멀리 오프 타입의 스위칭 소자들이 이용될 수 있다.
도 14의 (a)는, 클록 신호의 파형에 대한, 도 13에 나타낸 비트-레벨 셀(Mi(j-1))의 응답의 타이밍도를 나타내고, 도 14의 (b)는 도 13에 나타낸 다음 비트-레벨 셀(Mij)의 다음 응답의 다음 타이밍도를 나타낸다. 도 14의 (a) 및 (b)에서, 클록 신호는 클록 주기 τclock과 함께 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙해야 하고, 역방향 대각선들로 음영처리된 직사각형 영역은 각각 커패시터들(Ci (j-1) 및 Cij)에 저장된 신호 전하의 리셋 타이밍에 대한 기간을 나타내며, 또한, 순방향 대각선들로 음영처리된 직사각형 영역은 각각 커패시터들(Ci (j-1) 및 Cij)로의 신호 전하의 전하 전달 타이밍에 대한 기간을 나타낸다.
즉, 도 14의 (a)에 도시된 바와 같이, 커패시터(Ci (j-1))에 저장된 신호 전하가 논리 레벨 "1"이면, 제1 nMOS 트랜지스터(Qi(j-1)1)가 여전히 오프-상태를 유지하더라도, 커패시터(Ci (j-1))에 저장된 신호 전하는, 역방향 대각선들로 음영처리된 직사각형 영역에서, 방전될 것이다. 커패시터(Ci(j-1))가 순방향 대각선들로 음영처리된 직사각형 영역에서 방전을 시작한 후에, 제1 nMOS 트랜지스터(Qi(j-1)1)는, R-C 지연 회로에 의해 구현된 제1 지연 요소(Di(j-1)1)에 의해 결정된 미리결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그리고, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 신호가 유닛간 셀(Bi (j-1))을 통해 제1 nMOS 트랜지스터(Qi(j-1)1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qi(j-1)1)는, 순방향 대각선들로 음영처리된 직사각형 영역에서 제2 지연 요소(Di(j-1)2)에 의해 결정된 미리결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 신호를 커패시터(Ci(j-1))에 전달한다.
마찬가지로, 도 14의 (b)에 도시된 바와 같이, 커패시터에 저장된 신호 전하가 논리 레벨 "1"이면, 제1 nMOS 트랜지스터(Qij1)가 여전히 오프-상태를 유지하더라도, 커패시터(Cij)에 저장된 신호 전하는, 역방향 대각선들로 음영처리된 직사각형 영역에서, 방전될 것이다. 커패시터(Cij)가 순방향 대각선들로 음영처리된 직사각형 영역에서 방전을 시작한 후에, 제1 nMOS 트랜지스터(Qij1)는, R-C 지연 회로에 의해 구현된 제1 지연 요소(Dij1)에 의해 결정된 미리결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그리고, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 신호가 유닛간 셀(Bij)을 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qij1)는, 순방향 대각선들로 음영처리된 직사각형 영역에서 제2 지연 요소(Dij2)에 의해 결정된 미리결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi(j-1))에 저장된 신호를 커패시터(Cij)에 전달한다.
도 15는, 도 12에 나타낸 바와 같이, 제1 지연 요소(Di(j-1)1)와 제2 지연 요소(Di(j-1)2) 양쪽 모두가 R-C 지연 회로에 의해 구현되는 경우, 얇은 실선으로 나타낸 클록 신호의 파형에 대한, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 비트-레벨 셀들 중 하나인 도 13에 나타낸 비트-레벨 셀(Mi (j-1))의 더 상세한 응답을 나타낸다. 얇은 실선으로 나타낸 클록 신호는, 클록 주기 τclock과 함께 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙한다. 도 15에서, 시구간 τ1=τ2=τ3=τ4는 클록 주기 τclock의 1/4(=τclock/4)이도록 정의된다.
마칭 메모리의 보통의 동작에서, 커패시터(Ci (j-1))에 저장된 신호 전하는 실제로 도 16의 (a) 내지 (d)에 나타낸 바와 같이 논리 레벨 "0" 또는 "1" 중 어느 하나이다. 커패시터(Ci (j-1))에 저장된 신호 전하가 도 16의 (c) 및 (d)에 나타낸 바와 같이 논리 레벨 "1"이면, 제1 nMOS 트랜지스터(Qi(j-1)1)가 여전히 오프-상태를 유지하더라도, 커패시터(Ci (j-1))는 시구간 τ1의 시작시에 방전을 개시할 수 있는데, 이것은, 아무런 지연없는 제2 nMOS 트랜지스터(Qi(j-1)2)의 이상적 동작이 근사화될 수 있다는 가정하에, 제2 nMOS 트랜지스터(Qi(j-1)2)는 하이 레벨의 클록 신호가 제2 nMOS 트랜지스터(Qi(j-1)2)의 게이트 전극에 인가될 때 활성화되기 때문이다. 따라서, 커패시터(Ci (j-1))에 저장된 신호 전하가 실제로 논리 레벨 "1"이면, 도 15에서 얇은 실선으로 나타낸 바와 같이 하이-레벨의 클록 신호가 제2 nMOS 트랜지스터(Qi(j-1)2)의 게이트 전극에 인가되고 커패시터(Ci (j-1))에 저장된 신호 전하가 방전된 후에, 제1 nMOS 트랜지스터(Qi(j-1)1)는, R-C 지연 회로에 의해 구현된 제1 지연 요소(Di(j-1)1)에 의해 결정된 미리결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 도 15에서, 제1 nMOS 트랜지스터(Qi(j-1)1)의 드레인 전극에서의 전위의 변화가 점선으로 나타나 있다.
그리고, 도 15에서 두꺼운 실선으로 나타낸 바와 같이, 이전의 비트-레벨 셀(Mi(j-2))에 저장된 신호 레벨 "1"이 제i행 상의 이전 비트-레벨 셀(Mi (j-2))로부터 유닛간 셀(Bi (j-1))을 통해 제1 nMOS 트랜지스터(Qi(j-1)1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qi(j-1)1)는, 제2 지연 요소(Di(j-1)2)에 의해 결정된 미리결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 신호 레벨 "1"을 커패시터(Ci (j-1))에 전달한다. 대안으로서, 도 15에서 점선으로 나타낸 바와 같이, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 신호 레벨 "0"이 이전 비트-레벨 셀(Mi(j-2))로부터 제1 nMOS 트랜지스터(Qi(j-1)1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qi(j-1)1)는, 미리결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 신호 레벨 "0"을 커패시터(Ci (j-1))에 전달한다. 제1 nMOS 트랜지스터(Qi(j-1)1)의 소스 전극과 제2 nMOS 트랜지스터(Qi(j-1)2)의 드레인 전극을 접속하는 출력 노드(Nout)는 비트-레벨 셀(Mi (j-1))의 출력 단자로서 역할하고, 이 출력 단자는 커패시터(Ci (j-1))에 저장된 신호를 제i행 상의 다음 비트-레벨 셀에 전달한다.
도 15에서 얇은 실선으로 나타낸 바와 같이, 클록 신호가 논리 레벨 "1"이 될 때, 제2 nMOS 트랜지스터(Qi(j-1)2)는 이전의 클록 사이클에서 커패시터(Ci (j-1))에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 그리고, 논리 레벨 "1"의 클록 신호가 인가되고 커패시터(Ci (j-1))에 저장된 신호 전하가 논리 레벨 "0"의 전위로 완전히 방전된 후에, 제1 nMOS 트랜지스터(Qi(j-1)1)는, 제1 지연 요소(Di(j-1)1)에 의해 결정된 미리결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 지연 시간(td1)은 바람직하게는 1/4τclock= τ1과 동등하도록 설정될 수 있다.
그 후, 두꺼운 실선과 점선으로 나타낸 바와 같이, 이전의 비트-레벨 셀(Mi(j-2))에 저장된 신호가 이전의 비트-레벨 셀(Mi (j-2))로부터 유닛간 셀(Bi (j-1))을 통해 제1 nMOS 트랜지스터(Qi(j-1)1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qi(j-1)1)는, R-C 지연 회로에 의해 구현된 제2 지연 요소(Di(j-1)2)에 의해 결정된 미리결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 신호를 커패시터(Ci(j-1))에 전달한다.
예를 들어, 두꺼운 실선으로 나타낸 바와 같이, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 논리 레벨 "1"이 이전의 비트-레벨 셀(Mi (j-2))로부터 제1 nMOS 트랜지스터(Qi(j-1)1)의 게이트 전극에 인가되면, 제1 nMOS 트랜지스터(Qi(j-1)1)는 시구간 τ3의 시작시에 도통 상태가 되고, 논리 레벨 "1"이 커패시터(Ci (j-1))에 저장된다. 반면, 점선으로 나타낸 바와 같이, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 논리 레벨 "0"이 이전의 비트-레벨 셀(Mi (j-2))로부터 제1 nMOS 트랜지스터(Qi(j-1)1)의 게이트 전극에 인가되면, 제1 nMOS 트랜지스터(Qi(j-1)1)는 차단 상태를 유지하고, 논리 레벨 "0"이 커패시터(Ci(j-1))에 유지된다. 따라서, 비트-레벨 셀(Mi (j-1))은 "마칭 AND-게이트" 연산을 확립할 수 있다. 지연 시간(td2)은 지연 시간(td1)보다 길어야 하고, 지연 시간(td2)은 바람직하게는 1/2τclock과 동등하게 설정될 수 있다.
클록 신호는, 얇은 실선으로 나타낸 바와 같이, 클록 주기 τclock과 함께 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙하므로, 클록 신호는 시간이 1/2τclock만큼 진행함에 따라 논리 레벨 "0"이 되거나, 시구간 τ3의 시작시에, 제1 nMOS 트랜지스터(Qi(j-1)1)의 드레인 전극에서의 전위는 점선으로 나타낸 바와 같이 감쇄되기 시작한다. 현재의 비트-레벨 셀(Mi (j-1))과 다음 비트-레벨 셀(Mij) 사이에 삽입된 유닛간 셀(Bij)이 nMOS 트랜지스터에 의해 구현된다면, 현재의 비트-레벨 셀(Mi (j-1))의 출력 단자와 다음 비트-레벨 셀(Mij)의 제1 nMOS 트랜지스터(Qij1)의 게이트 전극 사이의 경로는 nMOS 트랜지스터의 게이트 전극에 인가되는 클록 신호의 논리 레벨 "0"에 의해 차단 상태가 되므로, 제1 nMOS 트랜지스터(Qi(j-1)1)의 소스 전극과 제2 nMOS 트랜지스터(Qi(j-1)2)의 드레인 전극을 접속하는 출력 노드(Nout)는 시구간 τ3 및 τ4에서 덕핀(duckpin)처럼 이전의 비트-레벨 셀(Mi (j-2))로부터 전달된 신호를 다음 비트-레벨 셀(Mij)에 전달할 수 없고, 신호는 다음 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 도미노식으로 전달되는 것이 차단된다. 제1 nMOS 트랜지스터(Qi(j-1)1)는 시구간 τ3 및 τ4에서 차단 상태가 되므로, 출력 노드(Nout)에서의 전위는 부동 상태로 유지되고, 커패시터(Ci(j-1))에 저장된 신호 상태는 유지된다.
도 15의 다음 열에서 얇은 실선으로 나타낸 바와 같이 클록 신호가 다시 한번 논리 레벨 "1"이 되면, 제1 nMOS 트랜지스터(Qi(j-1)1)의 소스 전극과 비트-레벨 셀(Mi(j-1))의 출력 단자로서 역할하는 제2 nMOS 트랜지스터(Qi(j-1)2)의 드레인 전극을 접속하는 출력 노드(Nout)는 유닛간 셀(Bij)이 도통 상태가 되므로 다음 클록 사이클에서 다음 비트-레벨 셀(Mij)에 커패시터(Ci (j-1))에 저장된 신호를 전달할 수 있고, 제1 nMOS 트랜지스터(Qi(j-1)1)의 드레인 전극에서의 전위는 점선으로 나타낸 바와 같이 증가한다.
도 16의 (a) 내지 (d)는, 도 11 및 도 13에 나타낸 비트-레벨 셀(Mij)에 중점을 둔 신호-전달 동작의 4개 모드를 각각 나타내고, 비트-레벨 셀(Mij)은 제j 메모리 유닛(Uj)에서 순차적으로 배열된 비트-레벨 셀들 중 하나이며, 제j 메모리 유닛(Uj)은 제j 메모리 유닛(Uj)에서 순차적으로 배열된 비트-레벨 셀들의 시퀀스에 의해 바이트 크기 또는 워드 크기의 정보를 저장한다. 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서, 순차적으로 배열된 바이트 크기 또는 워드 크기의 정보는 이전의 메모리 유닛으로부터 다음 메모리 유닛으로 나란히 동일한 보조로 행진한다. 도 16의 (a) 내지 (d)에서, 클록 신호는 클록 신호 공급 라인(CLOCK)에 의해 공급되어 클록 주기 τclock와 함께 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙하는 반면, 클록 신호 공급 라인(CLOCK)은 전원 라인으로서 역할한다.
도 16의 (a) 및 (b)는 논리 레벨 "0"이 이전의 클록 신호에 의해 커패시터(Cij) 내에 저장되는 경우를 나타내고, 도 16의 (c) 및 (d)는 논리 레벨 "1"이 이전의 클록 신호에 의해 커패시터(Cij) 내에 바이트 크기 또는 워드 크기 정보의 신호 중 하나로서 저장되는 경우를 나타낸다. 도 16의 (a)에 나타낸 바와 같이, 커패시터(Cij)에 이전에 저장된 신호 전하가 논리 레벨 "0"인 경우, 협력적 방식으로 전달될 바이트 크기 또는 워드 크기 정보의 신호 중 하나로서 이전의 비트-레벨 셀(Mi(j-1))에 저장되어 있는 논리 레벨 "0"의 신호가 이전의 비트-레벨 셀(Mi (j-1))로부터 유닛간 셀(Bij)(예시는 생략됨)을 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급된다면, 커패시터(Cij)에 저장된 신호 전하가 논리 레벨 "0"을 유지하는 타이밍에서, 제1 nMOS 트랜지스터(Qij1)는 오프-상태를 유지하므로, 제1 nMOS 트랜지스터(Qij1)의 소스 전극과 제2 nMOS 트랜지스터(Qij2)의 드레인 전극을 접속하는 출력 노드(Nout)는, 클록 신호에 의해 제공된 입력 신호 "1"과 함께 0+1=0의 마칭 AND 게이트 연산을 실행하도록, 커패시터(Cij)에 유지되어 있는 신호 레벨 "0"을 제i행의 다음 비트-레벨 셀에 전달한다.
마찬가지로, 도 16의 (b)에 나타낸 바와 같이, 커패시터(Cij)에 이전에 저장되어 있는 신호 전하가 논리 레벨 "0"인 경우, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"의 신호가 이전의 비트-레벨 셀(Mi (j-1))로부터 유닛간 셀(Bij)을 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급된다면, 커패시터(Cij)에 저장된 신호 전하가 논리 레벨 "0"을 유지하는 타이밍에서, 제1 nMOS 트랜지스터(Qij1)는 논리 레벨 "1"이 커패시터(Cij)에 저장될 수 있도록 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"의 신호를 커패시터(Cij)에 전달하기 위해 온으로 되기 시작하고, 출력 노드(Nout)는, 클록 신호에 의해 제공된 입력 신호 "1"과 함께 마칭 AND-게이트 연산 1+1=1을 실행하도록, 커패시터(Cij)에 저장된 신호 레벨 "1"을 제i행의 다음 비트-레벨 셀에 전달한다.
반대로, 도 16의 (c)에 나타낸 바와 같이, 커패시터(Cij)에 이전에 저장되어 있는 신호 전하가 논리 레벨 "1"인 경우, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "0"의 신호가 이전의 비트-레벨 셀(Mi (j-1))로부터 유닛간 셀(Bij)을 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급된다면, 커패시터(Cij)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"을 확립한 타이밍 이후에, 제1 nMOS 트랜지스터(Qij1)는 오프-상태를 유지하므로, 출력 노드(Nout)는, 클록 신호에 의해 제공된 입력 신호 "1"과 함께 마칭 AND-게이트 연산 0+1=0을 실행하도록, 커패시터(Cij)에 저장된 신호 레벨 "0"을 제i행의 다음 비트-레벨 셀에 전달한다.
마찬가지로, 도 16의 (d)에 나타낸 바와 같이, 커패시터(Cij)에 이전에 저장되어 있는 신호 전하가 논리 레벨 "1"인 경우, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"의 신호가 이전의 비트-레벨 셀(Mi (j-1))로부터 유닛간 셀(Bij)을 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급된다면, 커패시터(Cij)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"을 확립하는 타이밍 이후에, 제1 nMOS 트랜지스터(Qij1)는, 논리 레벨 "1"이 커패시터(Cij)에 저장될 수 있도록 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"의 신호를 커패시터(Cij)에 전달하기 위해 온으로 되기 시작하고, 출력 노드(Nout)는, 클록 신호에 의해 제공된 입력 신호 "1"과 함께 마칭 AND-게이트 연산 1+1=1을 실행하도록, 커패시터(Cij)에 저장된 신호 레벨 "1"을 제i행의 다음 비트-레벨 셀에 전달한다.
도 11에 나타낸 구성과 유사하게, 유닛간 셀(Bij)이 제(j-1) 비트-레벨 셀(Mij-1)과 제j 비트-레벨 셀(Mij) 사이에 삽입되고, 제j 비트-레벨 셀(Mij)이 제1 지연 요소(Dij1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Dij2)를 통해 유닛간 셀(Bij)에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qij1); 제1 nMOS 트랜지스터(Qij1)의 소스 전극에 접속된 드레인 전극, 클록 신호 공급 라인에 접속된 게이트 전극, 및 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qij2); 및 제2 nMOS 트랜지스터(Qij2)와 병렬로 접속된, 비트-레벨 셀(Mij)의 정보를 저장하도록 구성된 커패시터(Cij)를 포함하더라도, 제1 지연 요소(Dij1)가 제1 다이오드(D1a)에 의해 구현되고, 제2 지연 요소(Dij2)는 제2 다이오드(D2a)와 제3 다이오드(D3a)의 탠덤 접속(tandem connection)에 의해 구현되는 특징은 도 11에 나타내는 구성과는 구별된다.
임의의 p-n 접합 다이오드는, 확산 저항(diffusion resistance), 단자 저항(lead resistance), 오옴 접촉 저항 및 확산 저항(spreading resistance) 등과 같은 직렬 저항을 포함한 저항과 접합 커패시턴스나 확산 커패시턴스와 같은 다이오드 커패시턴스를 포함한 커패시터를 포함하는 등가 회로에 의해 표현될 수 있고, 단일 다이오드 또는 다이오드들의 탠덤 접속은 "저항-용량성 지연" 또는 "R-C 지연"으로서 역할할 수 있지만, "R-C 지연"의 값이 도 9 및 12에 나타낸 제1 구불구불한 라인(91) 및 제2 구불구불한 라인(97)과 같은 전문화되고 전용의 R-C 요소들에 의해 달성되는 값보다 훨씬 더 작게될 수 있기 때문에, 도 17에 나타낸 유닛간 셀(Bij)과의 제j 비트-레벨 셀(Mij)의 동작은 도 12에 나타낸 구성에 의해 달성되는 동작보다 바람직한 동작을 달성할 수 있다. 즉, 도 17에 나타낸 유닛간 셀(Bij)과의 제j 비트-레벨 셀(Mij)의 동작은, 임의의 상승 시간과 하강 시간이 나타나 있지 않고 펄스들의 파형이 이상적인 직사각형으로 예시되어 있는 도 7a 및 도 7b에 나타낸 이상적인 지연 성능에 근접할 수 있다. 도 11 및 도 12에 나타낸 구성에 의한 성능 외에도, 제2 다이오드(D2a)와 제3 다이오드(D3a)의 탠덤 접속은 역방향 전류의 흐름을 효율적으로 차단할 수 있기 때문에, 도 17에 나타낸 유닛간 셀(Bij)과의 제j 비트-레벨 셀(Mij)의 조합에 의해 구현된 구성은, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 더 낮은 논리 레벨 "0"의 신호가 유닛간 셀(Bij)을 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급되더라도, 제(j-1) 비트-레벨 셀(Mi (j-1))의 신호-저장 상태와 제j 비트-레벨 셀(Mij)의 신호-저장 상태 사이에 더 양호한 격리를 달성할 수 있다.
도 18에서, 도 17에 나타낸 구성 외에도, 또 다른 유닛간 셀(Bi (j-1))이 제(j-2) 비트-레벨 셀(Mi (j-2))과 제(j-1) 비트-레벨 셀(Mi (j-1)) 사이에 제공되고, 제(j-1) 메모리 유닛(Uj -1) 내의 제(j-1) 비트-레벨 셀(Mi (j-1))의 신호-저장 상태를 제(j-2) 메모리 유닛(Uj -2) 내의 제(j-2) 비트-레벨 셀(Mi (j-2))의 신호-저장 상태로부터 격리시키고, 클록 신호 공급 라인에 의해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서 제(j-2) 비트-레벨 셀(Mi (j-2))로부터 제(j-1) 비트-레벨 셀(Mi (j-1))로 신호를 전달하도록 구성된다. 도 18에서, 제(j-1) 비트-레벨 셀(Mi (j-1))의 입력 단자는 유닛간 셀(Bi (j-1))에 접속되기 때문에, 제(j-2) 비트-레벨 셀(Mi (j-2))에 저장된 신호 전하는 요구되는 타이밍에서 유닛간 셀(Bi (j-1))을 통해 제2 지연 요소(Di(j-1)2)에 공급되고, 그 후 신호 전하의 전달은 차단된다.
제j 비트-레벨 셀(Mij)의 구성과 유사하게, 제(j-1) 비트-레벨 셀(Mi (j-1))은 제1 지연 요소(Di(j-1)1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Di(j-1)2)를 통해 유닛간 셀(Bi (j-1))에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qi(j-1)1); 제1 nMOS 트랜지스터(Qi(j-1)1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qi(j-1)2); 및 제2 nMOS 트랜지스터(Qi(j-1)2)와 병렬 접속된, 비트-레벨 셀(Mi (j-1))의 정보를 저장하도록 구성된 커패시터(Ci (j-1))를 포함한다. 여기서, 제1 지연 요소(Di(i-1)1)는 제1 다이오드(D1b)에 의해 구현되고, 제2 지연 요소(Di(i-1)2)는 제2 다이오드(D2b)와 제3 다이오드(D3b)의 탠덤 접속에 의해 구현된다.
전술된 바와 같이, 단일 다이오드 또는 다이오드들의 탠덤 접속은 "저항-용량성 지연" 또는 "R-C 지연"으로서 역할할 수 있기 때문에, 도 18에 나타낸 유닛간 셀(Bi(i-1))과의 제(j-1) 비트-레벨 셀(Mi (i-1))의 동작은 도 13에 나타낸 구성의 동작과 실질적으로 동일하다. 도 13에 나타낸 구성에 의한 성능 외에도, 제2 다이오드(D2b)와 제3 다이오드(D3b)의 탠덤 접속은 역방향 전류의 흐름을 효율적으로 차단할 수 있기 때문에, 도 18에 나타낸 유닛간 셀(Bi (j-1))과의 제(j-1) 비트-레벨 셀(Mi(j-1))의 조합에 의해 구현된 구성은, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 더 낮은 논리 레벨 "0"의 신호가 유닛간 셀(Bi (j-1))을 통해 제1 nMOS 트랜지스터(Qi(j-1)1)의 게이트 전극에 공급되더라도, 제(j-2) 비트-레벨 셀(Mi (j-2))의 신호-저장 상태와 제(j-1) 비트-레벨 셀(Mi (j-1))의 신호-저장 상태 사이에 더 양호한 격리를 달성할 수 있다.
실제의 반도체 장치에서, 배선, 게이트 구조, 전극 구조, 및 접합 구조와 연관된 많은 기생 저항(부유 저항)과 많은 기생 커패시턴스(부유 커패시턴스)는 고유하기 때문에, 마칭 메인 메모리의 매우 고속의 동작에서, 기생 저항과 기생 커패시턴스가 마칭 메인 메모리의 동작 속도와 비교하여 요구되는 지연 시간(td1, td2)을 달성할 수 있다면, 외인성 저항 요소(extrinsic resistor element)와 커패시터 요소의 도해는 생략될 수 있다. 따라서, 도 11 내지 13 및 도 16에 나타낸 구성에서, 제1 지연 요소들(Di(j-1)1 및 Dij1)은 도 19, 20, 및 22에서 나타낸 바와 같이, 생략될 수 있다.
도 19에 나타낸 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 비트-레벨 셀의 또 다른 예들 중 하나에서, 제j 비트-레벨 셀(Mij)이 도 11에 나타낸 구성과 유사하게 제1 nMOS 트랜지스터(Qij1)를 포함하더라도, 제1 nMOS 트랜지스터(Qij1)는 클록 신호 공급 라인에 직접 접속된 드레인 전극을 가지고, 도 11에 나타낸 구성에서 이용된 제1 지연 요소(Dij1)는 생략된다. 제1 nMOS 트랜지스터(Qij1)는 도 11에 나타낸 제2 지연 요소(Dij2)에 대응하는 신호-지연 요소(Dij)를 통해 유닛간 셀(Bij)에 접속된 게이트 전극을 가지고, 제2 nMOS 트랜지스터(Qij2)는 제1 nMOS 트랜지스터(Qij1)의 소스 전극에 접속된 드레인 전극, 클록 신호 공급 라인에 접속된 게이트 전극, 및 접지 전위에 접속된 소스 전극을 가지며, 커패시터(Cij)는 제2 nMOS 트랜지스터(Qij2)와 병렬 접속된 비트-레벨 셀(Mij)의 정보를 저장하도록 구성된다는 특징은 도 11에 나타낸 구성과 실질적으로 동일하다.
도 19에 나타낸 제1 실시예에 속하는 비트-레벨 셀의 다른 예에서, 도 11 내지 도 13과 도 16에 나타낸 구성과 유사하게, 제j 메모리 유닛(Uj) 내의 제j 비트-레벨 셀(Mij)의 신호-저장 상태를 제(j-1) 메모리 유닛(Uj -1) 내의 제(j-1) 비트-레벨 셀(Mij - 1)의 신호-저장 상태로부터 격리하도록 유닛간 셀(Bij)이 더 제공된다. 또한, 유닛간 셀(Bij)은, 클록 신호 공급 라인을 통해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서, 제(j-1) 비트-레벨 셀(Mij - 1)로부터 제j 비트-레벨 셀(Mij)로 신호를 전달한다. 제j 메모리 유닛(Uj)은 제j 메모리 유닛(Uj)에 배열된 비트-레벨 셀들의 시퀀스에 의해 바이트 크기 또는 워드 크기의 정보를 저장하고, 제(j-1) 메모리 유닛(Uj - 1)은 제(j-1) 메모리 유닛(Uj - 1)에 배열된 비트-레벨 셀들의 시퀀스에 의해 바이트 크기 또는 워드 크기의 정보를 저장하기 때문에, 메모리 유닛들(Uj-1 및 Uj)과 병렬로 배열된 유닛간 셀들의 시퀀스는, 클록 신호 공급 라인을 통해 공급되는 클록 신호에 의해 제어된 채, 바이트 크기 또는 워드 크기의 정보를 전달하여, 바이트 크기 또는 워드 크기의 정보가 미리결정된 방향을 따라, 동일한 보조로, 행진할 수 있다.
도 19에 나타낸 바와 같이, 제i행의 제j 비트-레벨 셀(Mij)의 입력 단자는 유닛간 셀(Bij)에 접속되기 때문에, 제(j-1) 비트-레벨 셀(Mij - 1)에 저장된 신호 전하는 요구되는 타이밍에서 유닛간 셀(Bij)을 통해 신호 지연 요소(Dij)에 공급되고, 신호 전하의 전달 동작은 요구되는 타이밍 이외의 기간에서는 차단된다.
도 20에서, 도 19에 나타낸 구성 외에도, 또 다른 유닛간 셀(Bi (j-1))이 제(j-2) 비트-레벨 셀(Mi (j-2))과 제(j-1) 비트-레벨 셀(Mi (j-1)) 사이에 제공되고, 제(j-1) 메모리 유닛(Uj -1) 내의 제(j-1) 비트-레벨 셀(Mi (j-1))의 신호-저장 상태를 제(j-2) 메모리 유닛(Uj -2) 내의 제(j-2) 비트-레벨 셀(Mi (j-2))의 신호-저장 상태로부터 격리시키고, 클록 신호 공급 라인을 통해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서 제(j-2) 비트-레벨 셀(Mi (j-2))로부터 제(j-1) 비트-레벨 셀(Mi (j-1))로 신호를 전달하도록 구성된다. 도 20에서, 제i행의 제(j-1) 비트-레벨 셀(Mi (j-1))의 입력 단자는 유닛간 셀(Bi (j-1))에 접속되기 때문에, 제(j-2) 비트-레벨 셀(Mi (j-2))에 저장된 신호 전하는 요구되는 타이밍에서 유닛간 셀(Bi (j-1))을 통해 신호 지연 요소(Di(j-1))에 공급되고, 그 후 신호 전하의 전달 동작은 차단된다.
제j 비트-레벨 셀(Mij)의 구성과 유사하게, 제(j-1) 비트-레벨 셀(Mi (j-1))은 클록 신호 공급 라인에 직접 접속된 드레인 전극과 신호 지연 요소(Di (j-1))를 통해 유닛간 셀(Bi (j-1))에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qi(j-1)1); 제1 nMOS 트랜지스터(Qi(j-1)1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qi(j-1)2); 및 제2 nMOS 트랜지스터(Qi(j-1)2)와 병렬 접속된, 비트-레벨 셀(Mi (j-1))의 정보를 저장하도록 구성된 커패시터(Ci(j-1))를 포함한다.
도 19 및 도 20에 나타낸, 제1 실시예에 속하는 비트-레벨 셀의 다른 예들 중 하나로서의 회로 구성에서, 비트-레벨 셀(Mij)의 제2 nMOS 트랜지스터(Qij2)는, 하이 레벨(또는 논리 레벨 "1")의 클록 신호가 제2 nMOS 트랜지스터(Qij2)의 게이트 전극에 인가될 때 커패시터(Cij)에 저장된 신호 전하를 리셋하여, 커패시터(Cij)에 이미 저장되어 있는 신호 전하를 방전하도록 구성된 리셋-트랜지스터로서 역할하고, 비트-레벨 셀(Mi (j-1))의 제2 nMOS 트랜지스터(Qi(j-1)2)는, 하이 레벨(또는 논리 레벨 "1")의 클록 신호가 제2 nMOS 트랜지스터(Qi(j-1)2)의 게이트 전극에 인가될 때, 커패시터(Ci(j-1))에 저장된 신호 전하를 리셋하여, 커패시터(Ci (j-1))에 이미 저장되어 있는 신호 전하를 방전하도록 구성된 리셋-트랜지스터로서 역할한다.
도 19 및 도 20에서, 제2 nMOS 트랜지스터들(Qi(j-1)2 및 Qij2)이 여전히 차단 상태에 있을 때, 격리 트랜지스터들(Qi(j-1)3 및 Qij3)은 메모리 유닛들 사이에서 신호 전하를 전달하도록 매우 신속하게 도통 상태가 되고, 제2 nMOS 트랜지스터들(Qi(j-1)2 및 Qij2)이 커패시터들(Ci (j-1) 및 Cij)에 저장된 신호 전하를 방전하기 위해 도통 상태를 향해 천천히 시작될 때, 격리 트랜지스터들(Qi(j-1)3 및 Qij3)은 메모리 유닛들 사이에 격리를 확립하게끔 매우 신속하게 차단 상태가 되도록, 격리 트랜지스터들(Qi(j-1)3 및 Qij3)은, 게이트 회로 및 게이트 구조와 연관된 더 큰 부유 커패시턴스와 더 큰 부유 저항을 갖는 제2 nMOS 트랜지스터들(Qi(j-1)2 및 Qij2)보다 짧은 상승 시간, 짧은 도통 상태의 기간, 및 짧은 하강 시간을 갖는 고속 트랜지스터이어야 한다.
도 21은, 신호-지연 요소(Di (j-1))가 R-C 지연 회로에 의해 구현되는 경우, 얇은 실선으로 나타낸 클록 신호의 파형에 대한, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 비트-레벨 셀들의 다른 예들 중 하나인 도 20에 나타낸 비트-레벨 셀(Mi (j-1))의 상세한 응답을 나타낸다. 얇은 실선으로 나타낸 클록 신호는, 클록 주기 τclock과 함께 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙한다. 도 21에서, 시구간 τ1=τ2=τ3=τ4는 클록 주기 τclock의 1/4(=τclock/4)이도록 정의된다.
마칭 메모리의 보통의 동작에서, 커패시터(Ci (j-1))에 저장된 신호 전하는 실제로 도 22의 (a) 내지 (d)에 나타낸 바와 같이 논리 레벨 "0" 또는 "1" 중 어느 하나이다. 커패시터(Ci (j-1))에 저장된 신호 전하가 도 22의 (c) 및 (d)에 나타낸 바와 같이 논리 레벨 "1"이면, 제1 nMOS 트랜지스터(Qi(j-1)1)의 게이트 전극의 전위가 신호-지연 요소(Di (j-1))에 의해 지연되어 제1 nMOS 트랜지스터(Qi(j-1)1)가 여전히 오프-상태를 유지하더라도, 커패시터(Ci (j-1))는 시구간 τ1의 시작시에 방전을 개시할 수 있는데, 이것은, 아무런 지연없는 제2 nMOS 트랜지스터(Qi(j-1)2)의 이상적 동작이 근사화될 수 있다는 가정하에, 제2 nMOS 트랜지스터(Qi(j-1)2)는 하이 레벨의 클록 신호가 제2 nMOS 트랜지스터(Qi(j-1)2)의 게이트 전극에 인가될 때 신속하게 활성화되기 때문이다. 따라서, 커패시터(Ci (j-1))에 저장된 신호 전하가 실제로 논리 레벨 "1"이면, 도 21에서 얇은 실선으로 나타낸 바와 같이 하이-레벨의 클록 신호가 제2 nMOS 트랜지스터(Qi(j-1)2)의 게이트 전극에 인가되고 커패시터(Ci (j-1))에 저장된 신호 전하가 논리 레벨 "0"으로 방전된 후에, 거의 동시에, 제1 nMOS 트랜지스터(Qi(j-1)1)는, 부유 저항 및 부유 커패시턴스에 의해 구현된 기생 요소에 의해 결정된 무시할만한정도의 짧은 지연 시간만큼 지연되어, 전달-트랜지스터로서 활성화될 준비가 된다. 도 21에서, 제1 nMOS 트랜지스터(Qi(j-1)1)의 드레인 전극에서의 전위의 변화가 점선으로 과장되게 나타나 있다.
그리고, 도 21에서 두꺼운 실선으로 나타낸 바와 같이, 이전의 비트-레벨 셀(Mi(j-2))에 저장된 신호 레벨 "1"이 이전 비트-레벨 셀(Mi (j-2))로부터 유닛간 셀(Bi(j-1))을 통해 제1 nMOS 트랜지스터(Qi(j-1)1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qi(j-1)1)는, 신호 지연 요소(Di (j-1))에 의해 결정된 미리결정된 지연 시간(td2)만큼 지연되어, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 신호 레벨 "1"을 커패시터(Ci(j-1))에 전달한다. 대안으로서, 도 21에서 점선으로 나타낸 바와 같이, 이전의 비트-레벨 셀(Mi (j-2))에 저장된 신호 레벨 "0"이 이전 비트-레벨 셀(Mi (j-2))로부터 제1 nMOS 트랜지스터(Qi(j-1)1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qi(j-1)1)는 오프-상태를 유지한다. 이 시점에서, 커패시터(Ci (j-1))는 논리 레벨 "0"을 여전히 유지하므로, 제1 nMOS 트랜지스터(Qi(j-1)1)는 동등하게 이전 비트-레벨 셀(Mi(j-2))에 저장된 신호 레벨 "0"을 전달한다. 비트-레벨 셀(Mi (j-1))의 출력 단자로서 역할하는 출력 노드(Nout)는 커패시터(Ci (j-1))에 저장된 신호를 제i행의 다음 비트-레벨 셀에 전달한다.
클록 신호는, 얇은 실선으로 나타낸 바와 같이, 클록 주기 τclock과 함께 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙하므로, 클록 신호는 시간이 1/2τclock만큼 진행함에 따라 논리 레벨 "0"이 되거나, 시구간 τ3의 시작시에, 제1 nMOS 트랜지스터(Qi(j-1)1)의 드레인 전극에서의 전위는 점선으로 과장되게 나타낸 바와 같이 신속하게 감쇄되기 시작한다. 현재의 비트-레벨 셀(Mi (j-1))과 다음 비트-레벨 셀(Mij) 사이에 삽입된 유닛간 셀(Bij)이 nMOS 트랜지스터에 의해 구현된다면, 현재의 비트-레벨 셀(Mi (j-1))의 출력 단자와 다음 비트-레벨 셀(Mij)의 제1 nMOS 트랜지스터(Qij1)의 게이트 전극 사이의 경로는 nMOS 트랜지스터의 게이트 전극에 인가되는 클록 신호의 논리 레벨 "0"에 의해 차단 상태가 되므로, 출력 노드(Nout)는 시구간 τ3 및 τ4에서 덕핀(duckpin)처럼 이전의 비트-레벨 셀(Mi (j-2))로부터 전달된 신호를 다음 비트-레벨 셀(Mij)에 전달할 수 없고, 신호는 다음 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 도미노식으로 전달되는 것이 차단된다. 제1 nMOS 트랜지스터(Qi(j-1)1)는 시구간 τ3 및 τ4에서 차단 상태가 되므로, 출력 노드(Nout)에서의 전위는 부동 상태로 유지되고, 커패시터(Ci(j-1))에 저장된 신호 상태는 유지된다.
도 21의 다음 열에서 얇은 실선으로 나타낸 바와 같이 클록 신호가 다시 한번 논리 레벨 "1"이 되면, 제1 nMOS 트랜지스터(Qi(j-1)1)의 소스 전극과 비트-레벨 셀(Mi(j-1))의 출력 단자로서 역할하는 제2 nMOS 트랜지스터(Qi(j-1)2)의 드레인 전극을 접속하는 출력 노드(Nout)는 유닛간 셀(Bij)이 도통 상태가 되므로 다음 클록 사이클에서 다음 비트-레벨 셀(Mij)에 커패시터(Ci (j-1))에 저장된 신호를 전달할 수 있고, 제1 nMOS 트랜지스터(Qi(j-1)1)의 드레인 전극에서의 전위는 점선으로 과장되게 나타낸 바와 같이 증가한다.
도 22의 (a) 내지 (d)는, 도 19 및 도 20에 나타낸 비트-레벨 셀(Mij)에 중점을 둔 신호-전달 동작의 4개 모드를 각각 나타내고, 비트-레벨 셀(Mij)은 제j 메모리 유닛(Uj)에서 순차적으로 배열된 비트-레벨 셀들 중 하나이며, 제j 메모리 유닛(Uj)은 제j 메모리 유닛(Uj)에서 순차적으로 배열된 비트-레벨 셀들의 시퀀스에 의해 바이트 크기 또는 워드 크기의 정보를 저장한다. 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서, 순차적으로 배열된 바이트 크기 또는 워드 크기의 정보는 이전의 메모리 유닛으로부터 다음 메모리 유닛으로 나란히 동일한 보조로 행진한다. 도 22의 (a) 내지 (d)에서, 클록 신호는 클록 신호 공급 라인(CLOCK)에 의해 공급되어 클록 주기 τclock와 함께 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙하는 반면, 클록 신호 공급 라인(CLOCK)은 전원 라인으로서 역할한다.
도 22의 (a) 및 (b)는 논리 레벨 "0"이 이전의 클록 신호에 의해 커패시터(Cij) 내에 저장되는 경우를 나타내고, 도 22의 (c) 및 (d)는 논리 레벨 "1"이 이전의 클록 신호에 의해 커패시터(Cij) 내에 바이트 크기 또는 워드 크기 정보의 신호 중 하나로서 저장되는 경우를 나타낸다. 도 22의 (a)에 나타낸 바와 같이, 커패시터(Cij)에 이전에 저장된 신호 전하가 논리 레벨 "0"인 경우에, 협력적 방식으로 전달될 바이트 크기 또는 워드 크기 정보의 신호 중 하나로서 이전의 비트-레벨 셀(Mi(j-1))에 저장된 논리 레벨 "0"의 신호가 이전의 비트-레벨 셀(Mi (j-1))로부터 유닛간 셀(Bij)(예시는 생략됨)을 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급된다면, 제1 nMOS 트랜지스터(Qij1)는 오프-상태를 유지한다. 이 시점에서, 커패시터(Cij)는 논리 레벨 "0"을 여전히 유지하므로, 제1 nMOS 트랜지스터(Qi(j-1)1)는 동등하게 논리 레벨 "0"을 커패시터(Cij)에 전달한다. 그 다음, 도 22의 (a)에 나타낸 바와 같이, 출력 노드(Nout)는 커패시터(Cij)에 유지된 신호 레벨 "0"을 다음 비트-레벨 셀에 전달한다.
마찬가지로, 도 22의 (b)에 나타낸 바와 같이, 커패시터(Cij)에 이전에 저장되어 있는 신호 전하가 논리 레벨 "0"인 경우, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"의 신호가 이전의 비트-레벨 셀(Mi (j-1))로부터 유닛간 셀(Bij)을 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급된다면, 커패시터(Cij)에 저장된 신호 전하가 논리 레벨 "0"을 유지하는 타이밍에서, 제1 nMOS 트랜지스터(Qij1)는 논리 레벨 "1"이 커패시터(Cij)에 저장될 수 있도록 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"의 신호를 커패시터(Cij)에 전달하기 위해 온으로 되기 시작하고, 출력 노드(Nout)는, 도 22의 (b)에 나타낸 바와 같이, 커패시터(Cij)에 저장된 신호 레벨 "1"을 다음 비트-레벨 셀에 전달한다.
반대로, 도 22의 (c)에 나타낸 바와 같이, 커패시터(Cij)에 이전에 저장되어 있는 신호 전하가 논리 레벨 "1"인 경우, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "0"의 신호가 이전의 비트-레벨 셀(Mi (j-1))로부터 유닛간 셀(Bij)을 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급된다면, 커패시터(Cij)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"을 확립한 타이밍 이후에, 제1 nMOS 트랜지스터(Qij1)는 오프-상태를 유지한다. 그 다음, 도 22의 (c)에 나타낸 바와 같이, 출력 노드(Nout)는 커패시터(Cij)에 저장된 신호 레벨 "0"을 다음 비트-레벨 셀에 전달한다.
유사하게, 도 22의 (d)에 나타낸 바와 같이, 커패시터(Cij)에 이전에 저장되어 있는 신호 전하가 논리 레벨 "1"인 경우, 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"의 신호가 이전의 비트-레벨 셀(Mi (j-1))로부터 유닛간 셀(Bij)을 통해 제1 nMOS 트랜지스터(Qij1)의 게이트 전극에 공급된다면, 커패시터(Cij)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"을 확립한 타이밍 이후에, 제1 nMOS 트랜지스터(Qij1)는 턴 온하고, 제1 nMOS 트랜지스터(Qij1)는 이전의 비트-레벨 셀(Mi (j-1))에 저장된 논리 레벨 "1"의 신호를 커패시터(Cij)에 전달한다. 그 다음, 도 22의 (d)에 나타낸 바와 같이, 출력 노드(Nout)는 커패시터(Cij)에 저장된 신호 레벨 "1"을 다음 비트-레벨 셀에 전달한다.
앞서 언급된 바와 같이, 클록 신호에 의해 제공된 입력 신호 "1"과 이전의 비트-레벨 셀(Mi (j-1))에 의해 제공된 또 다른 입력 신호 "1" 또는 "0"에 의해, 비트-레벨 셀(Mij)은 다음과 같은 "마칭 AND-게이트" 연산을 확립할 수 있다:
1 + 1= 1
1 + 0= 1,
그리고, 클록 신호에 의해 제공된 입력 신호 "0"과 이전의 비트-레벨 셀(Mi(j-1))에 의해 제공된 또 다른 입력 신호 "1" 또는 "0"에 의해, 비트-레벨 셀(Mij)은 다음과 같은 "마칭 AND-게이트" 연산을 확립할 수 있다:
0 + 1= 0
0 + 0= 0.
따라서, 도 4에 나타낸 마칭 메인 메모리(31)에 대응하는 셀 어레이의 게이트-레벨 표현에서, 도 23에 나타낸 바와 같이, 제1행의 최좌측에 할당되고 입력 단자(I1)에 접속된 제1 셀(M11)은 정보를 저장하도록 구성된 커패시터(C11)와, 마칭 AND-게이트(G11)를 포함하고, 마칭 AND-게이트(G11)는 커패시터(C11)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 제1행의 인접한 제2 셀(M21)에 할당된 다음 마칭 AND-게이트(G21)의 한 입력 단자에 접속된 출력 단자를 가진다. 클록 신호의 파형에 대한 응답의 예가 도 7c에 도시되어 있다. 클록 신호의 논리 값 "1"이 마칭 AND-게이트(G11)의 다른 입력 단자에 공급될 때, 커패시터(C11)에 저장된 정보는 인접하는 제2 셀(M12)에 할당된 커패시터(C12)에 전달되고, 커패시터(C12)는 그 정보를 저장한다. 즉, 마칭 메인 메모리(31)를 구현하는 셀 어레이의 게이트-레벨 표현의 제1 행의 제2 셀(M12)은 커패시터(C12)와 마칭 AND-게이트(G12)를 포함하고, 마칭 AND-게이트(G12)는 커패시터(C12)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 제1행의 인접하는 제3 셀(M13)에 할당된 다음 마칭 AND-게이트(G13)의 한 입력 단자에 접속된 출력 단자를 가진다. 유사하게, 마칭 메인 메모리(31)를 구현하는 셀 어레이의 게이트-레벨 표현의 제1 행의 제3 셀(M13)은 정보를 저장하도록 구성된 커패시터(C13)와 마칭 AND-게이트(G13)를 포함하고, 마칭 AND-게이트(G13)는 커패시터(C13)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 비록 제4 셀의 예시가 생략되어 있지만 인접하는 제4 셀에 할당된 다음 마칭 AND-게이트의 한 입력 단자에 접속된 출력 단자를 가진다. 따라서, 논리 값 "1"이 마칭 AND 게이트(G12)의 다른 입력 단자에 공급될 때, 커패시터(C12)에 저장된 정보는 제3 셀(M13)에 할당된 커패시터(C13)에 전달되고, 커패시터(C13)는 그 정보를 저장하며, 논리 값 "1"이 마칭 AND-게이트(G13)의 다른 입력 단자에 공급될 때, 커패시터(C13)에 저장된 정보는 제4 셀에 할당된 커패시터에 전달된다. 또한, 마칭 메인 메모리(31)를 구현하는 셀 어레이의 게이트-레벨 표현의 제1 행의 제(n-1) 셀(M1,n - 1)은 정보를 저장하도록 구성된 커패시터(C1,n - 1)와 마칭 AND-게이트(G1,n - 1)를 포함하고, 마칭 AND-게이트(G1,n - 1)는 커패시터(C1,n-1)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 제1행의 최우측에 할당되고 출력 단자(O1)에 접속된 인접하는 제n 셀(M1n)에 할당된 다음 마칭 AND 게이트(G1n)의 한 입력 단자에 접속된 출력 단자를 가진다. 따라서, 셀들(M11, M12, M13,........., M1,n -1, M1n) 각각은 정보를 저장하고, 클록 신호에 동기하여, 단계별로, 출력 단자(O1)를 향하여 정보를 전달하여, 저장된 정보를 프로세서(11)에 능동적으로 및 순차적으로 제공함으로써 ALU(112)가 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 한다.
유사하게, 도 23에 나타낸 마칭 메인 메모리(31)를 구현하는 셀 어레이의 게이트-레벨 표현에서, 제2행의 최좌측에 할당되고 입력 단자(I2)에 접속된 제1 셀(M21)은 커패시터(C21)와 마칭 AND-게이트(G21)를 포함하고, 마칭 AND-게이트(G21)는 커패시터(C21)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 제2행의 인접한 제2 셀(M21)에 할당된 다음 마칭 AND-게이트(G21)의 한 입력 단자에 접속된 출력 단자를 가진다. 마칭 메인 메모리(31)를 구현하는 셀 어레이의 게이트-레벨 표현의 제2 행의 제2 셀(M22)은 커패시터(C22)와 마칭 AND-게이트(G22)를 포함하고, 마칭 AND-게이트(G22)는 커패시터(C22)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 제2행의 인접하는 제3 셀(M23)에 할당된 다음 마칭 AND-게이트(G23)의 한 입력 단자에 접속된 출력 단자를 가진다. 유사하게, 마칭 메인 메모리(31)를 구현하는 셀 어레이의 게이트-레벨 표현의 제2 행의 제3 셀(M23)은 커패시터(C23)와 마칭 AND-게이트(G23)를 포함하고, 마칭 AND-게이트(G23)는 커패시터(C23)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 인접하는 제4 셀에 할당된 다음 마칭 AND-게이트의 한 입력 단자에 접속된 출력 단자를 가진다. 또한, 마칭 메인 메모리(31)를 구현하는 셀 어레이의 게이트-레벨 표현의 제2 행의 제(n-1) 셀(M2,n - 1)은 커패시터(C2,n -1)와 마칭 AND-게이트(G2,n - 1)를 포함하고, 마칭 AND-게이트(G2,n - 1)는 커패시터(C2,n - 1)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 제2행의 최우측에 할당되고 출력 단자(O1)에 접속된 인접하는 제n 셀(M1n)에 할당된 다음 마칭 AND 게이트(G1n)의 한 입력 단자에 접속된 출력 단자를 가진다. 따라서, 제2행의 셀들(M21, M22, M23, ........., M2,n -1, M2n) 각각은 정보를 저장하고, 클록 신호에 동기하여, 단계별로, 출력 단자(O1)를 향하여 정보를 전달하여, 저장된 정보를 프로세서(11)에 능동적으로 및 순차적으로 제공함으로써 ALU(112)가 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 한다.
제3행에서, 최좌측에 할당되고 입력 단자(I3)에 접속된 제1 셀(M31), 제1 셀(M31)에 인접한 제2 셀(M32), 제2 셀(M32)에 인접한 제3 셀(M33), ....., 제(n-1) 셀(M3,n-1), 및 제3행의 최우측에 할당되고 출력 단자(O3)에 접속된 제n 셀(M3n)은 정렬된다. 그리고, 제3행의 셀들(M31, M32, M33, ........., M3,n -1, M3n) 각각은 정보를 저장하고, 클록 신호에 동기하여, 단계별로, 출력 단자(O3)를 향하여 정보를 전달하여, 저장된 정보를 프로세서(11)에 능동적으로 및 순차적으로 제공함으로써 ALU(112)가 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 한다.
제(m-1) 행에서, 최좌측에 할당되고 입력 단자(Im - 1)에 접속된 제1 셀(M(m-1),1), 제1 셀(M(m-1),1)에 인접한 제2 셀(M(m-1),2), 제2 셀(M(m-1),2)에 인접한 제3 셀(M(m-1),3), ....., 제(n-1) 셀(M(m-1),n -1), 및 제(m-1)행의 최우측에 할당되고 출력 단자(Om-1)에 접속된 제n 셀(M(m-1),n)은 정렬된다. 그리고, 제(m-1)행의 셀들(M(m-1),1, M(m-1),2, M(m-1),3,........., M(m-1) , n-1, M(m-1),n) 각각은 정보를 저장하고, 클록 신호에 동기하여, 단계별로, 출력 단자(Om - 1)를 향하여 정보를 전달하여, 저장된 정보를 프로세서(11)에 능동적으로 및 순차적으로 제공함으로써 ALU(112)가 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 한다.
제m행에서, 최좌측에 할당되고 입력 단자(Im - 1)에 접속된 제1 셀(Mm1), 제1 셀(Mm1)에 인접한 제2 셀(Mm2), 제2 셀(Mm2)에 인접한 제3 셀(Mm3), ....., 제(n-1) 셀(Mm(n-1)), 및 제m행의 최우측에 할당되고 출력 단자(Om)에 접속된 제n 셀(Mmn)은 정렬된다. 그리고, 제m행의 셀들(Mm1, Mm2, Mm3,........., Mm(n-1), Mmn) 각각은 정보를 저장하고, 클록 신호에 동기하여, 단계별로, 출력 단자(Om)를 향하여 정보를 전달하여, 저장된 정보를 프로세서(11)에 능동적으로 및 순차적으로 제공함으로써 ALU(112)가 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 한다.
마칭 AND 게이트(Gij)의 트랜지스터-레벨 구성의 예들 중 하나가 도 6에 도시되어 있지만, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템의 마칭 메인 메모리(31)를 구현하는 셀 어레이에 적용될 수 있는, 마칭 AND-게이트를 구현하기 위한 다양한 회로 구성이 존재한다. 마칭 메인 메모리(31)를 구현하는 셀 어레이에 적용될 수 있는 마칭 AND 게이트(Gij)의 또 다른 예는, CMOS NAND 게이트와 CMOS NAND 게이트의 출력 단자에 접속된 CMOS 인버터를 포함하는 구성일 수 있다. CMOS NAND 게이트는 2개의 nMOS 트랜지스터와 2개의 pMOS 트랜지스터를 요구하고, CMOS 인버터는 하나의 nMOS 트랜지스터와 하나의 pMOS 트랜지스터를 요구하므로, CMOS NAND 게이트와 CMOS 인버터를 포함하는 구성은 6개의 트랜지스터를 요구한다. 또한, 마칭 AND 게이트(Gij)는, 저항-트랜지스터 로직과 같은 다른 회로 구성에 의해, 또는 AND 로직 기능을 갖는, 다양한 반도체 요소, 자기 요소, 초전도체 요소, 또는 단일의 양자 요소 등에 의해 구현될 수 있다.
도 23에 나타낸 바와 같이, 마칭 메인 메모리(31)를 구현하는 셀 어레이의 게이트-레벨 표현은 DRAM의 구성과 같이 간단하고, 여기서, 비트-레벨 셀들(Mij)(i = 1 내지 m; j = 1 내지 n) 각각은 하나의 커패시터와 하나의 마칭 AND 게이트로 표현된다. 제1 메모리 유닛(U1)을 구현하는 수직 시퀀스의 마칭 AND 게이트들(G11, G21, G31, ........, Gm -1,1, Gm1) 각각은 입력 단자들(I1, I2, I3,........., In -1, In)로부터 행방향, 또는 수평 방향을 따라 우측으로, 도 7c에 나타난 클록에 기초하여, 신호들의 시퀀스를 쉬프트한다. 그리고, 제2 메모리 유닛(U2)을 구현하는 수직 시퀀스의 마칭 AND-게이트들(G12, G22, G32, ........, Gm -1,2, Gm2) 각각은 워드 크기의 신호들의 시퀀스를 클록에 기초하여 행방향을 따라 좌에서 우로 쉬프트하고, 제3 메모리 유닛(U3)을 구현하는 수직 시퀀스의 마칭 AND-게이트들(G13, G23, G33, ........, Gm -1,3, Gm3) 각각은 워드 크기의 신호들의 시퀀스를 클록에 기초하여 행방향을 따라 좌에서 우로 쉬프트하며, 제(n-1) 메모리 유닛(Un-1)을 구현하는 수직 시퀀스의 마칭 AND 게이트들(G1,n -1, G2,n -1, G3,n - 1, ........, Gm - 1,n -1, Gm,n -1) 각각은 워드 크기의 신호들의 시퀀스를 클록에 기초하여 행방향을 따라 좌에서 우로 쉬프트하고, 제n 메모리 유닛(Un)을 구현하는 수직 시퀀스의 마칭 AND 게이트들(G1,n, G2,n, G3,n, ........, Gm- 1,n, Gm,n) 각각은 워드 크기의 신호들의 시퀀스를 도 7c에 나타낸 바와 같은 클록에 기초하여 좌에서 우로 출력 단자들(O1, O2, O3,........., On -1, On)에 쉬프트한다. 특히, 마칭 AND 게이트(Gij)(i = 1 내지 m; j = 1 내지 n) 각각의 시간 지연(td1, td2)은 마칭 메인 메모리(31) 내의 모든 메모리 유닛들에서 연속적으로 마칭-쉬프트 동작을 정확하게 수행하는데에 중요하다.
(역방향 마칭 메인 메모리)
도 3 내지 23은 메모리 유닛들(U1, U2, U3,........., Un -1, Un) 각각에서 정보를 저장하고 클록 신호에 동기하여, 단계별로, 입력 단자로부터 출력 단자를 향하여 정보를 전달하는 마칭 메인 메모리를 나타내고 있지만, 도 24는 또 다른 마칭 메인 메모리를 나타낸다.
도 24에서, 메모리 유닛들(U1, U2, U3,........., Un -1, Un) 각각은 워드 크기의 데이터 또는 명령어를 포함한 정보를 저장하고, 클록 신호에 동기하여, 단계별로, 출력 단자들을 향하여 정보를, ALU(112)에서 실행된 결과 데이터를 프로세서(11)로부터 제공하는, 역방향으로 전달한다.
도 25의 (a)는 셀들(Mi1, Mi2, Mi3,........., Mi,n -1, Mi,n) 각각에 비트 레벨의 정보를 저장하고 클록 신호에 동기하여 단계별로, 도 3 내지 도 23에 나타낸 마칭 메인 메모리로 역방향으로, 즉, 출력 단자(OUT)로부터 입력 단자(IN)로 정보를 전달하는, 도 24에 나타낸 또 다른 마칭 메인 메모리의 셀-레벨 표현으로 된 m*n 행렬(여기서, m은 워드 크기에 의해 결정된 정수)의 제i행의 어레이를 나타낸다.
도 25의 (a)에 나타낸 바와 같이, 역방향 마칭 메인 메모리에서, 제i행의 최우측에 할당되고 입력 단자(IN)에 접속된 제i행 상의 제n열의 비트-레벨 셀(Min)은, 제1 지연 요소(Din1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Din2)를 통해 입력 단자(IN)에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qin1); 제1 nMOS 트랜지스터(Qin1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qin2); 및 제2 nMOS 트랜지스터(Qin2)와 병렬 접속된, 비트-레벨 셀(Min)의 정보를 저장하도록 구성된 커패시터(Cin)를 포함하고, 제1 nMOS 트랜지스터(Qin1)의 소스 전극과 제2 nMOS 트랜지스터(Qin2)의 드레인 전극을 접속하는 출력 노드는, 커패시터(Cin)에 저장된 신호를 다음 비트-레벨 셀(Mi2)에 전달하도록 구성된, 비트-레벨 셀(Min)의 출력 단자로서 역할한다.
도 25의 (b)에 나타낸 바와 같이, 클록 신호는, 미리결정된 클록 주기 τclock과 함께 논리 레벨 "1"과 "0" 사이에서 주기적으로 스윙하고, 클록 신호가 논리 레벨 "1"이 되면, 제2 nMOS 트랜지스터(Qin2)는 이전의 클록 사이클에서 커패시터(Cin)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 그리고, 논리 레벨 "1"의 클록 신호가 인가되고 커패시터(Cin)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 nMOS 트랜지스터(Qin1)는, 제1 지연 요소(Din1)에 의해 결정된 미리결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 지연 시간(td1)은 바람직하게는 1/4τclock과 동등하도록 설정될 수 있다. 그 후, 신호가 입력 단자(IN)로부터 제1 nMOS 트랜지스터(Qin1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qin1)는, 제2 지연 요소(Din2)에 의해 결정된 미리결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi2)에 저장된 신호를 커패시터(Cin)에 전달한다. 예를 들어, 논리 레벨 "1"이 입력 단자(IN)로부터 제1 nMOS 트랜지스터(Qin1)의 게이트 전극에 공급된다면, 제1 nMOS 트랜지스터(Qin1)는 도통 상태가 되고, 논리 레벨 "1"이 커패시터(Cin)에 저장된다. 반면, 논리 레벨 "0"이 입력 단자(IN)로부터 제1 nMOS 트랜지스터(Qin1)의 게이트 전극에 공급된다면, 제1 nMOS 트랜지스터(Qin1)는 차단 상태를 유지하고, 논리 레벨 "0"이 커패시터(Cin)에서 유지된다. 따라서, 비트-레벨 셀(Min)은 "마칭 AND-게이트" 연산을 확립할 수 있다. 지연 시간(td2)은 지연 시간(td1)보다 길어야 하고, 지연 시간(td2)은 바람직하게는 1/2τclock과 동등하게 설정될 수 있다. 시간이 1/2τclock이 될 때 클록 신호가 논리 레벨 "0"이 되면, 제1 nMOS 트랜지스터(Qin1)의 소스 전극과 제2 nMOS 트랜지스터(Qin2)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 nMOS 트랜지스터(Qin1)의 게이트 전극에 입력되는 신호를 다음 비트-레벨 셀(Mi2)에 전달할 수 없는데, 이것은 신호가 제2 지연 요소(Di22)에 의해 결정된 지연 시간 td2=1/2τclock만큼 지연된 채 다음 제1 nMOS 트랜지스터(Qi21)의 게이트 전극에 전달되는 것이 차단되기 때문이다. 그리고, 시간이 τclock이 될 때, 다음 클록 신호가 다시 한번 논리 레벨 "1"이 되면, 제2 nMOS 트랜지스터들의 시퀀스.
도 25의 (a)에 나타낸 바와 같이, 역방향 마칭 메인 메모리에서, 제i행의 우측 2번째에 할당된 제i행 상의 제(n-1) 열의 비트-레벨 셀(Mi (n-1))은, 제1 지연 요소(Di(n-1)1)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Di(n-1)2)를 통해 비트-레벨 셀(Min)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qi(n-1)1); 제1 nMOS 트랜지스터(Qi(n-1)1)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qi(n-1)2); 및 제2 nMOS 트랜지스터(Qi(n-1)2)와 병렬 접속된, 비트-레벨 셀(Mi (n-1))의 정보를 저장하도록 구성된 커패시터(Ci (n-1))를 포함한다. 클록 신호가 논리 레벨 "1"이 될 때, 제2 nMOS 트랜지스터(Qi(n-1)2)는 이전의 클록 사이클에서 커패시터(Ci (n-1))에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 그리고, 도 25의 (b)에 나타낸 바와 같이, 시간 "t"로부터 시간 "t+1"까지 커패시터(Ci (n-1))에는 논리 값 "1"이 유지된다. 논리 레벨 "1"의 클록 신호가 인가되고 커패시터(Ci (n-1))에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 nMOS 트랜지스터(Qi(n-1)1)는, 제1 지연 요소(Di(n-1)1)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 신호가 비트-레벨 셀(Min)의 출력 단자로부터 제1 nMOS 트랜지스터(Qi(n-1)1)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qi(n-1)1)는, 제2 지연 요소(Di(n-1)2)에 의해 결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Min)에 저장된 신호를 커패시터(Ci(n-1))에 전달한다. 시간이 1/2τclock이 될 때 클록 신호가 논리 레벨 "0"이 되면, 제1 nMOS 트랜지스터(Qi(n-1)1)의 소스 전극과 제2 nMOS 트랜지스터들(Qi(n-1)2)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 nMOS 트랜지스터(Qi(n-1)1)의 게이트 전극에 입력되는 신호를 다음 비트-레벨 셀(Mi (n-2))에 전달할 수 없는데, 이것은 신호가 제2 지연 요소(Di(n-2)2)(예시는 생략됨)에 의해 결정된 지연 시간 td2=1/2τclock만큼 지연된 채 다음 제1 nMOS 트랜지스터(Qi(n-2)1)(예시는 생략됨)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
유사하게, 역방향 마칭 메인 메모리의 제i행의 좌측으로부터 세 번째 셀(Mi3)은 제1 지연 요소(Di31)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Di32)를 통해 비트-레벨 셀(Mi4)(예시는 생략됨)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qi31); 제1 nMOS 트랜지스터(Qi31)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qi32); 및 제2 nMOS 트랜지스터(Qi32)와 병렬 접속된, 비트-레벨 셀(Mi3)의 정보를 저장하도록 구성된 커패시터(Ci3)를 포함한다. 클록 신호가 논리 레벨 "1"이 될 때, 제2 nMOS 트랜지스터(Qi32)는 이전의 클록 사이클에서 커패시터(Ci3)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 논리 레벨 "1"의 클록 신호가 인가되고 커패시터(Ci3)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 nMOS 트랜지스터(Qi31)는, 제1 지연 요소(Di31)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 신호가 비트-레벨 셀(Mi4)의 출력 단자로부터 제1 nMOS 트랜지스터(Qi31)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qi31)는, 제2 지연 요소(Di32)에 의해 결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Min)에 저장된 신호를 커패시터(Ci3)에 전달한다. 시간이 1/2τclock이 될 때 클록 신호가 논리 레벨 "0"이 되면, 제1 nMOS 트랜지스터(Qi31)의 소스 전극과 제2 nMOS 트랜지스터(Qi32)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 nMOS 트랜지스터(Qi31)의 게이트 전극에 입력되는 신호를 다음 비트-레벨 셀(Mi2)에 전달할 수 없는데, 이것은 신호가 제2 지연 요소(Di22)에 의해 결정된 지연 시간 td2=1/2τclock만큼 지연된 채 다음 제1 nMOS 트랜지스터(Qi21)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
그리고, 도 25의 (a)에 나타낸 바와 같이, 역방향 마칭 메인 메모리에서, 제i행의 좌측으로부터 두 번째 열의 비트-레벨 셀(Mi2)은 제1 지연 요소(Di21)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Di22)를 통해 비트-레벨 셀(Mi3)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qi21); 제1 nMOS 트랜지스터(Qi21)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qi22); 및 제2 nMOS 트랜지스터(Qi22)와 병렬 접속된, 비트-레벨 셀(Mi2)의 정보를 저장하도록 구성된 커패시터(Ci2)를 포함한다. 클록 신호가 논리 레벨 "1"이 될 때, 제2 nMOS 트랜지스터(Qi22)는 이전의 클록 사이클에서 커패시터(Ci2)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 논리 레벨 "1"의 클록 신호가 인가되고 커패시터(Ci2)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 nMOS 트랜지스터(Qi21)는, 제1 지연 요소(Di21)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 신호가 비트-레벨 셀(Mi3)의 출력 단자로부터 제1 nMOS 트랜지스터(Qi21)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qi21)는, 제2 지연 요소(Di22)에 의해 결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi3)에 저장된 신호를 커패시터(Ci2)에 전달한다. 시간이 1/2τclock이 될 때 클록 신호가 논리 레벨 "0"이 되면, 제1 nMOS 트랜지스터(Qi21)의 소스 전극과 제2 nMOS 트랜지스터(Qi22)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 nMOS 트랜지스터(Qi21)의 게이트 전극에 입력되는 신호를 다음 비트-레벨 셀(Mi1)에 전달할 수 없는데, 이것은 신호가 제2 지연 요소(Di12)에 의해 결정된 지연 시간 td2=1/2τclock만큼 지연된 채 다음 제1 nMOS 트랜지스터(Qi11)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
도 25의 (a)에 나타낸 바와 같이, 역방향 마칭 메인 메모리에서, 제i행의 최좌측에 할당되고 출력 단자(OUT)에 접속된, 제i행의 제1열의 비트-레벨 셀(Mi1)은 제1 지연 요소(Di11)를 통해 클록 신호 공급 라인에 접속된 드레인 전극과 제2 지연 요소(Di12)를 통해 비트-레벨 셀(Mi2)의 출력 단자에 접속된 게이트 전극을 갖는 제1 nMOS 트랜지스터(Qi11); 제1 nMOS 트랜지스터(Qi11)의 소스 전극에 접속된 드레인 전극과, 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 nMOS 트랜지스터(Qi12); 및 제2 nMOS 트랜지스터(Qi12)와 병렬 접속된, 비트-레벨 셀(Mi1)의 정보를 저장하도록 구성된 커패시터(Ci1)를 포함한다. 클록 신호가 논리 레벨 "1"이 될 때, 제2 nMOS 트랜지스터(Qi12)는 이전의 클록 사이클에서 커패시터(Ci1)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 논리 레벨 "1"의 클록 신호가 인가되고 커패시터(Ci1)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 nMOS 트랜지스터(Qi11)는, 제1 지연 요소(Di11)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 신호가 비트-레벨 셀(Mi2)의 출력 단자로부터 제1 nMOS 트랜지스터(Qi11)의 게이트 전극에 공급될 때, 제1 nMOS 트랜지스터(Qi11)는, 제2 지연 요소(Di12)에 의해 결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi2)에 저장된 신호를 커패시터(Ci1)에 전달한다. 제1 nMOS 트랜지스터(Qi11)의 소스 전극과 제2 nMOS 트랜지스터(Qi12)의 드레인 전극을 접속하는 출력 노드는 커패시터(Ci1)에 저장된 신호를 출력 단자(OUT)에 전달한다.
도 24, 25의 (a) 및 (b)에 나타낸 제1 실시예의 역방향 1차원 마칭 메인 메모리(31)에 따르면, 메모리 유닛들(U1, U2, U3,........., Un -1, Un) 각각에 대한 어드레싱(addressing)이 사라지고 요구되는 정보는 메모리의 가장자리에 접속된 그 목적지 유닛으로 향해 간다. 제1 실시예의 역방향 1차원 마칭 메인 메모리(31)를 액세싱하는 메커니즘은, 정보를 판독/기록하기 위해 어드레싱 모드로부터 시작하는 기존의 메모리 방식에 대한 진정한 대안이다. 따라서, 제1 실시예의 역방향 1차원 마칭 메인 메모리(31)에 따르면, 어드레싱 모드없는 메모리 액세싱은 기존의 메모리 방식보다 상당히 단순하다.
앞서 언급된 바와 같이, 비트-레벨 셀(Mij)은 "마칭 AND-게이트" 연산을 확립할 수 있다. 따라서, 도 26에 나타낸 바와 같이, 도 25의 (a)에 나타낸 역방향 마칭 메인 메모리(31)에 대응하는 셀 어레이의 게이트-레벨 표현에서, 제i행의 최우측에 할당되고 입력 단자(IN)에 접속된 제n 비트-레벨 셀(Mi,n)은 정보를 저장하도록 구성된 커패시터(Cin)와 마칭 AND-게이트(Gin)를 포함하고, 마칭 AND-게이트(Gin)는 커패시터(Cin)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 제i행의 인접한 제(n-1) 비트-레벨 셀(Mi,n - 1)에 할당된 선행 마칭 AND-게이트(Gin-1)의 한 입력 단자에 접속된 출력 단자를 가진다. 논리 값 "1"이 마칭 AND-게이트(Gn)의 다른 입력 단자에 공급될 때, 커패시터(Cin)에 저장된 정보는 제i행의 인접하는 제(n-1) 비트-레벨 셀(Mi,n - 1)에 할당된 커패시터(Ci,n - 1)에 전달되고, 커패시터(Ci,n - 1)는 그 정보를 저장한다. 즉, 역방향 마칭 메인 메모리의 제i행의 제(n-1) 비트-레벨 셀(Mi,n - 1)은, 커패시터(Ci,n - 1)와 마칭 AND-게이트(Gi,n - 1)를 포함하고, 마칭 AND-게이트(Gi,n - 1)는 커패시터(Ci,n - 1)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 인접하는 제3 비트-레벨 셀(Mi,n -2)(예시는 생략됨)에 할당된 선행 마칭 AND-게이트(Gi,n - 2)의 한 입력 단자에 접속된 출력 단자를 가진다.
유사하게, 역방향 마칭 메인 메모리의 제i행의 제3 비트-레벨 셀(Mi3)은, 정보를 저장하도록 구성된 커패시터(Ci3)와 마칭 AND-게이트(Gi3)를 포함하고, 마칭 AND-게이트(Gi3)는 커패시터(Ci3)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 인접하는 제2 비트-레벨 셀(Mi2)에 할당된 선행 마칭 AND-게이트(Gi2)의 한 입력 단자에 접속된 출력 단자를 가진다. 따라서, 논리값 "1"이 마칭 AND-게이트(Gi3)의 다른 입력 단자에 공급될 때, 커패시터(Ci3)에 저장된 정보는 제2 비트-레벨 셀(Mi2)에 할당된 커패시터(Ci2)에 전달되고, 커패시터(Ci2)는 그 정보를 저장한다.
또한, 역방향 마칭 메인 메모리의 제i행의 제2 비트-레벨 셀(Mi2)은, 정보를 저장하도록 구성된 커패시터(Ci2)와 마칭 AND-게이트(Gi2)를 포함하고, 마칭 AND-게이트(Gi2)는 커패시터(Ci2)에 접속된 한 입력 단자와, 클록 신호가 공급되도록 구성된 다른 입력 단자와, 제i행의 최좌측에 할당되고 출력 단자(OUT)에 접속된 인접하는 제1 비트-레벨 셀(Mi1)에 할당된 선행 마칭 AND-게이트(Gi1)의 한 입력 단자에 접속된 출력 단자를 가진다.
본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리(31)의 개념이 도 27에 도시되어 있고, 이것은, 마칭 메인 메모리(31)가 마칭 메인 메모리(31) 내의 메모리 유닛들(U1, U2, U3,........., Un -1, Un) 모두를 통한 정보/데이터의 저장 및 운반의 기능을 갖고 의도적으로 설계되어 있기 때문에, 기존의 컴퓨터 메모리와는 상이하다. 마칭 메모리는 프로세서(CPU, 11)와 동일한 속도로 프로세서(11)에 정보/데이터를 공급한다. 도 9의 시간-영역 관계에서 나타낸 바와 같이, 마칭 메인 메모리(31) 내의 하나의 메모리 유닛(U1, U2, U3,........., Un -1, Un)을 통해 정보/데이터를 전달하는데 요구되는 메모리 유닛 스트리밍 시간(Tmus)은 프로세서(11)의 클록 사이클(Tcc)과 동등하다. 마칭 메인 메모리(31)는 메모리 유닛들(U1, U2, U3,........., Un -1, Un) 각각에 정보/데이터를 저장하고, 클록 신호에 동기하여, 단계별로, 출력 단자들을 향하여 전달하여, 저장된 정보/데이터를 프로세서(11)에 제공해 산술 논리 유닛(112)이 저장된 정보/데이터로 산술 및 논리 연산을 실행할 수 있게 한다.
따라서, 도 28에 나타낸 바와 같이, 마칭 메모리 구조(3)는 본 발명의 제1 실시예의 마칭 메인 메모리(31)를 포함한다. "마칭 메모리 구조(3)"라는 용어는, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리(31) 외에도, 이하의 제2 실시예에서 더 설명되는, ALU(112)에 접속된 마칭 명령어 레지스터 파일(RF)(22a) 및 마칭 데이터 레지스터 파일(RF)(22b)과, 이하의 제3 실시예에서 더 설명되는, 마칭 명령어 캐쉬 메모리(21a) 및 마칭 데이터 캐쉬 메모리(21b)를 포함하는 메모리 구조의 일반적 개념을 의미한다.
도 29의 (a)는 마칭 메모리 구조(3)로부터 프로세서(11)로 흐르는 순방향 데이터-스트림(Sf)과 프로세서(11)로부터 마칭 메모리 구조(3)로 흐르는 역방향 데이터-스트림(Sb)을 나타내고, 도 29의 (b)는 마칭 메모리 구조(3)에서의 메모리 유닛 스트리밍 시간(Tmus)이 프로세서(11)의 클록 사이클(Tcc)과 같다는 가정하에 마칭 메모리 구조(3)와 프로세서(11) 사이에 설정된 대역폭을 나타낸다.
마칭 메인 메모리(31)의 방식은, 자기 테이프(503), 자기 테이프(503)를 감기 위한 감개 릴(take-up reel; 502), 자기 테이프(503)를 되감거나 릴리스하기 위한 공급 릴(501), 자기 테이프(503)로부터 정보/데이터를 판독하거나 자기 테이프(503)에 정보/데이터를 기입하기 위한 판독/기입 헤더(504), 및 판독/기입 헤더(504)에 접속된 프로세서(11)를 포함하는, 도 30의 (a)에 나타낸 자기 테이프 시스템과 유사하다고 간주될 수 있다. 감개 릴(502)이 공급 릴(501)로부터 릴리스되는 자기 테이프(503)를 감을 때, 자기 테이프(503)는 공급 릴(501)로부터 감개 릴(502)을 향하여 고속으로 이동하고, 고속으로 자기 테이프(503)의 이동과 함께 전달되는 자기 테이프(503) 상에 저장된 정보/데이터는 판독/기입 헤더(504)에 의해 판독된다. 그리고, 판독/기입 헤더(504)에 접속된 프로세서(11)는 자기 테이프(503)로부터 판독된 정보/데이터로 산술 및 논리 연산을 실행할 수 있다. 대안으로서, 프로세서(11)에서의 처리의 결과는 판독/기입 헤더(504)를 통해 자기 테이프(503)에 전송된다.
도 30의 (a)에 나타낸 자기 테이프 시스템의 아키텍처가 반도체 기술에 의해 구현된다고 가정하면, 즉, 초고속의 자기 테이프 시스템이 도 30의 (b)에 나타낸 반도체 실리콘 칩 상에서 가상적으로 수립된다고 가정하면, 도 30의 (a)에 나타낸 초고속 자기 테이프 시스템은, 본 발명의 제1 실시예의 마칭 메인 메모리(31)를 포함한 순 마칭 메모리 구조(3)에 대응할 수 있다. 도 30의 (b)에 나타낸 순 마칭 메모리 구조(3)는 실리콘 칩 상의 메모리 유닛들 각각에 정보/데이터를 저장하고, 클록 신호에 동기하여, 단계별로, 감개 릴(502)을 향하여 전달하여, 프로세서(11)에게 저장된 정보/데이터를 능동적으로 및 순차적으로 제공해 프로세서(11)가 저장된 정보/데이터로 산술 및 논리 연산을 실행할 수 있게 하고, 프로세서(11)에서의 처리의 결과는 순 마칭 메모리 구조(3)에 전송된다.
(양방향 마칭 메인 메모리)
도 31의 (a) 내지 (c)에 나타낸 바와 같이, 본 발명의 제1 실시예의 마칭 메인 메모리(31)는 정보/데이터의 양방향 전달을 달성할 수 있다. 즉, 도 31의 (a)는, 정보/데이터가 1차원 마칭 메인 메모리(31)에서 나란히 우측 방향(순방향)으로 행진(쉬프트)하는 정보/데이터의 순방향 마칭 거동을 나타내고, 도 31의 (b)는 1차원 마칭 메인 메모리(31)의 유지 상태를 나타내며, 도 31의 (c)는 정보/데이터가 1차원 마칭 메인 메모리(31)에서 나란히 좌측 방향(역방향)으로 행진(쉬프트)하는 정보/데이터의 역방향 마칭 거동을 나타낸다.
도 32 및 도 33은, 도 31의 (a) 내지 (c)에 나타낸 양방향 거동을 달성할 수 있는, 양방향 마칭 메인 메모리(31)에 대한 셀 어레이의 트랜지스터-레벨 표현으로 된 m*n 행렬(여기서, "m"은 워드 크기에 의해 결정된 정수)의 제i행의 대표적 어레이의 2개 예를 각각 나타낸다. 양방향 마칭 메인 메모리(31)는 셀들(Mi1, Mi2, Mi3,........., Mi,n -1, Mi,n) 각각에 비트 레벨의 정보/데이터를 저장하고, 제1 I/O 선택기(512)와 제2 I/O 선택기(513) 사이에서, 클록 신호에 동기하여, 단계별로, 순방향으로 및/또는 역방향(후방)으로 정보/데이터를 양방향으로 전달한다.
도 32 및 도 33에서, 셀들(Mi1, Mi2, Mi3,........., Mi,n -1, Mi,n) 각각이 각각 메모리 유닛(U1, U2, U3,........., Un -1, Un)에서 할당된다. 즉, 셀(Mi1)은 제1 메모리 유닛(U1)의 첫 번째 비트-레벨 셀로서 할당되고, 제1 메모리 유닛(U1)은 제1 메모리 유닛(U1)에서 배열된 비트-레벨 셀들의 시퀀스에 의해 바이트 크기 또는 워드 크기의 정보를 저장한다. 유사하게, 셀(Mi2)은 제2 메모리 유닛(U2)의 두 번째 비트-레벨 셀로서 할당되고, 셀(Mi3)은 제3 메모리 유닛(U3)의 세 번째 비트-레벨 셀로서 할당되며, ......, 셀(Mi,n-1)은 제(n-1) 메모리 유닛(Un-1)의 (n-1)번째 비트-레벨 셀로서 할당되고, 셀(Mi,n)은 제n 메모리 유닛(Un)의 n번째 비트-레벨 셀로서 할당된다. 그리고, 메모리 유닛들(U2, U3,........., Un -1, Un)은 메모리 유닛(U2, U3,........., Un-1, Un)에 배열된 비트-레벨 셀들의 시퀀스에 의해 바이트 크기 또는 워드 크기의 정보를 각각 저장한다. 따라서, 양방향 마칭 메인 메모리(31)는 셀들(U1, U2, U3,........., Un -1, Un) 각각에 바이트 크기 또는 워드 크기의 정보/데이터를 저장하고, 제1 I/O 선택기(512)와 제2 I/O 선택기(513) 사이에서, 클록 신호에 동기하여, 동일한 보조로, 순방향으로 및/또는 역방향(후방)으로, 바이트 크기 또는 워드 크기의 정보/데이터를 양방향으로 전달한다.
클록 선택기(511)는 제1 클록 신호 공급 라인(CL1)과 제2 클록 신호 공급 라인(CL2)을 선택한다. 제1 클록 신호 공급 라인(CL1)은 순방향 데이터-스트림을 구동하고, 제2 클록 신호 공급 라인(CL2)은 역방향 데이터-스트림을 구동하며, 제1 클록 신호 공급 라인(CL1)과 제2 클록 신호 공급 라인(CL2) 각각은 논리 값 "1"과 "0"을 가진다.
도 32에 나타낸 마칭 메인 메모리(31)를 구현하는 셀 어레이의 트랜지스터-레벨 표현에서, 제i행의 최좌측에 할당되고 제1 I/O 선택기(512)에 접속된 제1 비트-레벨 셀(Mi1)은, 제1 순방향 지연 요소(Di11f)를 통해 제1 클록 신호 공급 라인(CL1)에 접속된 드레인 전극과 제2 순방향 지연 요소(Di12f)를 통해 제1 I/O 선택기(512)에 접속된 게이트 전극을 갖는 제1 순방향 nMOS 트랜지스터(Qi11f); 제1 순방향 nMOS 트랜지스터(Qi11f)의 소스 전극에 접속된 드레인 전극과, 제1 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 순방향 nMOS 트랜지스터(Qi12f); 및 제2 순방향 nMOS 트랜지스터(Qi12f)와 병렬 접속된, 셀(Mi1)의 순방향 정보/데이터를 저장하도록 구성된 순방향 커패시터(Ci1f)를 포함하고, 제1 순방향 nMOS 트랜지스터(Qi11f)의 소스 전극과 제2 순방향 nMOS 트랜지스터(Qi12f)의 드레인 전극을 접속하는 출력 노드는, 순방향 커패시터(Ci1f)에 저장된 신호를 다음 비트-레벨 셀(Mi2)에 전달하도록 구성된, 셀(Mi1)의 순방향 출력 단자로서 역할한다. 제1 비트-레벨 셀(Mi1)은, 제1 역방향 지연 요소(Di11g)를 통해 제2 클록 신호 공급 라인에 접속된 드레인 전극과 제2 역방향 지연 요소(Di12g)를 통해 비트-레벨 셀(Mi2)의 역방향 출력 단자에 접속된 게이트 전극을 갖는 제1 역방향 nMOS 트랜지스터(Qi11g); 제1 역방향 nMOS 트랜지스터(Qi11g)의 소스 전극에 접속된 드레인 전극과, 제2 클록 신호 공급 라인에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 역방향 nMOS 트랜지스터(Qi12g); 및 제2 역방향 nMOS 트랜지스터(Qi12g)와 병렬 접속된, 셀(Mi1)의 역방향 정보/데이터를 저장하도록 구성된 역방향 커패시터(Ci1g)를 더 포함하고, 제1 역방향 nMOS 트랜지스터(Qi11g)의 소스 전극과 제2 역방향 nMOS 트랜지스터(Qi12g)의 드레인 전극을 접속하는 출력 노드는, 역방향 커패시터(Ci1g)에 저장된 신호를 제1 I/O 선택기(512)에 전달하도록 구성된, 셀(Mi1)의 역방향 출력 단자로서 역할한다.
제i행의 좌측으로부터 두 번째에 할당되고 비트-레벨 셀(Mi1)에 접속된 제2 비트-레벨 셀(Mi2)은, 제1 순방향 지연 요소(Di21f)를 통해 제1 클록 신호 공급 라인(CL1)에 접속된 드레인 전극과 제2 순방향 지연 요소(Di22f)를 통해 비트-레벨 셀(Mi1)의 순방향 출력 단자에 접속된 게이트 전극을 갖는 제1 순방향 nMOS 트랜지스터(Qi21f); 제1 순방향 nMOS 트랜지스터(Qi21f)의 소스 전극에 접속된 드레인 전극과, 제1 클록 신호 공급 라인(CL1)에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 순방향 nMOS 트랜지스터(Qi22f); 및 제2 순방향 nMOS 트랜지스터(Qi22f)와 병렬 접속된, 셀(Mi2)의 순방향 정보/데이터를 저장하도록 구성된 순방향 커패시터(Ci2f)를 포함하고, 제1 순방향 nMOS 트랜지스터(Qi21f)의 소스 전극과 제2 순방향 nMOS 트랜지스터(Qi22f)의 드레인 전극을 접속하는 출력 노드는, 순방향 커패시터(Ci2f)에 저장된 신호를 다음 비트-레벨 셀(Mi3)에 전달하도록 구성된, 셀(Mi2)의 순방향 출력 단자로서 역할한다. 제2 비트-레벨 셀(Mi2)은, 제1 역방향 지연 요소(Di21g)를 통해 제2 클록 신호 공급 라인(CL2)에 접속된 드레인 전극과 제2 역방향 지연 요소(Di22g)를 통해 비트-레벨 셀(Mi3)의 역방향 출력 단자에 접속된 게이트 전극을 갖는 제1 역방향 nMOS 트랜지스터(Qi21g); 제1 역방향 nMOS 트랜지스터(Qi21g)의 소스 전극에 접속된 드레인 전극과, 제2 클록 신호 공급 라인(CL2)에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 역방향 nMOS 트랜지스터(Qi22g); 및 제2 역방향 nMOS 트랜지스터(Qi22g)와 병렬 접속된, 셀(Mi2)의 역방향 정보/데이터를 저장하도록 구성된 역방향 커패시터(Ci2g)를 더 포함하고, 제1 역방향 nMOS 트랜지스터(Qi21g)의 소스 전극과 제2 역방향 nMOS 트랜지스터(Qi22g)의 드레인 전극을 접속하는 출력 노드는, 역방향 커패시터(Ci2g)에 저장된 신호를 다음 비트-레벨 셀(Mi1)에 전달하도록 구성된, 셀(Mi2)의 역방향 출력 단자로서 역할한다.
제i행의 좌측으로부터 세 번째에 할당되고 비트-레벨 셀(Mi2)에 접속된 제3 비트-레벨 셀(Mi3)은, 제1 순방향 지연 요소(Di31f)를 통해 제1 클록 신호 공급 라인(CL1)에 접속된 드레인 전극과 제2 순방향 지연 요소(Di32f)를 통해 비트-레벨 셀(Mi2)의 순방향 출력 단자에 접속된 게이트 전극을 갖는 제1 순방향 nMOS 트랜지스터(Qi31f); 제1 순방향 nMOS 트랜지스터(Qi31f)의 소스 전극에 접속된 드레인 전극과, 제1 클록 신호 공급 라인(CL1)에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 순방향 nMOS 트랜지스터(Qi32f); 및 제2 순방향 nMOS 트랜지스터(Qi32f)와 병렬 접속된, 셀(Mi3)의 순방향 정보/데이터를 저장하도록 구성된 순방향 커패시터(Ci3f)를 포함하고, 제1 순방향 nMOS 트랜지스터(Qi31f)의 소스 전극과 제2 순방향 nMOS 트랜지스터(Qi32f)의 드레인 전극을 접속하는 출력 노드는, 순방향 커패시터(Ci3f)에 저장된 신호를 다음 비트-레벨 셀(Mi4)(예시는 생략됨)에 전달하도록 구성된, 셀(Mi3)의 순방향 출력 단자로서 역할한다. 제3 비트-레벨 셀(Mi3)은, 제1 역방향 지연 요소(Di31g)를 통해 제2 클록 신호 공급 라인(CL2)에 접속된 드레인 전극과 제2 역방향 지연 요소(Di32g)를 통해 비트-레벨 셀(Mi4)의 역방향 출력 단자에 접속된 게이트 전극을 갖는 제1 역방향 nMOS 트랜지스터(Qi31g); 제1 역방향 nMOS 트랜지스터(Qi31g)의 소스 전극에 접속된 드레인 전극과, 제2 클록 신호 공급 라인(CL2)에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 역방향 nMOS 트랜지스터(Qi32g); 및 제2 역방향 nMOS 트랜지스터(Qi32g)와 병렬 접속된, 셀(Mi3)의 역방향 정보/데이터를 저장하도록 구성된 역방향 커패시터(Ci3g)를 더 포함하고, 제1 역방향 nMOS 트랜지스터(Qi31g)의 소스 전극과 제2 역방향 nMOS 트랜지스터(Qi32g)의 드레인 전극을 접속하는 출력 노드는, 역방향 커패시터(Ci3g)에 저장된 신호를 다음 비트-레벨 셀(Mi3)에 전달하도록 구성된, 셀(Mi2)의 역방향 출력 단자로서 역할한다.
제i행의 좌측으로부터 (n-1)번째에 할당된 제(n-1) 비트-레벨 셀(Mi (n-1))은, 제1 순방향 지연 요소(Di(n-1)1f)를 통해 제1 클록 신호 공급 라인(CL1)에 접속된 드레인 전극과 제2 순방향 지연 요소(Di(n-1)2f)를 통해 비트-레벨 셀(Mi(n-2))(예시는 생략됨)의 순방향 출력 단자에 접속된 게이트 전극을 갖는 제1 순방향 nMOS 트랜지스터(Qi(n-1)1f); 제1 순방향 nMOS 트랜지스터(Qi(n-1)1f)의 소스 전극에 접속된 드레인 전극과, 제1 클록 신호 공급 라인(CL1)에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 순방향 nMOS 트랜지스터(Qi(n-1)2f); 및 제2 순방향 nMOS 트랜지스터(Qi(n-1)2f)와 병렬 접속된, 셀(Mi (n-1))의 순방향 정보/데이터를 저장하도록 구성된 순방향 커패시터(Ci(n-1)f)를 포함하고, 제1 순방향 nMOS 트랜지스터(Qi(n-1)1f)의 소스 전극과 제2 순방향 nMOS 트랜지스터(Qi(n-1)2f)의 드레인 전극을 접속하는 출력 노드는, 순방향 커패시터(Ci(n-1)f)에 저장된 신호를 다음 비트-레벨 셀(Min)에 전달하도록 구성된, 셀(Mi (n-1))의 순방향 출력 단자로서 역할한다. 제(n-1) 비트-레벨 셀(Mi(n-1))은, 제1 역방향 지연 요소(Di(n-1)1g)를 통해 제2 클록 신호 공급 라인(CL2)에 접속된 드레인 전극과 제2 역방향 지연 요소(Di(n-1)2g)를 통해 다음 비트-레벨 셀(Min)의 역방향 출력 단자에 접속된 게이트 전극을 갖는 제1 역방향 nMOS 트랜지스터(Qi(n-1)1g); 제1 역방향 nMOS 트랜지스터(Qi(n-1)1g)의 소스 전극에 접속된 드레인 전극과, 제2 클록 신호 공급 라인(CL2)에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 역방향 nMOS 트랜지스터(Qi(n-1)2g); 및 제2 역방향 nMOS 트랜지스터(Qi(n-1)2g)와 병렬 접속된, 셀(Mi (n-1))의 역방향 정보/데이터를 저장하도록 구성된 역방향 커패시터(Ci(n-1)g)를 더 포함하고, 제1 역방향 nMOS 트랜지스터(Qi(n-1)1g)의 소스 전극과 제2 역방향 nMOS 트랜지스터(Qi(n-1)2g)의 드레인 전극을 접속하는 출력 노드는, 역방향 커패시터(Ci(n-1)g)에 저장된 신호를 다음 비트-레벨 셀(Mi(n-2))(예시는 생략됨)에 전달하도록 구성된, 셀(Mi(n-1))의 역방향 출력 단자로서 역할한다.
제i행의 최우측에 할당된 제n 비트-레벨 셀(Min)은, 제1 순방향 지연 요소(Din1f)를 통해 제1 클록 신호 공급 라인(CL1)에 접속된 드레인 전극과 제2 순방향 지연 요소(Din2f)를 통해 비트-레벨 셀(Mi (n-1))의 순방향 출력 단자에 접속된 게이트 전극을 갖는 제1 순방향 nMOS 트랜지스터(Qin1f); 제1 순방향 nMOS 트랜지스터(Qin1f)의 소스 전극에 접속된 드레인 전극과, 제1 클록 신호 공급 라인(CL1)에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 순방향 nMOS 트랜지스터(Qin2f); 및 제2 순방향 nMOS 트랜지스터(Qin2f)와 병렬 접속된, 셀(Min)의 순방향 정보/데이터를 저장하도록 구성된 순방향 커패시터(Cinf)를 포함하고, 제1 순방향 nMOS 트랜지스터(Qin1f)의 소스 전극과 제2 순방향 nMOS 트랜지스터(Qin2f)의 드레인 전극을 접속하는 출력 노드는, 순방향 커패시터(Cinf)에 저장된 신호를 제2 I/O 선택기(513)에 전달하도록 구성된, 셀(Min)의 순방향 출력 단자로서 역할한다. 제n 비트-레벨 셀(Min)은, 제1 역방향 지연 요소(Din1g)를 통해 제2 클록 신호 공급 라인(CL2)에 접속된 드레인 전극과 제2 역방향 지연 요소(Din2g)를 통해 제2 I/O 선택기(513)에 접속된 게이트 전극을 갖는 제1 역방향 nMOS 트랜지스터(Qin1g); 제1 역방향 nMOS 트랜지스터(Qin1g)의 소스 전극에 접속된 드레인 전극과, 제2 클록 신호 공급 라인(CL2)에 접속된 게이트 전극과, 접지 전위에 접속된 소스 전극을 갖는 제2 역방향 nMOS 트랜지스터(Qin2g); 및 제2 역방향 nMOS 트랜지스터(Qin2g)와 병렬 접속된, 셀(Min)의 역방향 정보/데이터를 저장하도록 구성된 역방향 커패시터(Cing)를 더 포함하고, 제1 역방향 nMOS 트랜지스터(Qin1g)의 소스 전극과 제2 역방향 nMOS 트랜지스터(Qin2g)의 드레인 전극을 접속하는 출력 노드는, 역방향 커패시터(Cing)에 저장된 신호를 다음 비트-레벨 셀(Mi (n-1))에 전달하도록 구성된, 셀(Min)의 역방향 출력 단자로서 역할한다.
제1 클록 신호 공급 라인(CL1)으로부터 공급된 클록 신호가 논리 레벨 "1"이 될 때, 제1 메모리 유닛(U1) 내의 제2 순방향 nMOS 트랜지스터(Qi12f)는, 이전의 클록 사이클에서 제1 메모리 유닛(U1) 내의 순방향 커패시터(Ci1f)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 그리고, 제1 클록 신호 공급 라인(CL1)으로부터 공급된 논리 레벨 "1"의 클록 신호가 제2 순방향 nMOS 트랜지스터(Qi12f)에 인가되고, 순방향 커패시터(Ci1f)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 순방향 nMOS 트랜지스터(Qi11f)는, 제1 순방향 지연 요소(Di11f)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 비트 레벨의 정보/데이터가 제1 I/O 선택기(512)로부터 제1 순방향 nMOS 트랜지스터(Qi11f)의 게이트 전극에 입력될 때, 제1 순방향 nMOS 트랜지스터(Qi11f)는, 제2 순방향 지연 요소(Di12f)에 의해 결정된 지연 시간(td2)만큼 지연되어, 순방향 커패시터(Ci1f)에 정보/데이터를 전달한다. 시간이 1/2τclock이 될 때 제1 클록 신호 공급 라인(CL1)으로부터 공급된 클록 신호가 논리 레벨 "0"이 되면, 제1 순방향 nMOS 트랜지스터(Qi11f)의 소스 전극과 제2 순방향 nMOS 트랜지스터(Qi12f)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 I/O 선택기(512)로부터 제1 순방향 nMOS 트랜지스터(Qi11f)의 게이트 전극에 입력되는 정보/데이터를 다음 비트-레벨 셀(Mi2)에 더 전달할 수 없는데, 이것은 정보/데이터가 제2 순방향 지연 요소(Di22f)에 의해 결정된 지연 시간 td2=1/2τclock만큼 지연된 채 다음 제1 순방향 nMOS 트랜지스터(Qi21f)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
제2 클록 신호 공급 라인(CL2)으로부터 공급된 클록 신호가 논리 레벨 "1"이 될 때, 제2 역방향 nMOS 트랜지스터(Qi12b)는 이전의 클록 사이클에서 역방향 커패시터(Ci1b)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 제2 클록 신호 공급 라인(CL2)으로부터 공급된 논리 레벨 "1"의 클록 신호가 인가되고 역방향 커패시터(Ci1b)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 역방향 nMOS 트랜지스터(Qi11b)는, 제1 역방향 지연 요소(Di11b)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 정보/데이터가 비트-레벨 셀(Mi2)의 역방향 출력 단자로부터 제1 역방향 nMOS 트랜지스터(Qi11b)의 게이트 전극에 공급될 때, 제1 역방향 nMOS 트랜지스터(Qi11b)는, 제2 역방향 지연 요소(Di12b)에 의해 결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi2)에 저장된 정보/데이터를 역방향 커패시터(Ci1b)에 전달한다. 제1 역방향 nMOS 트랜지스터(Qi11b)의 소스 전극과 제2 역방향 nMOS 트랜지스터(Qi12b)의 드레인 전극을 접속하는 출력 노드는 역방향 커패시터(Ci1b)에 저장된 정보/데이터를 제1 I/O 선택기(512)에 전달한다.
그리고, 제1 클록 신호 공급 라인(CL1)으로부터 공급된 다음 클록 신호가 논리 레벨 "1"이 될 때, 제2 메모리 유닛(U2) 내의 제2 순방향 nMOS 트랜지스터(Qi22f)는, 이전의 클록 사이클에서 제2 메모리 유닛(U2) 내의 순방향 커패시터(Ci2f)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 그리고, 제1 클록 신호 공급 라인(CL1)으로부터 공급된 논리 레벨 "1"의 클록 신호가 제2 순방향 nMOS 트랜지스터(Qi22f)에 인가되고, 순방향 커패시터(Ci2f)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 순방향 nMOS 트랜지스터(Qi2f1)는, 제1 순방향 지연 요소(Di21f)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 이전의 순방향 커패시터(Ci1f)에 저장된 비트 레벨의 정보/데이터가 제1 순방향 nMOS 트랜지스터(Qi21f)의 게이트 전극에 공급될 때, 제1 순방향 nMOS 트랜지스터(Qi21f)는, 제2 순방향 지연 요소(Di22f)에 의해 결정된 지연 시간(td2)만큼 지연되어, 정보/데이터를 순방향 커패시터(Ci2f)에 전달한다. 시간이 1/2τclock이 될 때 제1 클록 신호 공급 라인(CL1)으로부터 공급된 클록 신호가 논리 레벨 "0"이 되면, 제1 순방향 nMOS 트랜지스터(Qi21f)의 소스 전극과 제2 순방향 nMOS 트랜지스터(Qi22f)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 순방향 nMOS 트랜지스터(Qi21f)의 게이트 전극에 입력되는 정보/데이터를 다음 비트-레벨 셀(Mi3)에 전달할 수 없는데, 이것은 정보/데이터가 제2 순방향 지연 요소(Di32f)에 의해 결정된 지연 시간(td2)=1/2τclock만큼 지연된 채 다음 제1 순방향 nMOS 트랜지스터(Qi31f)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
제2 클록 신호 공급 라인(CL2)으로부터 공급된 클록 신호가 논리 레벨 "1"이 될 때, 제2 역방향 nMOS 트랜지스터(Qi22b)는 이전의 클록 사이클에서 역방향 커패시터(Ci2b)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 제2 클록 신호 공급 라인(CL2)으로부터 공급된 논리 레벨 "1"의 클록 신호가 인가되고 역방향 커패시터(Ci2b)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 역방향 nMOS 트랜지스터(Qi21b)는, 제1 역방향 지연 요소(Di21b)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 정보/데이터가 비트-레벨 셀(Mi3)의 역방향 출력 단자로부터 제1 역방향 nMOS 트랜지스터(Qi21b)의 게이트 전극에 공급될 때, 제1 역방향 nMOS 트랜지스터(Qi21b)는, 제2 역방향 지연 요소(Di22b)에 의해 결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi3)에 저장된 정보/데이터를 역방향 커패시터(Ci2b)에 전달한다. 시간이 1/2τclock이 될 때 제2 클록 신호 공급 라인(CL2)으로부터 공급된 클록 신호가 논리 레벨 "0"이 되면, 제1 역방향 nMOS 트랜지스터(Qi21b)의 소스 전극과 제2 역방향 nMOS 트랜지스터(Qi22b)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 역방향 nMOS 트랜지스터(Qi21b)의 게이트 전극에 입력되는 정보/데이터를 다음 비트-레벨 셀(Mi1)에 더 전달할 수 없는데, 이것은 정보/데이터가 제2 역방향 지연 요소(Di12b)에 의해 결정된 지연 시간 td2=1/2τclock만큼 지연된 채 다음 제1 역방향 nMOS 트랜지스터(Qi11b)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
그리고, 제1 클록 신호 공급 라인(CL1)으로부터 공급된 다음 클록 신호가 논리 레벨 "1"이 될 때, 제3 메모리 유닛(U3) 내의 제2 순방향 nMOS 트랜지스터(Qi32f)는, 이전의 클록 사이클에서 제3 메모리 유닛(U3) 내의 순방향 커패시터(Ci3f)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 그리고, 제1 클록 신호 공급 라인(CL1)으로부터 공급된 논리 레벨 "1"의 클록 신호가 제2 순방향 nMOS 트랜지스터(Qi32f)에 인가되고, 순방향 커패시터(Ci3f)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 순방향 nMOS 트랜지스터(Qi31f)는, 제1 순방향 지연 요소(Di31f)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 이전의 순방향 커패시터(Ci2f)에 저장된 정보/데이터가 제1 순방향 nMOS 트랜지스터(Qi31f)의 게이트 전극에 공급될 때, 제1 순방향 nMOS 트랜지스터(Qi31f)는, 제2 순방향 지연 요소(Di32f)에 의해 결정된 지연 시간(td2)만큼 지연되어, 정보/데이터를 순방향 커패시터(Ci3f)에 전달한다. 시간이 1/2τclock이 될 때 제1 클록 신호 공급 라인(CL1)으로부터 공급된 클록 신호가 논리 레벨 "0"이 되면, 제1 순방향 nMOS 트랜지스터(Qi31f)의 소스 전극과 제2 순방향 nMOS 트랜지스터(Qi32f)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 순방향 nMOS 트랜지스터(Qi31f)의 게이트 전극에 입력되는 정보/데이터를 다음 비트-레벨 셀(Mi4)(예시는 생략됨)에 더 전달할 수 없는데, 이것은 정보/데이터가 제2 순방향 지연 요소(Di42f)(예시는 생략됨)에 의해 결정된 지연 시간 td2=1/2τclock만큼 지연된 채 다음 제1 순방향 nMOS 트랜지스터(Qi41f)(예시는 생략됨)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
제2 클록 신호 공급 라인(CL2)으로부터 공급된 클록 신호가 논리 레벨 "1"이 될 때, 제2 역방향 nMOS 트랜지스터(Qi32b)는 이전의 클록 사이클에서 역방향 커패시터(Ci3b)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 제2 클록 신호 공급 라인(CL2)으로부터 공급된 논리 레벨 "1"의 클록 신호가 인가되고 역방향 커패시터(Ci3b)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 역방향 nMOS 트랜지스터(Qi31b)는, 제1 역방향 지연 요소(Di31b)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 정보/데이터가 비트-레벨 셀(Mi3)의 역방향 출력 단자로부터 제1 역방향 nMOS 트랜지스터(Qi31b)의 게이트 전극에 공급될 때, 제1 역방향 nMOS 트랜지스터(Qi31b)는, 제2 역방향 지연 요소(Di32b)에 의해 결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi3)에 저장된 정보/데이터를 역방향 커패시터(Ci3b)에 전달한다. 시간이 1/2τclock이 될 때 제2 클록 신호 공급 라인(CL2)으로부터 공급된 클록 신호가 논리 레벨 "0"이 되면, 제1 역방향 nMOS 트랜지스터(Qi31b)의 소스 전극과 제2 역방향 nMOS 트랜지스터(Qi32b)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 역방향 nMOS 트랜지스터(Qi31b)의 게이트 전극에 입력되는 정보/데이터를 다음 비트-레벨 셀(Mi2)에 더 전달할 수 없는데, 이것은 정보/데이터가 제2 역방향 지연 요소(Di22b)에 의해 결정된 지연 시간 td2=1/2τclock만큼 지연된 채 다음 제1 역방향 nMOS 트랜지스터(Qi21b)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
그리고, 제1 클록 신호 공급 라인(CL1)으로부터 공급된 다음 클록 신호가 논리 레벨 "1"이 될 때, (n-1)번째 메모리 유닛(U(n-1)) 내의 제2 순방향 nMOS 트랜지스터(Qi(n-1)2f)는, 이전의 클록 사이클에서 (n-1)번째 메모리 유닛(U(n-1)) 내의 순방향 커패시터(Ci(n-1)f)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 그리고, 제1 클록 신호 공급 라인(CL1)으로부터 공급된 논리 레벨 "1"의 클록 신호가 제2 순방향 nMOS 트랜지스터(Qi(n-1)2f)에 인가되고, 순방향 커패시터(Ci(n-1)f)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 순방향 nMOS 트랜지스터(Qi(n-1)1f)는, 제1 순방향 지연 요소(Di(n-1)1f)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 이전의 순방향 커패시터(Ci2f)에 저장된 정보/데이터가 제1 순방향 nMOS 트랜지스터(Qi(n-1)1f)의 게이트 전극에 공급될 때, 제1 순방향 nMOS 트랜지스터(Qi(n-1)1f)는, 제2 순방향 지연 요소(Di(n-1)2f)에 의해 결정된 지연 시간(td2)만큼 지연되어, 정보/데이터를 순방향 커패시터(Ci(n-1)f)에 전달한다. 시간이 1/2τclock이 될 때 제1 클록 신호 공급 라인(CL1)으로부터 공급된 클록 신호가 논리 레벨 "0"이 되면, 제1 순방향 nMOS 트랜지스터(Qi(n-1)1f)의 소스 전극과 제2 순방향 nMOS 트랜지스터(Qi(n-1)2f)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 순방향 nMOS 트랜지스터(Qi(n-1)1f)의 게이트 전극에 입력되는 정보/데이터를 다음 비트-레벨 셀(Min)에 더 전달할 수 없는데, 이것은 정보/데이터가 제2 순방향 지연 요소(Din2f)에 의해 결정된 지연 시간 td2=1/2τclock만큼 지연된 채 다음 제1 순방향 nMOS 트랜지스터(Qin1f)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
제2 클록 신호 공급 라인(CL2)으로부터 공급된 클록 신호가 논리 레벨 "1"이 될 때, 제2 역방향 nMOS 트랜지스터(Qi(n-1)2b)는 이전의 클록 사이클에서 역방향 커패시터(Ci(n-1)b)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 제2 클록 신호 공급 라인(CL2)으로부터 공급된 논리 레벨 "1"의 클록 신호가 인가되고 역방향 커패시터(Ci(n-1)b)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 역방향 nMOS 트랜지스터(Qi(n-1)1b)는, 제1 역방향 지연 요소(Di(n-1)1b)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 정보/데이터가 비트-레벨 셀(Mi (n-1))의 역방향 출력 단자로부터 제1 역방향 nMOS 트랜지스터(Qi(n-1)1b)의 게이트 전극에 공급될 때, 제1 역방향 nMOS 트랜지스터(Qi(n-1)1b)는, 제2 역방향 지연 요소(Di(n-1)2b)에 의해 결정된 지연 시간(td2)만큼 더 지연되어, 이전의 비트-레벨 셀(Mi (n-1))에 저장된 정보/데이터를 역방향 커패시터(Ci(n-1)b)에 전달한다. 시간이 1/2τclock이 될 때 제2 클록 신호 공급 라인(CL2)으로부터 공급된 클록 신호가 논리 레벨 "0"이 되면, 제1 역방향 nMOS 트랜지스터(Qi(n-1)1b)의 소스 전극과 제2 역방향 nMOS 트랜지스터(Qi(n-1)2b)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 역방향 nMOS 트랜지스터(Qi(n-1)1b)의 게이트 전극에 입력되는 정보/데이터를 다음 비트-레벨 셀(Mi(n-2))(예시는 생략됨)에 더 전달할 수 없는데, 이것은 정보/데이터가 제2 역방향 지연 요소(Di(n-2)2b)(예시는 생략됨)에 의해 결정된 지연 시간(td2)=1/2τclock만큼 지연된 채 다음 제1 역방향 nMOS 트랜지스터(Qi(n-2)1b)(예시는 생략됨)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
그리고, 제1 클록 신호 공급 라인(CL1)으로부터 공급된 다음 클록 신호가 논리 레벨 "1"이 될 때, n번째 메모리 유닛(Un) 내의 제2 순방향 nMOS 트랜지스터(Qin2f)는, 이전의 클록 사이클에서 n번째 메모리 유닛(Un) 내의 순방향 커패시터(Cinf)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 그리고, 제1 클록 신호 공급 라인(CL1)으로부터 공급된 논리 레벨 "1"의 클록 신호가 제2 순방향 nMOS 트랜지스터(Qin2f)에 인가되고, 순방향 커패시터(Cinf)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 순방향 nMOS 트랜지스터(Qin1f)는, 제1 순방향 지연 요소(Din1f)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 이전의 순방향 커패시터(Ci2f)에 저장된 정보/데이터가 제1 순방향 nMOS 트랜지스터(Qin1f)의 게이트 전극에 공급될 때, 제1 순방향 nMOS 트랜지스터(Qin1f)는, 제2 순방향 지연 요소(Din2f)에 의해 결정된 지연 시간(td2)만큼 지연되어, 정보/데이터를 순방향 커패시터(Cinf)에 전달한다. 제1 순방향 nMOS 트랜지스터(Qin1f)의 소스 전극과 제2 순방향 nMOS 트랜지스터(Qin2f)의 드레인 전극을 접속하는 출력 노드는 제1 순방향 nMOS 트랜지스터(Qin1f)의 게이트 전극에 입력되는 정보/데이터를 제2 I/O 선택기(513)에 전달한다.
제2 클록 신호 공급 라인(CL2)으로부터 공급된 클록 신호가 논리 레벨 "1"이 될 때, 제2 역방향 nMOS 트랜지스터(Qin2b)는 이전의 클록 사이클에서 역방향 커패시터(Cinb)에 이미 저장되어 있는 신호 전하를 방전하기 시작한다. 제2 클록 신호 공급 라인(CL2)으로부터 공급된 논리 레벨 "1"의 클록 신호가 인가되고 역방향 커패시터(Cinb)에 저장된 신호 전하가 완전히 방전되어 논리 레벨 "0"이 된 후에, 제1 역방향 nMOS 트랜지스터(Qin1b)는, 제1 역방향 지연 요소(Din1b)에 의해 결정된 지연 시간(td1)만큼 지연되어, 전달-트랜지스터로서 활성화된다. 그 후, 정보/데이터가 제2 I/O 선택기(513)로부터 제1 역방향 nMOS 트랜지스터(Qin1b)의 게이트 전극에 공급될 때, 제1 역방향 nMOS 트랜지스터(Qin1b)는, 제2 역방향 지연 요소(Din2b)에 의해 결정된 지연 시간(td2)만큼 더 지연되어, 제2 I/O 선택기(513)로부터 수신된 정보/데이터를 역방향 커패시터(Cinb)에 전달한다. 시간이 1/2τclock이 될 때 제2 클록 신호 공급 라인(CL2)으로부터 공급된 클록 신호가 논리 레벨 "0"이 되면, 제1 역방향 nMOS 트랜지스터(Qin1b)의 소스 전극과 제2 역방향 nMOS 트랜지스터(Qin2b)의 드레인 전극을 접속하는 출력 노드는, 시간이 1/2τclock이 될 때 제1 역방향 nMOS 트랜지스터(Qin1b)의 게이트 전극에 입력되는 정보/데이터를 다음 비트-레벨 셀(Mi(n-2))(예시는 생략됨)에 더 전달할 수 없는데, 이것은 정보/데이터가 제2 역방향 지연 요소(Di(n-2)2b)(예시는 생략됨)에 의해 결정된 지연 시간 td2=1/2τclock만큼 지연된 채 다음 제1 역방향 nMOS 트랜지스터(Qi(n-2)1b)(예시는 생략됨)의 게이트 전극에 전달되는 것이 차단되기 때문이다.
따라서, 도 32에 나타낸 양방향 마칭 메인 메모리에서, 양방향 마칭 메인 메모리의 제i행의 셀들(Mi1, Mi2, Mi3,........., Mi,( n-1), Mi,n) 각각은 정보/데이터를 저장하고, 제1 I/O 선택기(512)와 제2 I/O 선택기(513) 사이에서, 제1 클록 신호 공급 라인(CL1)과 제2 클록 신호 공급 라인(CL2)으로부터 각각 공급된 클록 신호에 동기하여, 단계별로, 정보/데이터를 양방향으로 전달한다. 이미 설명된 바와 같이, 셀들(Mi1, Mi2, Mi3,........., Mi,n -1, Mi,n) 각각은, 메모리 유닛(U1, U2, U3,........., Un-1, Un)에서 각각 할당되고, 메모리 유닛들(U2, U3,........., Un -1, Un)은 각각 메모리 유닛(U2, U3,........., Un -1, Un)에 배열된 비트-레벨 셀들의 시퀀스에 의해 바이트 크기 또는 워드 크기의 정보를 저장하므로, 도 32에 나타낸 양방향 마칭 메인 메모리(31)는 셀들(U1, U2, U3,........., Un -1, Un) 각각에 바이트 크기 또는 워드 크기의 정보/데이터를 저장하고, 프로세서(11)에게 바이트 크기 또는 워드 크기의 저장된 정보/데이터를 능동적으로 및 순차적으로 제공하여 ALU(112)가 저장된 정보/데이터로 산술 및 논리 연산을 실행할 수 있도록, 제1 I/O 선택기(512)와 제2 I/O 선택기(513) 사이에서, 클록 신호에 동기하여, 동일한 보조로, 순방향으로 및/또는 역방향(후방)으로, 바이트 크기 또는 워드 크기의 정보/데이터를 양방향으로 전달한다.
도 33에 나타낸 바와 같이, 제1 메모리 유닛(U1) 내의 제1 비트-레벨 셀(Mi1)의 신호-저장 상태로부터 제2 메모리 유닛(U2) 내의 제2 비트-레벨 셀(Mi2)의 신호-저장 상태를 격리하도록 순방향 격리 트랜지스터(Qi23f)가 제공되고, 순방향 격리 트랜지스터(Qi23f)는, 제1 클록 신호 공급 라인(CL1)을 통해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서 제1 비트-레벨 셀(Mi1)로부터 제2 비트-레벨 셀(Mi2)로 신호를 순방향 전달한다. 그리고, 제2 메모리 유닛(U2) 내의 제2 비트-레벨 셀(Mi2)의 신호-저장 상태로부터 제1 메모리 유닛(U1) 내의 제1 비트-레벨 셀(Mi1)의 신호-저장 상태를 격리하도록 역방향 격리 트랜지스터(Qi13b)가 제공되고, 역방향 격리 트랜지스터(Qi13b)는, 제2 클록 신호 공급 라인(CL2)을 통해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서 제2 비트-레벨 셀(Mi2)로부터 제1 비트-레벨 셀(Mi1)로 신호를 역방향 전달한다. 그 다음, 메모리 유닛들(U1 및 U2)과 병렬로 배열된 순방향 격리 트랜지스터들(Qi23f)(i=1 내지 m; “m”은 바이트 크기 또는 워드 크기에 대응하는 정수)의 시퀀스는, 바이트 크기 또는 워드 크기의 정보가 순방향을 따라 동일한 보조로 행진할 수 있도록 클록 신호 공급 라인(CL1)을 통해 공급되는 클록 신호에 의해 제어된 채, 바이트 크기 또는 워드 크기의 정보를 순방향 전달한다. 그리고, 메모리 유닛들(U1 및 U2)과 병렬로 배열된 역방향 격리 트랜지스터들(Qi13b)(i=1 내지 m)의 시퀀스는, 바이트 크기 또는 워드 크기의 정보가 역방향을 따라 동일한 보조로 행진할 수 있도록 클록 신호 공급 라인(CL2)을 통해 공급되는 클록 신호에 의해 제어된 채, 바이트 크기 또는 워드 크기의 정보를 역방향 전달한다.
그리고, 유사하게, 제3 메모리 유닛(U3) 내의 제3 비트-레벨 셀(Mi3)(예시는 생략됨)의 신호-저장 상태로부터 제2 메모리 유닛(U2) 내의 제2 비트-레벨 셀(Mi2)의 신호-저장 상태를 격리하도록 역방향 격리 트랜지스터(Qi23b)가 제공되고, 역방향 격리 트랜지스터(Qi23b)는, 제2 클록 신호 공급 라인(CL2)을 통해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서 제3 비트-레벨 셀(Mi3)로부터 제2 비트-레벨 셀(Mi2)로 신호를 역방향 전달한다. 그리고, 메모리 유닛들(U2 및 U3)과 병렬로 배열된 역방향 격리 트랜지스터들(Qi23b)(i=1 내지 m)의 시퀀스는, 바이트 크기 또는 워드 크기의 정보가 역방향을 따라 동일한 보조로 행진할 수 있도록 클록 신호 공급 라인(CL2)을 통해 공급되는 클록 신호에 의해 제어된 채, 바이트 크기 또는 워드 크기의 정보를 역방향 전달한다.
또한, 도 33에 나타낸 바와 같이, 제(n-2) 메모리 유닛(Un-2)(예시는 생략됨) 내의 제(n-2) 비트-레벨 셀(Mi (n-2))의 신호-저장 상태로부터 제(n-1) 메모리 유닛(Un-1) 내의 제(n-1) 비트-레벨 셀(Mi (n-1))의 신호-저장 상태를 격리하도록 순방향 격리 트랜지스터(Qi(n-1)3f)가 제공되고, 순방향 격리 트랜지스터(Qi(n-1)3f)는, 제1 클록 신호 공급 라인(CL1)을 통해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서 제(n-2) 비트-레벨 셀(Mi (n-2))로부터 제(n-1) 비트-레벨 셀(Mi (n-1))로 신호를 순방향 전달한다. 그 다음, 메모리 유닛들(Un-2 및 Un-1)과 병렬로 배열된 순방향 격리 트랜지스터들(Qi(n-1)3f)(i=1 내지 m)의 시퀀스는, 바이트 크기 또는 워드 크기의 정보가 순방향을 따라 동일한 보조로 행진할 수 있도록 클록 신호 공급 라인(CL1)을 통해 공급되는 클록 신호에 의해 제어된 채, 바이트 크기 또는 워드 크기의 정보를 전달한다.
그리고, 제(n-1) 메모리 유닛(Un-1) 내의 제(n-1) 비트-레벨 셀(Min-1)의 신호-저장 상태로부터 제n 메모리 유닛(Un) 내의 제n 비트-레벨 셀(Min)의 신호-저장 상태를 격리하도록 순방향 격리 트랜지스터(Qin3f)가 제공되고, 순방향 격리 트랜지스터(Qin3f)는, 제1 클록 신호 공급 라인(CL1)을 통해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서 제(n-1) 비트-레벨 셀(Min-1)로부터 제n 비트-레벨 셀(Min)로 신호를 순방향 전달한다. 그리고, 제n 메모리 유닛(Un) 내의 제n 비트-레벨 셀(Min)의 신호-저장 상태로부터 제(n-1) 메모리 유닛(Un-1) 내의 제(n-1) 비트-레벨 셀(Min-1)의 신호-저장 상태를 격리하도록 역방향 격리 트랜지스터(Qin3b)가 제공되고, 역방향 격리 트랜지스터(Qin3b)는, 제2 클록 신호 공급 라인(CL2)을 통해 공급되는 클록 신호에 의해 결정된 요구되는 타이밍에서 제n 비트-레벨 셀(Min)로부터 제(n-1) 비트-레벨 셀(Min-1)로 신호를 역방향 전달한다. 그 다음, 메모리 유닛들(Un-1 및 Un)과 병렬로 배열된 순방향 격리 트랜지스터들(Qin3f)(i=1 내지 m)의 시퀀스는, 바이트 크기 또는 워드 크기의 정보가 순방향을 따라 동일한 보조로 행진할 수 있도록 클록 신호 공급 라인(CL1)을 통해 공급되는 클록 신호에 의해 제어된 채, 바이트 크기 또는 워드 크기의 정보를 전달한다. 그리고, 메모리 유닛들(Un-1 및 Un)과 병렬로 배열된 역방향 격리 트랜지스터들(Qin3b)(i=1 내지 m)의 시퀀스는, 바이트 크기 또는 워드 크기의 정보가 역방향을 따라 동일한 보조로 행진할 수 있도록 클록 신호 공급 라인(CL2)을 통해 공급되는 클록 신호에 의해 제어된 채, 바이트 크기 또는 워드 크기의 정보를 전달한다.
도 32 및 도 33에 나타낸 양방향 마칭 메인 메모리의 구성에서, 순방향 커패시터(Cijf)와 역방향 커패시터(Cijb)는 높은 국지성(locality)을 수반한 랜덤 액세스 모드를 구현하도록 바람직하게는 단일의 공통 커패시터로 병합된다. 도 34는, 도 31의 (a) 내지 (c)에 나타낸 양방향 거동에서 랜덤 액세스 모드를 달성할 수 있는, 양방향 마칭 메인 메모리(31)의 게이트-레벨 표현으로 된 m*n 행렬(여기서, "m"은 워드 크기에 의해 결정된 정수)의 제i행의 어레이를 나타낸다.
도 34에 나타낸 바와 같이, 랜덤 액세스 모드를 수반한 정보/데이터의 양방향 전달을 확립하도록, 제i행의 셀들(Mi1, Mi2, Mi3,........., Mi,( n-1), Mi,n) 각각에 2종류의 마칭 AND 게이트가 할당된다. 양방향 마칭 메인 메모리(31)는 셀들(Mi1, Mi2, Mi3,........., Mi,n -1, Mi,n) 각각에 비트 레벨의 정보/데이터를 저장하고, 제1 I/O 선택기(512)와 제2 I/O 선택기(513) 사이에서, 클록 신호에 동기하여, 단계별로, 순방향으로 및/또는 역방향(후방)으로 정보/데이터를 양방향으로 전달한다.
도 34에 나타낸 마칭 메인 메모리(31)를 구현하는 셀 어레이의 게이트-레벨 표현에서, 제i행의 최좌측에 할당되고 제1 I/O 선택기(512)에 접속된 제1 비트-레벨 셀(Mi1)은, 정보/데이터를 저장하도록 구성된 공통 커패시터(Ci1)와 순방향 마칭 AND-게이트(Gi1f)와 역방향 마칭 AND-게이트(Gi1b)를 포함하고, 순방향 마칭 AND-게이트(Gi1f)는 공통 커패시터(Ci1)에 접속된 하나의 입력 단자와, 제1 클록 신호 공급 라인(CL1)이 공급되는 다른 입력과, 제i행의 인접하는 제2 비트-레벨 셀(M(i+1)1)에 할당된 다음 순방향 마칭 AND-게이트(G(i+1)1f)의 한 입력 단자에 접속된 출력 단자를 포함하며, 역방향 마칭 AND-게이트(Gi1b)는 공통 커패시터(Ci1)에 접속된 하나의 입력 단자와, 제2 클록 신호 공급 라인(CL2)이 공급되는 다른 입력과, 제1 I/O 선택기(512)에 접속된 출력 단자를 포함한다.
순방향 데이터-스트림을 구동하도록 구성된 제1 클록 신호 공급 라인(CL1)과 역방향 데이터-스트림을 구동하도록 구성된 제2 클록 신호 공급 라인(CL2)은, 각각, 클록 선택기(511)에 의해 선택되고, 제1 클록 신호 공급 라인(CL1)과 제2 클록 신호 공급 라인(CL2) 각각은 논리 값 "1"과 "0"을 가진다. 제1 클록 신호 공급 라인(CL1)의 논리 값 "1"이 순방향 마칭 AND-게이트(Gi1)의 다른 입력 단자에 공급될 때, 공통 커패시터(Ci1)에 저장된 정보/데이터는 인접하는 제2 비트-레벨 셀(Mi2)에 할당된 공통 커패시터(Ci2)에 전달되고, 공통 커패시터(Ci2)는 그 정보/데이터를 저장한다.
양방향 마칭 메인 메모리(31)의 제i행의 제2 비트-레벨 셀(Mi2)은, 정보/데이터를 저장하도록 구성된 공통 커패시터(Ci2)와 순방향 마칭 AND-게이트(Gi2f)와 역방향 마칭 AND-게이트(Gi2b)를 포함하고, 순방향 마칭 AND-게이트(Gi2f)는 공통 커패시터(Ci2)에 접속된 하나의 입력 단자와, 제1 클록 신호 공급 라인(CL1)이 공급되는 다른 입력과, 제i행의 인접하는 제3 비트-레벨 셀(Mi3)에 할당된 다음 순방향 마칭 AND-게이트(G13f)의 한 입력 단자에 접속된 출력 단자를 포함하며, 역방향 마칭 AND-게이트(Gi2b)는 공통 커패시터(Ci2)에 접속된 하나의 입력 단자와, 제2 클록 신호 공급 라인(CL2)이 공급되는 다른 입력과, 선행하는 역방향 마칭 AND-게이트(Gi1b)의 한 입력 단자에 접속된 출력 단자를 포함한다.
유사하게, 제i행의 제3 비트-레벨 셀(Mi3)은, 정보/데이터를 저장하도록 구성된 공통 커패시터(Ci3)와 순방향 마칭 AND-게이트(Gi3f)와 역방향 마칭 AND-게이트(Gi3b)를 포함하고, 순방향 마칭 AND-게이트(Gi3f)는 공통 커패시터(Ci3)에 접속된 하나의 입력 단자와, 제1 클록 신호 공급 라인(CL1)이 공급되는 다른 입력과, 예시가 생략되어 있는 인접하는 제4 셀에 할당된 다음 순방향 마칭 AND-게이트의 한 입력 단자에 접속된 출력 단자를 포함하며, 역방향 마칭 AND-게이트(Gi3b)는 공통 커패시터(Ci3)에 접속된 하나의 입력 단자와, 제2 클록 신호 공급 라인(CL2)이 공급되는 다른 입력과, 인접하는 제2 비트-레벨 셀(Mi2)에 할당된 선행하는 역방향 마칭 AND-게이트(Gi2b)의 한 입력 단자에 접속된 출력 단자를 포함한다. 따라서, 제1 클록 신호 공급 라인(CL1)의 논리 값 "1"이 순방향 마칭 AND 게이트(Gi2f)의 다른 입력 단자에 공급될 때, 공통 커패시터(Ci2)에 저장된 정보/데이터는 제3 비트-레벨 셀(Mi3)에 할당된 공통 커패시터(Ci3)에 전달되고, 공통 커패시터(Ci3)는 그 정보/데이터를 저장하며, 제1 클록 신호 공급 라인(CL1)의 논리 값 "1"이 순방향 마칭 AND-게이트(Gi3f)의 다른 입력 단자에 공급될 때, 공통 커패시터(Ci3)에 저장된 정보/데이터는 제4 셀에 할당된 커패시터에 전달된다.
또한, 제i행의 제(n-1) 비트-레벨 셀(Mi,( n-1))은, 정보/데이터를 저장하도록 구성된 공통 커패시터(Ci,( n-1))와 순방향 마칭 AND-게이트(Gi ,(n- 1)f)와 역방향 마칭 AND-게이트(Gi,(n-1)b)를 포함하고, 순방향 마칭 AND-게이트(Gi ,(n- 1)f)는 공통 커패시터(Ci,(n-1))에 접속된 하나의 입력 단자와, 제1 클록 신호 공급 라인(CL1)이 공급되는 다른 입력과, 제i행의 최우측에 할당되고 제2 I/O 선택기(513)에 접속된 인접하는 제n 비트-레벨 셀(Mi,n)에 할당된 다음 순방향 마칭 AND-게이트(Gi,nf)의 한 입력 단자에 접속된 출력 단자를 포함하며, 역방향 마칭 AND-게이트(Gi ,(n- 1)b)는 공통 커패시터(Ci,(n-1))에 접속된 하나의 입력 단자와, 제2 클록 신호 공급 라인(CL2)이 공급되는 다른 입력과, 인접하는 제3 비트-레벨 셀(Mi ,(n- 2)b)(예시는 생략됨)에 할당된 선행하는 역방향 마칭 AND-게이트(Gi ,(n- 2)b)의 한 입력 단자에 접속된 출력 단자를 포함한다.
마지막으로, 제i행의 최우측에 할당되고 제2 I/O 선택기(513)에 접속된 제n 비트-레벨 셀(Mi,n)은, 정보/데이터를 저장하도록 구성된 공통 커패시터(Ci,n)와 역방향 마칭 AND-게이트(Ginb)와 순역방향 마칭 AND-게이트(Gi,nf)를 포함하고, 역방향 마칭 AND-게이트(Ginb)는 공통 커패시터(Cin)에 접속된 하나의 입력 단자와, 제2 클록 신호 공급 라인(CL2)이 공급되도록 구성된 다른 입력 단자와, 제i행의 인접하는 제(n-1) 비트-레벨 셀(Mi,n - 1)에 할당된 선행하는 역방향 마칭 AND-게이트(Gi(n-1)b)의 한 입력 단자에 접속된 출력 단자를 포함하며, 순방향 마칭 AND-게이트(Gi,nf)는 공통 커패시터(Ci,n)에 접속된 하나의 입력 단자와, 제1 클록 신호 공급 라인(CL1)이 공급되도록 구성된 다른 입력 단자와, 제2 I/O 선택기(513)에 접속된 출력 단자를 포함한다.
제2 클록 신호 공급 라인(CL2)의 논리 값 "1"이 역방향 마칭 AND-게이트(Ginb)의 다른 입력 단자에 공급될 때, 공통 커패시터(Cin)에 저장된 정보/데이터는 제i행의 인접하는 제(n-1) 비트-레벨 셀(Mi,( n-1))에 할당된 공통 커패시터(Ci,( n-1))에 전달되고, 공통 커패시터(Ci,( n-1))는 그 정보/데이터를 저장한다. 그 다음, 제2 클록 신호 공급 라인(CL2)의 논리 값 "1"이 역방향 마칭 AND-게이트(Gi3b)의 다른 입력 단자에 공급될 때, 공통 커패시터(Ci3)에 저장된 정보/데이터는 제2 비트-레벨 셀(Mi2)에 할당된 공통 커패시터(Ci2)에 전달되고, 공통 커패시터(Ci2)는 그 정보/데이터를 저장한다. 또한, 제2 클록 신호 공급 라인(CL2)의 논리 값 "1"이 역방향 마칭 AND 게이트(Gi2b)의 다른 입력 단자에 공급될 때, 공통 커패시터(Ci2)에 저장된 정보/데이터는 제2 비트-레벨 셀(Mi1)에 할당된 공통 커패시터(Ci1)에 전달되고, 공통 커패시터(Ci1)는 그 정보/데이터를 저장하며, 제2 클록 신호 공급 라인(CL2)의 논리 값 "1"이 역방향 마칭 AND-게이트(Gi1b)의 다른 입력 단자에 공급될 때, 공통 커패시터(Ci1)에 저장된 정보/데이터는 제1 I/O 선택기(512)에 전달된다.
따라서, 양방향 마칭 메인 메모리의 제i행의 셀들(Mi1, Mi2, Mi3,........., Mi,( n-1), Mi,n) 각각은 정보/데이터를 저장하고, 제1 I/O 선택기(512)와 제2 I/O 선택기(513) 사이에서, 제1 클록 신호 공급 라인(CL1)과 제2 클록 신호 공급 라인(CL2)으로부터 각각 공급된 클록 신호에 동기하여, 단계별로, 정보/데이터를 양방향으로 전달한다. 셀들(Mi1, Mi2, Mi3,........., Mi,n -1, Mi,n) 각각은, 메모리 유닛(U1, U2, U3,........., Un-1, Un)에서 각각 할당되고, 메모리 유닛들(U2, U3,........., Un -1, Un)은 각각 메모리 유닛(U2, U3,........., Un -1, Un)에 배열된 비트-레벨 셀들의 시퀀스에 의해 바이트 크기 또는 워드 크기의 정보를 저장하므로, 도 34에 나타낸 양방향 마칭 메인 메모리(31)는 셀들(U1, U2, U3,........., Un -1, Un) 각각에 바이트 크기 또는 워드 크기의 정보/데이터를 저장하고, 프로세서(11)에게 바이트 크기 또는 워드 크기의 저장된 정보/데이터를 능동적으로 및 순차적으로 제공하여 ALU(112)가 저장된 정보/데이터로 산술 및 논리 연산을 실행할 수 있도록, 제1 I/O 선택기(512)와 제2 I/O 선택기(513) 사이에서, 클록 신호에 동기하여, 동일한 보조로, 순방향으로 및/또는 역방향(후방)으로, 바이트 크기 또는 워드 크기의 정보/데이터를 양방향으로 전달한다.
(위치 포인팅 전략)
도 35의 (a)는 프로세서에 인접한 1차원 마칭 메인 메모리에서의 명령어의 양방향 전달 모드를 나타내고, 여기서, 명령어는 프로세서를 향하여 이동하고, 다음 메모리로부터/메모리로 이동한다. 도 35의 (b)는 ALU(112)에 인접한 1차원 마칭 메인 메모리에서의 스칼라 데이터의 양방향 전달 모드를 나타내고, 여기서, 스칼라 데이터는 ALU를 향하여 이동하고, 다음 메모리로부터/메모리로 이동한다. 도 35의 (c)는, 이하의 제3 실시예에서 설명될, 파이프라인(117)에 인접한 1차원 마칭 메인 메모리에서의 벡터/스트리밍 데이터의 단방향 전달 모드를 나타내고, 벡터/스트리밍 데이터는 파이프라인(117)을 향하여 이동하고, 다음 메모리로부터 이동한다.
제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리(31)는 벡터/스트리밍 데이터에서의 한 세트의 연속된 메모리 유닛들(U1, U2, U3,........., Un-1, Un)의 시작점과 끝점을 식별하기 위해 위치확인(positioning)을 이용한다. 반면, 프로그램과 스칼라 데이터의 경우, 각 항목은 종래의 주소와 유사한 위치 인덱스를 가져야 한다. 도 36의 (a)는, 모든 메모리 유닛들(U1, U2, U3,........., Un-1, Un)이 주소들(A1, A2, A3,........., An -1, An)에 의해 라벨링되는 종래의 메인 메모리의 구성을 나타낸다. 도 36의 (b)는 개개의 메모리 유닛(U1, U2, U3,........., Un -1, Un)의 위치확인이 항상 필요한 것은 아니지만, 적어도 벡터/스트리밍 데이터에서 한 세트의 연속된 메모리 유닛들의 시작점 및 끝점을 식별하기 위해 개개의 메모리 유닛(U1, U2, U3,........., Un -1, Un)의 위치확인이 필요한, 1차원 마칭 메인 메모리의 구성을 나타낸다. 도 37의 (a)는 본 발명의 1차원 마칭 메인 메모리의 내부 구성을 나타내고, 여기서, 기존의 주소와 같은 위치 인덱스는 스칼라 명령어(Is)에 필요하지는 않지만, 빗금친 원으로 표시된 바와 같이, 적어도 벡터 명령어(Iv)에서 한 세트의 연속된 메모리 유닛들의 시작점 및 끝점을 식별하기 위해 개개의 메모리 유닛의 위치확인이 필요하다. 도 37의 (b)는 본 발명의 1차원 마칭 메인 메모리의 내부 구성을 나타내며, 여기서, 위치 인덱스는 스칼라 데이터 "b"와 "a"에 대해 필요하지 않다. 그러나, 도 37의 (c)에 나타낸 바와 같이, 위치 인덱스는, 빗금친 원으로 나타낸 바와 같이, 적어도 벡터/스트리밍 데이터(“o”, “p”, “q”, “r”, “s”, “t”)에서 한 세트의 연속된 메모리 유닛들의 시작점 및 끝점을 식별하기 위해 필요하다.
본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되는 마칭 메인 메모리(31) 외에도, 이하의 제2 실시예에서 설명될, ALU(112)에 접속된 마칭 명령어 레지스터 파일(22a) 및 마칭 데이터 레지스터 파일(22b)과, 이하의 제3 실시예에서 설명될, 마칭 명령어 캐쉬 메모리(21a) 및 마칭 데이터 캐쉬 메모리(21b)를 포함하는 마칭 메모리군에서, 메인 메모리, 레지스터 파일 및 캐쉬 메모리 사이의 관계는 참조의 국지성의 속성에 기초한 그들 자신의 위치 포인팅 전략을 가진다.
도 38의 (a)는 벡터/스트리밍 데이터의 경우, 복수의 페이지(Pi- 1,j -1, Pi,j -1, Pi+1,j-1, Pi+ 2,j -1, Pi- 1,j, Pi,j, Pi+ 1,j, Pi+ 2,j)에 의해 구현된 본 발명의 마칭 메인 메모리의 전체 구성의 예를 개략적으로 나타낸다. 도 38의 (b)는, 벡터/스트리밍 데이터의 경우 복수의 파일(F1, F2, F3, F4)에 의해 구현된 해칭된 페이지(Pi,j)의 구성의 예를 개략적으로 나타내고, 페이지들(Pi- 1,j -1, Pi,j -1, Pi+ 1,j -1, Pi+ 2,j -1, Pi- 1,j, Pi,j, Pi+1,j, Pi+ 2,j) 각각은 제3 실시예의 마칭 캐쉬 메모리(21a 및 21b)에 대해 이용될 수 있다. 도 38의 (c)는, 제2 실시예에서, 해칭된 파일 F3의 구성의 예를 개략적으로 나타내고, 파일들(F1, F2, F3, F4) 각각은 벡터/스트리밍 데이터의 경우 복수의 메모리 유닛들(U1, U2, U3,........., Un -1, Un)에 의해 구현되며, 파일들(F1, F2, F3, F4) 각각은 마칭 레지스터 파일들(22a 및 22b)에 대해 이용될 수 있다.
유사하게, 도 39의 (a)는, 프로그램/스칼라 데이터의 경우 복수의 페이지들(Pr-1,s-1, Pr,s -1, Pr+ 1,s -1, Pr+ 2,s -1, Pr- 1,s, Pr,s, Pr+ 1,s, Pr+ 2,s)에 의해 구현된 본 발명의 마칭 메인 메모리의 전체 구성의 예를 개략적으로 나타내고, 여기서, 각 페이지는 그 자신의 위치 인덱스를 주소로서 가진다. 도 39의 (b)는, 2진 시스템의 자릿수(digit)를 이용한, 페이지(Pr- 1,s)의 구동 위치와 해칭된 페이지(Pr- 1,s)의 구성의 예를 개략적으로 나타내고, 페이지들(Pr- 1,s -1, Pr,s -1, Pr+ 1,s -1, Pr+ 2,s -1, Pr- 1,s, Pr,s, Pr+1,s, Pr+ 2,s) 각각은 프로그램/스칼라 데이터의 경우 복수의 파일들(F1, F2, F3, F4)에 의해 구현된다. 페이지들(Pr- 1,s -1, Pr,s -1, Pr+ 1,s -1, Pr+ 2,s -1, Pr- 1,s, Pr,s, Pr+ 1,s, Pr+2,s) 각각은 제3 실시예의 마칭 캐쉬 메모리(21a 및 21b)에 이용될 수 있고, 여기서, 파일들(F1, F2, F3, F4) 각각은 그 자신의 위치 인덱스를 주소로서 가진다. 도 39의 (c)는, 2진 시스템의 자릿수 0, 1, 2, 3을 이용한, 파일 F3의 구동 위치와 해칭된 파일 F3의 구성의 예를 개략적으로 나타내고, 파일들(F1, F2, F3, F4) 각각은 프로그램/스칼라 데이터의 경우 복수의 메모리 유닛들(U1, U2, U3,........., Un, Un+1, Un+2, Un+3, Un+4, Un+ 5)에 의해 구현된다. 파일들(F1, F2, F3, F4) 각각은 제2 실시예의 마칭 레지스터 파일들(22a 및 22b)에 이용될 수 있고, 여기서, 각각의 메모리 유닛(U1, U2, U3,........., Un, Un+1, Un+2, Un+3, Un+4, Un+ 5)은 그 자신의 위치 인덱스(n+4, n+3, n+2,........., 5, 4, 3, 2, 1, 0)를 주소로서 가진다. 도 39의 (c)는 2진 시스템의 자릿수에 의한 모든 경우에 대한 위치 포인팅 전략을 나타낸다.
도 39의 (c)에 나타낸 바와 같이, n개의 2진 자릿수는, 마칭 레지스터 파일의 크기에 대응하는 등가 크기를 갖는 메모리 구조에서, 2n개의 메모리 유닛들 중에서 각각 하나의 메모리 유닛을 식별한다. 그리고, 도 39의 (b)에 나타낸 바와 같이, 한 페이지의 구조는, 4개의 파일(F1, F2, F3, F4)을 식별하는 2개의 자릿수로 표현된 마칭 캐쉬 메모리의 크기에 대응하는 등가 크기를 갖는 반면, 하나의 마칭 메인 메모리의 구조는 도 39의 (a)에 나타낸 바와 같이 마칭 메인 메모리 내의 8개의 페이지(Pr-1,s-1, Pr,s -1, Pr+ 1,s -1, Pr+ 2,s -1, Pr- 1,s, Pr,s, Pr+ 1,s, Pr+ 2,s)를 식별하는 3개의 자릿수로 표현된다.
(속도/능력)
종래의 컴퓨터 시스템에서 메모리 액세스 시간과 CPU 사이클 시간 사이의 속도 갭은, 예를 들어, 1:100이다. 그러나, 마칭 메모리 액세스 시간의 속도는 제1 실시예의 컴퓨터 시스템에서는 CPU 사이클 시간과 같다. 도 40은, 캐쉬가 없는 종래의 컴퓨터 시스템의 속도/능력과, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되도록 구성된 마칭 메인 메모리(31)의 속도/능력을 비교하고 있다. 즉, 도 40의 (b)는 백개의 메모리 유닛(U1, U2, U3,........., U100)에 의해 구현된 마칭 메인 메모리(31)의 속도/능력을 개략적으로 나타내고, 도 40의 (a)에 나타낸 기존 메모리의 속도/능력과 비교한다. 마칭 메인 메모리(31)로부터의 데이터를 이용하는데 필요한 처리 유닛들을 갖는다는 조건하에, 마칭 메인 메모리(31)의 99개의 추가적인 동시 메모리 유닛을 지원할 수 있다. 따라서, 종래의 컴퓨터 시스템에서의 1 메모리 유닛 시간(Tmue)은 본 발명의 제1 실시예에 속하는 마칭 메인 메모리(31)의 100 메모리 유닛 스트리밍 시간(Tmus)과 동일한 것으로 추정된다.
그리고, 도 41은, 스칼라 데이터 또는 프로그램 명령어에 대한 기존 메모리의 최악의 사례의 속도/능력과, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되도록 구성된 마칭 메인 메모리(31)의 경우를 비교하고 있다. 즉, 도 41의 (b)의 빗금친 부분은 백개의 메모리 유닛(U1, U2, U3,........., U100)에 의해 구현된 마칭 메인 메모리(31)의 속도/능력을 개략적으로 나타내고, 도 41의 (a)에 나타낸 기존 메모리의 최악의 사례의 속도/능력과 비교한다. 최악의 사례에서, 우리는 마칭 메인 메모리(31)의 99개 메모리 유닛을 판독할 수 있지만, 이들은 스칼라 프로그램의 요건으로 인해 이용가능하지 않다.
또한, 도 42는, 스칼라 데이터 또는 프로그램 명령어에 대한 기존 메모리의 전형적인 사례의 속도/능력과, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되도록 구성된 마칭 메인 메모리(31)의 경우를 비교하고 있다. 즉, 도 42의 (b)는 백개의 메모리 유닛(U1, U2, U3,........., U100)에 의해 구현된 마칭 메인 메모리(31)의 속도/능력을 개략적으로 나타내고, 도 42의 (a)에 나타낸 기존 메모리의 전형적인 사례의 속도/능력과 비교한다. 전형적인 사례에서, 우리는 99개의 메모리 유닛을 판독할 수 있지만, 스칼라 프로그램에서의 추측성 데이터 준비(speculative data preparation)에 의해, 기존의 메모리 내의 해칭된 메모리 유닛들로 나타낸 바와 같이, 단 몇 개의 메모리 유닛만이 이용가능하다.
도 43은, 스칼라 데이터의 경우 기존 메모리의 전형적인 사례의 속도/능력과, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되도록 구성된 마칭 메인 메모리(31)의 경우를 비교하고 있다. 즉, 도 43의 (b)는 백개의 메모리 유닛(U1, U2, U3,........., U100)에 의해 구현된 마칭 메인 메모리(31)의 속도/능력을 개략적으로 나타내고, 도 43의 (a)에 나타낸 기존 메모리의 속도/능력과 비교한다. 도 34의 (a) 및 (b)에 나타낸 사례와 유사하게, 전형적인 사례에서, 우리는 99개의 메모리 유닛을 판독할 수 있지만, 멀티-쓰레드 병렬 처리시 스칼라 데이터 또는 프로그램 명령어에서의 추측성 데이터 준비에 의해, 기존의 메모리 내의 해칭된 메모리 유닛들로 나타낸 바와 같이, 단 몇 개의 메모리 유닛만이 이용가능하다.
도 44는, 스트리밍 데이터, 벡터 데이터 또는 프로그램 명령어 경우에 대한 기존 메모리의 최상의 사례의 속도/능력과, 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서 이용되도록 구성된 마칭 메인 메모리(31)의 경우를 비교하고 있다. 즉, 도 44의 (b)는 백개의 메모리 유닛(U1, U2, U3,........., U100)에 의해 구현된 마칭 메인 메모리(31)의 속도/능력을 개략적으로 나타내고, 도 44의 (a)에 나타낸 기존 메모리의 최상의 사례의 속도/능력과 비교한다. 최상의 사례에서, 우리는 마칭 메인 메모리(31)의 백개의 메모리 유닛이 스트리밍 데이터 및 데이터 병렬에 이용가능하다는 것을 이해할 수 있다.
(2차원 마칭 메인 메모리)
메모리 유닛들은 도 45 내지 도 51에 나타낸 바와 같이 칩 상에서 2차원으로 배열될 수 있어서, 스위치/네트워크 없이도 다양한 동작 모드가 달성될 수 있다. 도 45 내지 도 51에 나타낸 제1 실시예의 2차원 마칭 메인 메모리(31)에 따르면, 메모리 유닛들(U11, U12, U13,........., U1 , v-1, U1v; U21, U22, U23,........., U2 , v-2, U2v; ..........; Uu1, Uu2, Uu3,........., Uu , v-1, Uuv)은 리프레쉬(refreshment)를 요구하지 않는데, 이것은 메모리 유닛들(U11, U12, U13,........., U1 , v-1, U1v; U22, U22, U23,........., U2 , v-2, U2v; ..........; Uu1, Uu2, Uu3,........., Uu , v-1, Uuv) 모두가 정보-이동 방식(정보-마칭 방식)으로 인해 대개 자동으로 리프레쉬되기 때문이다. 그 다음, 메모리 유닛들(U11, U12, U13,........., U1 , v-1, U1v; U22, U22, U23,........., U2, v-2, U2v; ..........; Uu1, Uu2, Uu3,........., Uu , v-1, Uuv) 각각에 대한 어드레싱이 사라지고, 요구되는 정보는 메모리의 가장자리에 접속된 그 목적지 유닛으로 향해간다. 제1 실시예의 2차원 마칭 메인 메모리(31)를 액세싱하는 메커니즘은, 종래의 컴퓨터 시스템에서 정보를 판독/기록하기 위해 어드레싱 모드로부터 시작하는 기존의 메모리 방식에 대한 진정한 대안이다. 따라서, 제1 실시예의 2차원 마칭 메인 메모리(31)에 따르면, 제1 실시예의 컴퓨터 시스템에서의 어드레싱 모드없는 메모리-액세스 프로세스는 종래의 컴퓨터 시스템의 기존의 메모리 방식보다 상당히 간단하다.
(에너지 소비)
본 발명의 제1 실시예에 속하는 컴퓨터 시스템의 아키텍처, 설계 및 구현의 개선을 명확히 하기 위해, 에너지 소비에서의 개선이 설명될 것이다. 도 52의 (a)는, 마이크로프로세서에서의 에너지 소비는 정적 전력 소비와 동적 전력 소비로 구분될 수 있다. 도 52의 (a)에 나타낸 동적 전력 소비에서, 순 전력 소비와 오버헤드 전력 소비가 도 52의 (b)에 뚜렷하게 나타나 있다. 도 52의 (c)에 나타낸 바와 같이, 컴퓨터 시스템에서 주어진 잡(job)을 동작시키기 위해 순 에너지 부분만이 실제로 필요하므로, 이들 순 에너지 부분은 컴퓨터 시스템을 작동하기 위한 최소한의 에너지 소비를 형성한다. 이것은, 가장 짧은 처리 시간이 도 52의 (c)에 나타낸 소비된 순 에너지에 의해 달성된다는 것을 의미한다.
프로세서의 아키텍처, 설계 및 구현에서 일부 노력이 투입되더라도, 도 1에 나타낸 종래의 아키텍처에서는 병목이 존재한다. 종래의 아키텍처에서, 폰 노이만 컴퓨터에는 다음과 같은 다양한 문제가 있다:
1) 프로그램은 메모리에서 데이터처럼 저장된다;
2) 모든 처리는 단일-프로세서에서 기본적으로 순차적이다;
3) 프로그램의 동작은 명령어들의 순차적 실행이다;
4) 벡터 데이터는 벡터 명령어에 의해 CPU에 의해 순차적으로 처리된다;
5) 스트리밍 데이터는 쓰레드에 의해 순차적으로 처리된다;
6) 프로그램, 그에 따른 쓰레드는 순차적으로 배열된다;
7) 데이터 병렬은 벡터로서의 데이터의 배열로 구성된다;
8) 스트리밍 데이터는 데이터의 흐름이다.
종래의 컴퓨터의 특성으로부터, 우리는, 프로그램 및 데이터의 저장은 기본적으로 순차적으로 배열되는 방식이라고 결론내릴 수 있다. 이러한 사실은, 프로그램 및 대응하는 데이터에서 명령어의 규칙적인 배열이 존재한다는 것을 의미한다.
도 2에 나타낸 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에서, 마칭 메인 메모리(31)에서의 명령어의 액세스는 필요하지 않은데, 이것은 명령어가 능동적으로 스스로 프로세서(11)에 액세스되기 때문이다. 유사하게, 마칭 메인 메모리(31)에서의 데이터의 액세스는 필요하지 않은데, 이것은 데이터는 능동적으로 스스로 프로세서(11)에 액세스되기 때문이다.
도 53은, William J. Dally 등에 의한, "Efficient Embedded Computing", Computer, vol. 41, no. 7, 2008, pp. 27-32에서 추정된, 종래의 아키텍처에서의 레지스터 및 캐쉬를 포함하는 프로세서에 관한 실제의 에너지 소비 분포를 도시한다. 도 53에서, 칩들간의 배선을 제외한, 단지 전체 칩에 관한 전력 소비 분포의 추정이 개시되어 있다. Dally 등에 의해, 명령어 공급 전력 소비는 42%인 것으로 추정되고, 데이터 공급 전력 소비는 28%로 추정되며, 클록 및 제어 로직 전력 소비는 24%인 것으로 추정되고, 산술 전력 소비는 6%인 것으로 추정된다. 따라서, 명령어 공급 및 데이터 공급 전력 소비가 클록/제어 로직 전력 소비 및 산술 전력 소비보다 비교적 더 크고, 이것은, 모든 메모리, 캐쉬 및 레지스터의 비-리프레쉬(non-refreshment) 외에도, 이들 캐쉬 및 레지스터들의 액세스 방식에 기인한 소정의 소프트웨어 오버헤더와 많은 배선에 의한 캐쉬/레지스터 액세싱의 비효율성에 기인한 것이라고 이해할 수 있다.
데이터 공급 전력 소비에 대한 명령어 공급 전력 소비의 비율은 3:2이고, 산술 전력 소비에 대한 클록 및 제어 로직 전력 소비의 비율은 4:1 이므로, 도 2에 나타낸 본 발명의 제1 실시예에 속하는 컴퓨터 시스템에 따르면, 적어도 부분적으로 마칭 메인 메모리(31)를 이용함으로써 데이터 공급 전력 소비를 20%까지 용이하게 낮출 수 있어서, 명령어 공급 전력 소비는 30%가 되는 한편, 산술 전력 소비를 10%까지 증가시킬 수 있어서 클록 및 제어 로직 전력 소비는 40%가 되고, 이것은, 명령어 공급 전력 소비와 데이터 공급 전력 소비의 합은 50%가 될 수 있고, 클록 및 제어 로직 전력 소비와 산술 전력 소비의 합은 50%가 될 수 있다는 것을 의미한다.
데이터 공급 전력 소비를 10%로 줄이면, 명령어 공급 전력 소비는 15%가 되고, 산술 전력 소비를 15%까지 증가시키면, 클록 및 제어 로직 전력 소비는 60%가 될 것이고, 이것은 명령어 공급 전력 소비와 데이터 공급 전력 소비의 합이 35%가 될 수 있는 한편, 클록 및 제어 로직 전력 소비와 산술 전력 소비의 합은 75%가 될 수 있다는 것을 의미한다.
종래의 컴퓨터 시스템은, 배선 지연 시간에 의해 수반되는, 메모리 유닛의 어드레싱 및 판독/기입을 위한 비교적 큰 평균 활성 시간에서 도 54의 (a)에 나타낸 바와 같이 에너지를 소산하는 반면, 본 발명의 컴퓨터 시스템은, 마칭 메모리를 통해 더 짧은 평균 활성 평활 시간을 갖기 때문에 도 54의 (b)에 나타낸 바와 같이 더 작은 에너지를 소산하므로, 동일한 데이터를 더 적은 에너지로 종래의 컴퓨터 시스템보다 더 빨리 처리할 수 있다.
--제2 실시예--
도 55에 나타낸 바와 같이, 본 발명의 제2 실시예에 속하는 컴퓨터 시스템은 프로세서(11) 및 마칭 메인 메모리(31)를 포함한다. 프로세서(11)는, 클록 신호를 생성하도록 구성된 클록 생성기(113)를 갖는 제어 유닛(111), 클록 신호에 동기화된 산술 및 논리 연산을 실행하도록 구성된 산술 논리 유닛(ALU)(112), 제어 유닛(111)에 접속된 마칭 명령어 레지스터 파일(RF)(22a), 및 ALU(112)에 접속된 마칭 데이터 레지스터 파일(RF)(22b)을 포함한다.
예시는 생략되어 있지만, 도 3 내지 도 24, 도 25의 (a) 및 (b), 도 26, 및 도 45 내지 도 51에 나타낸 마칭 메인 메모리(31)와 매우 유사하게, 마칭 명령어 레지스터 파일(22a)은 명령어 레지스터 유닛들의 어레이를 가지며, 제3 어레이의 명령어-레지스터 입력 단자는 마칭 메인 메모리(31)로부터 저장된 명령어를 수신하도록 구성되고, 제3 어레이의 명령어-레지스터 출력 단자는 명령어 레지스터 유닛들 각각에 명령어를 저장하고 클록 신호에 동기하여 명령어 레지스터 유닛들 각각 내의 저장된 명령어를, 명령어-레지스터 입력 단자에 인접한 명령어 레지스터 유닛으로부터 명령어-레지스터 출력 단자에 인접한 명령어 레지스터 유닛을 향하여, 연속적으로 및 주기적으로 인접한 명령어 레지스터 유닛에 전달하도록 구성되어, 저장된 명령어에 의해 구현된 명령어를 명령어-레지스터 출력 단자를 통해 제어 유닛(111)에 능동적으로 및 순차적으로 제공하여 제어 유닛(111)이 그 명령어로 동작을 실행할 수 있게 한다.
또한 도 3 내지 도 24, 도 25의 (a) 및 (b), 도 26, 및 도 45 내지 도 51에 나타낸 마칭 메인 메모리(31)와 유사하게, 마칭 데이터 레지스터 파일(22b)은, 그 상세한 예시가 생략되어 있지만, 데이터 레지스터 유닛들의 어레이를 가지며, 제4 어레이의 데이터-레지스터 입력 단자는 마칭 메인 메모리(31)로부터 저장된 데이터를 수신하도록 구성되고, 제4 어레이의 데이터-레지스터 출력 단자는 데이터 레지스터 유닛들 각각에 데이터를 저장하고 클록 신호에 동기하여 데이터 레지스터 유닛들 각각 내의 저장된 데이터를, 데이터-레지스터 입력 단자에 인접한 데이터 레지스터 유닛으로부터 데이터-레지스터 출력 단자에 인접한 데이터 레지스터 유닛을 향하여, 연속적으로 및 주기적으로 인접한 데이터 레지스터 유닛에 전달하도록 구성되어, 데이터를 데이터-레지스터 출력 단자를 통해 ALU(112)에 능동적으로 및 순차적으로 제공하여 ALU(112)가 그 데이터로 동작을 실행할 수 있게 한다.
도 55에 나타낸 바와 같이, 마칭 메인 메모리(31)의 일부와 마칭 명령어 레지스터 파일(22a)은 복수의 연결 부재(54)에 의해 전기적으로 접속되고, 마칭 메인 메모리(31)의 나머지 부분과 마칭 데이터 레지스터 파일(22b)은 또 다른 복수의 연결 부재(54)에 의해 전기적으로 접속되어 있다.
ALU(112)에서의 처리의 결과 데이터는 마칭 데이터 레지스터 파일(22b)에 전송된다. 따라서, 양방향 화살표 Φ24로 표시된 바와 같이, 데이터는 마칭 데이터 레지스터 파일(22b)과 ALU(112) 사이에서 양방향으로 전달된다. 또한, 마칭 데이터 레지스터 파일(22b)에 저장된 데이터는 연결 부재(54)를 통해 마칭 메인 메모리(31)에 전송된다. 따라서, 양방향 화살표 Φ23으로 표시된 바와 같이, 데이터는 연결 부재(54)를 통해 마칭 메인 메모리(31)와 마칭 데이터 레지스터 파일(22b) 사이에서 양방향으로 전달된다.
대조적으로, 단방향 화살표 η22 및 η23으로 표시된 바와 같이, 명령어 이동에 관하여, 마칭 메인 메모리(31)로부터 마칭 명령어 레지스터 파일(22a)로의, 및 마칭 명령어 레지스터 파일(22a)로부터 제어 유닛(111)으로의, 일방의 명령어-흐름만이 존재한다.
도 55에 나타낸 제2 실시예의 컴퓨터 시스템에서는, 전체의 컴퓨터 시스템이, 마칭 메인 메모리(31)와 마칭 명령어 레지스터 파일(22a) 사이, 마칭 메인 메모리(31)와 마칭 데이터 레지스터 파일(22b) 사이, 마칭 명령어 레지스터 파일(22a)과 제어 유닛(111) 사이, 및 마칭 데이터 레지스터 파일(22b)과 ALU(112) 사이에서의 임의의 데이터 교환에서도 배선을 갖지 않기 때문에, 데이터 버스와 주소 버스로 구성된 버스가 없는 반면, 종래의 컴퓨터 시스템에서는 배선이나 버스가 병목을 생성한다. 이들 배선들 사이의 부유 커패시턴스 및 시간 지연을 생성하는 전역적 배선이 없기 때문에, 제2 실시예의 컴퓨터 시스템은 훨씬 더 높은 처리 속도와 더 낮은 전력 소비를 달성할 수 있다.
제2 실시예에 속하는 컴퓨터 시스템의 동작의 기타의 기능, 구성, 및 방식은 제1 실시예에서 이미 설명된 동작의 기능, 구성, 방식과 상당히 유사하기 때문에, 중복되거나 불필요한 설명은 생략될 것이다.
--제3 실시예--
도 56에 나타낸 바와 같이, 본 발명의 제3 실시예에 속하는 컴퓨터 시스템은, 프로세서(11), 마칭 캐쉬 메모리(21a, 21b), 및 마칭 메인 메모리(31)를 포함한다. 제2 실시예와 유사하게, 프로세서(11)는, 클록 신호를 생성하도록 구성된 클록 생성기(113)를 갖는 제어 유닛(111), 클록 신호에 동기화된 산술 및 논리 연산을 실행하도록 구성된 산술 논리 유닛(ALU)(112), 제어 유닛(111)에 접속된 마칭 명령어 레지스터 파일(RF)(22a), 및 ALU(112)에 접속된 마칭 데이터 레지스터 파일(RF)(22b)을 포함한다.
마칭-캐쉬 메모리(21a, 21b)는 마칭 명령어 캐쉬 메모리(21a) 및 마칭 데이터 캐쉬 메모리(21b)를 포함한다. 예시는 생략되어 있지만, 도 3 내지 도 24, 도 25의 (a) 및 (b), 도 26, 및 도 45 내지 도 51에 나타낸 마칭 메인 메모리(31)와 매우 유사하게, 마칭 명령어 캐쉬 메모리(21a) 및 마칭 데이터 캐쉬 메모리(21b) 각각은 정보의 단위에 대응하는 위치들에서 캐쉬 메모리 유닛들의 어레이를 갖고, 어레이의 캐쉬 입력 단자는 마칭 메인 메모리(31)로부터 저장된 정보를 수신하도록 구성되고, 어레이의 캐쉬 출력 단자는 캐쉬 메모리 유닛들 각각에 정보를 저장하고, 클록 신호에 동기하여, 단계별로, 정보 각각을 인접하는 캐쉬 메모리 유닛에 전달하도록 구성되어, 프로세서(11)에게 저장된 정보를 능동적으로 및 순차적으로 제공하여 ALU(112)가 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 한다.
도 56에 나타낸 바와 같이, 마칭 메인 메모리(31)의 일부와 마칭 명령어 캐쉬 메모리(21a)는 복수의 연결 부재(52)에 의해 전기적으로 접속되고, 마칭 메인 메모리(31)의 나머지 부분과 마칭 데이터 캐쉬 메모리(21b)는 또 다른 복수의 연결 부재(52)에 의해 전기적으로 접속되어 있다. 또한, 마칭 명령어 캐쉬 메모리(21a) 및 마칭 명령어 레지스터 파일(22a)은 복수의 연결 부재(51)에 의해 전기적으로 접속되고, 마칭 데이터 캐쉬 메모리(21b) 및 마칭 데이터 레지스터 파일(22b)은 또 다른 복수의 연결 부재(51)에 의해 전기적으로 접속되어 있다.
ALU(112)에서의 처리의 결과 데이터는 마칭 데이터 레지스터 파일(22b)에 전송되고, 양방향 화살표 Φ34로 표시된 바와 같이, 마칭 데이터 레지스터 파일(22b)과 ALU(112) 사이에서 데이터는 양방향으로 전달된다. 또한, 마칭 데이터 레지스터 파일(22b)에 저장된 데이터는 연결 부재(51)를 통해 마칭 데이터 캐쉬 메모리(21b)에 전송되고, 양방향 화살표 Φ33으로 나타낸 바와 같이, 데이터는 마칭 데이터 캐쉬 메모리(21b)와 마칭 데이터 레지스터 파일(22b) 사이에서 연결 부재(51)를 통해 양방향으로 전달된다. 또한, 마칭 데이터 캐쉬 메모리(21b)에 저장된 데이터는 연결 부재(52)를 통해 마칭 메인 메모리(31)에 전송되고, 양방향 화살표 Φ32로 나타낸 바와 같이, 데이터는 마칭 메인 메모리(31)와 마칭 데이터 캐쉬 메모리(21b) 사이에서 연결 부재(52)를 통해 양방향으로 전달된다.
대조적으로, 단방향 화살표 η31, η32, 및 η33으로 표시된 바와 같이, 명령어 이동에 관하여, 마칭 메인 메모리(31)로부터 마칭 명령어 캐쉬 메모리(21a)로의, 마칭 명령어 캐쉬 메모리(21a)로부터 마칭 명령어 레지스터 파일(22a)로의, 및 마칭 명령어 레지스터 파일(22a)로부터 제어 유닛(111)으로의 일방의 명령어-흐름만이 존재한다.
도 56에 나타낸 제3 실시예의 컴퓨터 시스템에서는, 전체의 컴퓨터 시스템이, 마칭 메인 메모리(31)와 마칭 명령어 캐쉬 메모리(21a) 사이, 마칭 명령어 캐쉬 메모리(21a)와 마칭 명령어 레지스터 파일(22a) 사이, 마칭 메인 메모리(31)와 마칭 데이터 캐쉬 메모리(21b) 사이, 마칭 데이터 캐쉬 메모리(21b)와 마칭 데이터 레지스터 파일(22b) 사이, 마칭 명령어 레지스터 파일(22a)과 제어 유닛(111) 사이, 및 마칭 데이터 레지스터 파일(22b)과 ALU(112) 사이에서의 임의의 데이터 교환에서도 전역적 배선을 갖지 않기 때문에, 데이터 버스와 주소 버스로 구성된 버스가 없는 반면, 종래의 컴퓨터 시스템에서는 배선이나 버스가 병목을 생성한다. 이들 배선들 사이의 부유 커패시턴스 및 시간 지연을 생성하는 전역적 배선이 없기 때문에, 제3 실시예의 컴퓨터 시스템은 훨씬 더 높은 처리 속도와 더 낮은 전력 소비를 달성할 수 있다.
제3 실시예에 속하는 컴퓨터 시스템의 동작의 기타의 기능, 구성, 및 방식은 제1 및 제2 실시예에서 이미 설명된 동작의 기능, 구성, 방식과 상당히 유사하기 때문에, 중복되거나 불필요한 설명은 생략될 것이다.
도 57의 (a)에 나타낸 바와 같이, 제3 실시예의 컴퓨터 시스템 내의 ALU(112)는, 마칭 레지스터 유닛들(R11, R12, R13,........., R1n; R22, R22, R23,........., R2n)을 통해 저장된 정보를 수신하도록 구성된 복수의 산술 파이프라인들(P1, P2, P3,........., Pn)을 포함할 수 있고, 여기서, 데이터는 산술 파이프라인들(P1, P2, P3,........., Pn)의 정렬 방향과 평행하게 이동한다. 벡터 데이터가 저장되는 경우에, 마칭-벡터 레지스터 유닛들(R11, R12, R13,........., R1n; R21, R22, R23,........., R2n)이 이용될 수 있다.
또한, 도 57의 (b)에 나타낸 바와 같이, 복수의 마칭 캐쉬 유닛들(C11, C12, C13,........., C1n; C21, C22, C23,........., C2n; C31, C32, C33,........., C3n)은 병렬로 정렬될 수 있다.
도 58에 나타낸 바와 같이, 제3 실시예의 컴퓨터 시스템 내의 ALU(112)는 단일 프로세서 코어(116)를 포함할 수 있고, 교차-방향 화살표로 나타낸 바와 같이, 정보는, 마칭-캐쉬 메모리(21)로부터 마칭-레지스터 파일(22)로, 및 마칭-레지스터 파일(22)로부터 프로세서 코어(116)로 이동할 수 있다. 프로세서 코어(116) 내의 처리의 결과 데이터는 마칭-레지스터 파일(22)로 전송되어, 데이터는 마칭-레지스터 파일(22)과 프로세서 코어(116) 사이에서 양방향으로 전달된다. 또한, 마칭-레지스터 파일(22)에 저장된 데이터는 마칭-캐쉬 메모리(21)로 전송되어, 데이터는 마칭-캐쉬 메모리(21)와 마칭-레지스터 파일(22) 사이에서 양방향으로 전달된다. 명령어 이동의 경우, 처리될 정보의 반대 방향을 따른 흐름은 없다.
도 59에 나타낸 바와 같이, 제3 실시예의 컴퓨터 시스템 내의 ALU(112)는 단일 산술 파이프라인(117)을 포함할 수 있고, 교차-방향 화살표로 나타낸 바와 같이, 정보는, 마칭-캐쉬 메모리(21)로부터 마칭 벡터 레지스터 파일(22v)로, 및 마칭 벡터 레지스터 파일(22v)로부터 산술 파이프라인(117)으로 이동할 수 있다. 산술 파이프라인(117)에서의 처리의 결과 데이터는 마칭 벡터 레지스터 파일(22v)로 전송되어, 데이터는 마칭 벡터 레지스터 파일(22v)과 산술 파이프라인(117) 사이에서 양방향으로 전달된다. 또한, 마칭 벡터 레지스터 파일(22v)에 저장된 데이터는 마칭-캐쉬 메모리(21)로 전송되어, 데이터는 마칭-캐쉬 메모리(21)와 마칭 벡터 레지스터 파일(22v) 사이에서 양방향으로 전달된다. 명령어 이동의 경우, 처리될 정보의 반대 방향을 따른 흐름은 없다.
도 60에 나타낸 바와 같이, 제3 실시예의 컴퓨터 시스템 내의 ALU(112)는 복수의 프로세서 코어(116-1, 116-2, 116-3, 116- 4,........., 116-m)를 포함할 수 있고, 교차-방향 화살표로 나타낸 바와 같이, 정보는, 마칭-캐쉬 메모리(21)로부터 마칭-레지스터 파일(22)로, 및 마칭-레지스터 파일(22)로부터 프로세서 코어들(116-1, 116-2, 116-3, 116- 4,........., 116-m)로 이동할 수 있다. 프로세서 코어들(116-1, 116-2, 116-3, 116- 4,........., 116-m)에서의 처리의 결과 데이터는 마칭-레지스터 파일(22)로 전송되어, 데이터는 마칭-레지스터 파일(22)과 프로세서 코어들(116-1, 116-2, 116-3, 116- 4,........., 116-m) 사이에서 양방향으로 전송된다. 또한, 마칭-레지스터 파일(22)에 저장된 데이터는 마칭-캐쉬 메모리(21)로 전송되어, 데이터는 마칭-캐쉬 메모리(21)와 마칭-레지스터 파일(22) 사이에서 양방향으로 전달된다. 명령어 이동의 경우, 처리될 정보의 반대 방향을 따른 흐름은 없다.
도 61에 나타낸 바와 같이, 제3 실시예의 컴퓨터 시스템 내의 ALU(112)는 복수의 산술 파이프라인(117-1, 117-2, 117-3, 117- 4,........., 117-m)을 포함할 수 있고, 교차-방향 화살표로 나타낸 바와 같이, 정보는, 마칭-캐쉬 메모리(21)로부터 마칭 벡터 레지스터 파일(22v)로, 및 마칭 벡터 레지스터 파일(22v)로부터 산술 파이프라인들(117-1, 117-2, 117-3, 117- 4,........., 117-m)로 이동할 수 있다. 산술 파이프라인(117-1, 117-2, 117-3, 117- 4,........., 117-m)에서의 처리의 결과 데이터는 마칭 벡터 레지스터 파일(22v)로 전송되어, 데이터는 마칭 벡터 레지스터 파일(22v)과 산술 파이프라인(117-1, 117-2, 117-3, 117- 4,........., 117-m) 사이에서 양방향으로 전달된다. 또한, 마칭 벡터 레지스터 파일(22v)에 저장된 데이터는 마칭-캐쉬 메모리(21)로 전송되어, 데이터는 마칭-캐쉬 메모리(21)와 마칭 벡터 레지스터 파일(22v) 사이에서 양방향으로 전달된다. 명령어 이동의 경우, 처리될 정보의 반대 방향을 따른 흐름은 없다.
도 62의 (b)에 나타낸 바와 같이, 제3 실시예의 컴퓨터 시스템 내의 ALU(112)는 복수의 산술 파이프라인(117-1, 117-2, 117-3, 117- 4,........., 117-m)을 포함할 수 있고, 복수의 마칭 캐쉬 메모리(21-1, 21-2, 21-3, 21- 4,........., 21-m)는 마칭 메인 메모리(31)에 전기적으로 접속된다. 여기서, 제1 마칭 벡터 레지스터 파일(22v-1)은 제1 마칭-캐쉬 메모리(21-1)에 접속되고, 제1 산술 파이프라인(117-1)은 제1 마칭 벡터 레지스터 파일(22v-1)에 접속된다. 그리고, 제2 마칭 벡터 레지스터 파일(22v-2)은 제2 마칭-캐쉬 메모리(21-2)에 접속되고, 제2 산술 파이프라인(117-2)은 제2 마칭 벡터 레지스터 파일(22v-2)에 접속된다; 제3 마칭 벡터 레지스터 파일(22v-3)은 제3 마칭-캐쉬 메모리(21-3)에 접속되고, 제3 산술 파이프라인(117-3)은 제3 마칭 벡터 레지스터 파일(22v-3)에 접속된다;...; 그리고, 제m 마칭 벡터 레지스터 파일(22v-m)은 제m 마칭-캐쉬 메모리(21-m)에 접속되고, 제m 산술 파이프라인(117-m)은 제m 마칭 벡터 레지스터 파일(22v-m)에 접속된다.
정보는, 마칭 메인 메모리(31)로부터 마칭 캐쉬 메모리(21-1, 21-2, 21-3, 21-4,........., 21-m)로 병렬로, 마칭 캐쉬 메모리(21-1, 21-2, 21-3, 21- 4,........., 21-m)로부터 마칭 벡터 레지스터 파일(22v-1, 22v-2, 22v-3, 22v- 4,........., 22v-m)로 병렬로, 및 마칭 벡터 레지스터 파일(22v-1, 22v-2, 22v-3, 22v- 4,........., 22v-m)로부터 산술 파이프라인(117-1, 117-2, 117-3, 117- 4,........., 117-m)으로 병렬로 이동한다. 산술 파이프라인들(117-1, 117-2, 117-3, 117- 4,........., 117-m)에서의 처리의 결과 데이터는 마칭 벡터 레지스터 파일들(22v-1, 22v-2, 22v-3, 22v- 4,........., 22v-m)로 전송되어, 데이터는 마칭 벡터 레지스터 파일(22v-1, 22v-2, 22v-3, 22v-4,........., 22v-m)과 산술 파이프라인(117-1, 117-2, 117-3, 117- 4,........., 117-m) 사이에서 양방향으로 전달된다. 또한, 마칭 벡터 레지스터 파일들(22v-1, 22v-2, 22v-3, 22v- 4,........., 22v-m)에 저장된 데이터는 마칭 캐쉬 메모리들(21-1, 21-2, 21-3, 21- 4,........., 21-m)로 전송되어, 데이터는 마칭 캐쉬 메모리들(21-1, 21-2, 21-3, 21- 4,........., 21-m)과 마칭 벡터 레지스터 파일들(22v-1, 22v-2, 22v-3, 22v-4,........., 22v-m) 사이에서 양방향으로 전달되고, 마칭 캐쉬 메모리들(21-1, 21-2, 21-3, 21- 4,........., 21-m)에 저장된 데이터는 마칭 메인 메모리(31)로 전송되어, 데이터는 마칭 메인 메모리(31)와 마칭 캐쉬 메모리들(21-1, 21-2, 21-3, 21-4,........., 21-m) 사이에서 양방향으로 전달된다. 명령어 이동의 경우, 처리될 정보의 반대 방향을 따른 흐름은 없다.
대조적으로, 도 62의 (a)에 나타낸 바와 같이, 복수의 산술 파이프라인(117-1, 117-2, 117-3, 117- 4,........., 117-m)을 포함하는 종래의 컴퓨터 시스템의 ALU(112)에서, 복수의 종래의 캐쉬 메모리(321-1, 321-2, 321-3, 321- 4,........., 321-m)는 폰 노이만 병목(325)을 생성하는 배선 및/또는 버스를 통해 종래의 메인 메모리(331)에 전기적으로 접속된다. 그러면, 정보는, 종래의 메인 메모리(331)로부터 폰 노이만 병목(325)을 통해 종래의 캐쉬 메모리(321-1, 321-2, 321-3, 321-4,........., 321-m)로 병렬로, 종래의 캐쉬 메모리(321-1, 321-2, 321-3, 321-4,........., 321-m)로부터 종래의 벡터 레지스터 파일(RF)(322v-1, 322v-2, 322v-3, 322v-4,........., 322v-m)로 병렬로, 및 종래의-벡터 레지스터 파일(322v-1, 322v-2, 322v-3, 322v- 4,........., 322v-m)로부터 산술 파이프라인(117-1, 117-2, 117-3, 117-4,........., 117-m)으로 병렬로 이동한다.
도 62의 (b)에 나타낸 제3 실시예의 컴퓨터 시스템에서, 전체의 시스템이 산술 파이프라인(117-1, 117-2, 117-3, 117- 4,........., 117-m)과 마칭 메인 메모리(31) 사이에서 임의의 데이터 교환시에도 전역적인 배선을 갖지 않기 때문에 데이터 버스와 주소 버스로 구성된 버스들이 없는 반면, 도 62의 (a)에 나타낸 바와 같은 종래의 컴퓨터 시스템에서는 병목을 생성하는 배선이나 버스가 있다. 이들 배선들 사이의 부유 커패시턴스 및 시간 지연을 생성하는 전역적 배선이 없기 때문에, 도 62의 (b)에 나타낸 컴퓨터 시스템은 훨씬 더 높은 처리 속도와 더 낮은 전력 소비를 달성할 수 있다.
--제4 실시예--
도 63에 나타낸 바와 같이, 제4 실시예의 컴퓨터 시스템은, 종래의 메인 메모리(31s), 종래의 메인 메모리(31s)에 접속된 모(mother) 마칭 메인 메모리(31-0), 및 모 마칭 메인 메모리(31-0)와 통신하도록 구성된 복수의 처리 유닛(12-1, 12-2, 12-3,........)을 포함하여, GPU(graphics processing unit)-기반의 범용 컴퓨팅에 이용될 수 있는 고성능 컴퓨팅(HPC; high performance computing) 시스템을 구현한다. 예시는 생략되어 있지만, 제4 실시예의 HPC 시스템은, 클록 신호를 생성하도록 구성된 클록 생성기(113)를 갖는 제어 유닛(111), 및 복수의 처리 유닛(12-1, 12-2, 12- 3,..........)의 동작을 스위칭-제어하도록 구성된 필드 프로그래머블 게이트 어레이(FPGA)를 더 포함하여, 병렬 실행에 의한 고속 계산 처리(crunching calculations)의 흐름을 최적화하고, 대역폭 소비의 관리 및 조직화를 돕는다. FPGA는, 본질적으로, 주어진 태스크를 위해 자체로 재배선(rewire)될 수 있는 컴퓨터 칩이다. FPGA는 VHDL 또는 Verilog와 같은 하드웨어 기술 언어(hardware description language)로 프로그램될 수 있다.
제1 처리 유닛(12-1)은, 제1 분기형-마칭 메인 메모리(31-1), 제1 분기형-마칭 메인 메모리(31-1)에 각각 전기적으로 접속된 복수의 제1 마칭 캐쉬 메모리(21-11, 21- 12,........., 21-1p), 제1 마칭 캐쉬 메모리(21-11, 21- 12,........., 21-1p)에 각각 전기적으로 접속된 복수의 제1 마칭 벡터 레지스터 파일(22v-11, 22v-12,........., 22v-1p), 제1 마칭 벡터 레지스터 파일(22v-11, 22v- 12,........., 22v-1p)에 각각 전기적으로 접속된 복수의 제1 산술 파이프라인(117-11, 117-12,........., 117-1p)을 포함한다.
도 3 내지 도 24, 도 25의 (a) 및 (b), 도 26 및 도 45 내지 도 51 등에 나타낸 구성과 유사하게, 모 마칭 메인 메모리(31-0), 제1 분기형 마칭 메인 메모리(31-1), 제1 마칭 캐쉬 메모리(21-11, 21- 12,........., 21-1p), 및 제1 마칭 벡터 레지스터 파일(22v-11, 22v- 12,........., 22v-1p) 각각은 메모리 유닛들의 어레이, 어레이의 입력 단자, 및 어레이의 출력 단자를 포함하고, 메모리 유닛들 각각에 정보를 저장하고 클록 신호에 동기하여, 단계별로, 입력 단자측으로부터 출력 단자를 향하여 전달하도록 구성된다.
모 마칭 메인 메모리(31-0), 제1 분기형 마칭 메인 메모리(31-1), 제1 마칭 캐쉬 메모리(21-11, 21- 12,........., 21-1p), 및 제1 마칭 벡터 레지스터 파일(22v-11, 22v-12,........., 22v-1p)의 동작은 FPGA에 의해 제어되므로, 정보는, 모 마칭 메인 메모리(31-0)로부터 제1 분기형 마칭 메인 메모리(31-1)로, 제1 분기형 마칭 메인 메모리(31-1)로부터 제1 마칭 캐쉬 메모리(21-11, 21- 12,........., 21-1p)로 병렬로, 제1 마칭 캐쉬 메모리(21-11, 21- 12,........., 21-1p)로부터 제1 마칭 벡터 레지스터 파일(22v-11, 22v- 12,........., 22v-1p)로 병렬로, 및 제1 마칭 벡터 레지스터 파일(22v-11, 22v- 12,........., 22v-1p)로부터 제1 산술 파이프라인(117-11, 117- 12, ........., 117-1p)으로 병렬로 이동한다. 제1 산술 파이프라인(117-11, 117- 12, ........., 117-1p)에서의 처리의 결과 데이터는 제1 마칭 벡터 레지스터 파일(22v-11, 22v- 12,........., 22v-1p)로 전송되어, 데이터는, 제1 마칭 벡터 레지스터 파일(22v-11, 22v- 12,........., 22v-1p)과 제1 산술 파이프라인(117-11, 117- 12, ........., 117-1p) 사이에서 양방향으로 전달된다. 또한, 제1 마칭 벡터 레지스터 파일(22v-11, 22v- 12, ........., 22v-1p)에 저장된 데이터는 제1 마칭 캐쉬 메모리(21-11, 21- 12,........., 21-1p)에 전송되어, 데이터는, 제1 마칭 캐쉬 메모리(21-11, 21- 12,........., 21-1p)와 제1 마칭 벡터 레지스터 파일(22v-11, 22v- 12, ........., 22v-1p) 사이에서 양방향으로 전달되고, 제1 마칭 캐쉬 메모리(21-11, 21-12,........., 21-1p)에 저장된 데이터는 제1 분기형 마칭 메인 메모리(31-1)에 전송되어, 데이터는, 제1 분기형 마칭 메인 메모리(31-1)와 제1 마칭 캐쉬 메모리(21-11, 21-12,........., 21-1p) 사이에서 양방향으로 전달된다. 그러나, FPGA는, 제1 처리 유닛(12-1)에서 처리될 정보의 반대 방향을 따른 흐름이 없도록 명령어의 이동을 제어한다.
제2 처리 유닛(12-2)은, 제2 분기형-마칭 메인 메모리(31-2), 제2 분기형-마칭 메인 메모리(31-2)에 각각 전기적으로 접속된 복수의 제2 마칭 캐쉬 메모리(21-21, 21- 22,........., 21-2p), 제2 마칭 캐쉬 메모리(21-21, 21- 22,........., 21-2p)에 각각 전기적으로 접속된 복수의 제2 마칭 벡터 레지스터 파일(22v-21, 22v-22,........., 22v-2q), 제2 마칭 벡터 레지스터 파일(22v-21, 22v- 22,........., 22v-2q)에 각각 전기적으로 접속된 복수의 제2 산술 파이프라인(117-21, 117-22,........., 117-2p)을 포함한다. 제1 처리 유닛(12-1)과 유사하게, 모 마칭 메인 메모리(31-0), 제2 분기형 마칭 메인 메모리(31-2), 제2 마칭 캐쉬 메모리(21-21, 21-22,........., 21-2p), 및 제2 마칭 벡터 레지스터 파일(22v-21, 22v- 22,........., 22v-2p) 각각은 메모리 유닛들의 어레이, 어레이의 입력 단자, 및 어레이의 출력 단자를 포함하고, 메모리 유닛들 각각에 정보를 저장하고 클록 신호에 동기하여, 단계별로, 입력 단자측으로부터 출력 단자를 향하여 전달하도록 구성된다. 모 마칭 메인 메모리(31-0), 제2 분기형 마칭 메인 메모리(31-2), 제2 마칭 캐쉬 메모리(21-21, 21- 22,........., 21-2p), 및 제2 마칭 벡터 레지스터 파일(22v-21, 22v-22,........., 22v-2p)의 동작은 FPGA에 의해 제어되므로, 정보는, 모 마칭 메인 메모리(31-0)로부터 제2 분기형 마칭 메인 메모리(31-2)로, 제2 분기형 마칭 메인 메모리(31-2)로부터 제2 마칭 캐쉬 메모리(21-21, 21- 22,........., 21-2q)로 병렬로, 제2 마칭 캐쉬 메모리(21-21, 21- 22,........., 21-2q)로부터 제2 마칭 벡터 레지스터 파일(22v-21, 22v- 22,........., 22v-2q)로 병렬로, 및 제2 마칭 벡터 레지스터 파일(22v-21, 22v- 22,........., 22v-2q)로부터 제2 산술 파이프라인(117-21, 117- 22, ........., 117-2q)으로 병렬로 이동한다. 제2 산술 파이프라인(117-21, 117- 22, ........., 117-2q)에서의 처리의 결과 데이터는 제2 마칭 벡터 레지스터 파일(22v-21, 22v- 22,........., 22v-2q)로 전송되어, 데이터는, 제2 마칭 벡터 레지스터 파일(22v-21, 22v- 22,........., 22v-2q)과 제2 산술 파이프라인(117-21, 117- 22, ........., 117-2q) 사이에서 양방향으로 전달된다. 또한, 제2 마칭 벡터 레지스터 파일(22v-21, 22v- 22, ........., 22v-2q)에 저장된 데이터는 제2 마칭 캐쉬 메모리(21-21, 21- 22,........., 21-2q)로 전송되어, 데이터는, 제2 마칭 캐쉬 메모리(21-21, 21- 22,........., 21-2q)와 제2 마칭 벡터 레지스터 파일(22v-21, 22v- 22, ........., 22v-2q) 사이에서 양방향으로 전달되고, 제2 마칭 캐쉬 메모리(21-21, 21-22,........., 21-2q)에 저장된 데이터는 제2 분기형 마칭 메인 메모리(31-2)에 전송되어, 데이터는, 제2 분기형 마칭 메인 메모리(31-2)와 제2 마칭 캐쉬 메모리(21-21, 21-22,........., 21-2q) 사이에서 양방향으로 전달된다. 그러나, FPGA는, 제2 처리 유닛(12-2)에서 처리될 정보의 반대 방향을 따른 흐름이 없도록 명령어의 이동을 제어한다.
예를 들어, 소스 프로그램의 루프로부터 생성된 벡터 명령어들은 모 마칭 메인 메모리(31-0)로부터 제1 처리 유닛(12-1), 제2 처리 유닛(12-2), 제3 처리 유닛(12-3),....으로 병렬로 전달되어, 이들 벡터 명령어들의 병렬 처리는, 제1 처리 유닛(12-1), 제2 처리 유닛(12-2), 제3 처리 유닛(12-3),.... 각각에서, 산술 파이프라인(117-11, 117- 12, ........., 117-1p, 117-21, 117- 22, ........., 117- 2q, ..........)에 의해 실행될 수 있다.
현재의 FPGA-제어형 HPC 시스템은 배선들간의 부유 커패시턴스 및 시간 지연을 생성하여 병목에 기여하는 많은 양의 배선 자원을 요구하지만, 도 63에 나타낸 제4 실시예의 HPC 시스템에서는, 제1 마칭 벡터 레지스터 파일(22v-11, 22v-12,........., 22v-1p)과 제1 산술 파이프라인(117-11, 117- 12, ........., 117-1p) 사이, 제1 마칭 캐쉬 메모리(21-11, 21- 12, ........., 21-1p)와 제1 마칭 벡터 레지스터 파일(22v-11, 22v- 12, ........., 22v-1p) 사이, 제1 분기형 마칭 메인 메모리(31-1)와 제1 마칭 캐쉬 메모리(21-11, 21- 12, ........., 21-1p) 사이, 제2 마칭 벡터 레지스터 파일(22v-21, 22v- 22,........., 22v-2q)과 제2 산술 파이프라인(117-21, 117- 22, ........., 117-2q) 사이, 제2 마칭 캐쉬 메모리(21-21, 21- 22, ........., 21-2q)와 제2 마칭 벡터 레지스터 파일(22v-21, 22v- 22, ........., 22v-2q) 사이, 제2 분기형 마칭 메인 메모리(31-2)와 제2 마칭 캐쉬 메모리(21-21, 21- 22, ........., 21-2q) 사이, 모 마칭 메인 메모리(31-0)와 제1 분기형 마칭 메인 메모리(31-1) 사이, 및 모 마칭 메인 메모리(31-0)와 제2 분기형 마칭 메인 메모리(31-2) 사이의 임의의 데이터 교환을 위한 데이터 버스 및 주소 버스와 같은 버스들이 없기 때문에, 도 63에 나타낸 FPGA-제어형 HPC 시스템은 현재의 FPGA-제어형 HPC 시스템보다 훨씬 더 높은 처리 속도와 낮은 전력 소비를 달성할 수 있다. 처리 유닛들(12-1, 12-2, 12- 3,.........)의 개수를 증가시킴으로써, 제4 실시예에 속하는 FPGA-제어형 HPC 시스템은, 예를 들어, 수 천개 이상의 쓰레드를 초고속으로 동시에 실행할 수 있어서, 많은 양의 데이터에 걸친 높은 계산 처리량을 가능케 한다.
--제5 실시예--
도 64에 나타낸 바와 같이, 본 발명의 제5 실시예에 속하는 컴퓨터 시스템은, 프로세서(11), 프로세서(11)에 접속된 3차원 마칭 레지스터 파일을 구현하는 마칭 레지스터 파일들(22-1, 22-2, 22- 3, .......)의 적층(stack), 3차원 마칭 레지스터 파일들(22-1, 22-2, 22- 3, .......)에 접속된 3차원 마칭 캐쉬 메모리를 구현하는 마칭 캐쉬 메모리들(21-1, 21-2, 21- 3, ........)의 적층, 및 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)에 접속된 3차원 마칭 메인 메모리를 구현하는 마칭 메인 메모리들(31-1, 31-2, 31- 3, .........)의 적층을 포함한다. 프로세서(11)는, 클록 신호를 생성하도록 구성된 클록 생성기(113)를 갖는 제어 유닛(111)과, 클록 신호에 동기화된 산술 및 논리 연산을 실행하도록 구성된 산술 논리 유닛(ALU)(112)을 포함한다.
3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........)에서, 제1 마칭 레지스터 파일(22-1)은, 제어 유닛(111)에 접속된 제1 마칭 명령어 레지스터 파일(22a-1)과 ALU(112)에 접속된 제1 마칭 데이터 레지스터 파일(22b-1)을 포함하고, 제2 마칭-레지스터 파일(22-2)은 제어 유닛(111)에 접속된 제2 마칭 명령어 레지스터 파일과 ALU(112)에 접속된 제2 마칭 데이터 레지스터 파일을 포함하며, 제3 마칭 레지스터 파일(22-3)은, 제어 유닛(111)에 접속된 제3 마칭 명령어 레지스터 파일과 ALU(112)에 접속된 제3 마칭 데이터 레지스터 파일을 포함하고, ... 등등이다. 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)에서, 제1 마칭 캐쉬 메모리(21-1)는 제1 마칭 명령어 캐쉬 메모리(21a-1)와 제1 마칭 데이터 캐쉬 메모리(21b-1)를 포함하고, 제2 마칭 캐쉬 메모리(21-2)는 제2 마칭 명령어 캐쉬 메모리와 제2 마칭 데이터 캐쉬 메모리를 포함하며, 제3 마칭 캐쉬 메모리(21-3)은 제3 마칭 명령어 캐쉬 메모리와 제3 마칭 데이터 캐쉬 메모리를 포함하고, ..., 등등이다.
예시는 생략되어 있지만, 도 45 내지 도 51에 나타낸 마칭 메인 메모리(31)와 매우 유사하게, 마칭 메인 메모리들(31-1, 31-2, 31- 3, ........) 각각은, 각각이 정보의 단위를 갖는 메모리 유닛들의 2차원 어레이와 메인 메모리 어레이의 입력 단자와 메인 메모리 어레이의 출력 단자를 갖고, 마칭 메인 메모리들(31-1, 31-2, 31-3, ........) 각각은 메모리 유닛들 각각에 정보를 저장하고 클록 신호에 동기하여, 단계별로, 메인 메모리 어레이의 출력 단자를 향하여 전송하여, 저장된 정보를 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)에 능동적으로 및 순차적으로 제공하며, 마칭 캐쉬 메모리들(21-1, 21-2, 21- 3, ........) 각각은 캐쉬 메모리 유닛들의 2차원 어레이와, 3차원 마칭 메인 메모리(31-1, 31-2, 31- 3, ........)로부터 저장된 정보를 수신하도록 구성된 마칭 캐쉬 어레이의 캐쉬 입력 단자와, 마칭 캐쉬 어레이의 캐쉬 출력 단자를 가지고, 마칭 캐쉬 메모리들(21-1, 21-2, 21- 3, ........) 각각은 캐쉬 메모리 유닛들 각각에 정보를 저장하고, 클록 신호에 동기하여, 단계별로, 인접하는 캐쉬 메모리 유닛에 정보를 전달하여 저장된 정보를 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........)에 능동적으로 및 순차적으로 전달하며, 마칭 레지스터 파일들(22-1, 22-2, 22- 3, ........) 각각은, 각각이 정보의 단위를 갖는 레지스터 유닛들의 2차원 어레이와, 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)로부터 저장된 정보를 수신하도록 구성된 레지스터 어레이의 입력 단자와, 레지스터 어레이의 출력 단자를 갖고, 마칭 레지스터 파일들(22-1, 22-2, 22- 3, ........) 각각은 레지스터 유닛들 각각에 정보를 저장하고, 클록 신호에 동기하여, 단계별로, 레지스터 어레이의 출력 단자를 향하여 전달하여, 프로세서(11)에게 저장된 정보를 능동적으로 및 순차적으로 제공하여 프로세서(11)가 저장된 정보로 산술 및 논리 연산을 실행할 수 있게 한다.
마칭 메인 메모리들(31-1, 31-2, 31- 3, ........) 각각은 반도체 칩의 표면에 기술된 메모리 유닛들의 2차원 어레이에 의해 구현되고, 복수의 반도체 칩은 도 27a에 나타낸 바와 같이 수직으로 적층되어, 방열판들(58m-1, 58m-2, 58m- 3, .........)을 복수의 반도체 칩들 사이에 샌드위치하여, 3차원 마칭 메인 메모리(31-1, 31-2, 31- 3, .........)를 구현한다. 방열판(58m-1, 58m-2, 58m- 3, .........)은 다이아몬드와 같은 높은 열 전도성을 갖는 재료로 형성되는 것이 바람직하다. 유사하게, 마칭 캐쉬 메모리들(21-1, 21-2, 21- 3, ........) 각각은 반도체 칩의 표면에 기술된 메모리 유닛들의 2차원 어레이에 의해 구현되고, 복수의 반도체 칩은 도 27b에 나타낸 바와 같이 수직으로 적층되어, 방열판들(58c-1, 58c-2, 58c-3, .........)을 복수의 반도체 칩들 사이에 샌드위치하여, 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)를 구현하고, 마칭 레지스터 파일들(22-1, 22-2, 22-3,........) 각각은 반도체 칩의 표면에 기술된 메모리 유닛들의 2차원 어레이에 의해 구현되고, 복수의 반도체 칩은 도 27c에 나타낸 바와 같이 수직으로 적층되어, 방열판들(58r-1, 58r-2, 58r- 3, .........,)을 복수의 반도체 칩들 사이에 샌드위치하여, 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........)을 구현한다. 방열판(58c-1, 58c-2, 58c- 3, ........, 58r-1, 58r-2, 58r- 3, ........)은 다이아몬드와 같은 높은 열 전도성을 갖는 재료로 형성되는 것이 바람직하다. 도 65의 (a) 내지 (c)와 도 66에 나타낸 3차원 구성의 반도체 칩의 표면 내부에는 어떠한 상호접속도 없기 때문에, 반도체 칩들 사이에 방열판(58c-1, 58c-2, 58c- 3, ........., 58r-1, 58r-2, 58r- 3, .........)을 삽입하는 것이 쉽고, 도 65의 (a) 내지 (c)와 도 66에 나타낸 구성은 임의 개수의 반도체 칩을 갖춘 적층 구조에 확장가능하다. 종래의 아키텍처에서, 기본적으로, 종래의 반도체 칩들이 직접 적층될 때 열 문제와 관련하여 적층되는 반도체 칩의 개수 제한이 있다. 제5 실시예의 컴퓨터 시스템에서, 도 65의 (a) 내지 (c)와 도 66에 나타낸 샌드위치 구조는, 더 효율적으로 활성 컴퓨팅 반도체 칩으로부터 방열판(58c-1, 58c-2, 58c- 3, ........., 58r-1, 58r-2, 58r-3, .........)을 통해 시스템 외부로의 열 흐름(thermal flow)을 확립하기에 적합하다. 따라서, 제5 실시예의 컴퓨터 시스템에서, 이들 반도체 칩은 시스템의 스케일에 비례하여 적층될 수 있고, 도 65의 (a) 내지 (c)와 도 66에 나타낸 바와 같이, 마칭 메인 메모리들(31-1, 31-2, 31- 3, ........), 마칭 캐쉬 메모리들(21-1, 21-2, 21- 3, .......), 및 마칭 레지스터 파일들(22-1, 22-2, 22- 3,.......)을 병합한 복수의 반도체 칩은 용이하게 적층되어 3차원 구성을 구현할 수 있기 때문에, 스케일가능한 컴퓨터 시스템이 용이하게 조직될 수 있음으로써, 시스템의 온도를 더 차갑게 유지할 수 있다.
예시는 생략되어 있지만, 3차원 마칭 메인 메모리(31-1, 31-2, 31- 3, .........)와 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)는 복수의 연결 부재에 의해 전기적으로 접속되고, 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)와 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, .......)은 복수의 연결 부재에 의해 전기적으로 접속되며, 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........)과 프로세서(11)는 또 다른 복수의 연결 부재에 의해 전기적으로 접속된다.
ALU(112)에서의 처리의 결과 데이터는 연결 부재를 통해 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........)에 전송되어 데이터는 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........)과 ALU(112) 사이에서 양방향으로 전달된다. 또한, 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........)에 저장된 데이터는 연결 부재를 통해 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)에 전송되어 데이터는 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)와 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........) 사이에서 양방향으로 전달된다. 또한, 3차원 마칭 캐쉬(21-1, 21-2, 21-3, ........)에 저장된 데이터는 연결 부재를 통해 3차원 마칭 메인 메모리(31-1, 31-2, 31- 3, ........)에 전송되어 데이터는 3차원 마칭 메인 메모리(31-1, 31-2, 31-3, ........)와 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........) 사이에서 양방향으로 전달된다.
대조적으로, 3차원 마칭 메인 메모리(31-1, 31-2, 31- 3, .........)로부터 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, .......)로의, 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)로부터 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........)로의, 및 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........)로부터 제어 유닛(111)으로의 일방의 명령어-흐름만이 존재한다. 예를 들어, 소스 프로그램 내의 루프들로부터 생성된 벡터 명령어는 3차원 마칭 메인 메모리(31-1, 31-2, 31- 3, .........)로부터 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)와 3차원 마칭 레지스터 파일(22-1, 22-2, 22-3, ........)을 통해 제어 유닛(111)으로 전달되어, 이들 벡터 명령어들 각각은 제어 유닛(111) 내의 산술 파이프라인에 의해 실행될 수 있다. 도 64에 나타낸 제5 실시예의 컴퓨터 시스템에서, 3차원 마칭 메인 메모리(31-1, 31-2, 31- 3, .........)와 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........) 사이에, 3차원 마칭 캐쉬(21-1, 21-2, 21- 3, ........)와 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........) 사이에, 및 3차원 마칭 레지스터 파일(22-1, 22-2, 22- 3, ........)과 프로세서(11) 사이에서의 임의의 데이터 교환에서 데이터 버스와 주소 버스와 같은 버스들이 없는 반면, 종래의 컴퓨터 시스템에서는 배선이나 버스가 병목을 생성한다. 배선들간의 부유 커패시턴스 및 시간 지연을 생성하는 아무런 전역적 배선도 없기 때문에, 제5 실시예의 컴퓨터 시스템은, 다이아몬드와 같은 높은 열 전도성을 갖는 재료로 형성되고 반도체 칩들 사이에 배치되는 방열판(58c-1, 58c-2, 58c- 3, ........., 58c-1, 58c-2, 58c- 3, ........, 58r-1, 58r-2, 58r- 3, .........)을 채용함으로써, 종래의 컴퓨터 시스템보다 훨씬 더 높은 처리 속도와 더 낮은 전력 소비를 달성할 수 있어서, 종래의 컴퓨터 시스템보다 더 낮은 온도로 컴퓨터 시스템의 온도를 유지하여, "서늘한 컴퓨터(cool computer)"를 확립한다. 제5 실시예에 속하는 서늘한 컴퓨터는 기존의 컴퓨터와는 상이한데, 이것은, 예를 들어, 100배 높은 속도를 얻도록 평균 30% 작은 에너지 소비와 10000% 작은 크기를 갖는 서늘한 컴퓨터가 의도적으로 조직 및 설계되기 때문이다.
제5 실시예에 속하는 컴퓨터 시스템의 동작의 기타의 기능, 구성, 및 방식은 제1 내지 제3 실시예에서 이미 설명된 동작의 기능, 구성, 방식과 상당히 유사하기 때문에, 중복되거나 불필요한 설명은 생략될 수 있다.
(다양한 3차원 구성)
도 64, 도 65의 (a)와 (b), 및 도 65의 (c)에 나타낸 3차원 구성은 예일 뿐이고, 스케일가능한 컴퓨터 시스템의 조직을 용이하게 하도록 3차원 구성을 구현하기 위한 다양한 방식과 조합이 있다.
예를 들어, 도 66에 나타낸 바와 같이, 복수의 산술 파이프라인(117)과 복수의 마칭 레지스터 파일(22)을 병합한 제1 칩(상부 칩), 마칭 캐쉬 메모리(21)를 병합하는 제2 칩(중간 칩), 및 마칭 메인 메모리(31)를 병합하는 제3 칩(하부 칩)은 수직으로 적층될 수 있다. 산술 파이프라인(117) 각각은 벡터-처리 유닛을 포함할 수 있고, 마칭 레지스터 파일(22) 각각은 마칭 벡터 레지스터를 포함할 수 있다. 제1 칩과 제2 칩 사이에, 복수의 연결 부재(55a)가 삽입되고, 제2 칩과 제3 칩 사이에, 복수의 연결 부재(55b)가 삽입된다. 예를 들어, 연결 부재(55a 및 55b) 각각은, 땜납 볼, 금(Au) 범프, 은(Ag) 범프, 구리(Cu) 범프, 니켈-금(Ni-Au) 합금 범프, 또는 니켈-금-인듐(Ni-Au-In) 합금 범프와 같은, 전기 도전 범프에 의해 구현될 수 있다. 예시가 생략되어 있지만, 제1 칩과 제2 칩 사이와 제2 칩과 제3 칩 사이에는 방열판이 삽입되어, 도 65의 (a) 내지 (c)와 도 66에 나타낸 구성과 유사하게, "서늘한 칩"을 달성할 수 있다.
대안으로서, 도 67 및 도 68에 나타낸 바와 같이, 제1 상부 칩, 제1 중간 칩, 및 제1 하부 칩을 포함하는 제1 3차원(3D) 적층과, 제2 상부 칩, 제2 중간 칩, 및 제2 하부 칩을 포함하는 제2 3차원(3D) 적층이 동일한 기판 또는 동일한 회로 기판 상에 2차원으로 배열되어, 제1 3D 적층과 제2 3D 적층이 브릿지(59a 및 59b)에 의해 접속되는, 복수의 프로세서와의 병렬 컴퓨팅을 구현할 수 있다.
제1 3D 적층에서, 복수의 제1 산술 파이프라인(117-1)과 복수의 제1 마칭 레지스터 파일(22-1)을 병합한 제1 상부 칩, 제1 마칭 캐쉬 메모리(21-1)를 병합한 제1 중간 칩, 및 제1 마칭 메인 메모리(31-1)를 병합한 제1 하부 칩이 수직으로 3D 적층된다. 제1 산술 파이프라인(117-1) 각각은 벡터-처리 유닛을 포함할 수 있고, 제1 마칭 캐쉬 파일(22-1) 각각은 마칭 벡터 레지스터를 포함할 수 있다. 제1 상부 칩과 제1 중간 칩 사이에, 복수의 연결 부재(55a-1)가 삽입되고, 제1 중간 칩과 제1 하부 칩 사이에, 복수의 연결 부재(55b-1)가 삽입된다. 예를 들어, 연결 부재(55a-1 및 55b-1) 각각은, 땜납 볼, 금(Au) 범프, 은(Ag) 범프, 구리(Cu) 범프, 니켈-금(Ni-Au) 합금 범프, 또는 니켈-금-인듐(Ni-Au-In) 합금 범프와 같은, 전기 도전 범프에 의해 구현될 수 있다. 유사하게, 제2 3D 적층에서, 복수의 제2 산술 파이프라인(117-2)과 복수의 제2 마칭 레지스터 파일(22-2)을 병합한 제2 상부 칩, 제2 마칭 캐쉬 메모리(21-2)를 병합한 제2 중간 칩, 및 제2 마칭 메인 메모리(31-2)를 병합한 제2 하부 칩이 수직으로 3D 적층된다. 제2 산술 파이프라인(117-2) 각각은 벡터-처리 유닛을 포함할 수 있고, 제2 마칭 캐쉬 파일(22-2) 각각은 마칭 벡터 레지스터를 포함할 수 있다. 제2 상부 칩과 제2 중간 칩 사이에, 복수의 연결 부재(55a-2)가 삽입되고, 제2 중간 칩과 제2 하부 칩 사이에, 복수의 연결 부재(55b-2)가 삽입된다. 예를 들어, 연결 부재(55a-2 및 55b-2) 각각은, 땜납 볼, 금(Au) 범프, 은(Ag) 범프, 구리(Cu) 범프, 니켈-금(Ni-Au) 합금 범프, 또는 니켈-금-인듐(Ni-Au-In) 합금 범프와 같은, 전기 도전 범프에 의해 구현될 수 있다. 예시는 생략되어 있지만, 도 65의 (a) 내지 (c)와 도 66에 나타낸 구성과 유사하게, 제1 상부 칩과 제1 중간 칩 사이, 제1 중간 칩과 제1 하부 칩 사이, 제2 상부 칩과 제2 중간 칩 사이, 및 제2 중간 칩과 제2 하부 칩 사이에는 방열판이 삽입되어, "서늘한 칩"을 달성할 수 있다.
제4 실시예의 컴퓨터 시스템과 유사하게, 필드 프로그래머블 게이트 어레이(FPGA)는, 제1 산술 파이프라인(117-1) 및 제2 산술 파이프라인(117-2) 상의 벡터 처리의 연쇄처리(chaining) 또는 쓰레드(thread)의 트래블링(traveling)에 의해 제1 및 제2 3D 적층의 동작을 스위칭-제어할 수 있어서, GPU-기반의 범용 컴퓨팅에 이용될 수 있는 HPC 시스템을 구현한다.
역시 대안으로서, 도 69에 나타낸 바와 같이, 복수의 산술 파이프라인(117)을 병합한 제1 칩(상부 칩), 복수의 마칭 레지스터 파일(22)을 병합한 제2 칩, 마칭 캐쉬 메모리(21)를 병합한 제3 칩, 제1 마칭 메인 메모리(31-1)를 병합한 제4 칩, 마칭 메인 메모리(31-2)를 병합한 제5 칩, 및 제3 마칭 메인 메모리(31-3)를 병합한 제6 칩(하부 칩)이 수직으로 적층될 수 있다. 산술 파이프라인(117) 각각은 벡터 처리 유닛을 포함할 수 있고, 마칭 레지스터 파일(22) 각각은 마칭 벡터 레지스터를 포함할 수 있어서, 소스 프로그램 내의 루프로부터 생성된 벡터 명령어들이 벡터 처리 유닛에서 실행될 수 있다. 제1 칩과 제2 칩 사이에는 제1 방열판(58-1)이 삽입되고, 제2 칩과 제3 칩 사이에는 제2 방열판(58-2)이 삽입되며, 제3 칩과 제4 칩 사이에는 제3 방열판(58-3)이 삽입되고, 제4 칩과 제5 칩 사이에는 제4 방열판(58-4)이 삽입되며, 제5 칩과 제6 칩 사이에는 제5 방열판(58-5)이 삽입되어 "서늘한 칩"을 달성한다. 도 69에 나타낸 3차원 구성에서 이들 서늘한 칩의 표면 내부에는 어떠한 상호접속도 없기 때문에, 이들 6개 칩들 사이에 교대로 다이아몬드 칩과 같은 방열판(58-1, 58-2, 58-3, 58-4, 58-5)을 삽입하는 것이 용이하다.
도 69에 나타낸 서늘한-칩-구성은 6개 칩의 경우로 제한되지 않고, 임의 개수의 칩을 갖춘 3차원 적층 구조로 확장될 수 있는데, 이것은, 도 69에 나타낸 샌드위치 구조는 더 효율적으로 활성 컴퓨팅 칩으로부터 방열판(58-1, 58-2, 58-3, 58-4, 58- 5)을 통해 서늘한 컴퓨터 시스템 외부로의 열 흐름을 확립하기에 적합하다. 따라서, 제5 실시예의 컴퓨터 시스템 내의 서늘한 칩의 개수는 컴퓨터 시스템의 스케일에 비례하여 증가될 수 있다.
도 70 내지 도 72는, 본 발명의 제5 실시예에 따른 컴퓨터 시스템의 기본 코어의 일부를 구현하는 3차원(3D) 적층의 다양한 예를 도시하고 있으며, 3D 적층들 각각은, 마칭 메모리군으로 분류된 적어도 하나의 마칭 메모리가 병합된 반도체 메모리 칩들(3a 및 3b) 사이에 삽입된 다이아몬드판과 같은 방열판(58)을 이용한 냉각 기술을 포함하며, 용어 "마칭 메모리군(marching memory family)"은, 본 발명의 제1 실시예에서 설명된 마칭 메인 메모리(31) 외에도, 제2 실시예에서 설명된 ALU(112)에 접속된 마칭 명령어 레지스터 파일(22a) 및 마칭 데이터 레지스터 파일(22b)과, 제3 실시예에서 설명된 마칭 명령어 캐쉬 메모리(21a)와 마칭 데이터 캐쉬 메모리(21b)를 포함한다.
즉, 도 70에 나타낸 바와 같이, 본 발명의 제5 실시예에 속하는 컴퓨터 시스템의 기본 코어의 일부를 구현하는 3D 적층은, 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제1 반도체 메모리 칩(3a), 제1 반도체 메모리 칩(3a) 아래에 배치된 방열판(58), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합하고 방열판(58) 아래에 배치된 제2 반도체 메모리 칩(3b), 및 방열판(58)의 한 측에 배치된 프로세서(11)를 포함한다. 여기서, 도 70에서, 프로세서(11)의 위치는 한 예로서 예시된 것이므로, 프로세서(11)는, 3D 적층의 설계 선택에 따라, 3D 적층의 구성에서 임의의 요구되거나 적절한 위치 또는 3D 적층의 외부에 배치될 수 있다. 예를 들어, 프로세서(11)는 제1 반도체 메모리 칩(3a)과 동일한 수평 레벨에 또는 제2 반도체 메모리 칩(3b)의 레벨에 할당될 수 있다. 제1 반도체 메모리 칩(3a) 상에 병합된 마칭 메모리와 제2 반도체 메모리 칩(3b) 상에 병합된 마칭 메모리는 각각 프로그램 명령어를 저장한다. 제1 반도체 메모리 칩(3a), 방열판(58) 및 제2 반도체 메모리 칩(3b)이 수직으로 적층된 도 70에 나타낸 3D 구성에서, 제1 반도체 메모리 칩(3a)과 프로세서(11) 사이에는 제1 제어 경로가 제공되고, 제2 반도체 메모리 칩(3b)과 프로세서(11) 사이에는 제2 제어 경로가 제공되어, 프로세서(11)와의 제어 처리의 실행을 용이하게 한다. 제1 반도체 메모리 칩(3a)과 제2 반도체 메모리 칩(3b) 사이에 추가의 데이터 경로가 제공되어, 제1 반도체 메모리 칩(3a)과 제2 반도체 메모리 칩(3b) 사이의 프로그램 명령어의 직접적 통신을 용이하게 한다.
그리고, 도 71에 나타낸 바와 같이, 본 발명의 제5 실시예에 속하는 컴퓨터 시스템의 기본 코어의 일부를 구현하는 또 다른 3D 적층은, 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제1 반도체 메모리 칩(3a), 제1 반도체 메모리 칩(3a) 아래에 배치된 방열판(58), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합하고 방열판(58) 아래에 배치된 제2 반도체 메모리 칩(3b), 및 방열판(58)의 한 측에 배치된 ALU(112)를 포함한다. ALU(112)의 위치는 도 71에 나타낸 위치로 제한되지 않고, ALU(112)는, 3D 적층의 설계 선택에 따라, 제1 반도체 메모리 칩(3a)과 동일한 수평 레벨 또는 제2 반도체 메모리 칩(3b)의 레벨에 할당된 위치와 같은, 3D 적층의 구성에서 임의의 요구되거나 적절한 위치에 또는 3D 적층의 외부에 배치될 수 있다. 제1 반도체 메모리 칩(3a) 상에 병합된 마칭 메모리와 제2 반도체 메모리 칩(3b) 상에 병합된 마칭 메모리는 각각 스칼라 데이터를 판독/기입할 수 있다. 제1 반도체 메모리 칩(3a), 방열판(58) 및 제2 반도체 메모리 칩(3b)이 수직으로 적층된 도 71에 나타낸 3D 구성에서, 제1 반도체 메모리 칩(3a)과 ALU(112) 사이에는 제1 데이터 경로가 제공되고, 제2 반도체 메모리 칩(3b)과 ALU(112) 사이에는 제2 데이터 경로가 제공되어, ALU(112)와의 스칼라 데이터 처리의 실행을 용이하게 한다. 제1 반도체 메모리 칩(3a)과 제2 반도체 메모리 칩(3b) 사이에 추가의 데이터 경로가 제공되어, 제1 반도체 메모리 칩(3a)과 제2 반도체 메모리 칩(3b) 사이의 스칼라 데이터의 직접적 통신을 용이하게 한다.
또한, 도 72에 나타낸 바와 같이, 본 발명의 제5 실시예에 속하는 컴퓨터 시스템의 기본 코어의 일부를 구현하는 역시 또 다른 3D 적층은, 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제1 반도체 메모리 칩(3a), 제1 반도체 메모리 칩(3a) 아래에 배치된 방열판(58), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합하고 방열판(58) 아래에 배치된 제2 반도체 메모리 칩(3b), 및 방열판(58)의 한 측에 배치된 산술 파이프라인(117)을 포함한다. 도 62 및 도 63에 나타낸 토폴로지와 유사하게, 산술 파이프라인(117)의 위치는 도 72에 나타낸 위치로 제한되지 않고, 산술 파이프라인(117)은 임의의 요구되거나 적절한 위치에 배치될 수 있다. 제1 반도체 메모리 칩(3a) 상에 병합된 마칭 메모리와 제2 반도체 메모리 칩(3b) 상에 병합된 마칭 메모리는 각각 벡터/스트리밍 데이터를 판독/기입할 수 있다. 제1 반도체 메모리 칩(3a), 방열판(58) 및 제2 반도체 메모리 칩(3b)이 수직으로 적층된 도 72에 나타낸 3D 구성에서, 제1 반도체 메모리 칩(3a)과 산술 파이프라인(117) 사이에는 제1 데이터 경로가 제공되고, 제2 반도체 메모리 칩(3b)과 산술 파이프라인(117) 사이에는 제2 데이터 경로가 제공되어, 산술 파이프라인(117)과의 벡터/스트리밍 데이터 처리의 실행을 용이하게 한다. 제1 반도체 메모리 칩(3a)과 제2 반도체 메모리 칩(3b) 사이에 추가의 데이터 경로가 제공되어, 제1 반도체 메모리 칩(3a)과 제2 반도체 메모리 칩(3b) 사이의 벡터/스트리밍 데이터의 직접적 통신을 용이하게 한다.
도 73에 나타낸 바와 같이, 제5 실시예에 따른 3D 하이브리드 컴퓨터 시스템은, 수직으로 적층되어 있는, 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제1 좌측 칩(상부 좌측 칩)(3p-1), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제2 좌측 칩(3p-2), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제3 좌측 칩(3p-3), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제4 좌측 칩(3p-4), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제5 좌측 칩(3p-5), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제6 좌측 칩(하부 좌측 칩)(3p- 6)을 포함한다. 제1 좌측 칩(3p-1)과 제2 좌측 칩(3p-2) 사이에는 제1 좌측 방열판(58a-1)이 삽입되고, 제2 좌측 칩(3p-2)과 제3 좌측 칩(3p-3) 사이에는 제2 좌측 방열판(58a-2)이 삽입되고, 제3 좌측 칩(3p-3)과 제4 좌측 칩(3p-4) 사이에는 제3 좌측 방열판(58a-3)이 삽입되고, 제4 좌측 칩(3p-4)과 제5 좌측 칩(3p-5) 사이에는 제4 좌측 방열판(58a-4)이 삽입되고, 제5 좌측 칩(3p-5)과 제6 좌측 칩(3p-6) 사이에는 제5 좌측 방열판(58a-5)이 삽입되어, "서늘한 좌측 칩"을 달성한다.
그리고, 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제1 우측 칩(상부 우측 칩)(3q-1), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제2 우측 칩(3q-2), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제3 좌측 칩(3q-3), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제4 우측 칩(3q-4), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제5 우측 칩(3q-5), 마칭 메모리군의 적어도 하나의 마칭 메모리를 병합한 제6 우측 칩(하부 우측 칩)(3q-6)이 수직으로 적층된다. 제1 우측 칩(3q-1)과 제2 우측 칩(3q-2) 사이에는 제1 우측 방열판(58b-1)이 삽입되고, 제2 우측 칩(3q-2)과 제3 우측 칩(3q-3) 사이에는 제2 우측 방열판(58b-2)이 삽입되고, 제3 우측 칩(3q-3)과 제4 우측 칩(3q-4) 사이에는 제3 우측 방열판(58b-1)이 삽입되고, 제4 우측 칩(3q-4)과 제5 우측 칩(3q-5) 사이에는 제4 우측 방열판(58b-4)이 삽입되고, 제5 우측 칩(3q-5)과 제6 우측 칩(3q-6) 사이에는 제5 우측 방열판(58b-5)이 삽입되어, "서늘한 우측 칩"을 달성한다.
제1 좌측 방열판(58a-1)과 제1 우측 방열판(58b-1) 사이에는 제1 처리 유닛(11a)이 제공되고, 제3 좌측 방열판(58a-3)과 제3 우측 방열판(58b-3) 사이에는 제2 처리 유닛(11b)이 제공되고, 제5 좌측 방열판(58a-5)과 제5 우측 방열판(58b-5) 사이에는 제3 처리 유닛(11c)이 제공되고, 처리 유닛들(11a, 11b, 11c)에는 각각 파이프라인화된 ALU들이 포함된다.
제1 좌측 칩(3p-1)과 제2 좌측 칩(3p-2) 사이에는 스칼라 데이터 경로 및 제어 경로가 확립되고, 제2 좌측 칩(3p-2)과 제3 좌측 칩(3p-3) 사이에는 스칼라 데이터 경로 및 제어 경로가 확립되고, 제3 좌측 칩(3p-3)과 제4 좌측 칩(3p-4) 사이에는 스칼라 데이터 경로 및 제어 경로가 확립되고, 제4 좌측 칩(3p-4)과 제5 좌측 칩(3p-5) 사이에는 스칼라 데이터 경로 및 제어 경로가 확립되고, 제5 좌측 칩(3p-5)과 제6 좌측 칩(3p-6) 사이에는 스칼라 데이터 경로 및 제어 경로가 확립되고, 제1 우측 칩(3q-1)과 제2 우측 칩(3q-2) 사이에는 스칼라 데이터 경로 및 제어 경로가 확립되고, 제2 우측 칩(3q-2)과 제3 우측 칩(3q-3) 사이에는 스칼라 데이터 경로 및 제어 경로가 확립되고, 제3 우측 칩(3q-3)과 제4 우측 칩(3q-4) 사이에는 스칼라 데이터 경로 및 제어 경로가 확립되고, 제4 우측 칩(3q-4)과 제5 우측 칩(3q-5) 사이에는 스칼라 데이터 경로 및 제어 경로가 확립되고, 제5 우측 칩(3q-5)과 제6 우측 칩(3q-6) 사이에는 스칼라 데이터 경로 및 제어 경로가 확립된다. 도 73에 나타낸 3D 컴퓨터 시스템은 컴퓨터 시스템을 위한 스칼라 데이터 경로 및 제어 경로의 조합을 통해 스칼라 데이터 뿐만 아니라 벡터/스트리밍 데이터를 실행할 수 있다.
도 73에 나타낸 3D 구성의 이들 서늘한 칩의 표면 내부에는 어떠한 상호접속도 없기 때문에, 이들 6개 좌측 칩들 사이에 다이아몬드 좌측 칩과 같은 방열판(58a-1, 58a-2, 58a-3, 58a-4, 58a- 5)을 교대로 삽입하고, 이들 6개 우측 칩들 사이에 다이아몬드 우측 칩과 같은 방열판(58b-1, 58b-2, 58b-3, 58b-4, 58b-5)을 교대로 삽입하기 용이하다.
--기타의 실시예--
본 개시의 교시를 받은 후 본 개시의 범위로부터 벗어나지 않고 당업자에게는 다양한 수정이 가능할 것이다.
도 4, 5, 6, 8, 11, 13, 16-20, 22, 25 및 32에서, 비트-레벨 셀의 트랜지스터-레벨 표현에서 전달 트랜지스터 및 리셋 트랜지스터로서 nMOS 트랜지스터가 각각 할당되어 있지만, 도 4, 5, 6, 8, 11, 13, 16-20, 22, 25 및 32의 예시는 모식적 예일 뿐이므로, 클록 신호의 반대 극성이 채용된다면, 전달 트랜지스터 및 리셋 트랜지스터로서 pMOS 트랜지스터가 이용될 수 있다. 또한, 실리콘 질화물 막, ONO 막, SrO 막, Al2O3 막, MgO 막, Y2O3 막, HfO2 막, ZrO2 막, Ta2O5 막, Bi2O3 막, HfAlO 막 등으로 형성된 게이트 절연막들을 갖는, MIS 트랜지스터, 또는 절연-게이트 트랜지스터가 전달 트랜지스터 및 리셋 트랜지스터용으로 이용될 수 있다.
비트-레벨, 명령어 레벨, 데이터, 및 태스크 병렬성과 같은 몇몇 상이한 형태들의 병렬 컴퓨팅이 있고, "플린의 분류(Flynn's taxonomy)"라고 잘 알려진 바와 같이, 프로그램과 컴퓨터들은, 이들이 단일 세트 또는 복수 세트의 명령어를 이용하여 동작하는지, 이들 명령어들이 단일 또는 복수 세트의 데이터를 이용하는지에 따라 분류된다.
예를 들어, 도 74에 나타낸 바와 같이, 제1 내지 제5 실시예에서 이미 논의된, 마칭 레지스터 파일, 마칭 캐쉬 메모리, 및 마칭 메인 메모리를 포함할 수 있는 마칭 메모리는 스칼라/벡터 데이터의 비트-레벨 병렬 처리를 MISD(multiple-instruction-single-data) 아키텍처로 구현할 수 있고, 이 아키텍처에 의해, 제1 프로세서(11-1), 제2 프로세서(11-2), 제3 프로세서(11-3), 제4 프로세서(11-4), ...에 수직으로 제공된 많은 독립된 명령어 스트림들이 프로세서들(11-1, 11-2, 11-3, 11-4)의 시스톨릭 어레이(systolic array)에 의해 한 번에 단일의 수평 스트림의 데이터에 관해 병렬로 동작할 수 있다.
대안으로서, 도 75에 나타낸 바와 같이, 산술 레벨 병렬성은, 제1 내지 제5 실시예에서 이미 논의된 마칭 레지스터 파일, 마칭 캐쉬 메모리, 및 마칭 메인 메모리를 포함할 수 있는 마칭 메모리에 의해, SIMD(single-instruction-multiple-data) 아키텍처로 확립될 수 있고, 이 아키텍처에 의해, 단일 명령어 스트림이 제1 프로세서(11-1), 제2 프로세서(11-2), 제3 프로세서(11-3), 및 제4 프로세서(11-4)에 제공되어, 단일 명령어 스트림이 프로세서들(11-1, 11-2, 11-3, 11-4)의 어레이에 의해 한 번에 복수의 수직 스트림의 데이터에 동작할 수 있다.
역시 대안으로서, 도 76에 나타낸 바와 같이, 제1 내지 제5 실시예에서 이미 논의된, 마칭 레지스터 파일, 마칭 캐쉬 메모리, 및 마칭 메인 메모리를 포함할 수 있는 마칭 메모리는, 제1 명령어(I1), 제2 명령어(I2), 제3 명령어(I3), 및 제4 명령어(I4)가 각각 제공되는 제1 프로세서(11-1), 제2 프로세서(11-2), 제3 프로세서(11-3), 및 제4 프로세서(11-4)를 이용해 벡터 처리에서 전형적인 연쇄처리를 구현할 수 있다.
또한, 도 77에 나타낸 바와 같이, 제1 내지 제5 실시예에서 이미 논의된, 마칭 레지스터 파일, 마칭 캐쉬 메모리, 및 마칭 메인 메모리를 포함할 수 있는 마칭 메모리는, 제1 프로세서(11-1), 제2 프로세서(11-2), 제3 프로세서(11-3), 및 제4 프로세서(11-4)를 이용해 MISD 아키텍처로 단일의 수평 스트림의 스칼라/벡터 데이터의 병렬 처리를 구현할 수 있다.
또한, 도 78에 나타낸 바와 같이, 제1 내지 제5 실시예에서 이미 논의된, 마칭 레지스터 파일, 마칭 캐쉬 메모리, 및 마칭 메인 메모리를 포함할 수 있는 마칭 메모리는, 곱셈을 실행하도록 구성된 제1 프로세서(11-1), 덧셈을 실행하도록 구성된 제2 프로세서(11-2), 곱셈을 실행하도록 구성된 제3 프로세서(11-3), 및 덧셈을 실행하도록 구성된 제4 프로세서(11-4)를 이용해 MISD 아키텍처로 단일의 수평 스트림의 스칼라/벡터 데이터의 병렬 처리를 구현할 수 있다.
또한, 프로세스-레벨 병렬성에 관해, 단일-쓰레드-스트림과 단일-데이터-스트림 아키텍처, 단일-쓰레드-스트림 및 복수-데이터-스트림 아키텍처, 복수-쓰레드-스트림 및 단일-데이터-스트림 아키텍처, 및 복수-쓰레드-스트림 및 복수-데이터-스트림 아키텍처가, 제1 내지 제5 실시예에서 이미 논의된, 마칭 레지스터 파일, 마칭 캐쉬 메모리, 및 마칭 메인 메모리를 포함할 수 있는 마칭 메모리를 이용하여 달성될 수 있다.
도 41을 참조하면, 스칼라 데이터 또는 프로그램 명령어의 경우 기존 메모리의 최악의 사례의 속도/능력과 마칭 메인 메모리(31)의 경우를 비교했고, 도 41의 (b)의 빗금친 부분은, 백개의 메모리 유닛들(U1, U2, U3,........., U100)에 의해 구현된 마칭 메인 메모리(31)의 속도/능력을 개략적으로 나타내며, 도 41의 (a)에 도시된 기존 메모리의 최악의 사례의 속도/능력과 비교하고 있다. 최악의 사례에서, 우리는 마칭 메인 메모리(31)의 99개 메모리 유닛을 판독할 수 있지만, 이들은 스칼라 프로그램의 요건으로 인해 이용가능하지 않다는 것을 논의했다. 그러나, 도 79의 (b)에 나타낸 "복합 마칭 메모리" 방식에 의해, 스칼라 데이터 또는 프로그램 명령어의 경우 마칭 메모리의 속도/능력을 향상시킬 수 있고, 여기서, 복수의 마칭 메모리 블록(MM11, MM12, MM13, ........, MM16; MM21, MM22, MM23, ........, MM26; MM31, MM32, MM33, ........, MM36;..................; MM51, MM52, MM53, ........, MM56)이 2차원으로 배열되고 단일의 반도체 칩(66)에 병합되며, 동적 랜덤 액세스 메모리(DRAM) 아키텍처에서 채용되는 랜덤-액세스 방법론과 유사하게, 특정된 마칭 메모리 블록(MMij)(i=1 내지 5; j=1 내지 6)은 복수의 마칭 메모리 블록(MM11, MM12, MM13, ........, MM16; MM21, MM22, MM23, ........, MM26; MM31, MM32, MM33, ........, MM36;..................; MM51, MM52, MM53, ........, MM56)으로부터 랜덤 액세스될 수 있다.
도 79의 (a)에 나타낸 바와 같이, 종래의 DRAM에서, 메모리 어레이 영역(661), 행 디코더(662)용 주변 회로, 감지 증폭기(663)용 주변 회로, 및 열 디코더(664)용 주변 회로가 단일의 반도체 칩(66)에 병합된다. 복수의 메모리 셀이 메모리 어레이 영역(661)에서 행들과 열들의 어레이로 배열되어, 각 행의 메모리 셀들은 공통의 '워드' 라인을 공유하는 반면, 각 열의 셀들은 공통의 '비트' 라인을 공유하고, 어레이 내의 메모리 셀의 위치는 '워드'와 '비트' 라인의 교차점으로서 결정된다. '기입' 동작 동안에, 열 디코더(664)로부터의 '비트' 라인에 기입될 데이터('1' 또는 '0')가 제공되는 반면, '워드 라인'은 행 디코더(662)로부터 어써팅(assert)되어, 메모리 셀의 액세스 트랜지스터를 턴 온 하고, 비트 라인의 상태에 따라, 커패시터가 충전되거나 방전되는 것을 허용한다. '판독' 동작 동안에, '워드' 라인이 또한 행 디코더(662)로부터 어써팅되어, 액세스 트랜지스터를 턴 온 한다. 인에이블된 트랜지스터는 커패시터 상의 전압이 '비트' 라인을 통해 감지 증폭기(663)에 의해 판독되는 것을 허용한다. 감지 증폭기(663)는, 감지된 커패시터 전압을 임계치와 비교함으로써 메모리 셀에 '1' 또는 '0'이 저장되어 있는지를 결정할 수 있다.
도면을 어지럽히지 않도록 6*5=30개의 마칭 메모리 블록(MM11, MM12, MM13, ........, MM16; MM21, MM22, MM23, ........, MM26; MM31, MM32, MM33, ........, MM36;..................; MM51, MM52, MM53, ........, MM56)이 반도체 칩(66) 상에 배치되어 있지만, 이 예시는 개략적인 것이고, 단방향 마칭 메모리가 배열되고 도 79의 (b)에 나타낸 복합 마칭 메모리 방식의 제조 기술로서 512Mbit DRAM 칩 기술이 가정된다면, 실제로는 256kbit 용량을 갖는 천개의 마칭 메모리 블록(MMij)(i=1 내지 s; j=1 내지 t; 및 s*t =1000)이 동일한 반도체 칩(66) 상에 배치될 수 있다. 즉, 도 4 내지 도 6에 나타낸 바와 같이, 단방향 마칭 메모리 블록들 각각은 2개의 트랜지스터와 하나의 커패시터로 구성된 비트-레벨 셀에 의해 구현되는 반면, DRAM 메모리 셀은 커패시터와 쌍을 이루는 단 하나의 트랜지스터로 구성되기 때문에, 반도체 칩(66) 상에 256kbit 용량을 갖는 마칭 메모리 블록들(MMij) 각각을 모놀리식으로 집적하기 위한 면적으로서, 512kbit DRAM 블록에 대한 등가 면적이 요구된다. 대안으로서, 양방향 마칭 메모리의 어레이에 관해, 128kbit 용량을 갖는 천 개의 마칭 메모리 블록들(MMij)이 512 Mbit DRAM 칩에 대한 것과 동일한 반도체 칩(66) 상에 배치될 수 있다. 즉, 도 32에 나타낸 바와 같이, 양방향 마칭 메모리 블록은 4개의 트랜지스터와 2개의 커패시터로 구성된 비트-레벨 셀에 의해 구현되는 반면, DRAM 메모리 셀은 단 하나의 트랜지스터와 하나의 커패시터로 구성되기 때문에, 128kbit 용량을 갖는 마칭 메모리 블록들(MMij) 각각을 모놀리식으로 집적하기 위한 면적으로서, 512kbit DRAM 블록에 대한 등가 면적이 요구된다. 1Gbit DRAM 칩 기술을 가정하면, 256kbit 용량을 갖는 천 개의 양방향 마칭 메모리 블록(MMij)이 동일한 DRAM 칩(66) 상에 배치되어 256 Mbit 마칭 메모리 칩을 구현할 수 있다.
따라서, 천 개의 마칭 메모리 블록(MMij), 또는 천 개의 마칭 메모리 코어가 도 79의 (b)에 나타낸 바와 같이 반도체 칩(66) 상에 모놀리식으로 집적될 수 있다. 단일의 마칭 메모리 블록(MMij), 또는 "단일 마칭 메모리 코어"는, 예를 들어, 1000*32 바이트-기반의 주소를 갖는 천 개의 마칭 메모리 열, 또는 천 개의 마칭 메모리 유닛(Uk)(k=1 내지 1000)을 포함할 수 있고, 여기서, 하나의 메모리 유닛(Uk)은 256 비트-레벨 셀을 가진다. 즉, 천 개의 마칭 메모리 블록(MMij)을 갖는 복합 마칭 메모리 칩에 의해, 32 바이트(또는 256 비트)의 천 개의 마칭 메모리 유닛(Uk)(k=1 내지 1000)이 종래의 DRAM 액세스의 한 사이클 내에서 액세스가 허용될 수 있다.
도 80의 (a) 및 (b)는, 32 바이트(또는 256 비트)의 천 개의 마칭 메모리 유닛(Uk)(k=1 내지 n; n=1000)을 갖는 단일의 256kbit 마칭 메모리 블록(MMij)의 예를 나타낸다. 복합 마칭 메모리 방식에서, 도 80의 (b)에 나타낸 바와 같이, 위치 인덱스 Tk (k=1 내지 1000) 또는 위치 태그가, 열 바이트들의 첫 주소를 의미하는 열들(Uk) 각각의 토큰으로서 마칭 메모리 유닛들(Uk) 각각 상에 각각 라벨링된다. 도 80의 (b)에서, 도 7c에 나타낸 클록 주기(클록 사이클 시간) τclock은, "마칭 메모리의 메모리 사이클 tM"이라 인용된다.
제1 내지 제5 실시예에서 진술된 상기 논의에 비추어, 종래의 DRAM과 마칭 메모리 사이의 큰 속도차를 이용할 수 있기 때문에, 도 80의 (c)에 나타낸 바와 같이, 종래의 DRAM의 하나의 메모리 요소의 내용을 기입하거나 판독하기 위한 종래의 DRAM의 메모리 사이클 tC와 더불어, 우리는 다음과 같이 추정할 수 있다:
[수학식 1]
tC = 1000tM
따라서, 도 79의 (b)에 나타낸 복합 마칭 메모리 방식에 의해, 스칼라 데이터 또는 프로그램 명령어에 대한 마칭 메모리의 속도/능력을 향상시킬 수 있고, 이로써, 특정된 마칭 메모리 블록(MMij)(i=1 내지 s; j=1 내지 t; 및 s*t =1000)은, DRAM 아키텍처에서 채용된 랜덤-액세스 방법론과 유사하게, 천 개의 마칭 메모리 블록으로부터 랜덤 액세스될 수 있다.
도 79의 (b)에서는 예시가 생략되어 있지만, 복수의 256 kbit 마칭 메모리 블록(MMij)이 반도체 칩(66) 상에 2차원 행렬 형태로 배열되어, 마칭 메모리 블록(MMij)의 각각의 수평 어레이는 공통의 수평-코어 라인을 공유하는 반면, 마칭 메모리 블록(MMij)의 각각의 수직 어레이는 공통의 수직-코어 라인을 공유하며, 2차원 행렬에서의 특정된 마칭 메모리 블록(MMij)의 위치는 2중-레벨 계층 구조에 의해 그 수평-코어 라인과 수직-코어 라인의 교차점으로서 액세스된다. 2중-레벨 계층구조에서, 대상 마칭 메모리 블록(MMij)의 모든 열은 더 낮은 레벨의 주소에 의해 액세스되고, 모든 마칭 메모리 블록(MMij)은 더 높은 레벨의 각각의 마칭 메모리 블록(MMij)에 대한 그 자신의 주소에 의해 직접 액세스된다.
대안으로서, 복합 마칭 메모리의 액세스 방법론을 위해 가상 저장 메커니즘이 이용될 수 있다. 가상 저장 메커니즘에서, 이용될 마칭 메모리 블록(MMij)(i=1 내지 s; j=1 내지 t), 또는 마칭 메모리 코어는 가상 메모리에서의 페이지처럼 스케쥴링된다. 스케쥴링은 있다면 컴파일시에(at compilation run) 결정된다. 예를 들어, 멀티-레벨 캐쉬 아키텍처에서, 멀티-레벨 캐쉬들은 일반적으로 가장 작은 레벨1 (L1) 캐쉬를 먼저 검사함으로써 동작하고, L1 캐쉬가 적중(hit)하면, 프로세서는 고속으로 진행한다. 더 작은 L1 캐쉬가 적중실패(miss)하면, 외부 메모리가 검사되기 이전에, 그 다음으로 큰 캐쉬 (L2)가 검사되는 등등이다. 복합 마칭 메모리의 액세스 방법의 경우, L2 캐쉬형 메모리는 가상 인덱싱 메커니즘을 지원할 수 있는데, 이것은 L2 캐쉬의 크기는 복합 마칭 메모리의 크기에 대응하고, 마칭 메모리 블록(MMij)의 크기는 가장 작은 L1 캐쉬의 크기에 대응하기 때문이다.
그 다음, 천 개의 마칭 메모리 블록 또는 천 개의 코어를 포함하는 복합 마칭 메모리의 달성은 전술된 바와 같이 비교적 용이하고, 복합 마칭 메모리에서, 임의의 열의 액세스는 기본적으로 CPU의 클록 레이트로 이용가능하기 때문에, 최악의 경우에도, 복합 마칭 메모리의 속도는 종래의 DRAM의 속도를 유지한다.
또한, 복수의 복합 마칭 메모리 칩, 또는 복수의 매크로 복합 마칭 메모리 블록(MMM1, MMM2, ........, MMMk)이 외부-접속 핀(P1, P2, ........, Ps -1, Ps)("s"는 바이트 또는 워드 크기 단위에 의해 결정되는 임의의 정수일 수 있음)을 갖는, 그 예시가 생략되어 있는 제1 회로 기판 상에 탑재되어, 복합 마칭 메모리의 멀티칩 모듈, 또는 도 81에 나타낸 "복합 마칭 메모리 모듈"을 구현할 수 있다. 매크로 복합 마칭 메모리 블록(MMM1, MMM2, ........, MMMk)의 하이브리드 조립에서, 예를 들어, 제1 매크로 복합 마칭 메모리 블록(MMM1)은 천 개의 마칭 메모리 블록(MM111, MM121, MM131, ........, MM1(t-1)1, MM1t1; MM211,........,; MM(s-1)11..................; MMs11, MMs21, , ........, MMs (t- 1)1, MMst1)을 제1 반도체 칩 상에 모놀리식 집적할 수 있고, 제2 매크로 복합 마칭 메모리 블록(MMM2)은 천 개의 마칭 메모리 블록(MM112, MM122, MM132, ........, MM1(t-1)2, MM1t2; MM212,........,; MM(s-1)12..................; MMs12, MMs22, , ........, MMs (t- 1)2, MMst2)을 제2 반도체 칩 상에 모놀리식 집적할 수 있고, ....., 제k 매크로 복합 마칭 메모리 블록(MMMk)은 천 개의 마칭 메모리 블록(MM11k, MM12k, MM13k, ........, MM1(t-1)k, MM1tk; MM21k,........,; MM(s-1) 1k..................; MMs1k, MMs2k, , ........, MMs (t- 1)k, MMstk)을 제k 반도체 칩 상에 모놀리식 집적할 수 있다. 그리고, 매크로 복합 마칭 메모리 블록들(MMM1, MMM2, ........, MMMk)을 하이브리드 조립하는 제1 복합 마칭 메모리 모듈은, 외부 접속 핀들(P1, P2, ........, Ps -1, Ps)을 통해 제2 회로 기판 상에서 매크로 복합 마칭 메모리 블록(MMMk + 1)과 기타의 것들을 하이브리드 조립하는 제2 복합 마칭 메모리 모듈에 접속될 수 있다. 여기서, 매크로 복합 마칭 메모리 블록(MMMk + 1)은, 예를 들어, 반도체 칩 상에서 천 개의 마칭 메모리 블록(MM11(k+1), MM12(k+1), MM13(k+1), ........, MM1 (t-1)(k+1), MM1t (k+1); MM21(k+1),........,; MM(s-1)1(k+1)..................; MMs1(k+1), MMs2(k+1), , ........, MMs (t-1)(k+1), MMst (k+1))을 모놀리식으로 집적할 수 있다. 또한, 매크로 복합 마칭 메모리 블록들의 듀얼 라인의 하이브리드 조립을 구현한다면, 복합 마칭 메모리의 듀얼 인-라인 모듈을 확립할 수 있다.
도 81에 나타낸 복합 마칭 메모리 모듈들의 구성에서, 3중-레벨 계층구조를 이용함으로써, 대상 마칭 메모리 블록(MMiju)(u=1 내지 k; “k” 는 2보다 크거나 같은 임의의 정수)의 모든 열은 가장 낮은 레벨의 주소로 액세스되고, 모든 마칭 메모리 블록(MMiju)은 중간 레벨의 모든 마칭 메모리 블록(MMiju)에 대한 그 자신의 주소로 액세스되며, 모든 매크로 마칭 메모리 블록(MMMu)(u=1 내지 k)은 가장 높은 레벨의 그 자신의 주소로 직접 액세스될 수 있어서, 스칼라 데이터 또는 프로그램 명령어의 경우 마칭 메모리의 원거리 열에 대한 액세스를 용이하게 한다.
대안으로서, 동일한 랭크 내부의 DRAM 칩들이 동시에 액세스되는, 메모리 내의 명령에 대해 동일한 보조로(in lockstep fashion) 동작하는 한 세트의 DRAM 칩을 포함하는 DRAM 랭크 아키텍처와 매우 유사하게, 복수의 매크로 복합 마칭 메모리 블록들(MMM1, MMM2, ........, MMMk)은 동시에 랜덤 액세스될 수 있고, 앞서-언급된 2중-레벨 계층구조 방법론과 함께, 대상 마칭 메모리 블록(MMiju)(u=1 내지 k)의 모든 열은 더 낮은 레벨의 주소로 액세스되고, 모든 마칭 메모리 블록(MMiju)은 더 높은 레벨의 각각의 마칭 메모리 블록(MMiju)에 대한 그 자신의 주소로 직접 액세스된다.
역시 대안으로서, 이용될 마칭 메모리 코어들이 가상 메모리에서의 페이지처럼 스케쥴링되는, 가상 저장 메커니즘이 복합 마칭 메모리의 액세스 방법론에 이용될 수 있다. 스케쥴링은 있다면 컴파일시에 결정될 수 있다.
마칭 메인 메모리(31)와 프로세서(11) 사이의 데이터 전달은 매우 고속으로 달성되기 때문에, 종래의 컴퓨터 시스템에서 채용되는 캐쉬 메모리는 요구되지 않고, 캐쉬 메모리는 생략될 수 있다. 그러나, 도 56에 나타낸 조직과 유사하게, 복합 마칭 메모리 방식에 의해 구현된 마칭 데이터 캐쉬 메모리(21b)는 훨씬 더 작은 크기의 마칭 메모리 블록 또는 훨씬 더 작은 크기의 마칭 메모리 코어와 함께 이용될 수 있다. 예를 들어, 1 kbit, 512 bit, 또는 256 bit 용량을 갖는 복수의 마칭 메모리 코어가 반도체 칩 상에 배치되어 마칭 데이터 캐쉬 메모리(21b)를 구현하는 반면, 256 kbit 용량을 갖는 복수의 마칭 메모리 코어(MMij)(i=1 내지 s; j=1 내지 t; 및 s*t =1000)가 반도체 칩(66) 상에 배치되어 마칭 메인 메모리(31)를 구현한다. 그리고, 예를 들어, 가상 저장 메커니즘에 의해, 마칭 메모리 코어들 각각은 랜덤 액세스될 수 있다.
대안으로서, 반도체 칩 상에 수직으로 배치된 1차원 어레이의 마칭 메모리 블록 또는 마칭 메모리 코어는 마칭 캐쉬 메모리를 구현할 수 있다. 여기서, 마칭 메모리 코어들 각각은, 단일의 수평 어레이의 메모리 유닛들을 포함하고, 수평으로 배치되는 메모리 유닛들의 개수는 마칭 메인 메모리(31)의 경우 마칭 메모리 코어에서 채용되는 메모리 유닛들의 개수보다 작다. 그리고, 예를 들어, 가상 저장 메커니즘에 의해, 마칭 메모리 코어들 각각은 랜덤 액세스될 수 있다.
또한, 복수의 마칭 메모리 블록, 또는 복수의 마칭 메모리 코어는 반도체 칩 상에 수직으로 배치될 수 있고, 마칭 메모리 블록들 각각은 단일의 메모리 유닛으로 구성되며, 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 구성된 비트-레벨 셀들의 시퀀스를 가져, 복합 마칭 메모리 방식에 의해 마칭 레지스터 파일을 구현한다.
마칭 메모리 코어를 스케일링하는 궁극의 경우, 종래의 SRAM의 구조에 대응할 수 있는, 최소화된 크기, 즉, 1 비트 용량을 갖는 복수의 마칭 메모리 코어가 복합 마칭 메모리 방식에 의해 반도체 칩 상에 배치될 수 있다고 간주될 수 있다. 따라서, 1 비트 마칭 메모리 코어에 의해 구현된 마칭 데이터 레지스터 파일(22b)은, 도 55 및 도 56에 나타낸 조직과 유사하게, ALU(112)에 접속될 수 있다. 그러면, SRAM의 동작과 매우 유사하게, 1 비트 마칭 메모리 코어들 각각은 랜덤 액세스될 수 있다.
따라서, 본 발명은 당연히 위에서 상세히 설명되지 않은 다양한 실시예와 변형 등을 포함한다. 따라서, 본 발명의 범위는 이하의 청구항들에 정의될 것이다.
[산업상 이용가능성]
본 발명은, 더 높은 속도와 더 낮은 전력 소비를 요구하는, 다양한 컴퓨터 시스템의 산업 분야에 적용될 수 있다.

Claims (22)

  1. 공간적으로 배치된 복수의 마칭 메모리 블록들 ― 상기 마칭 메모리 블록들 각각은 메모리 유닛들의 어레이를 포함하고, 상기 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 구성된 비트-레벨 셀들의 시퀀스를 가짐 ― 을 포함하는 복합 마칭 메모리(complex marching memory)로서,
    상기 메모리 유닛들 각각은, 클록 신호와 동기하여, 단계별로(step by step), 인접하는 메모리 유닛으로 상기 정보를, 대응하는 마칭 메모리 블록의 입력측으로부터 상기 대응하는 마칭 메모리 블록의 출력측을 향하여 전달하고, 상기 마칭 메모리 블록들 각각은, 대상 마칭 메모리 블록 내의 상기 메모리 유닛들 각각이 랜덤으로 액세스될 수 있도록 랜덤으로 액세스되는, 복합 마칭 메모리.
  2. 제1항에 있어서, 상기 비트-레벨 셀들 각각은,
    제1 지연 요소를 통해 상기 클록 신호를 공급하도록 구성된 클록 신호 공급 라인에 접속된 제1 메인-전극과, 제2 지연 요소를 통해 상기 메모리 유닛들의 어레이의 입력측에 배치된 제1 이웃 비트-레벨 셀의 출력 단자에 접속된 제어-전극을 갖는 전달-트랜지스터;
    상기 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 상기 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 리셋-트랜지스터; 및
    상기 리셋-트랜지스터와 병렬로 접속되고, 상기 비트-레벨 셀의 정보를 저장하도록 구성된 커패시터
    를 포함하고,
    상기 전달-트랜지스터의 제2 메인-전극과 상기 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 상기 비트-레벨 셀의 출력 단자의 역할을 하고, 상기 비트-레벨 셀의 출력 단자는 상기 커패시터에 저장된 신호를 상기 메모리 유닛들의 어레이의 출력측에 배치된 제2 이웃 비트-레벨 셀에 전달하는, 복합 마칭 메모리.
  3. 제2항에 있어서, 상기 비트-레벨 셀들 각각에서, 상기 클록 신호가 상기 리셋-트랜지스터의 제어-전극에 인가되는 경우, 상기 리셋-트랜지스터는 상기 커패시터에 이미 저장되어 있는 신호 전하를 방전하는, 복합 마칭 메모리.
  4. 제2항에 있어서, 상기 비트-레벨 셀들 각각에서, 상기 커패시터에 저장된 신호 전하가 방전된 후에, 상기 전달-트랜지스터는 상기 제1 지연 요소에 의해 결정된 제1 지연 시간만큼 지연되어 활성으로 되고, 상기 제1 이웃 비트-레벨 셀에 저장된 신호가 상기 전달-트랜지스터의 제어-전극에 공급되는 경우, 상기 전달-트랜지스터는, 상기 제2 지연 요소에 의해 결정된 제2 지연 시간만큼 추가로 지연되어 상기 제1 이웃 비트-레벨 셀에 저장된 신호를 상기 커패시터에 전달하는, 복합 마칭 메모리.
  5. 공간적으로 배치된 복수의 마칭 메모리 블록들 ― 상기 마칭 메모리 블록들 각각은 메모리 유닛들의 어레이를 포함하고, 상기 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 구성된 비트-레벨 셀들의 시퀀스를 가짐 ― 을 포함하는 복합 마칭 메모리로서,
    상기 메모리 유닛들 각각은, 제1 클록 신호와 동기하여, 단계별로, 인접하는 메모리 유닛으로 상기 정보를, 대응하는 마칭 메모리 블록의 제1 에지측을 향하여, 상기 제1 에지측에 반대되는 상기 대응하는 마칭 메모리 블록의 제2 에지측으로부터 전달하고, 또한, 상기 메모리 유닛들 각각은, 제2 클록 신호와 동기하여, 단계별로, 인접하는 메모리 유닛으로 상기 정보를, 상기 제1 에지측으로부터 상기 제2 에지측을 향하여 전달하고, 상기 마칭 메모리 블록들 각각은, 대상 마칭 메모리 블록 내의 상기 메모리 유닛들 각각이 랜덤으로 액세스될 수 있도록 랜덤으로 액세스되는, 복합 마칭 메모리.
  6. 제5항에 있어서, 상기 비트-레벨 셀들 각각은,
    제1 순방향 지연 요소를 통해 상기 제1 클록 신호를 공급하도록 구성된 제1 클록 신호 공급 라인에 접속된 제1 메인-전극과, 제2 순방향 지연 요소를 통해 상기 메모리 유닛들의 어레이의 일측에 배치된 제1 이웃 비트-레벨 셀의 순방향 출력 단자에 접속된 제어-전극을 갖는 순방향 전달-트랜지스터;
    상기 순방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 상기 제1 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 순방향 리셋-트랜지스터;
    제1 역방향 지연 요소를 통해 상기 제2 클록 신호를 공급하도록 구성된 제2 클록 신호 공급 라인에 접속된 제1 메인-전극과, 제2 역방향 지연 요소를 통해 제2 이웃 비트-레벨 셀의 역방향 출력 단자에 접속된 제어-전극을 갖는 역방향 전달-트랜지스터;
    상기 역방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 상기 제2 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 역방향 리셋-트랜지스터; 및
    상기 순방향 리셋-트랜지스터 및 상기 역방향 리셋-트랜지스터와 병렬로 접속되고, 상기 비트-레벨 셀의 정보를 저장하도록 구성된 공통 커패시터
    를 포함하고,
    상기 순방향 전달-트랜지스터의 제2 메인-전극과 상기 순방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 상기 비트-레벨 셀의 순방향 출력 단자의 역할을 하고, 상기 비트-레벨 셀의 순방향 출력 단자는 상기 공통 커패시터에 저장된 신호를 상기 메모리 유닛들의 어레이의 다른 측에 배치된 제2 이웃 비트-레벨 셀에 전달하며, 상기 역방향 전달-트랜지스터의 제2 메인-전극과 상기 역방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 상기 비트-레벨 셀의 역방향 출력 단자의 역할을 하고, 상기 비트-레벨 셀의 역방향 출력 단자는 상기 공통 커패시터에 저장된 신호를 제1 이웃 비트-레벨 셀에 전달하는, 복합 마칭 메모리.
  7. 제6항에 있어서, 상기 비트-레벨 셀들 각각에서, 상기 제1 클록 신호가 상기 순방향 리셋-트랜지스터의 제어-전극에 인가되는 경우, 상기 순방향 리셋-트랜지스터는 상기 공통 커패시터에 이미 저장되어 있는 신호 전하를 방전하고, 상기 제2 클록 신호가 상기 역방향 리셋-트랜지스터의 제어-전극에 인가되는 경우, 상기 역방향 리셋-트랜지스터는 상기 공통 커패시터에 이미 저장되어 있는 신호 전하를 방전하는, 복합 마칭 메모리.
  8. 제6항에 있어서, 상기 비트-레벨 셀들 각각에서, 상기 공통 커패시터에 저장된 신호 전하가 방전된 후에, 상기 순방향 전달-트랜지스터는 상기 제1 순방향 지연 요소에 의해 결정된 제1 순방향 지연 시간만큼 지연되어 활성으로 되고, 상기 제1 이웃 비트-레벨 셀에 저장된 신호가 상기 순방향 전달-트랜지스터의 제어-전극에 공급되는 경우, 상기 순방향 전달-트랜지스터는, 상기 제2 순방향 지연 요소에 의해 결정된 제2 순방향 지연 시간만큼 추가로 지연되어 상기 제1 이웃 비트-레벨 셀에 저장된 신호를 상기 공통 커패시터에 전달하며, 상기 공통 커패시터에 저장된 신호 전하가 방전된 후에, 상기 역방향 전달-트랜지스터는 상기 제1 역방향 지연 요소에 의해 결정된 제1 역방향 지연 시간만큼 지연되어 활성으로 되고, 상기 제1 이웃 비트-레벨 셀에 저장된 신호가 상기 역방향 전달-트랜지스터의 제어-전극에 공급되는 경우, 상기 역방향 전달-트랜지스터는, 상기 제2 역방향 지연 요소에 의해 결정된 제2 역방향 지연 시간만큼 추가로 지연되어 상기 제1 이웃 비트-레벨 셀에 저장된 신호를 상기 공통 커패시터에 전달하는, 복합 마칭 메모리.
  9. 프로세서와, 저장된 정보를 상기 프로세서로 능동적으로 그리고 순차적으로 제공하여 상기 프로세서가 상기 저장된 정보로 산술 및 논리 연산들을 실행할 수 있게 하도록 구성된 마칭 메인 메모리를 포함하는 컴퓨터 시스템으로서,
    명령어 이동의 경우에 상기 마칭 메인 메모리로부터 상기 프로세서로의 일방향 명령어 흐름만이 있다는 것을 제외하고는, 상기 프로세서에서의 처리 결과들은 상기 마칭 메인 메모리에 전송되고, 상기 마칭 메인 메모리는 공간적으로 배치된 복수의 마칭 메모리 블록들을 포함하고, 상기 마칭 메모리 블록들 각각은 메모리 유닛들의 어레이를 포함하고, 상기 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 구성된 비트-레벨 셀들의 시퀀스를 갖고,
    상기 마칭 메모리 블록들 각각은, 대상 마칭 메모리 블록 내의 상기 메모리 유닛들 각각이 랜덤으로 액세스될 수 있도록 랜덤으로 액세스되는, 컴퓨터 시스템.
  10. 제9항에 있어서, 상기 비트-레벨 셀들 각각은,
    제1 지연 요소를 통해 클록 신호 공급 라인에 접속된 제1 메인-전극과, 제2 지연 요소를 통해 상기 메모리 유닛들의 어레이의 입력측에 배치된 제1 이웃 비트-레벨 셀의 출력 단자에 접속된 제어-전극을 갖는 전달-트랜지스터;
    상기 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 상기 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 리셋-트랜지스터; 및
    상기 리셋-트랜지스터와 병렬로 접속되고, 상기 비트-레벨 셀의 정보를 저장하도록 구성된 커패시터
    를 포함하고,
    상기 전달-트랜지스터의 제2 메인-전극과 상기 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 상기 비트-레벨 셀의 출력 단자의 역할을 하고, 상기 비트-레벨 셀의 출력 단자는 상기 커패시터에 저장된 신호를 상기 메모리 유닛들의 어레이의 출력측에 배치된 제2 이웃 비트-레벨 셀에 전달하는, 컴퓨터 시스템.
  11. 프로세서와, 저장된 정보를 상기 프로세서로 능동적으로 그리고 순차적으로 제공하여 상기 프로세서가 상기 저장된 정보로 산술 및 논리 연산들을 실행할 수 있게 하도록 구성된 양방향 마칭 메인 메모리를 포함하는 컴퓨터 시스템으로서,
    명령어 이동의 경우에 상기 양방향 마칭 메인 메모리로부터 상기 프로세서로의 일방향 명령어 흐름만이 있다는 것을 제외하고는, 상기 프로세서에서의 처리 결과들은 상기 양방향 마칭 메인 메모리에 전송되고, 상기 양방향 마칭 메인 메모리는 공간적으로 배치된 복수의 양방향 마칭 메모리 블록들을 포함하고, 상기 양방향 마칭 메모리 블록들 각각은 메모리 유닛들의 어레이를 포함하고, 상기 메모리 유닛들 각각은 바이트 크기 또는 워드 크기의 정보를 저장하도록 비트-레벨 셀들의 시퀀스를 갖고,
    상기 메모리 유닛들 각각은, 제1 클록 신호와 동기하여, 단계별로, 인접하는 메모리 유닛으로 상기 정보를, 대응하는 마칭 메모리 블록의 제1 에지측을 향하여, 상기 제1 에지측에 반대되는 상기 대응하는 마칭 메모리 블록의 제2 에지측으로부터 전달하고, 또한, 상기 메모리 유닛들 각각은, 제2 클록 신호와 동기하여, 단계별로, 인접하는 메모리 유닛으로 상기 정보를, 상기 제1 에지측으로부터 상기 제2 에지측을 향하여 전달하고, 상기 마칭 메모리 블록들 각각은, 대상 마칭 메모리 블록 내의 상기 메모리 유닛들 각각이 랜덤으로 액세스될 수 있도록 랜덤으로 액세스되는, 컴퓨터 시스템.
  12. 제11항에 있어서, 상기 비트-레벨 셀들 각각은,
    제1 순방향 지연 요소를 통해 상기 제1 클록 신호를 공급하도록 구성된 순방향 클록 신호 공급 라인에 접속된 제1 메인-전극과, 제2 순방향 지연 요소를 통해 상기 메모리 유닛들의 어레이의 일측에 배치된 제1 이웃 비트-레벨 셀의 순방향 출력 단자에 접속된 제어-전극을 갖는 순방향 전달-트랜지스터;
    상기 순방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 상기 순방향 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 순방향 리셋-트랜지스터;
    제1 역방향 지연 요소를 통해 상기 제2 클록 신호를 공급하도록 구성된 역방향 클록 신호 공급 라인에 접속된 제1 메인-전극과, 제2 역방향 지연 요소를 통해 제2 이웃 비트-레벨 셀의 역방향 출력 단자에 접속된 제어-전극을 갖는 역방향 전달-트랜지스터;
    상기 역방향 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 상기 역방향 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 역방향 리셋-트랜지스터; 및
    상기 순방향 리셋-트랜지스터 및 상기 역방향 리셋-트랜지스터와 병렬로 접속되고, 상기 비트-레벨 셀의 정보를 저장하도록 구성된 공통 커패시터
    를 포함하고,
    상기 순방향 전달-트랜지스터의 제2 메인-전극과 상기 순방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 상기 비트-레벨 셀의 순방향 출력 단자의 역할을 하고, 상기 비트-레벨 셀의 순방향 출력 단자는 상기 공통 커패시터에 저장된 신호를 상기 메모리 유닛들의 어레이의 다른 측에 배치된 제2 이웃 비트-레벨 셀에 전달하며, 상기 역방향 전달-트랜지스터의 제2 메인-전극과 상기 역방향 리셋-트랜지스터의 제1 메인-전극을 접속하는 출력 노드는 상기 비트-레벨 셀의 역방향 출력 단자의 역할을 하고, 상기 비트-레벨 셀의 역방향 출력 단자는 상기 공통 커패시터에 저장된 신호를 상기 제1 이웃 비트-레벨 셀에 전달하는, 컴퓨터 시스템.
  13. 제12항에 있어서, 상기 비트-레벨 셀들 각각에서, 상기 제1 클록 신호가 상기 순방향 리셋-트랜지스터의 제어-전극에 인가되는 경우, 상기 순방향 리셋-트랜지스터는 상기 공통 커패시터에 이미 저장되어 있는 신호 전하를 방전하고, 상기 제2 클록 신호가 상기 역방향 리셋-트랜지스터의 제어-전극에 인가되는 경우, 상기 역방향 리셋-트랜지스터는 상기 공통 커패시터에 이미 저장되어 있는 신호 전하를 방전하는, 컴퓨터 시스템.
  14. 제11항 또는 제12항에 있어서, 상기 프로세서는, 상기 양방향 마칭 메인 메모리로부터 상기 저장된 정보를 수신하도록 구성된 복수의 산술 파이프라인을 더 포함하는, 컴퓨터 시스템.
  15. 제11항 또는 제12항에 있어서, 마칭 캐쉬 메모리를 더 포함하고, 상기 마칭 캐쉬 메모리는 정보 단위에 대해 각각에 대응하는 위치에 위치한 캐쉬 메모리 유닛들의 어레이, 상기 양방향 마칭 메인 메모리로부터 상기 저장된 정보를 수신하도록 구성된 상기 어레이의 캐쉬 입력 단자들, 및 상기 어레이의 캐쉬 출력 단자들을 갖고, 캐쉬 메모리 유닛들 각각에 정보를 저장하고, 상기 클록 신호와 동기하여, 단계별로, 상기 정보를 각각 인접한 캐쉬 메모리 유닛에 전달하여, 상기 프로세서로 상기 저장된 정보를 능동적으로 그리고 순차적으로 제공함으로써 산술 논리 유닛이 상기 저장된 정보로 산술 및 논리 연산들을 실행할 수 있게 하도록 구성되고, 상기 산술 논리 유닛에서의 처리 결과들은, 명령어 이동의 경우에 처리될 정보 흐름과 반대 방향이 없다는 것을 제외하고는, 상기 양방향 마칭 메인 메모리에 전송되는, 컴퓨터 시스템.
  16. 제15항에 있어서, 상기 복수의 산술 파이프라인은 복수의 벡터 처리 유닛 또는 복수의 스칼라 함수 유닛(scalar function units) 중 어느 하나를 포함하는, 컴퓨터 시스템.
  17. 제11항 또는 제12항에 있어서, 마칭 캐쉬 메모리를 더 포함하고, 상기 마칭 캐쉬 메모리는 캐쉬 메모리 유닛들의 어레이, 상기 양방향 마칭 메인 메모리로부터 상기 저장된 정보를 수신하도록 구성된 제2 어레이의 캐쉬 입력 단자들, 및 상기 제2 어레이의 캐쉬 출력 단자들을 갖고, 캐쉬 메모리 유닛들 각각에 정보를 저장하고, 상기 클록 신호와 동기하여, 상기 캐쉬 입력 단자들에 인접한 캐쉬 메모리 유닛들로부터 상기 캐쉬 출력 단자들에 인접한 캐쉬 메모리 유닛들을 향하여 캐쉬 메모리 유닛들 각각에 상기 저장된 정보를 연속적으로 단계별로 인접한 캐쉬 메모리 유닛에 전달하여, 상기 캐쉬 출력 단자들을 통해 상기 저장된 정보를 상기 프로세서로 능동적으로 그리고 순차적으로 제공함으로써 상기 프로세서가 상기 저장된 정보로 동작할 수 있게 하도록 구성되는, 컴퓨터 시스템.
  18. 마칭 메모리 - 상기 마칭 메모리 내의 바이트 크기 또는 워드 크기의 정보의 세트는 클록 신호와 동기화되어, 단계별로, 상기 마칭 메모리의 입력측으로부터 마칭 메모리 블록의 출력측을 향하여 전달됨 - 용으로 구성된 비트-레벨 셀들의 어레이로서,
    신호 전하를 저장하도록 구성된 제1 비트-레벨 셀;
    상기 제1 비트-레벨 셀의 출력 단자에 접속된 유닛간 셀; 및
    상기 유닛간 셀의 출력 단자에 접속된 제2 비트-레벨 셀
    을 포함하고,
    상기 유닛간 셀은 상기 제1 및 제2 비트-레벨 셀들 사이에서 상기 신호 전하의 저장 상태를 격리하는, 비트-레벨 셀들의 어레이.
  19. 제18항에 있어서,
    상기 제1 비트-레벨 셀은
    제1 지연 요소를 통해 클록 신호 공급 라인에 접속된 제1 메인-전극과, 제2 지연 요소를 통해 메모리 유닛들의 어레이의 입력측에 배치된 제1 이웃 비트-레벨 셀의 출력 단자에 접속된 제어-전극을 갖는 전달-트랜지스터;
    상기 전달-트랜지스터의 제2 메인-전극에 접속된 제1 메인-전극, 상기 클록 신호 공급 라인에 접속된 제어-전극, 및 접지 전위에 접속된 제2 메인-전극을 갖는 리셋-트랜지스터; 및
    상기 리셋-트랜지스터와 병렬로 접속되고, 상기 비트-레벨 셀의 정보를 저장하도록 구성된 커패시터
    를 포함하고,
    상기 전달-트랜지스터의 상기 제2 메인-전극과 상기 리셋-트랜지스터의 상기 제1 메인-전극을 접속하는 출력 노드는 상기 비트-레벨 셀의 출력 단자의 역할을 하고, 상기 비트-레벨 셀의 상기 출력 단자는 상기 커패시터에 저장된 신호를 상기 메모리 유닛들의 어레이의 출력측에 배치된 제2 이웃 비트-레벨 셀에 전달하는, 비트-레벨 셀들의 어레이.
  20. 제18항에 있어서,
    상기 유닛간 셀은 클록 신호에 의해 결정된 요구되는 타이밍에서 상기 제1 비트-레벨 셀로부터 상기 제2 비트-레벨 셀로 신호를 전달하는, 비트-레벨 셀들의 어레이.
  21. 제20항에 있어서,
    상기 유닛간 셀은 단일 격리 트랜지스터를 갖는 클록킹형-회로를 포함하고,
    상기 단일 격리 트랜지스터는 상기 클록 신호에 의해 결정된 상기 요구되는 타이밍에서 상기 제1 비트-레벨 셀로부터 상기 제2 비트-레벨 셀로 상기 신호를 전달할 수 있는, 비트-레벨 셀들의 어레이.
  22. 제20항에 있어서,
    상기 유닛간 셀은 복수의 트랜지스터들을 갖는 클록킹형-회로를 포함하고,
    상기 복수의 트랜지스터들은 상기 클록 신호에 의해 결정된 상기 요구되는 타이밍에서 상기 제1 비트-레벨 셀로부터 상기 제2 비트-레벨 셀로 상기 신호를 전달할 수 있는, 비트-레벨 셀들의 어레이.
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