TW201312701A - 半導體裝置 - Google Patents

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Abstract

提出一種半導體裝置，在其中可驅動對通道區使用含In、Zn或之類的氧化物半導體之電晶體(如同p通道電晶體)。半導體裝置包括一電晶體及一反向器，其中反向器的輸出輸入至電晶體的閘極，電晶體的通道區包括含有In、Zn或Sn的氧化物半導體膜，且在反向器中的電晶體之每個通道區含有矽。當輸入高電壓至反向器時，低電壓從反向器輸出並輸入至電晶體的閘極，以至於關閉電晶體。當輸入低電壓至反向器時，高電壓從反向器輸出並輸入至電晶體的閘極，以至於打開電晶體。

Description

半導體裝置
本發明係關於一種對通道區使用含In、Zn或Sn的氧化物半導體膜之電晶體，且關於一種包括電晶體的半導體裝置。本發明特別是關於一種包括使用電晶體的邏輯電路之半導體裝置。
專利文件1揭露一種包括對通道區使用非晶氧化物之電晶體的電路。非晶氧化物包含In-Ga-Zn-O或之類。電晶體係一種常閉型電晶體，其中電子移動率為1cm2/Vsec以上且當未施加電壓至閘極時(處於截止狀態)，在源極和汲極之間流動的電流(此電流亦稱為截止洩漏電流)會低於10微安培。
〔參考〕
專利文件1：日本已公開專利申請案第2006-165532號
在專利文件1中，揭露一種包括n通道電晶體和p通道電晶體的電路。然而，p通道電晶體的通道區並非由含有In、Zn或Sn的非晶氧化物組成，而是由如摻雜Si的無機半導體、如稠五苯的低分子有機化合物、如聚噻吩的高分子有機化合物、或如Cu2O的氧化物半導體組成。於 是，用於n通道電晶體的通道區之材料與用於p通道電晶體的通道區之材料不同，以致於p通道電晶體的效能有別於n通道電晶體的效能。因此，必須對n通道電晶體和p通道電晶體之各自的通道區使用相同的材料。
然而，到目前為止，在對通道區使用含In、Zn或Sn的氧化物半導體之電晶體當中，已實現p通道電晶體(即，藉由輸入低電壓信號至閘極來打開的電晶體)。
根據本發明之一實施例，提出一種半導體裝置，在其中可驅動對通道區使用含In、Zn或Sn的氧化物半導體之電晶體(如同p通道電晶體)。
本發明人達到上述半導體裝置如下：對通道區使用含In、Zn或Sn的氧化物半導體之電晶體(以下此電晶體稱為氧化物半導體電晶體)的閘極係電性連接包括各對通道區使用如矽的半導體之電晶體(以下此電晶體各稱為矽電晶體)之反向器的輸出。上述將電晶體(氧化物半導體電晶體)的閘極連接反向器的輸出使得電晶體(氧化物半導體電晶體)能猶如p通道電晶體般驅動。
本發明之第一實施例係一種包括一電晶體及一反向器的半導體裝置，其中反向器的輸出係輸入至電晶體的閘極，電晶體的通道區包括一含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器中的電晶體之各通道區含有矽。
當輸入高電壓(以下亦稱為H電壓)至反向器時，便輸出低電壓(以下亦稱為L電壓)。L電壓會輸入至電晶 體的閘極，以至於關閉電晶體。
當輸入L電壓至反向器時，便輸出H電壓。H電壓會輸入至電晶體的閘極，以至於打開電晶體。
因此，電晶體可藉由H電壓關閉並藉由L電壓打開；電晶體可如同擬似p通道電晶體般驅動。
本發明之第二實施例係一種包括一第一電晶體、一第二電晶體、及一反向器的半導體裝置，其中反向器的輸出係輸入至第一電晶體的閘極，反向器的輸入亦輸入至第二電晶體的閘極，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器中的電晶體之通道區含有矽。
當輸入H電壓至反向器及第二電晶體的閘極時，便從反向器輸出L電壓。從反向器輸出的L電壓係輸入至第一電晶體的閘極，以至於關閉第一電晶體。
在那情況下，打開第二電晶體。例如，在施加接地電位或參考電位(以下亦稱為Vss)至第二電晶體的源極和汲極之其一者的情況下，會從第二電晶體的源極和汲極之另一者輸出如Vss的L電壓。
當輸入L電壓至反向器及第二電晶體的閘極時，便從反向器輸出H電壓。從反向器輸出的H電壓係輸入至第一電晶體的閘極，以至於打開第一電晶體。例如，在施加偏壓或電源電位(以下亦稱為Vdd)至第一電晶體的源極和汲極之其一者的情況下，會從第一電晶體的源極和汲極之另一者輸出如Vdd的H電壓。
在那情況下，關閉第二電晶體。
藉由輸入H電壓可從本發明之第二實施例的半導體裝置輸出L電壓，且藉由輸入L電壓可從中輸出H電壓。因此，半導體裝置可當作一反向器。
本發明之第三實施例係一種包括一第一電晶體、一第二電晶體、及一反向器的半導體裝置，其中反向器的輸出係輸入至第二電晶體的閘極，反向器的輸入亦輸入至第一電晶體的閘極，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器中的電晶體之每個通道區含有矽。
當輸入H電壓至反向器及第一電晶體的閘極時，從反向器輸出L電壓。從反向器輸出的L電壓係輸入至第二電晶體的閘極，以至於關閉第二電晶體。
在那情況下，打開第一電晶體。例如，在施加偏壓或電源電位(以下亦稱為Vdd)至第一電晶體的源極和汲極之其一者的情況下，會從第一電晶體的源極和汲極之另一者輸出如Vdd的H電壓。
當輸入L電壓至反向器及第一電晶體的閘極時，便從反向器輸出H電壓。從反向器輸出的H電壓係輸入至第二電晶體的閘極，以至於打開第二電晶體。例如，在施加接地電位或參考電位(以下亦稱為Vss)至第二電晶體的源極和汲極之其一者的情況下，會從第二電晶體的源極和汲極之另一者輸出如Vss的L電壓。
在此情況下，關閉第一電晶體。
可藉由輸入H電壓從本發明之第一實施例的半導體裝置輸出H電壓，且可藉由輸入L電壓從中輸出L電壓。因此，半導體裝置可當作一緩衝器。
本發明之第四實施例係一種包括一第一電晶體、一第二電晶體、一第一反向器、及一第二反向器的半導體裝置，其中第一反向器的輸出係輸入至第一電晶體的閘極，第二反向器的輸出係輸入至第一反向器及第二電晶體的閘極，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器及第二反向器中的電晶體之各通道區含有矽。半導體裝置可當作一緩衝器。
替代地，本發明之第四實施例係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一第三反向器的半導體裝置，其中第一反向器的輸出係輸入至第一電晶體的閘極，第二反向器的輸出係輸入至第一反向器及第二電晶體的閘極，第三反向器的輸出係輸入至第二反向器，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器及第三反向器中的電晶體之各通道區含有矽。半導體裝置可當作一反向器。
本發明之第五實施例係一種包括一第一電晶體、一第二電晶體、一第一反向器及一第二反向器的半導體裝置，其中第一反向器的輸出係輸入至第二電晶體的閘極，第二反向器的輸出係輸入至第一反向器及第一電晶體的閘極， 第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器及第二反向器中的電晶體之各通道區含有矽。半導體裝置可當作一反向器。
替代地，本發明之第五實施例係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一第三反向器的半導體裝置，其中第一反向器的輸出係輸入至第二電晶體的閘極，第二反向器的輸出係輸入至第一反向器及第一電晶體的閘極，第三反向器的輸出係輸入至第二反向器，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器及第三反向器中的電晶體之各通道區含有矽。半導體裝置可當作一緩衝器。
本發明之第六實施例係一種包括一第一電晶體、一第二電晶體、一反向器、及一NAND閘的半導體裝置，其中反向器的輸出係輸入至第一電晶體的閘極，NAND閘的輸出係輸入至反向器及第二電晶體的閘極，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器及NAND閘中的電晶體之各通道區含有矽。半導體裝置可當作一AND閘。
替代地，本發明之第六實施例係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一NAND閘的半導體裝置，其中第一反向器的輸出係輸入至第一電晶體的閘極，第二反向器的輸出係輸入至第一反向 器及第二電晶體的閘極，NAND閘的輸出係輸入至第二反向器，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器及NAND閘中的電晶體之各通道區含有矽。半導體裝置可當作一NAND閘。
本發明之第七實施例係一種包括一第一電晶體、一第二電晶體、一反向器、及一NAND閘的半導體裝置，其中反向器的輸出係輸入至第二電晶體的閘極，NAND閘的輸出係輸入至反向器及第一電晶體的閘極，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器及NAND閘中的電晶體之各通道區含有矽。半導體裝置可當作一NAND閘。
替代地，本發明之第七實施例係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一NAND閘的半導體裝置，其中第一反向器的輸出係輸入至第二電晶體的閘極，第二反向器的輸出係輸入至第一反向器及第一電晶體的閘極，NAND閘的輸出係輸入至第二反向器，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器及NAND閘中的電晶體之各通道區含有矽。半導體裝置可當作一AND閘。
本發明之第八實施例係一種包括一第一電晶體、一第二電晶體、一反向器、及一NOR閘的半導體裝置，其中反向器的輸出係輸入至第一電晶體的閘極，NOR閘的輸出 係輸入至反向器及第二電晶體的閘極，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器及NOR閘中的電晶體之各通道區含有矽。半導體裝置可當作一OR閘。
替代地，本發明之第八實施例係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一NOR閘的半導體裝置，其中第一反向器的輸出係輸入至第一電晶體的閘極，第二反向器的輸出係輸入至第一反向器及第二電晶體的閘極，NOR閘的輸出係輸入至第二反向器，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器及NOR閘中的電晶體之各通道區含有矽。半導體裝置可當作一NOR閘。
本發明之第九實施例係一種包括一第一電晶體、一第二電晶體、一反向器、及一NOR閘的半導體裝置，其中反向器的輸出係輸入至第二電晶體的閘極，NOR閘的輸出係輸入至反向器及第一電晶體的閘極，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器及NOR閘中的電晶體之各通道區含有矽。半導體裝置可當作一NOR閘。
替代地，本發明之第九實施例係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一NOR閘的半導體裝置，其中第一反向器的輸出係輸入至第二電晶體的閘極，第二反向器的輸出係輸入至第一反向器 及第一電晶體的閘極，NOR閘的輸出係輸入至第二反向器，第一電晶體的通道區及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器及NOR閘中的電晶體之各通道區含有矽。半導體裝置可當作一OR閘。
本發明之另一實施例係一種包括上述實施例之任一者所述之半導體裝置的RS正反器。
本發明之另一實施例係一種包括上述RS正反器的D正反器。
根據本發明之第一實施例，氧化物半導體電晶體可如同擬似p通道電晶體般驅動。因此，本發明之第一實施例的半導體裝置包括移動率高及截止洩漏電流低的擬似p通道電晶體。
根據本發明之第二實施例，兩個氧化物半導體電晶體之其一者可如同擬似p通道電晶體般驅動，而另一者可如同n通道電晶體般驅動。因此，本發明之第二實施例的半導體裝置包括各具有高移動率及低截止洩漏電流的擬似p通道電晶體及n通道電晶體。
本發明之第二至第九實施例的半導體裝置可當作輸出電壓之保持特性高的反向器、緩衝器、NAND閘、AND閘、NOR閘、或OR閘。
本發明之其他實施例的RS正反器和D正反器各具有高電壓保持特性。
以下，說明本發明之實施例。然而，本發明可以許多不同方式來實現，且本領域之熟知技藝者將輕易了解到在不脫離本發明的宗旨及範圍下能以不同方式修改本發明的方式和細節。因此，本發明不應被解釋為受限於實施例的說明。遍佈圖中之相同的參考數字表示相同部分或具有類似功能的部分，且在一些例子中略過重覆說明。
伴隨電晶體之導電型的改變、在電路操作中電流流向的改變或之類，可交換「源極」和「汲極」的功能。因此，在本說明書中，所使用之「源極」和「汲極」之名稱可互換。
此外，「電性連接」包括透過具有任何導電功能之物件來連接。沒有特別限定具有任何導電功能之物件，只要電信號可在透過此物件連接之元件之間交換即可。除了電極和佈線以外，具有任何導電功能之物件的例子是如電晶體、電阻器、電感器、電容器、及任何其他具有各種功能之元件的切換元件。
另外，在顯示獨立元件猶如在電路圖中互相電性連接之情況包含一個導電膜具有複數個元件的功能之情形，如部分的佈線亦當作電極之情形。本說明書中的「電性連接」在其範疇中包括一個導電膜具有複數個元件的功能之情形。
再者，在元件之間的位置關係中，「在上方」和「在下方」並不一定分別表示「直接在上面」和「直接在下 面」。例如，就「在閘極絕緣層上方的閘極」而言，可在閘極絕緣層與閘極之間設置任何其它元件。
為了容易理解，在有些例子中並不會精確地描繪每個在圖中之元件的位置、大小、範圍或之類。因此，所揭露之發明並不必受限於如圖中揭露的位置、大小、範圍或之類。
此外，使用如「第一」、「第二」、和「第三」之序號只是為了避免元件之間的混淆。
(實施例1)
本實施例所描述的係一種包括一電晶體及一反向器的半導體裝置，其中反向器的輸出係輸入至電晶體的閘極，電晶體的通道區包括含有In及/或Zn的氧化物半導體膜，且包括在反向器中的電晶體之每個通道區含有矽。
半導體裝置1係顯示於第1A圖中。半導體裝置1包括電晶體2及反向器3。電晶體2的通道區係由含有In、Zn或Sn的氧化物半導體膜組成。反向器3之每個通道區含有矽。上述之通道區係由含有In、Zn或Sn的氧化物半導體膜組成之電晶體亦稱為氧化物半導體電晶體或OS電晶體，且上述之通道區含有如矽的半導體之電晶體亦稱為矽電晶體或Si電晶體。此外，在一些圖示中，加入「OS」至通道區係由含有In、Zn或Sn的氧化物半導體膜組成之電晶體。
電晶體2係為OS電晶體，且係一種所謂的n通道電 晶體；電晶體2係藉由施加H電壓來打開。以下，電晶體2亦稱為OS電晶體2
反向器3的輸出係電性連接OS電晶體2的閘極。第1B圖顯示繪示反向器3的結構之半導體裝置1。反向器3包括p通道Si電晶體4及n通道Si電晶體5。
p通道Si電晶體4的閘極係電性連接信號輸入部6，可以偏壓或電源電位(以下亦稱為Vdd)施加至p通道Si電晶體4的源極和汲極之其一者，而源極和汲極之另一者係電性連接信號輸出部7。以下，信號輸入部及信號輸出部各亦稱為節點。
n通道Si電晶體5的閘極係電性連接信號輸入部6，可以接地電位或參考電位(以下亦稱為Vss)施加至n通道Si電晶體5的源極和汲極之其一者，而源極和汲極之另一者係電性連接信號輸出部7。
信號輸出部7係電性連接OS電晶體2的閘極。因此，p通道Si電晶體4的源極和汲極之另一者和n通道Si電晶體5的源極和汲極之另一者係電性連接OS電晶體2的閘極。
在半導體裝置1中，OS電晶體2可猶如p通道電晶體般驅動。亦即，藉由輸入H電壓至半導體裝置1來打開OS電晶體2，且藉由輸入L電壓至半導體裝置1來打開OS電晶體2。以下使用第2A和2B圖及第3A和3B圖來說明半導體裝置1的運作。
如第2A和2B圖所示，H電壓會輸入至半導體裝置1 的信號輸入部6。
輸入H電壓至反向器3中的p通道Si電晶體4之閘極，以至於關閉p通道Si電晶體4。
H電壓亦輸入至反向器3中的n通道Si電晶體5之閘極，以至於打開n通道Si電晶體5。結果，輸出L電壓至反向器3的信號輸出部7。
於是，L電壓會輸入至OS電晶體2的閘極，以至於關閉OS電晶體2。
替代地，如第3A和3B圖所示，輸入L電壓至半導體裝置1的信號輸入部6。
L電壓會輸入至反向器3中的p通道Si電晶體4之閘極，以至於打開p通道Si電晶體4。結果，輸出H電壓至反向器3的信號輸出部7。
於是，H電壓會輸入至OS電晶體2的閘極，以至於打開OS電晶體2。
在那情況下，由於L電壓會輸入至n通道Si電晶體5的閘極，因此關閉反向器3中的n通道Si電晶體5。
以此方式，藉由輸入L電壓至信號輸入部6來打開OS電晶體2，且藉由輸入H電壓至信號輸入部6來關閉OS電晶體2。OS電晶體2可藉此猶如p通道電晶體般驅動。在OS電晶體2中，移動率很高且截止洩漏電流比在如矽之半導體中的截止洩漏電流小很多。亦即，半導體裝置1包括移動率高且截止洩漏電流小的擬似p通道電晶體。
藉由結晶化通道區中的氧化物半導體可更加提高OS電晶體2的移動率。再者，藉由去除氧化物半導體中如氫的雜質可更加降低OS電晶體2的截止洩漏電流。之後提出這些的說明。
(實施例2)
本實施例所描述的係一種包括一第一電晶體、一第二電晶體、及一反向器的半導體裝置，其中反向器的輸出係輸入至第一電晶體的閘極，反向器的輸入亦輸入至第二電晶體的閘極，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器中的電晶體之每個通道區含有矽。
根據實施例2之半導體裝置11係顯示於第62A和62B圖中。半導體裝置11包括第一電晶體14、第二電晶體15、及反向器13。第一電晶體14和第二電晶體15之各者係為OS電晶體。反向器13包括Si電晶體。
以下，第一電晶體14和第二電晶體15(皆為OS電晶體)分別亦稱為第一OS電晶體14和第二OS電晶體15。
第一OS電晶體14的閘極係電性連接反向器13的信號輸出部20。
第二OS電晶體15的閘極係電性連接信號輸入部16。
反向器13包括p通道Si電晶體18及n通道Si電晶 體19。
p通道Si電晶體18的閘極係電性連接信號輸入部16，以Vdd施加至p通道Si電晶體18的源極和汲極之其一者，且源極和汲極之另一者係電性連接信號輸出部20。
n通道Si電晶體19的閘極係電性連接信號輸入部16，以Vss施加至n通道Si電晶體19的源極和汲極之其一者，且源極和汲極之另一者係電性連接信號輸出部20。
以下使用第63A和63B圖及第64A和64B圖來說明半導體裝置11的運作。
如第63A和63B圖所示，將H電壓輸入至半導體裝置11的信號輸入部16。
H電壓會輸入至反向器13中的p通道Si電晶體18之閘極，以至於關閉p通道Si電晶體18。
H電壓亦輸入至反向器13中的n通道Si電晶體19之閘極，以至於打開n通道Si電晶體19。結果，輸出如Vss的L電壓至反向器13的信號輸出部20。
於是，L電壓會輸入至第一OS電晶體14的閘極，以至於關閉第一OS電晶體14。
另一方面，H電壓亦輸入至第二OS電晶體15的閘極，以至於打開第二OS電晶體15。
替代地，如第64A和64B圖所示，將L電壓輸入至半導體裝置11的信號輸入部16。
L電壓會輸入至反向器13中的p通道Si電晶體18之閘極，以至於打開p通道Si電晶體18。結果，輸出如 Vdd的H電壓至反向器13的信號輸出部20。
在那情況下，由於L電壓亦輸入至n通道Si電晶體19的閘極，因此關閉反向器13中的n通道Si電晶體19。
於是，H電壓會輸入至第一OS電晶體14的閘極，以至於打開第一OS電晶體14。
另一方面，L電壓亦輸入至第二OS電晶體15的閘極，以至於關閉第二OS電晶體15。
以此方式，藉由輸入L電壓至信號輸入部16來打開第一OS電晶體14並關閉第二OS電晶體15，且藉由輸入H電壓至信號輸入部16來關閉第一OS電晶體14並打開第二OS電晶體15。因此，第一OS電晶體14可猶如p通道電晶體般驅動，而第二OS電晶體15可猶如n通道電晶體般驅動。
在第一OS電晶體14和第二OS電晶體15之各者中，移動率很高且截止洩漏電流比在如矽之半導體中的截止洩漏電流小很多。因此，半導體裝置11的移動率高且截止洩漏電流小。
半導體裝置11可當作反向器或緩衝器。下面說明半導體裝置11當作反向器的情況之實例。實施例3中說明半導體裝置11當作緩衝器的情況之實例。
當作反向器的半導體裝置11係顯示於第4A和4B圖中。半導體裝置11包括第一電晶體14、第二電晶體15、及反向器13。第一電晶體14和第二電晶體15之各者係為 OS電晶體。反向器13包括Si電晶體。
以下，第一電晶體14和第二電晶體15(皆為OS電晶體)分別亦稱為第一OS電晶體14和第二OS電晶體15。
第一OS電晶體14的閘極係電性連接反向器13的信號輸出部20，可以Vdd施加至第一OS電晶體14的源極和汲極之其一者，且源極和汲極之另一者可電性連接信號輸出部17。
第二OS電晶體15的閘極係電性連接信號輸入部16，可以Vss施加至第二OS電晶體15的源極和汲極之其一者，且源極和汲極之另一者可電性第一OS電晶體14的源極和汲極之另一者和信號輸出部17。
反向器13包括p通道Si電晶體18及n通道Si電晶體19。
p通道Si電晶體18的閘極係電性連接信號輸入部16，以Vdd施加至p通道Si電晶體18的源極和汲極之其一者，且源極和汲極之另一者係電性連接信號輸出部20。關於電壓Vdd，施加至p通道Si電晶體18的源極和汲極之其一者的Vdd與施加至第一OS電晶體14的源極和汲極之其一者的Vdd相等或不同。
n通道Si電晶體19的閘極係電性連接信號輸入部16，以Vss施加至n通道Si電晶體19的源極和汲極之其一者，且源極和汲極之另一者係電性連接信號輸出部20。關於電壓Vss，施加至n通道Si電晶體19的源極和汲極 之其一者的Vss與施加至第二OS電晶體15的源極和汲極之其一者的Vss相等或不同。
半導體裝置11可當作反向器。亦即，藉由輸入H電壓至半導體裝置11來輸出L電壓，且藉由輸入L電壓至半導體裝置11來輸出H電壓。以下使用第5和6圖來說明半導體裝置11的運作。
如第5圖所示，H電壓會輸入至半導體裝置11的信號輸入部16。
H電壓會輸入至反向器13中的p通道Si電晶體18之閘極，以至於關閉p通道Si電晶體18。
H電壓亦輸入至反向器13中的n通道Si電晶體19之閘極，以至於打開n通道Si電晶體19。結果，輸出L電壓至反向器13的信號輸出部20。
於是，L電壓會輸入至第一OS電晶體14的閘極，以至於關閉第一OS電晶體14。
另一方面，H電壓亦輸入至第二OS電晶體15的閘極，以至於打開第二OS電晶體15。結果，輸出如Vss的L電壓至信號輸出部17。
替代地，如第6圖所示，將L電壓輸入至半導體裝置11的信號輸入部16。
L電壓會輸入至反向器13中的p通道Si電晶體18之閘極，以至於打開p通道Si電晶體18。結果，輸出H電壓至反向器13的信號輸出部20。
在那情況下，由於L電壓亦輸入至n通道Si電晶體 19的閘極，因此關閉反向器13中的n通道Si電晶體19。
於是，H電壓會輸入至第一OS電晶體14的閘極，以至於打開第一OS電晶體14。結果，輸出如Vdd的H電壓至信號輸出部17。
另一方面，L電壓亦輸入至第二OS電晶體15的閘極，以至於關閉第二OS電晶體15。
以此方式，藉由輸入L電壓至信號輸入部16來從信號輸出部17輸出H電壓，且藉由輸入H電壓至信號輸入部16來從信號輸出部17輸出L電壓。半導體裝置11因而能當作反向器。
包括在傳統反向器中的電晶體為Si電晶體且Si電晶體的截止洩漏電流很大。同樣地，反向器13的截止洩漏電流也很大。因此，信號輸出部20的電位透過p通道Si電晶體18的源極和汲極以及透過n通道Si電晶體19的源極和汲極洩漏出。
然而，第一OS電晶體14和第二OS電晶體15之各者的截止洩漏電流很小，因為它們是OS電晶體。因此，信號輸出部17的電位保持特性比信號輸出部20的電位保持特性更好。由此，在本實施例之半導體裝置中的輸出電壓之保持特性是極佳的。
藉由結晶化通道區中的氧化物半導體可更加提高第一OS電晶體14和第二OS電晶體15之各者的移動率。再者，藉由去除氧化物半導體中如氫的雜質可更加降低第一 OS電晶體14和第二OS電晶體15之各者的截止洩漏電流。之後提出這些的說明。
(實施例3)
本實施例所描述的係一種包括一第一電晶體、一第二電晶體、及一反向器的半導體裝置，其中反向器的輸出係輸入至第二電晶體的閘極，且反向器的輸入亦輸入至第一電晶體的閘極，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器中的電晶體之每個通道區含有矽。
半導體裝置41係顯示於第7A和7B圖中。半導體裝置41與實施例2所述之半導體裝置11的不同之處為反向器43的輸出係電性連接第二OS電晶體45的閘極。
半導體裝置41包括第一OS電晶體44、第二OS電晶體45、及反向器43。反向器43包括Si電晶體。
第一OS電晶體44的閘極係電性連接信號輸入部46，以Vdd施加至第一OS電晶體44的源極和汲極之其一者，且源極和汲極之另一者可電性連接信號輸出部47。
第二OS電晶體45的閘極係電性連接反向器43的信號輸出部50，以Vss施加至第二OS電晶體45的源極和汲極之其一者，且源極和汲極之另一者可電性第一OS電晶體44的源極和汲極之另一者和信號輸出部47。
反向器43包括p通道Si電晶體48及n通道Si電晶體49。
p通道Si電晶體48的閘極係電性連接信號輸入部46，以Vdd施加至p通道Si電晶體48的源極和汲極之其一者，且源極和汲極之另一者係電性連接信號輸出部50。關於電壓Vdd，施加至p通道Si電晶體48的源極和汲極之其一者的Vdd與施加至第一OS電晶體44的源極和汲極之其一者的Vdd相等或不同。
n通道Si電晶體49的閘極係電性連接信號輸入部46，以Vss施加至n通道Si電晶體49的源極和汲極之其一者，且源極和汲極之另一者係電性連接信號輸出部50。關於電壓Vss，施加至n通道Si電晶體49的源極和汲極之其一者的Vss與施加至第二OS電晶體45的源極和汲極之其一者的Vss相等或不同。
半導體裝置41當作緩衝器。亦即，藉由輸入H電壓至半導體裝置41來輸出H電壓，且藉由輸入L電壓至半導體裝置41來輸出L電壓。以下使用第8和9圖來說明半導體裝置41的運作。
如第8圖所示，將H電壓輸入至半導體裝置41的信號輸入部46。
H電壓會輸入至反向器43中的p通道Si電晶體48之閘極，以至於關閉p通道Si電晶體48。
H電壓亦輸入至反向器43中的n通道Si電晶體49之閘極，以至於打開n通道Si電晶體49。結果，輸出L電壓至反向器43的信號輸出部50。
於是，L電壓會輸入至第二OS電晶體45的閘極，以 至於關閉第二OS電晶體45。
另一方面，H電壓亦輸入至第一OS電晶體44的閘極，以至於打開第一OS電晶體44。結果，輸出H電壓至信號輸出部47。
替代地，如第9圖所示，將L電壓輸入至半導體裝置41的信號輸入部46。
L電壓會輸入至反向器43中的p通道Si電晶體48之閘極，以至於打開p通道Si電晶體48。結果，輸出H電壓至反向器43的信號輸出部50。
在那情況下，由於L電壓亦輸入至n通道Si電晶體49的閘極，因此關閉反向器43中的n通道Si電晶體49。
於是，H電壓會輸入至第二OS電晶體45的閘極，以至於打開第二OS電晶體45。結果，輸出L電壓至信號輸出部47。
另一方面，L電壓亦輸入至第一OS電晶體44的閘極，以至於關閉第一OS電晶體44。
以此方式，藉由輸入L電壓至信號輸入部46來從信號輸出部47輸出L電壓，且藉由輸入H電壓至信號輸入部46來從信號輸出部47輸出H電壓。半導體裝置41因而當作緩衝器。
包括在傳統反向器中的電晶體為Si電晶體且Si電晶體的截止洩漏電流很大。同樣地，反向器43的截止洩漏電流也很大。因此，信號輸出部50的電位透過p通道Si 電晶體48的源極和汲極以及透過n通道Si電晶體49的源極和汲極洩漏出。
然而，第一OS電晶體44和第二OS電晶體45之各者的截止洩漏電流很小，因為它們是OS電晶體。因此，信號輸出部47的電位保持特性比信號輸出部50的電位保持特性更好。由此，在本實施例之半導體裝置中的輸出電壓之保持特性是極佳的。
藉由結晶化通道區中的氧化物半導體可更加提高第一OS電晶體44和第二OS電晶體45之各者的移動率。再者，藉由去除氧化物半導體中如氫的雜質可更加降低第一OS電晶體44和第二OS電晶體45之各者的截止洩漏電流。之後提出這些的說明。
(實施例4)
本實施例所描述的係一種在實施例2所述之半導體裝置11的信號輸入部16之前設置反向器的半導體裝置。藉由設置反向器，半導體裝置能當作緩衝器或反向器。
實施例4所描述的係一種包括一第一電晶體、一第二電晶體、一第一反向器、及一第二反向器的半導體裝置，其中第一反向器的輸出係輸入至第一電晶體的閘極，第二反向器的輸出不只輸入至第一反向器，而且輸入至第二電晶體的閘極，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器及第二反向器中的電晶體之各通道區含有矽。半導體裝 置當作緩衝器。
又，實施例4所描述的係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一第三反向器的半導體裝置，其中第一反向器的輸出係輸入至第一電晶體的閘極，第二反向器的輸出不只輸入至第一反向器，而且輸入至第二電晶體的閘極，第三反向器的輸出係輸入至第二反向器，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器、及第三反向器中的電晶體之各通道區含有矽。半導體裝置當作反向器。
當作緩衝器的半導體裝置71係顯示於第10圖中。半導體裝置71包括第一OS電晶體74、第二OS電晶體75、第一反向器73、及第二反向器78。第一反向器73和第二反向器78包括Si電晶體。
第一OS電晶體74的閘極係電性連接第一反向器73的信號輸出部79，以Vdd施加至第一OS電晶體74的源極和汲極之其一者，且源極和汲極之另一者係電性連接信號輸出部77。
第二OS電晶體75的閘極係電性連接信號輸入部80，以Vss施加至第二OS電晶體75的源極和汲極之其一者，且源極和汲極之另一者係電性連接信號輸出部77。
如同在實施例1至3中，雖然並未顯示，但第一反向器73和第二反向器78之各者包括p通道Si電晶體及n通道Si電晶體。p通道Si電晶體及n通道Si電晶體係以 類似於實施例1至3之任一者的方式來連接。
半導體裝置71當作緩衝器。亦即，藉由輸入H電壓至半導體裝置71來輸出H電壓，且藉由輸入L電壓至半導體裝置71來輸出L電壓。以下使用第11A和11B圖來說明半導體裝置71的運作。
如第11A圖所示，將H電壓輸入至信號輸入部76，以至於從第二反向器78輸出L電壓。
L電壓會透過信號輸入部80輸入至第一反向器73，以至於輸出H電壓。H電壓會輸入至第一OS電晶體74的閘極，以至於打開第一OS電晶體74。結果，輸出H電壓至信號輸出部77。
另一方面，L電壓亦輸入至第二OS電晶體75的閘極，以至於關閉第二OS電晶體75。
替代地，如第11B圖所示，將L電壓輸入至信號輸入部76，以至於從第二反向器78輸出H電壓。
H電壓會透過信號輸入部80輸入至第一反向器73，以至於輸出L電壓。L電壓會輸入至第一OS電晶體74的閘極，以至於關閉第一OS電晶體74。
另一方面，H電壓亦輸入至第二OS電晶體75的閘極，以至於打開第二OS電晶體75。結果，輸出L電壓至信號輸出部77。
以此方式，藉由輸入H電壓至信號輸入部76來從信號輸出部77輸出H電壓，且藉由輸入L電壓至信號輸入部76來從信號輸出部77輸出L電壓。半導體裝置71因 而當作緩衝器。
接著，當作反向器的半導體裝置71係顯示於第12圖中。半導體裝置71包括第一OS電晶體74、第二OS電晶體75、第一反向器73、第二反向器78、及第三反向器82。第一反向器73、第二反向器78、及第三反向器82包括Si電晶體。在第12圖所示之半導體裝置71中，加入第三反向器82至第10圖所示之半導體裝置71中。
第三反向器82的結構和連接與第一反向器73及第二反向器78之任一者類似。
半導體裝置71當作反向器。亦即，藉由輸入H電壓至半導體裝置71來輸出L電壓，且藉由輸入L電壓至半導體裝置71來輸出H電壓。以下使用第13A和13B圖來說明半導體裝置71的運作。
如第13A圖所示，將H電壓輸入至信號輸入部76，以至於從第三反向器82輸出L電壓。
L電壓會透過信號輸入部81輸入至第二反向器78，以至於輸出H電壓。
H電壓會透過信號輸入部80輸入至第一反向器73，以至於輸出L電壓。L電壓會輸入至第一OS電晶體74的閘極，以至於關閉第一OS電晶體74。
另一方面，H電壓亦輸入至第二OS電晶體75的閘極，以至於打開第二OS電晶體75。結果，輸出L電壓至信號輸出部77。
替代地，如第13B圖所示，將L電壓輸入至信號輸入 部76，以至於從第三反向器82輸出H電壓。
H電壓會透過信號輸入部81輸入至第二反向器78，以至於從第二反向器78輸出L電壓。
L電壓會透過信號輸入部80輸入至第一反向器73，以至於輸出H電壓。H電壓會輸入至第一OS電晶體74的閘極，以至於打開第一OS電晶體74。結果，輸出H電壓至信號輸出部77。
另一方面，L電壓亦輸入至第二OS電晶體75的閘極，以至於關閉第二OS電晶體75。
以此方式，藉由輸入H電壓至信號輸入部76來從信號輸出部77輸出L電壓，且藉由輸入L電壓至信號輸入部76來從信號輸出部77輸出H電壓。半導體裝置71因而當作反向器。
(實施例5)
本實施例所描述的係一種在實施例3所述之半導體裝置41的信號輸入部46之前設置反向器的半導體裝置。藉由設置反向器，半導體裝置可當作緩衝器或反向器。
實施例5所描述的係一種包括一第一電晶體、一第二電晶體、一第一反向器、及一第二反向器的半導體裝置，其中第一反向器的輸出係輸入至第二電晶體的閘極，第二反向器的輸出不只輸入至第一反向器，而且輸入至第一電晶體的閘極，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向 器及第二反向器中的電晶體之各通道區含有矽。半導體裝置當作反向器。
又，實施例5所描述的係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一第三反向器的半導體裝置，其中第一反向器的輸出係輸入至第二電晶體的閘極，第二反向器的輸出不只輸入至第一反向器，而且輸入至第一電晶體的閘極，第三反向器的輸出係輸入至第二反向器，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器、及第三反向器中的電晶體之各通道區含有矽。半導體裝置當作緩衝器。
當作反向器的半導體裝置101係顯示於第14圖中。半導體裝置101包括第一OS電晶體104、第二OS電晶體105、第一反向器103、及第二反向器108。第一反向器103和第二反向器108包括Si電晶體。
第一OS電晶體104和第二OS電晶體105的連接、及第一反向器103和第二反向器108的結構和連接與以上實施例所述類似。
半導體裝置101當作反向器。亦即，藉由輸入H電壓至半導體裝置101來輸出L電壓，且藉由輸入L電壓至半導體裝置101來輸出H電壓。以下使用第15A和15B圖來說明半導體裝置101的運作。
如第15A圖所示，將H電壓輸入至信號輸入部106，以至於從第二反向器108輸出L電壓。
L電壓會透過信號輸入部110輸入至第一反向器103，以至於輸出H電壓。H電壓會輸入至第二OS電晶體105的閘極，以至於打開第二OS電晶體105。結果，輸出L電壓至信號輸出部107。
另一方面，L電壓亦輸入至第一OS電晶體104的閘極，以至於關閉第一OS電晶體104。
替代地，如第15B圖所示，將L電壓輸入信號輸入部106，以至於從第二反向器108輸出H電壓。
H電壓會透過信號輸入部110輸入至第一反向器103，以至於輸出L電壓。L電壓會輸入至第二OS電晶體105的閘極，以至於關閉第二OS電晶體105。
另一方面，H電壓亦輸入至第一OS電晶體104的閘極，以至於打開第一OS電晶體104。結果，輸出H電壓至信號輸出部107。
以此方式，藉由輸入H電壓至信號輸入部106來從信號輸出部107輸出L電壓，且藉由輸入L電壓至信號輸入部106來從信號輸出部107輸出H電壓。半導體裝置101因而當作反向器。
接著，當作緩衝器的半導體裝置101係顯示於第16圖中。半導體裝置101包括第一OS電晶體104、第二OS電晶體105、第一反向器103、第二反向器108、及第三反向器111。第一反向器103、第二反向器108、及第三反向器111包括Si電晶體。在第16圖所示之半導體裝置101中，加入第三反向器111至第14圖所示之半導體裝置101 中。
第三反向器111的結構和連接與第一反向器103及第二反向器108之任一者類似。
半導體裝置101當作緩衝器。亦即，藉由輸入H電壓至半導體裝置101來輸出H電壓，且藉由輸入L電壓至半導體裝置101來輸出L電壓。以下使用第17A和17B圖來說明半導體裝置101的運作。
如第17A圖所示，將H電壓輸入至信號輸入部106，以至於從第三反向器111輸出L電壓。
L電壓會透過信號輸入部112輸入至第二反向器108，以至於輸出H電壓。
H電壓會透過信號輸入部110輸入至第一反向器103，以至於輸出L電壓。L電壓會輸入至第二OS電晶體105的閘極，以至於關閉第二OS電晶體105。
另一方面，H電壓亦輸入至第一OS電晶體104的閘極，以至於打開第一OS電晶體104。結果，輸出H電壓至信號輸出部107。
替代地，如第17B圖所示，將L電壓輸入至信號輸入部106，以至於從第三反向器111輸出H電壓。
H電壓會透過信號輸入部112輸入至第二反向器108，以至於從第二反向器108輸出L電壓。
L電壓會透過信號輸入部110輸入至第一反向器103，以至於輸出H電壓。H電壓會輸入至第二OS電晶體105的閘極，以至於打開第二OS電晶體105。結果，輸出 L電壓至信號輸出部107。
另一方面，L電壓亦輸入至第一OS電晶體104的閘極，以至於關閉第一OS電晶體104。
以此方式，藉由輸入H電壓至信號輸入部106來從信號輸出部107輸出H電壓，且藉由輸入L電壓至信號輸入部106來從信號輸出部107輸出L電壓。半導體裝置101因而當作緩衝器。
(實施例6)
本實施例所描述的係一種在實施例2所述之半導體裝置11的信號輸入部16之前設置NAND閘的半導體裝置。藉由設置NAND閘，半導體裝置可當作AND閘或NAND閘。
實施例6所描述的係一種包括一第一電晶體、一第二電晶體、一反向器、及一NAND閘的半導體裝置，其中反向器的輸出係輸入至第一電晶體的閘極，NAND閘的輸出不只輸入至反向器，而且輸入至第二電晶體的閘極，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器及NAND閘中的電晶體之各通道區含有矽。半導體裝置當作AND閘。
又，實施例6所描述的係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一NAND閘的半導體裝置，其中第一反向器的輸出係輸入至第一電晶體的閘極，第二反向器的輸出不只輸入至第一反向器， 而且輸入至第二電晶體的閘極，NAND閘的輸出係輸入至第二反向器，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器、及NAND閘中的電晶體之各通道區含有矽。半導體裝置當作NAND閘。
當作AND閘的半導體裝置121係顯示於第18A圖中。半導體裝置121包括第一OS電晶體124、第二OS電晶體125、反向器123、及NAND閘128。反向器123和NAND閘128包括Si電晶體。
第一OS電晶體124和第二OS電晶體125的連接、及反向器123的結構和連接與實施例2所述類似。
可將已知結構應用於NAND閘128。NAND閘128的實例係顯示於第18B圖中，其中NAND閘128包括p通道Si電晶體140和141及n通道電晶體142和143。
半導體裝置121當作AND閘。亦即，藉由輸入H電壓至信號輸入部126和131來輸出H電壓，且在其他情況下輸出L電壓。以下使用第19A和19B圖來說明半導體裝置121的運作。
如第19A圖所示，將H電壓輸入至信號輸入部126且將H電壓輸入至信號輸入部131，以至於從NAND閘128輸出L電壓。
L電壓會透過信號輸入部130輸入至反向器123，以至於輸出H電壓。H電壓會輸入至第一OS電晶體124的閘極，以至於打開第一OS電晶體124。結果，輸出H電 壓至信號輸出部127。
另一方面，L電壓亦輸入至第二OS電晶體125的閘極，以至於關閉第二OS電晶體125。
替代地，如第19B圖所示，輸入電壓至信號輸入部126和131，以至於從NAND閘128輸出H電壓。
H電壓會透過信號輸入部130輸入至反向器123，以至於輸出L電壓。L電壓會輸入至第一OS電晶體124的閘極，以至於關閉第一OS電晶體124。
另一方面，H電壓亦輸入至第二OS電晶體125的閘極，以至於打開第二OS電晶體125。結果，輸出L電壓至信號輸出部127。
以此方式，藉由輸入H電壓至信號輸入部126和131來輸出H電壓，且在其他情況下輸出L電壓。半導體裝置121因而當作AND閘。
接著，當作NAND閘的半導體裝置121係顯示於第20圖中。半導體裝置121包括第一OS電晶體124、第二OS電晶體125、第一反向器123、第二反向器132、及NAND閘128。第一反向器123、第二反向器132、及NAND閘128包括Si電晶體。在第20圖所示之半導體裝置121中，加入第二反向器132至第18A和18B圖所示之半導體裝置121中。
半導體裝置121當作NAND閘。亦即，藉由輸入H電壓至信號輸入部126和131來輸出L電壓，且在其他情況下輸出H電壓。以下使用第21A和21B圖來說明半導體 裝置121的運作。
如第21A圖所示，將H電壓輸入至信號輸入部126且將H電壓輸入至信號輸入部131，以至於從NAND閘128輸出L電壓。
L電壓會透過信號輸入部133輸入至第二反向器132，以至於輸出H電壓。
H電壓會透過信號輸入部130輸入至第一反向器123，以至於輸出L電壓。L電壓會輸入至第一OS電晶體124的閘極，以至於關閉第一OS電晶體124。
另一方面，H電壓亦輸入至第二OS電晶體125的閘極，以至於打開第二OS電晶體125。結果，輸出L電壓至信號輸出部127。
替代地，如第21B圖所示，輸入電壓至信號輸入部126和131，以至於從NAND閘128輸出H電壓。
H電壓會透過信號輸入部133輸入至第二反向器132，以至於輸出L電壓。
L電壓會透過信號輸入部130輸入至第一反向器123，以至於輸出H電壓。H電壓會輸入至第一OS電晶體124的閘極，以至於打開第一OS電晶體124。結果，輸出H電壓至信號輸出部127。
另一方面，L電壓亦輸入至第二OS電晶體125的閘極，以至於關閉第二OS電晶體125。
以此方式，藉由輸入H電壓至信號輸入部126和131來輸出L電壓，且在其他情況下輸出H電壓。半導體裝置 121因而當作NAND閘。
(實施例7)
本實施例所描述的係一種在實施例3所述之半導體裝置41的信號輸入部46之前設置NAND閘的半導體裝置。藉由設置NAND閘，半導體裝置可當作NAND閘或AND閘。
實施例7所描述的係一種包括一第一電晶體、一第二電晶體、一反向器、及一NAND閘的半導體裝置，其中反向器的輸出係輸入至第二電晶體的閘極，NAND閘的輸出不只輸入至反向器，而且輸入至第一電晶體的閘極，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器及NAND閘中的電晶體之各通道區含有矽。半導體裝置當作NAND閘。
又，實施例7所描述的係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一NAND閘的半導體裝置，其中第一反向器的輸出係輸入至第二電晶體的閘極，第二反向器的輸出不只輸入至第一反向器，而且輸入至第一電晶體的閘極，NAND閘的輸出係輸入至第二反向器，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器、及NAND閘中的電晶體之各通道區含有矽。半導體裝置當作AND閘。
當作NAND閘的半導體裝置161係顯示於第22圖 中。半導體裝置161包括第一OS電晶體164、第二OS電晶體165、反向器163、及NAND閘168。反向器163和NAND閘168包括Si電晶體。
第一OS電晶體164和第二OS電晶體165的連接、及反向器163的結構和連接與實施例3所述類似。NAND閘168的結構與實施例6所述類似。
半導體裝置161當作NAND閘。亦即，藉由輸入H電壓至信號輸入部166和171來輸出L電壓，且在其他情況下輸出H電壓。以下使用第23A和23B圖來說明半導體裝置161的運作。
如第23A圖所示，將H電壓輸入至信號輸入部166且將H電壓輸入至信號輸入部171，以至於從NAND閘168輸出L電壓。
L電壓會透過信號輸入部170輸入至反向器163，以至於輸出H電壓。H電壓會輸入至第二OS電晶體165的閘極，以至於打開第二OS電晶體165。結果，輸出L電壓至信號輸出部167。
另一方面，L電壓亦輸入至第一OS電晶體164的閘極，以至於關閉第一OS電晶體164。
替代地，如第23B圖所示，輸入電壓至信號輸入部166和171，以至於從NAND閘168輸出H電壓。
H電壓會透過信號輸入部170輸入至反向器163，以至於輸出L電壓。L電壓會輸入至第二OS電晶體165的閘極，以至於關閉第二OS電晶體165。
另一方面，H電壓亦輸入至第一OS電晶體164的閘極，以至於打開第一OS電晶體164。結果，輸出H電壓至信號輸出部167。
以此方式，藉由輸入H電壓至信號輸入部166和171來輸出L電壓，且在其他情況下輸出H電壓。半導體裝置161因而當作NAND閘。
接著，當作AND閘的半導體裝置161係顯示於第24圖中。半導體裝置161包括第一OS電晶體164、第二OS電晶體165、第一反向器163、第二反向器172、及NAND閘168。第一反向器163、第二反向器172、及NAND閘168包括Si電晶體。在第24圖所示之半導體裝置161中，加入第二反向器172至第22圖所示之半導體裝置161中。
半導體裝置161當作AND閘。亦即，藉由輸入H電壓至信號輸入部166和171來輸出H電壓，且在其他情況下輸出L電壓。以下使用第25A和25B圖來說明半導體裝置161的運作。
如第25A圖所示，將H電壓輸入至信號輸入部166且將H電壓輸入至信號輸入部171，以至於從NAND閘168輸出L電壓。
L電壓會透過信號輸入部173輸入至第二反向器172，以至於輸出H電壓。
H電壓會透過信號輸入部170輸入至第一反向器163，以至於輸出L電壓。L電壓會輸入至第二OS電晶體 165的閘極，以至於關閉第二OS電晶體165。
另一方面，H電壓亦輸入至第一OS電晶體164的閘極，以至於打開第一OS電晶體164。結果，輸出H電壓至信號輸出部167。
替代地，如第25B圖所示，輸入電壓至信號輸入部166和171，以至於從NAND閘168輸出H電壓。
H電壓會透過信號輸入部173輸入至第二反向器178，以至於輸出L電壓。
L電壓會透過信號輸入部170輸入至第一反向器163，以至於輸出H電壓。H電壓會輸入至第二OS電晶體165的閘極，以至於打開第二OS電晶體165。結果，輸出L電壓至信號輸出部167。
另一方面，L電壓亦輸入至第一OS電晶體164的閘極，以至於關閉第一OS電晶體164。
以此方式，藉由輸入H電壓至信號輸入部166和171來輸出H電壓，且在其他情況下輸出L電壓。半導體裝置161因而當作AND閘。
(實施例8)
本實施例所描述的係一種在實施例2所述之半導體裝置11的信號輸入部16之前設置NOR閘的半導體裝置。藉由設置NOR閘，半導體裝置可當作OR閘或NOR閘。
實施例8所描述的係一種包括一第一電晶體、一第二電晶體、一反向器、及一NOR閘的半導體裝置，其中反 向器的輸出係輸入至第一電晶體的閘極，NOR閘的輸出不只輸入至反向器，而且輸入至第二電晶體的閘極，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器及NOR閘中的電晶體之各通道區含有矽。半導體裝置當作OR閘。
又，實施例8所描述的係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一NOR閘的半導體裝置，其中第一反向器的輸出係輸入至第一電晶體的閘極，第二反向器的輸出不只輸入至第一反向器，而且輸入至第二電晶體的閘極，NOR閘的輸出係輸入至第二反向器，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器、及NOR閘中的電晶體之各通道區含有矽。半導體裝置當作NOR閘。
當作OR閘的半導體裝置191係顯示於第26A圖中。半導體裝置191包括第一OS電晶體194、第二OS電晶體195、反向器193、及NOR閘198。反向器193和NOR閘198包括Si電晶體。
第一OS電晶體194和第二OS電晶體195的連接、及反向器193的結構和連接與實施例2所述類似。
可將已知結構應用於NOR閘198。NOR閘198的實例係顯示於第26B圖中，其中NOR閘198包括p通道Si電晶體210和211及n通道電晶體212和213。
半導體裝置191當作OR閘。亦即，藉由輸入L電壓 至信號輸入部196和201來輸出L電壓，且在其他情況下輸出H電壓。以下使用第27A和27B圖來說明半導體裝置191的運作。
如第27A圖所示，將L電壓輸入至信號輸入部196且將L電壓輸入至信號輸入部201，以至於從NOR閘198輸出H電壓。
H電壓會透過信號輸入部200輸入至反向器193，以至於輸出L電壓。L電壓會輸入至第一OS電晶體194的閘極，以至於關閉第一OS電晶體194。
另一方面，H電壓亦輸入至第二OS電晶體195的閘極，以至於打開第二OS電晶體195。結果，輸出L電壓至信號輸出部197。
替代地，如第27B圖所示，輸入電壓至信號輸入部196和201，以至於從NOR閘198輸出L電壓。
L電壓會透過信號輸入部200輸入至反向器193，以至於輸出H電壓。H電壓會輸入至第一OS電晶體194的閘極，以至於打開第一OS電晶體194。結果，輸出H電壓至信號輸出部197。
另一方面，L電壓亦輸入至第二OS電晶體195的閘極，以至於關閉第二OS電晶體195。
以此方式，藉由輸入L電壓至信號輸入部196和201來輸出L電壓，且在其他情況下輸出H電壓。半導體裝置191因而當作OR閘。
接著，當作NOR閘的半導體裝置191係顯示於第28 圖中。半導體裝置191包括第一OS電晶體194、第二OS電晶體195、第一反向器193、第二反向器202、及NOR閘198。第一反向器193、第二反向器202、及NOR閘198包括Si電晶體。在第28圖所示之半導體裝置191中，加入第二反向器202至第26A和26B圖所示之半導體裝置191中。
半導體裝置191當作NOR閘。亦即，藉由輸入L電壓至信號輸入部196和201來輸出H電壓，且在其他情況下輸出L電壓。以下使用第29A和29B圖來說明半導體裝置191的運作。
如第29A圖所示，將L電壓輸入至信號輸入部196且將L電壓輸入至信號輸入部201，以至於從NOR閘198輸出H電壓。
H電壓會透過信號輸入部203輸入至第二反向器202，以至於輸出L電壓。
L電壓會透過信號輸入部200輸入至第一反向器193，以至於輸出H電壓。H電壓會輸入至第一OS電晶體194的閘極，以至於打開第一OS電晶體194。結果，輸出H電壓至信號輸出部197。
另一方面，L電壓亦輸入至第二OS電晶體195的閘極，以至於關閉第二OS電晶體195。
替代地，如第29B圖所示，輸入電壓至信號輸入部196和201，以至於從NOR閘198輸出L電壓。
L電壓會透過信號輸入部203輸入至第二反向器 202，以至於輸出H電壓。
H電壓會透過信號輸入部200輸入至第一反向器193，以至於輸出L電壓。L電壓會輸入至第一OS電晶體194的閘極，以至於關閉第一OS電晶體194。
另一方面，H電壓亦輸入至第二OS電晶體195的閘極，以至於打開第二OS電晶體195。結果，輸出L電壓至信號輸出部197。
以此方式，藉由輸入L電壓至信號輸入部196和201來輸出H電壓，且在其他情況下輸出L電壓。半導體裝置191因而當作NOR閘。
(實施例9)
本實施例所描述的係一種在實施例3所述之半導體裝置41的信號輸入部46之前設置NOR閘的半導體裝置。藉由設置NOR閘，半導體裝置可當作NOR閘或OR閘。
實施例9所描述的係一種包括一第一電晶體、一第二電晶體、一反向器、及一NOR閘的半導體裝置，其中反向器的輸出係輸入至第二電晶體的閘極，NOR閘的輸出不只輸入至反向器，而且輸入至第一電晶體的閘極，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在反向器及NOR閘中的電晶體之各通道區含有矽。半導體裝置當作NOR閘。
另外，實施例9所描述的係一種包括一第一電晶體、一第二電晶體、一第一反向器、一第二反向器、及一NOR 閘的半導體裝置，其中第一反向器的輸出係輸入至第二電晶體的閘極，第二反向器的輸出不只輸入至第一反向器，而且輸入至第一電晶體的閘極，NOR閘的輸出係輸入至第二反向器，第一電晶體及第二電晶體的通道區包括各含有In、Zn、或Sn的氧化物半導體膜，且包括在第一反向器、第二反向器、及NOR閘中的電晶體之各通道區含有矽。半導體裝置當作OR閘。
當作NOR閘的半導體裝置221係顯示於第30圖中。半導體裝置221包括第一OS電晶體224、第二OS電晶體225、反向器223、及NOR閘228。反向器223和NOR閘228包括Si電晶體。
第一OS電晶體224和第二OS電晶體225的連接、及反向器223的結構和連接與實施例3所述類似。NOR閘228的結構與實施例8所述類似。
半導體裝置221當作NOR閘。亦即，藉由輸入L電壓至信號輸入部226和231來輸出H電壓，且在其他情況下輸出L電壓。以下使用第31A和31B圖來說明半導體裝置221的運作。
如第31A圖所示，將L電壓輸入至信號輸入部226且將L電壓輸入至信號輸入部231，以至於從NOR閘228輸出H電壓。
H電壓會透過信號輸入部230輸入至反向器223，以至於輸出L電壓。L電壓會輸入至第二OS電晶體225的閘極，以至於關閉第二OS電晶體225。
另一方面，H電壓亦輸入至第一OS電晶體224的閘極，以至於打開第一OS電晶體224。結果，輸出H電壓至信號輸出部227。
替代地，如第31B圖所示，輸入電壓至信號輸入部226和231，以至於從NOR閘228輸出L電壓。
L電壓會透過信號輸入部230輸入至反向器223，以至於輸出H電壓。H電壓會輸入至第二OS電晶體225的閘極，以至於打開第二OS電晶體225。結果，輸出L電壓至信號輸出部227。
另一方面，L電壓亦輸入至第一OS電晶體224的閘極，以至於關閉第一OS電晶體224。
以此方式，藉由輸入L電壓至信號輸入部266和231來輸出H電壓，且在其他情況下輸出L電壓。半導體裝置221因而當作NOR閘。
接著，當作OR閘的半導體裝置221係顯示於第32圖中。半導體裝置221包括第一OS電晶體224、第二OS電晶體225、第一反向器223、第二反向器232、及NOR閘228。第一反向器223、第二反向器232、及NOR閘228包括Si電晶體。在第32圖所示之半導體裝置221中，加入第二反向器232至第30圖所示之半導體裝置221中。
半導體裝置221當作OR閘。亦即，藉由輸入L電壓至信號輸入部266和231來輸出L電壓，且在其他情況下輸出H電壓。以下使用第33A和33B圖來說明半導體裝置221的運作。
如第33A圖所示，將L電壓輸入至信號輸入部226且將L電壓輸入至信號輸入部231，以至於從NOR閘228輸出H電壓。
H電壓會透過信號輸入部233輸入至第二反向器232，以至於輸出L電壓。
L電壓會透過信號輸入部230輸入至第一反向器223，以至於輸出H電壓。H電壓會輸入至第二OS電晶體225的閘極，以至於打開第二OS電晶體225。結果，輸出L電壓至信號輸出部227。
另一方面，L電壓亦輸入至第一OS電晶體224的閘極，以至於關閉第一OS電晶體224。
替代地，如第33B圖所示，輸入電壓至信號輸入部226和231，以至於從NOR閘228輸出L電壓。
L電壓會透過信號輸入部233輸入至第二反向器232，以至於輸出H電壓。
H電壓會透過信號輸入部230輸入至第一反向器223，以至於輸出L電壓。L電壓會輸入至第二OS電晶體225的閘極，以至於關閉第二OS電晶體225。
另一方面，H電壓亦輸入至第一OS電晶體224的閘極，以至於打開第一OS電晶體224。結果，輸出H電壓至信號輸出部227。
以此方式，藉由輸入L電壓至信號輸入部226和231來輸出L電壓，且在其他情況下輸出H電壓。半導體裝置221因而當作OR閘。
(實施例10)
實施例10所描述的係一種RS正反器(以下亦稱為RS-FF)。RS-FF係使用第30圖所示之半導體裝置221、第26A和26B圖所示之半導體裝置191、或第28圖所示之半導體裝置191形成。
第34圖繪示使用半導體裝置221(第30圖)的RS-FF 301。RS-FF 301至少包括第一OS電晶體304、第二OS電晶體305、第一反向器303、第一NOR閘306、第三OS電晶體314、第四OS電晶體315、第二反向器313、及第二NOR閘316。
第一反向器303和第一NOR閘306包括Si電晶體。第二反向器313和第二NOR閘316包括Si電晶體。
第一OS電晶體304和第二OS電晶體305的連接、第三OS電晶體314和第四OS電晶體315的連接、第一反向器303和第一NOR閘306的結構和連接、及第二反向器313和第二NOR閘316的結構和連接與上述實施例所述類似。
SET信號係輸入至第二NOR閘316，而RESET信號係輸入至第一NOR閘306。
從信號輸出部320和321輸出RS-FF 301的信號。
依需要來設置緩衝器307和317及反向器308和318。
在內部設置具有小截止洩漏電流的OS電晶體之RS- FF 301中，節點322和節點323之各者的電位保持特性是極佳的。因此，可提供具有極佳保持特性的RS-FF。
接者，第35圖繪示使用半導體裝置191(第26A和26B圖)的RS-FF 301。RS-FF 301至少包括第一OS電晶體304、第二OS電晶體305、第一反向器303、第一NOR閘306、第三反向器309、第三OS電晶體314、第四OS電晶體315、第二反向器313、第二NOR閘316、及第四反向器319。
第一反向器303、第一NOR閘306、及第三反向器309包括Si電晶體。第二反向器313、第二NOR閘316、及第四反向器319包括Si電晶體。
第一OS電晶體304和第二OS電晶體305的連接、第三OS電晶體314和第四OS電晶體315的連接、第一反向器303、第一NOR閘306、和第三反向器309的結構和連接、及第二反向器313、第二NOR閘316、和第四反向器319的結構和連接與上述實施例所述類似。
RESET信號係輸入至第二NOR閘316，而SET信號係輸入至第一NOR閘306。
從信號輸出部320和321輸出RS-FF 301的信號。
依需要來設置反向器308和318。
在內部設置具有小截止洩漏電流的OS電晶體之RS-FF 301中，節點322和節點323之各者的電位保持特性是極佳的。因此，可提供具有極佳保持特性的RS-FF。
接者，第36圖繪示使用半導體裝置191(第28圖) 的RS-FF 301。RS-FF 301至少包括第一OS電晶體304、第二OS電晶體305、第一反向器303、第三反向器309、第一NOR閘306、第三OS電晶體314、第四OS電晶體315、第二反向器313、第四反向器319、及第二NOR閘316。
第一反向器303、第三反向器309、及第一NOR閘306包括Si電晶體。第二反向器313、第四反向器319、及第二NOR閘316包括Si電晶體。
第一OS電晶體304和第二OS電晶體305的連接、第三OS電晶體314和第四OS電晶體315的連接、第一反向器303、第三反向器309、和第一NOR閘306的結構和連接、以及第二反向器313、第四反向器319、和第二NOR閘316的結構和連接與上述實施例所述類似。
SET信號係輸入至第二NOR閘316，而RESET信號係輸入至第一NOR閘306。
從信號輸出部320和321輸出RS-FF 301的信號。
依需要來設置緩衝器307和317及反向器308和318。
在內部設置具有小截止洩漏電流的OS電晶體之RS-FF 301中，節點322和節點323之各者的電位保持特性是極佳的。因此，可提供具有極佳保持特性的RS-FF。
(實施例11)
實施例11所描述的係一種使用第10圖所述之RS-FF 的D正反器(以下亦稱為D-FF)。
如第37圖所示，D-FF 351至少包括第一RS-FF 352、第一NOR閘353、第二NOR閘354、第二RS-FF 357、第三NOR閘358、第四NOR閘359、第一反向器360、第二反向器361、第三反向器362、及第四反向器363。
實施例10所述之RS-FF 301可用於第一RS-FF 352和第二RS-FF 357之其一者或兩者。第一NOR閘353、第二NOR閘354、第三NOR閘358、第四NOR閘359、第一反向器360、第二反向器361、第三反向器362、及第四反向器363包括Si電晶體。
第一NOR閘353、第二NOR閘354、第三NOR閘358、第四NOR閘359、第一反向器360、第二反向器361、第三反向器362、及第四反向器363的結構和連接與上述實施例所述類似。
D信號係輸入至第二反向器361，而CLK信號係輸入至第四反向器363。
從信號輸出部355和356輸出D-FF 351的信號。
在內部設置具有小截止洩漏電流的OS電晶體之第一RS-FF 352和第二RS-FF 357之其一者或兩者中，節點322和節點323之各者的電位保持特性是極佳的；因此，可提供具有極佳保持特性的D-FF。
(實施例12)
說明半導體裝置的製造方法。在本實施例中，說明形成第1A和1B圖所示之電晶體2和反向器3的方法。在本實施例中說明反向器3中的p通道Si電晶體4之形成；n通道Si電晶體5亦能藉由添加n型雜質元素取代p型雜質元素來形成。
首先，如第38A圖所示，在基板700上形成絕緣膜701和由單晶半導體基板隔開的半導體膜702。
雖然沒有特別限定可用來作為基板700的材料，但材料必須至少具有夠高的耐熱性以禁得起之後進行的加熱處理。例如，可使用以熔化製程或浮式製程所形成的玻璃基板、石英基板、半導體基板、陶製基板或之類作為基板700。在之後進行之加熱處理的溫度很高的情形下，最好使用應變點高於或等於730℃的玻璃基板。
在本實施例中，p通道Si電晶體4係採用半導體膜702為單晶矽的例子來形成。
簡短地說明一種用來形成單晶半導體膜702的方法之具體實例。首先，以藉由電場加速之離子製成的離子束進入為單晶半導體基板的接合基板，藉此在距接合基板之上表面一定程度深的區域中形成由於結晶結構的失序而造成之易脆的脆弱層。形成脆弱層的深度能藉由離子束的加速能量及離子束進入的角度來調整。接著，互相附著接合基板及設有絕緣膜701的基板700，使得絕緣膜701夾在接合基板及基板700之間。附著係進行如下：接合基板及基板700彼此重疊，接著將大約1到500 N/cm2，最好是11 到20 N/cm2的壓力部分地施加到接合基板及基板700。一旦施加壓力，接合基板與絕緣膜701之間便從此部分開始結合，並延伸遍及接合基板與絕緣膜701彼此緊密接觸的整個表面。接著，進行加熱處理，藉此合併存在於脆弱層中的微孔隙，以增加微孔隙的體積。因此，為部分之接合基板的單晶半導體膜會與脆弱層中的接合基板分開。加熱處理是在基板700之應變點以下的溫度進行。接著，藉由蝕刻或之類將單晶半導體膜處理成希望的形狀，如此能形成半導體膜702。
為了控制臨界電壓，可將如硼、鋁、或鎵之給予p型導電性之雜質元素，或如磷或砷之給予n型導電性的雜質元素加到半導體膜702中。用來控制臨界電壓的雜質元素可在蝕刻半導體膜以具有預定形狀之前加到半導體膜中，或可在蝕刻半導體膜以具有預定形狀之後加到半導體膜702中。替代地，可將用來控制臨界電壓的雜質元素加至接合基板。替代地，可將雜質元素加到接合基板中以粗略地控制臨界電壓，且亦可將雜質元素加到未經蝕刻成預定形狀的半導體膜中或已被蝕刻成預定形狀的半導體膜702中以精細地控制臨界電壓。
雖然在本實施例中說明使用單晶半導體膜的實例，但本發明之實施例並不限於此結構。例如，可使用每元件由淺渠溝隔離(STI)或之類隔離的塊內半導體基板。例如，可使用藉由蒸氣沉積法在絕緣膜701上形成的多晶體、微晶體、或非晶半導體膜。替代地，半導體膜可藉由 已知的技術來結晶化。舉出使用雷射光的雷射結晶方法和採用觸媒元素的結晶方法作為已知的結晶化技術。替代地，可結合採用觸媒元素的結晶方法及雷射結晶方法。在使用如石英基板的耐熱基板之情況下，可能結合下列任何的結晶方法：利用電子加熱爐之熱結晶方法、使用紅外線的燈加熱結晶方法、使用觸媒元素的結晶方法、和以約950℃的高溫加熱方法。
接著，如第38B圖所示，半導體層704會由半導體膜702組成。之後，在半導體層704上形成閘極絕緣膜703。除了半導體層704之外，可形成n通道Si電晶體5的半導體層。
藉由電漿增強CVD法、濺射法或之類，能由單層或包括氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、鉿矽酸鹽(HfSixOy，(x>0，y>0))、添加氮的鉿矽酸鹽(HfSixOyNz，(x>0，y>0，z>0))、添加氮的鉿鋁酸鹽(HfAlxOyNz，(x>0，y>0，z>0))或之類的膜之層的堆疊構成的閘極絕緣膜703。
在本說明書中，氧氮化物係指氧含量多於氮含量的物質，而氧化氮係指氮含量多於氧含量的物質。
閘極絕緣膜703的厚度可例如大於或等於1 nm且小於或等於100 nm，最好是大於或等於10 nm且小於或等於50 nm。在本實施例中，係藉由電漿增強CVD法形成包含氧化矽的單層絕緣膜來作為閘極絕緣膜703。
接著，如第38C圖所示，形成閘極707。
為了形成閘極707，會形成導電膜並接著處理成預定形狀。導電膜可藉由CVD法、濺射法、蒸發沉積法、旋轉塗膜法或之類來形成。可對導電膜使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)或之類。另外，可使用包含上述金屬作為其主要成分的合金或包含上述金屬或之類的化合物。替代地，可使用摻有雜質元素(如給予半導體膜導電性的磷)之多晶矽或之類的半導體。
雖然在本實施例中係由單層導電膜來組成閘極707，但本實施例並不受限於此結構。可由複數個堆疊的導電膜來組成閘極707。
第一導電膜可使用氮化鉭或鉭且第二導電膜可使用鎢來作為兩個導電膜之組合。兩個導電膜之組合的其他實例包括氮化鎢及鎢之組合、氮化鉬及鉬之組合、鋁及鉭之組合、和鋁及鈦之組合。至於以高耐熱性為特徵之使用鎢或氮化鉭的兩層導電膜，可進行熱活化作用的加熱處理。或者，例如可使用矽化鎳及摻有給予n型導電性之雜質元素的矽、矽化鎢及摻有給予n型導電性之雜質元素的矽或之類來作為兩個導電膜之組合。
在使用由三個導電膜組成的三層結構之情況下，最好使用鉬膜、鋁膜、及鉬膜的堆疊結構。
可使用氧化銦、氧化銦和氧化錫之合金、氧化銦和氧化鋅之合金、氧化鋅、鋁酸鋅、氧氮化鋁鋅、氧化鎵鋅或之類的透光氧化物導電膜來形成閘極707。
不須使用遮罩，可藉由微滴放泄法來選擇性地形成閘極707。微滴放泄法係指一種藉由從孔洞射出或噴出包含預定成分的微滴來形成預定圖案的方法，且在其種類中還包括噴墨法。
對於閘極707，可在適當控制的蝕刻條件下(例如，施加到盤繞電極層的電力量、施加到基板側上之電極層的電力量、及基板側上的電極溫度)，藉由使用電感耦合式電漿(ICP)蝕刻法將導電膜蝕刻成錐形。此外，也可由遮罩的形狀來控制錐形的角度等。可適當地使用如氯、氯化硼、氯化矽、或四氯化碳的氯基氣體；如四氟化碳、氟化硫、或氟化氮的氟基氣體；或氧作為蝕刻氣體。
接著，如第38D圖所示，將給予一種導電型的雜質元素加入以閘極707作為遮罩的半導體層704中，以在半導體層704中形成與閘極707重疊的通道形成區710、及夾住通道形成區710的一對雜質區709。
在本實施例中，係以將給予p型導電性(例如，硼)的雜質元素加入半導體層704中的情況作為實例。對於n通道Si電晶體，卻係加入給予n型導電性(例如，磷)的雜質元素。
接著，如第39A圖所示，形成絕緣膜712及713以覆蓋閘極絕緣膜703及閘極707。具體來說，可使用氧化矽、氮化矽、氧化氮矽、氧氮化矽、氮化鋁、氧化氮鋁或之類的無機絕緣膜作為絕緣膜712及713。尤其是，最好使用低介電常數(低k)材料來形成絕緣膜712及713， 因為能充分降低由於重疊電極或佈線所造成的電容量。亦可採用使用上述材料之多孔質絕緣膜來作為絕緣膜712及713。由於多孔質絕緣膜具有比稠密絕緣膜還低的介電常數，因此能更為降低由於電極或佈線造成的寄生電容。
在本實施例中，說明對絕緣膜712使用氧氮化矽且對絕緣膜713使用氧化氮矽的情況為例。雖然本實施例說明在閘極707上形成絕緣膜712及713的情況為例，但在本發明之實施例中，可在閘極707上形成單一絕緣膜或三個或更多絕緣膜的堆疊。
接著，如第39B圖所示，絕緣膜713受到CMP(化學機械拋光)或蝕刻，以平面化絕緣膜713的上表面。為了增進之後形成的電晶體2之特性，絕緣膜713的上表面最好愈平坦愈好。
經過上述步驟，能形成p通道Si電晶體4。
接著，說明用來形成OS電晶體2的方法。首先，如第39C圖所示，在絕緣膜713上形成氧化物半導體膜716。
待使用的氧化物半導體最好至少含有銦(In)、鋅(Zn)或錫(Sn)。尤其最好含有In和Zn。最好更包含鎵(Ga)來作為穩定劑，以減少使用氧化物半導體之電晶體的電特性變化。最好包含錫(Sn)來作為穩定劑。最好包含鉿(Hf)來作為穩定劑。最好包含鋁(Al)來作為穩定劑。
可包含一或多種鑭系元素，如鑭(La)、鈰(Ce)、 鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、和鎦(Lu)，來作為另一種穩定劑。
例如，能使用下列之任一者作為氧化物半導體：氧化銦、氧化錫、氧化鋅、如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、或In-Ga基氧化物的兩成分金屬氧化物、如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物、如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物的四成分金屬氧化物。
例如，In-Ga-Zn基氧化物係表示含有In、Ga及Zn作為其主要成分的氧化物，且沒有特別限定In：Ga：Zn的比例。In-Ga-Zn基氧化物可另外包括除了In、Ga及Zn之外的金屬元素。
替代地，可使用以InMO3(ZnO)m(m>0，m不是整數)表示的材料作為氧化物半導體。請注意M代表選自Ga、Fe、Mn、和Co的一或更多金屬元素。替代地，可使用以In3SnO5(ZnO)n(n>0，n是整數)表示之材料來作為氧化物半導體。
例如，可使用具有In：Ga：Zn=1：1：1、2：2：1、4：2：3、3：1：2、1：1：2、2：1：3、或3：1：4之原子比的In-Ga-Zn基氧化物，或任何接近上面組成的氧化物。替代地，可使用具有In：Sn：Zn=1：1：1、2：1：3、1：2：2、2：1：5、或20：40：35之原子比的In-Sn-Zn基氧化物，或任何接近上面組成的氧化物。
然而，沒有限定以上舉出之材料，可根據所需之半導體特性(例如，移動率、臨界電壓、和變化)來使用具有適當成分之材料。為了提供所需之半導體特性，最好將載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間的距離、密度等設成適當的數值。
例如，以In-Sn-Zn基氧化物可相對容易地得到高移動率。然而，以In-Ga-Zn基氧化物亦可藉由減小塊內缺陷密度來提高移動率。
例如，「包含原子比為In：Ga：Zn=a：b：c(a+b+c=1)的In、Ga、Zn之氧化物的組成係接近包含原子比為In：Ga：Zn=A：B：C(A+B+C=1)的In、Ga、Zn之氧化物的組成」表示a、b、和c滿足下列關係：(a-A)2+(b-B)2+(c-C)2≦r2，r可例如是0.05。同樣 適用於其他氧化物。
氧化物半導體可以為單晶或非單晶。在後者的情況下，氧化物半導體可以為非晶或多晶。另外，氧化物半導體可具有包括含有結晶性的部分之非晶結構或非非晶結構。
在非晶態的氧化物半導體中，能相對容易地得到平坦表面；因此，能減小以非晶氧化物半導體形成的電晶體之介面散射，使能相對容易獲得相對高的移動率。
在具有結晶性的氧化物半導體中，更能減少塊內缺陷，且藉由提高表面平坦性，能獲得比非晶氧化物半導體更高的移動率。為了提高表面平坦性，最好在平坦的表面上形成氧化物半導體。具體來說，可在小於或等於1nm，最好小於或等於0.3nm，更好是小於或等於0.1nm之平均面粗糙度(Ra)的表面上形成氧化物半導體。
平均面粗糙度(Ra)係藉由以JIS B 0601所定義的中心線平均粗糙度之三維延伸來得到，以便適用於平面，且可表示為「從基準面到指定面的偏差之絕對值的平均值」，並由下列公式定義。
在上面公式中，S0表示測定面(由座標(x1,y1)、(x1,y2)、(x2,y1)、和(x2,y2)表示的四個點所界定的長方形區域)的面積，且Z0表示測定面的平均高度。 可利用原子力顯微鏡(AFM)來測量平均面粗糙度Ra。
此外，氧化物半導體膜716最好藉由減少當作電施體之如水分或氫的雜質來高純度化(成為i型或實質上i型)。這是因為可減少在氧化物半導體膜716中不形成通道之狀態中所產生的電流。具體來說，根據二次離子質譜儀(SIMS)的高純度化氧化物半導體膜716中的氫濃度係低於或等於5×1019/cm3，最好是低於或等於5×1018/cm3，更好是低於或等於5×1017/cm3，再更好是低於或等於1×1016/cm3。根據霍爾效應測量之氧化物半導體膜中的載子密度係低於1×1014/cm3，最好是低於1×1012/cm3，更好是低於1×1011/cm3。
在此說明氧化物半導體膜中的氫濃度分析。半導體層的氫濃度係藉由二次離子質譜儀來測量。原則上，已知很難藉由SIMS在樣本之上表面附近中或在由不同材料構成的堆疊層之間附近中獲得正確資料。因此，在藉由SIMS分析厚度方向上的層中的氫濃度分佈之情況中，採用內部之值沒有太大改變且可得到實質相同之值的層之區中的平均值作為氫濃度。再者，在層厚度很小的情況下，由於相鄰層中的氫濃度之影響，故在一些情況中無法發現可得到幾乎相同值的區域。在那情況下，採用層之區中的氫濃度之最大值或最小值作為層之氫濃度。又，在具有最大值的山形峰值或具有最小值的谷形峰值並不存在於層之區中的情況下，採用反曲點上的值作為氫濃度。
氧化物半導體膜716可藉由將形成在絕緣膜713上的 氧化物半導體膜處理成適當形狀來形成。氧化物半導體膜的厚度係大於或等於2 nm且小於或等於200 nm，最好大於或等於3 nm且小於或等於50 nm，更好是大於或等於3 nm且小於或等於20 nm。氧化物半導體膜係藉由使用氧化物半導體作為靶材的濺射法來形成。氧化物半導體膜可藉由在稀有氣體(例如，氬)氣圍、氧氣圍、或稀有氣體(例如，氬)及氧的混合氣圍中之濺射法來形成。
當藉由濺射法來形成氧化物半導體膜716時，除了靶材的氫濃度，盡可能地降低處理室中的水和氫係重要的。具體來說，例如，為了降低被引進處理室之氣體中的水和氫濃度，並防止排空系統中的逆流，在沉積氧化物半導體膜之前進行烘乾處理室是有效的，以排空處理室中的氣體。
亦可藉由蒸發法、PCVD法、PLD法、ALD法、MBE法或之類取代濺射法來形成氧化物半導體膜716。
在藉由濺射法沉積氧化物半導體膜716之前，可藉由引入氬氣且產生電漿的反向濺射法來去除絕緣膜713之上表面上的灰塵。反向濺射法係為一種在氬氣圍中使用RF電源來將電壓施於基板側，而沒有將電壓施於靶材側，並在基板附近產生電漿來修改上表面的方法。可使用氮氣圍、氦氣圍或之類來取代氬氣圍。替代地，可使用添加氧、笑氣或之類的氬氣圍。或者，可使用添加氯、四氟化碳或之類的氬氣圍。
為了使氧化物半導體膜中包含盡可能少的氫、氫氧化 物、及水，可藉由預熱基板700來排除並移除基板700(於上方裝有包括絕緣膜712及713的元件)上所吸附之如濕氣或氫的雜質，來作為膜沉積之預處理。預熱的溫度係高於或等於100℃且低於或等於400℃，最好高於或等於150℃且低於或等於300℃。最好在預熱室中設置低溫泵來作為排空手段。可省略此預熱處理。此預熱處理可同樣在於上方裝有包括在之後步驟中的沉積閘極絕緣膜721之前設置的導電層719及720之元件之基板700上進行。
氧化物半導體膜716最好在氧氣氣圍中以100℃到600℃，最好是150℃到550℃，更好是200℃到500℃的範圍內之基板加熱溫度藉由濺射法來沉積。氧化物半導體膜716之厚度大於或等於1nm且小於或等於40nm，最好是大於或等於3nm且小於或等於20nm。沉積期間的基板加熱溫度愈高，氧化物半導體膜716中的雜質濃度就愈低，且氧化物半導體膜716中的原子排列愈整齊有序，膜密度就愈高，以至於愈有可能形成多晶體或CAAC(說明在後)。此外，多晶體或CAAC也愈有可能藉由在氧氣氣圍中的膜沉積來形成，因為如稀有氣體之非必要的原子不會進入膜中。然而，可使用氧氣體及稀有氣體之混合氣體氣圍，在此情況中，氧氣的百分比高於或等於30 vol.%，最好是高於或等於50 vol.%，更好是高於或等於80 vol.%。氧化物半導體膜716愈薄，電晶體之短通道效應就愈少。然而，當氧化物半導體膜太薄時，介面散射的效果就愈強，這樣可能導致降低場效移動率。
在藉由濺射法沉積In-Ga-Zn-O基材料來作為氧化物半導體膜716的情況下，最好使用具有In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的原子比之In-Ga-Zn-O靶材。藉由具有上述原子比的In-Ga-Zn-O靶材，更有可能形成多晶體或CAAC來作為氧化物半導體膜716。
在藉由濺射法沉積In-Sn-Zn-O基材料來作為氧化物半導體膜716的情況下，最好使用具有In：Sn：Zn=1：1：1、2：1：3、1：2：2、或20：45：35的原子比之In-Sn-Zn-O靶材。藉由具有上述原子比的In-Sn-Zn-O靶材，更有可能形成多晶體或CAAC來作為氧化物半導體膜716。
為了去除殘留在處理室中的濕氣，最好使用捕集真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。可使用裝有冷阱的渦輪泵來作為排空單元。在例如使用低溫泵排空的處理室中，移除氫原子、如水(H2O)之內含氫原子的化合物(更好也是內含碳原子的化合物)等，藉此能降低在處理室中沉積的氧化物半導體膜中的雜質濃度。
可採取下列作為沉積條件的一個實例：基板與靶材之間的距離為100nm、壓力為0.6Pa、直流(DC)功率為0.5kW、且氣圍為氧氣氣圍(氧流量比例為100%)。最好使用脈衝式直流(DC)電源，因為能減少在沉積期間所產生的灰塵並能使膜厚度均勻。
此外，藉由抑制濺射設備的處理室之滲漏率低於或等 於1×10-10Pa×m3/second，能減少如鹼金屬或氫化物之雜質進入由濺射法沉積的氧化物半導體膜中。再者，藉由使用補集真空泵作為排空系統，能減少如鹼金屬、氫原子、氫分子、水、氫氧化物、或氫化物之雜質從排空系統中逆流。
另外，藉由使用純度高於或等於99.99%的靶材，能減少鹼金屬、氫原子、氫分子、水、氫氧化物、氫化物或之類進入氧化物半導體膜中。此外，藉由上述靶材，能降低氧化物半導體膜中的如鋰、鈉、或鉀之鹼金屬的濃度。
在一些例子中，藉由濺射法或之類形成的氧化物半導體膜包含水或氫(包括氫氧化物)作為雜質。水或氫可能形成施體能階，因而會是氧化物半導體中的雜質。在本發明之一實施例中，為了減少氧化物半導體膜中如水或氫的雜質(為了脫水作用或除氫作用)，氧化物半導體膜716在減壓氣圍、氮、稀有氣體或之類的惰性氣體氣圍、氧氣氣圍、或超乾空氣氣圍中受到加熱處理(根據孔腔內共振衰減雷射光譜(CRDS)法的露點計，濕氣量為20ppm(轉成露點為-55℃)或更低，最好是1ppm或更低，更好是10ppb或更低)。
藉由對氧化物半導體膜716進行加熱處理，能釋出氧化物半導體膜716中的水或氫。具體來說，可以高於或等於250℃且低於或等於750℃的溫度，最好高於或等於400℃且低於基板之應變點的溫度來進行加熱處理。例如，可以500℃進行3到6分鐘的加熱處理。用於加熱處 理的RTA法能夠在短時間內脫水或除氫；因此，甚至以高於玻璃基板之應變點的溫度都能進行處理處理。
在本實施例中，係使用為其中一種加熱處理設備的電爐。
加熱處理設備並不侷限於電爐，且可具有用來藉由來自如電阻加熱元件的加熱元件之熱傳導或熱輻射來加熱物體的裝置。例如，可使用如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備的RTA(快速熱退火)設備。LRTA設備係為一種用來藉由如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈的燈所發射出的光輻射(電磁波)來加熱物體的設備。GRTA設備係為一種使用高溫氣體來進行加熱處理的設備。使用如氮或稀有氣體(例如，氬)之透過加熱處理不與物體起反應的惰性氣體來作為氣體。
在加熱處理中，在氮或如氦、氖、或氬的稀有氣體中最好不含水、氫等。替代地，引進加熱處理設備中之氮或如氦、氖、或氬的稀有氣體之純度最好大於或等於6N(99.9999%)，更好是大於或等於7N(99.99999%)(即，雜質濃度最好低於或等於1ppm，更好是低於或等於0.1ppm)。
最好以在減壓氣圍或惰性氣圍下進行加熱處理，並接著將氣圍轉換成維持溫度的氧化氣圍再進行加熱處理的方式來進行加熱處理。當在減壓氣圍或惰性氣圍下進行加熱處理時，可降低氧化物半導體膜716中的雜質濃度；然 而，會造成氧空缺。藉由在氧化氣圍中的加熱處理，可修復氧空缺。
已指出氧化物半導體對雜質係不敏感的，當膜中含有相當多的金屬雜質時係沒問題的，甚至能使用包含大量如鈉(Na)之鹼金屬且便宜的鈉鈣玻璃(Kamiya、Nomura及Hosono的「Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status」，KOTAI BUTSURI(SOLID STATE PHYSICS)，2009，第44卷，第621-633頁)。但上述考量是不適當地。鹼金屬並不是氧化物半導體的組成元素，因此是雜質。同樣地，在鹼土金屬不是氧化物半導體的組成元素之情況下，鹼土金屬是雜質。鹼土金屬，尤其是，當絕緣膜是氧化物時，Na便藉由擴散到絕緣膜與氧化物半導體層接觸而變成Na+。此外，在氧化物半導體層中，Na切斷或加入為氧化物半導體之組成元素的金屬與氧之間的接合。所以，例如，會發生電晶體特性之退化，如由於臨界電壓往負方向偏移而影響電晶體之正常導通狀態，或減少移動率。此外，也會發生特性之變化。當氧化物半導體層中的氫濃度極低時，上述由於雜質而產生的電晶體之特性退化及特性變化會變得很明顯。於是，當氧化物半導體層中的氫濃度小於或等於1×1018 atoms/cm3時，最好小於或等於1×1017 atoms/cm3時，最好能降低雜質濃度。具體來說，藉由二次離子質譜儀所測出的Na濃度之測量值最好小於或等於5×1016/cm3，更好是小於或等於1× 1016/cm3，再更好是小於或等於1×1015/cm3。此外，Li濃度之測量值最好小於或等於5×1015/cm3，更好是小於或等於1×1015/cm3。又，K濃度之測量值最好小於或等於5×1015/cm3，更好是小於或等於1×1015/cm3。
經過以上步驟，可降低氧化物半導體膜716中的氫濃度並能高純度化氧化物半導體膜。於是，氧化物半導體層會更穩定。此外，在低於或等於玻璃轉變溫度的溫度下之加熱處理便可能形成具有極低載子密度之寬能帶隙的氧化物半導體膜。因此，可使用大型基板來製造電晶體，使得能增加生產率。此外，藉由使用降低氫濃度並提高純度的氧化物半導體膜，可製造出具有耐高壓和極小截止電流的電晶體。藉此，可將電晶體的場效移動率提高至接近於之後說明的理想場效移動率。上述加熱處理能在形成氧化物半導體膜之後的任何時間下進行。
氧化物半導體膜是非晶或具有結晶性的。例如，關於具有結晶性的氧化物半導體膜，可使用一種包括以c軸對準之晶體的結晶氧化物半導體(亦稱為c軸對準結晶(CAAC))，其從ab平面、上表面或膜介面的方向看時具有三角形狀或六角形狀的原子排列。在晶體中，金屬原子排列為層狀或者金屬原子和氧原子沿著c軸排列為層狀，而在ab平面上之a軸或b軸的方向會改變(即，晶體圍繞著c軸旋轉)：這樣是很好的，因為能獲得增加電晶體之可靠度的效果。
在CAAC中，相較於非晶氧化物半導體，金屬原子和 氧原子係以整齊有序的方式結合。那就是說，在氧化物半導體是非晶的情況下，金屬原子間的配位數可能會改變，而在CAAC中，金屬原子的配位數幾乎彼此相同。因此，能減少氧的微小缺陷並能降低由於氫原子(包括氫離子)或鹼金屬原子的接合與脫離所造成之不穩定性及電荷移動。
因此，使用包括CAAC的氧化物半導體膜來形成電晶體，藉此能減少在對電晶體進行光照射與偏置溫度(BT)應力測試之後而產生的電晶體之臨界電壓的偏移量。因此，能提供具有穩定電特性的電晶體。
在此，詳細說明CAAC。從更廣義來理解，CAAC氧化物是指非單晶氧化物，包括在從垂直於ab平面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀的相。
CAAC氧化物不只是單晶，但也不只是非晶。此外，雖然CAAC氧化物包括晶化部分(結晶部分)，但在一些情況下，一個結晶部分與另一結晶部分的邊界是不明顯的。
可以氮取代部分為CAAC之組成元素的氧。包括在CAAC中的各結晶部分之c軸也可朝向同一個方向(例如，垂直於在上方形成CAAC的基板之表面或CAAC之上表面的方向)。或者，包括在CAAC中各結晶部分之ab平面的法線可朝向同一個方向(例如，垂直於在上方形成 CAAC的基板之表面或CAAC之上表面的方向)。
CAAC可根據其組成或之類而變成導體、半導體或絕緣體。CAAC根據其組成或之類而傳送或不傳送可見光。
作為上述CAAC的例子，有一種形成膜狀，並從垂直於膜之上表面或支撐基板之表面的方向觀察時具有三角形或六角形的原子排列之晶體，其中在觀察其膜剖面時，金屬原子排列為層狀或者金屬原子和氧原子(或氮原子)排列為層狀。
參考第40A至40E圖、第41A至41C圖、及第42A至42C圖來詳細說明CAAC之結晶結構的實例。在第40A至40E圖、第41A至41C圖、及第42A至42C圖中，除非有其他指明，否則垂直方向相當於c軸方向且垂直於c軸方向之平面相當於ab平面。「上半部」和「下半部」是指ab平面上方的上半部和ab平面下方的下半部(ab平面的上半部和下半部)。另外，在第40A至40E圖中，以圓圈圈上的O表示四配位O原子，而以雙重圓圈圈上的O表示三配位O原子。
第40A圖顯示包括一個六配位In原子和靠近In原子之六個四配位氧(以下稱為四配位O)原子的結構。這裡，只包括一個接近一個金屬原子之氧原子的結構係稱為小群組。第40A圖之結構實際上是一個八面體的結構，但為了簡單而顯示成平面結構。請注意三個四配位O原子各存在於第40A圖中的上半部和下半部。第40A圖所示之小群組的電荷是0。
第40B圖顯示包括一個五配位Ga原子、靠近Ga原子之三個三配位氧(以下稱為三配位O)原子、和靠近Ga原子之兩個四配位O原子的結構。所有的三配位O原子都存在於ab平面上。一個四配位O原子各存在於第40B圖中的上半部和下半部。第40B圖所示之結構亦能適用於可具有五個配位的In原子。第40B圖所示之小群組的電荷是0。
第40C圖顯示包括一個四配位Zn原子和靠近Zn原子之四個四配位O原子的結構。第40C圖中的上半部具有一個四配位O原子，並且在下半部具有三個四配位O原子。或者，第40C圖中的上半部可具有三個四配位O原子，並且在下半部可具有一個四配位O原子。第40C圖所示之小群組的電荷是0。
第40D圖顯示包括一個六配位Sn原子和靠近Sn原子之六個四配位O原子的結構。在第40D圖中，三個四配位O原子各存在於上半部和下半部。第40D圖所示之小群組的電荷是+1。
第40E圖顯示包括兩個Zn原子的小群組。第40E圖的上半部和下半部各具有一個四配位O原子。第40E圖所示之小群組的電荷是-1。
這裡，複數個小群組整體稱為中群組，且複數個中群組整體稱為大群組(也稱為單位格)。
以下說明小群組之間之接合的規則。第40A圖中，In原子之上半部的三個O原子在向下方向上各具有三個靠近 的In原子，且在下半部的三個O原子在向上方向上各具有三個靠近的In原子。第40B圖中，Ga原子之上半部的一個O原子在向下方向上具有一個靠近的Ga原子，且在下半部的一個O原子在向上方向上具有一個靠近的Ga原子。第40C圖中，Zn原子之上半部的一個O原子在向下方向上具有一個靠近的Zn原子，且在下半部的三個O原子在向上方向上各具有三個靠近的Zn原子。同樣地，在金屬原子上方的四配位O原子之數量等於靠近並在各四配位O原子下方之金屬原子的數量。由於四配位O原子的配位數量是4，因此靠近並在O原子下方之金屬原子數量與靠近並在O原子上方之金屬原子數量之總和為4。藉此，當在一個金屬原子上方之四配位O原子數量與在另一金屬原子下方之四配位O原子數量之總和為4時，可接合兩種包括金屬原子的小群組。例如，在六配位金屬(In或Sn)原子透過下半部的三個四配位O原子接合之情形下，會接合五配位金屬(Ga或In)原子和四配位金屬(Zn)原子之任一者。
配位數為4、5或6的金屬原子係透過在c軸方向上的四配位O原子來接合另一個金屬原子。除了上述之外，可以不同的方式藉由結合複數個小群組來構成中群組，使得疊層結構的總電荷是0。
第41A圖顯示In-Sn-Zn-O系統之疊層結構的中群組之模型。第41B圖顯示由三個中群組組成的大群組。第41C圖顯示在從c軸方向觀看第41B圖之疊層結構時的原 子排列。
在第41A圖中，為了簡單明瞭，省略了三配位O原子並顯示四配位O原子的數量。例如，以圈起來的3代表Sn原子之上半部和下半部各具有三個四配位O原子。同樣地，在第41A圖中，以圈起來的1代表In原子之上半部和下半部各具有一個四配位O原子。第41A圖也顯示靠近下半部之一個四配位O原子與上半部之三個四配位O原子的Zn原子、以及靠近上半部之一個四配位O原子與下半部之三個四配位O原子的Zn原子。
在第41A圖之In-Sn-Zn-O系統之疊層結構的中群組中，從頂端開始按照順序，各靠近上半部與下半部之三個四配位O原子的Sn原子會接合各靠近上半部與下半部之一個四配位O原子的In原子、In原子會接合靠近上半部之三個四配位O原子的Zn原子、Zn原子會透過Zn原子之下半部的一個四配位O原子來接合各靠近上半部與下半部之三個四配位O原子的In原子、In原子會接合包括兩個Zn原子並靠近上半部之一個四配位O原子的小群組、且小群組會透過小群組之下半部的一個四配位O原子來接合各靠近上半部與下半部之三個四配位O原子的Sn原子。接合複數個這樣的中群組，使得構成大群組。
這裡，三配位O原子之鍵結的電荷和四配位O原子之鍵結的電荷可分別假設成-0.667和-0.5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別是+3、 +2、及+4。因此，包括Sn原子之小群組的電荷是+1。所以，需要-1的電荷(與+1相消)來形成包括Sn原子的疊層結構。可舉出如第40E圖所示之包括兩個Zn原子的小群組來作為具有-1之電荷的結構。例如，透過一個包括兩個Zn原子的小群組，能消去一個包括Sn原子之小群組的電荷，而能使疊層結構的總電荷為0。
具體來說，重複第41B圖所示之大群組便形成In-Sn-Zn-O基結晶(In2SnZn3O8)。所得到之In-Sn-Zn-O系統的疊層結構可表示成In2SnZn2O7(ZnO)m(m是0或自然數)之組成式。
上述規則也適用於下列氧化物：為四個金屬元素之氧化物的In-Sn-Ga-Zn基氧化物；為三個金屬元素之氧化物的In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物；為兩個金屬元素之氧化物的In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、或In-Ga基氧化物；為單一金屬元素之氧化物的In基氧化物、Sn基氧化物、或Zn基氧化物，等 等。
例如，第42A圖顯示In-Ga-Zn-O基系統之疊層結構的中群組之模型。
在第42A圖之In-Ga-Zn-O基系統之疊層結構的中群組中，從頂端開始按照順序，各靠近上半部與下半部之三個四配位O原子的In原子會接合靠近上半部之一個四配位O原子的Zn原子、Zn原子會透過Zn原子之下半部的三個四配位O原子來接合各靠近上半部與下半部之一個四配位O原子的Ga原子、及Ga原子會透過Ga原子之下半部的一個四配位O原子來接合各靠近上半部與下半部之三個四配位O原子的In原子。接合複數個這樣的中群組，使得構成大群組。
第42B圖顯示由三個中群組組成的大群組。第42C圖顯示在從c軸方向觀看第42B圖之疊層結構之情形下的原子排列。
這裡，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別是+3、+2、+3，因此包括In原子、Zn原子及Ga原子之任一者之小群組的電荷為0。所以，由這些小群組之組合組成之中群組的總電荷永遠是0。
為了形成In-Ga-Zn-O系統之疊層結構，不只可使用第42A圖所示之中群組也可使用不同於第42A圖之In原子、Ga原子及Zn原子之排列的中群組來構成大群組。
具體來說，重複第42B圖所示的大群組便形成In-Ga- Zn-O基結晶。所得到之In-Ga-Zn-O系統的疊層結構可表示成InGaO3(ZnO)n(n是自然數)之組成式。
例如，在n=1(InGaZnO4)的情況中，可形成第65A圖所示之結晶結構。在第65A圖的結晶結構中，由於Ga原子和In原子各具有五個配位，如第40B圖所示，因此在結構中可以In代替Ga。
例如，在n=2(InGaZn2O5)的情況中，可形成第65B圖所示之結晶結構。在第65B圖的結晶結構中，由於Ga原子和In原子各具有五個配位，如第40B圖所示，因此在結構中可以In代替Ga。
包括CAAC的氧化物半導體膜(以下亦稱為CAAC膜)可藉由濺射法形成。在藉由濺射法形成CAAC膜的情況下，在氣圍中的氧氣之比例最好要高。關於在氬氣和氧氣之混合氣圍中的濺射法，氧氣的比例最好是設成例如30%以上，更好是40%以上。這是因為供應來自氣圍中的氧氣以促使CAAC結晶化。
此外，在藉由濺射法形成CAAC膜的情況下，在上方形成CAAC膜的基板最好被加熱到150℃以上，更好被加熱到170℃以上。這是因為基板溫度愈高，就愈促使CAAC結晶化。
再者，在氮氣圍或真空中對CAAC進行加熱處理之後，最好在氧氣圍或氧和另一氣體的混合氣圍中進行加熱處理。這是因為藉由在之後加熱處理時供應來自氣圍中的氧，可修補由於之前的加熱處理所產生的氧空缺。
另外，在上方形成CAAC膜的膜表面(沉積表面)最好是平坦的。這是由於近乎垂直於沉積表面的c軸存在於CAAC膜中，因此沉積表面的粗糙度會產生CAAC膜中的晶粒邊界。因此，最好在形成CAAC膜之前在沉積表面上進行如化學機械拋光(CMP)的平坦化處理。沉積表面的平均粗糙度最好是0.5nm以下，更好是0.3nm以下。
蝕刻以上述方式形成的氧化物半導體膜，藉此形成為島型的氧化物半導體層716。用來形成為島型的島型氧化物半導體膜716的蝕刻可以是乾式蝕刻、濕式蝕刻、或乾式蝕刻和濕式蝕刻兩者。最好使用包含氯(如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)的氯基氣體)的氣體來作為用於乾式蝕刻的蝕刻氣體。替代地，可使用包含氟(如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、或三氟甲烷(CHF3)的氟基氣體)之氣體、溴化氫(HBr)、氧(O2)、添加如氦(He)或氬(Ar)之稀有氣體之這些氣體之任一者或之類。
可使用平行板RIE(反應性離子蝕刻)法或ICP(電感耦合式電漿)蝕刻法作為乾式蝕刻法。為了蝕刻膜以具有適當形狀，會適當調整蝕刻條件(例如，施加到盤繞電極的電力量、施加到基板側上之電極的電力量、和基板側上的電極溫度)。
能使用磷酸、醋酸、及硝酸的混合溶劑、或如檸檬酸或草酸的有機酸來作為用於濕式蝕刻的蝕刻劑。在本實施 例中，係使用ITO-07N(由日本關東化學株式會社所製造)。
用來形成氧化物半導體膜716以具有島型的抗蝕遮罩可藉由噴墨法來形成。以噴墨法形成抗蝕遮罩不必使用光罩；因此，能降低製造成本。
最好在隨後步驟之形成導電膜之前進行反向濺射法，以去除附著在氧化物半導體膜716及絕緣膜713之上表面上的光阻殘留物。
接著，如第43A圖所示，形成與氧化物半導體膜716接觸的導電層719以及與氧化物半導體膜716接觸的導電層720。導電層719與導電層720當作源極與汲極。
具體來說，導電層719與720能以藉由濺射法或真空蒸氣沉積法形成導電膜並接著將其處理成適當形狀之方式來形成。
關於用來形成導電層719與720的導電膜，可使用下列任何材料：從鋁、鉻、銅、鉭、鈦、鉬、或鎢中選出的元素；包括任何上述元素的合金；包括上述元素之組合的合金膜等。可使用如鉻、鉭、鈦、鉬、或鎢之耐火金屬的膜疊在鋁、銅或之類之金屬膜上方或下方的結構。鋁或銅最好與耐火金屬材料結合使用以避免耐熱性及腐蝕的問題。可使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔或之類作為耐火金屬材料。
再者，形成為導電層719與720的導電膜可具有單層結構或兩個或更多層的疊層結構。例如，可舉出含矽的鋁 膜之單層結構、鈦膜疊在鋁膜上的兩層結構、依鈦膜、鋁膜、與鈦膜的順序所堆疊之三層結構等等。Cu-Mg-Al合金、Mo-Ti合金、Ti及Mo能高度附著於氧化膜。因此，藉由對導電層719與720使用疊層結構，即用於下層之包括Cu-Mg-Al合金、Mo-Ti合金、Ti或Mo的導電膜以及用於上層之包括Cu的導電膜，能增加為氧化膜之絕緣膜以及導電層719與720之間的附著。
關於形成導電層719與720的導電膜，可使用導電金屬氧化物。可使用氧化銦、氧化錫、氧化鋅、氧化銦和氧化錫之合金、氧化銦和氧化鋅之合金、或含矽或氧化矽的導電金屬氧化物材料作為導電金屬氧化物。
在形成導電膜之後進行加熱處理的情況下，導電膜最好具有夠高的耐熱性以禁得起加熱處理。
請注意會適當地調整每個材料及蝕刻條件，使得盡可能地不因蝕刻導電膜而移除氧化物半導體膜716。依據蝕刻條件，可部分地蝕刻氧化物半導體膜716的暴露部分，如此可形成溝槽(凹下部)。
在本實施例中，係對導電膜使用鈦膜。於是，可利用含氨和過氧化氫水之溶液(過氧氫氨混合物)來選擇性地對導電膜進行濕式蝕刻。具體來說，係使用以5：2：2的容積比來混合31wt%的過氧化氫水、28wt%的氨水及水之溶液作為過氧氫氨混合物。替代地，可藉由使用含氯(Cl2)、氯化硼(BCl3)或之類的氣體在導電膜上進行乾式蝕刻。
為了減少光致微影過程中之光遮罩和步驟的數目，可藉由使用以多色調遮罩(為曝光遮罩)所形成之抗蝕遮罩來進行蝕刻，光經由多色調遮罩傳送以便具有複數個強度。使用多色調遮罩而形成之抗蝕遮罩具有複數個厚度，並可藉由蝕刻改變形狀；因此，可在複數個蝕刻步驟中使用抗蝕遮罩，以將膜處理成不同圖案。因此，可藉由一個多色調遮罩來形成對應於至少兩種或更多不同圖案的抗蝕遮罩。如此，可減少曝光遮罩的數目，且因此可減少光致微影步驟的數目，藉此能簡化製程。
再者，當作源極區與汲極區的氧化物半導體膜可設置在氧化物半導體膜716以及當作源極與汲極的導電層719與720之間。氧化物半導體膜的材料最好包含氧化鋅作為其成分且最好不含氧化銦。關於上述氧化物導電膜，可使用氧化鋅、鋁酸鋅、氧氮化鋁鋅、氧化鋅鎵或之類。
例如，在形成氧化物導電膜的情況下，可同時進行用來形成氧化物導電膜的蝕刻及用來形成導電層719與720的蝕刻。
藉由設置當作源極區與汲極區的氧化物導電膜，能降低氧化物半導體膜716以及導電膜719與720之間的阻抗，使得電晶體能夠高速運作。此外，藉由設置當作源極區與汲極區的氧化物導電膜，能提高電晶體的耐受電壓。
接著，可使用諸如N2O、N2、或Ar之氣體來執行電漿處理。藉由此電漿處理，去除黏附於氧化物半導體層的露出表面之水或之類。亦可使用氧和氬的混合氣體來執行 電漿處理。
在電漿處理之後，如第43B圖所示，形成閘極絕緣膜721以覆蓋導電層719與720以及氧化物半導體膜716。接著，在閘極絕緣膜721上形成閘極722以與氧化物半導體膜716重疊。
然後，藉由使用閘極722作為遮罩，將給予n型導電性的摻雜物加進氧化物半導體膜716，使得形成一對高濃度區域908。氧化物半導體膜716與閘極722重疊(有閘極絕緣膜721置於其間)的區域為通道形成區。氧化物半導體膜716包括在成對高濃度區域908之間的通道形成區。藉由離子植入法能加入用來形成高濃度區域908的摻雜物。能使用如氦、氬或氙的稀有氣體、屬於第5族之如氮、磷、砷、和銻的原子、或之類作為摻雜物。例如，當使用氮作為摻雜物時，高濃度區域908中的氮原子濃度最好高於或等於5×1019/cm3且低於或等於1×1022/cm3。添加給予n型導電性之摻雜物之高濃度區域908的導電性會比氧化物半導體層716中的其他區域之導電性高。因此，經由在氧化物半導體膜716中設置高濃度區域908，能降低源極與汲極(導電層719與導電層720)之間的阻抗。
藉由降低源極與汲極(導電層719與導電層720)之間的阻抗，即便縮小電晶體2，仍可確保高導通電流及高速運作。縮小電晶體2導致減少半導體裝置1的尺寸。
當對氧化物半導體膜716使用In-Ga-Zn-O基氧化物半導體時，可在添加氮之後，以高於或等於300℃且低於 或等於600℃之範圍內的溫度進行約一小時的加熱處理，使得高濃度區域908中的氧化物半導體具有纖鋅礦結晶結構。當高濃度區域908中的氧化物半導體具有纖鋅礦結晶結構時，能更增加高濃度區域908的導電性且能更減少源極與汲極(導電層719與導電層720)之間的阻抗。為了藉由形成具有纖鋅礦結晶結構之氧化物半導體來有效減少源極與汲極(導電層719與導電層720)之間的阻抗，在使用氮作為摻雜物之情況中，高濃度區域908中的氮原子濃度最好大於或等於1×1020/cm3且小於或等於7at.%。然而，即便氮原子濃度小於上述下限，在有些情況中仍可得到具有纖鋅礦結晶結構的氧化物半導體。
可使用與閘極絕緣膜703類似之材料及疊層結構來形成閘極絕緣膜721。閘極絕緣膜721最好包括盡可能少量如水或氫的雜質，且閘極絕緣膜721可由單層絕緣膜或堆疊之複數個絕緣膜構成。若閘極絕緣膜721中含有氫時，氫會進入氧化物半導體膜716，或氧化物半導體膜716中的氧會被氫排出，藉此氧化物半導體膜716可能具有較低阻抗(n型導電性)；因此，可能會形成寄生通道。於是，為了形成含有盡可能少的氫之閘極絕緣膜721，採用不使用氫的沉積法係很重要的。最好對閘極絕緣膜721使用具有高障壁特性之材料。例如，可使用氮化矽膜、氧氮化矽膜、氮化鋁膜、氧氮化鋁膜或之類作為具有高屏障特性的絕緣膜。當使用堆疊的複數個絕緣膜時，諸如氧化矽膜或氮氧化矽膜之具有低氮比例之絕緣膜會形成在比具有 高障壁特性的絕緣膜更接近氧化物半導體膜716之側邊上。然後，形成具有高障壁特性之絕緣膜以便與導電層719和720及氧化物半導體膜716重疊，其中具有比例氮的絕緣膜會夾於其間。透過具有高障壁特性之絕緣膜，可防止諸如濕氣或氫之雜質進入氧化物半導體膜716、閘極絕緣膜721、或氧化物半導體膜716和另一絕緣膜之間的介面及其附近。此外，藉由設置如氧化矽膜或氧氮化矽膜之具有低比例氮的絕緣膜以與氧化物半導體膜716接觸，能防止具有高障壁特性的絕緣膜與氧化物半導體膜716直接接觸。
在本實施例中，閘極絕緣膜721具有藉由濺射法形成之100 nm厚的氮化矽膜堆疊在藉由濺射法形成之200 nm厚的氧化矽膜之上的結構。膜形成期間的基板溫度可高於或等於室溫且低於或等於300℃，而本實施例為100℃。
在形成閘極絕緣膜721之後，可對其進行加熱處理。最好是以200℃到400℃之範圍中的溫度(例如250℃到350℃)，在氮氣圍、超乾空氣、或稀有氣體(例如，氬或氦)氣圍中進行加熱處理。氣體中的水含量最好是20ppm以下，更好是1ppm以下，又更好是10ppb以下。在本實施例中，例如，在氮氣圍中以250℃來進行一小時加熱處理。替代地，以類似於在氧化物半導體膜上進行的加熱處理之方法，可在形成導電層719與720之前進行在高溫下短時間的RTA處理，以減少水或氫。甚至當藉由在氧化物半導體膜716上所進行的加熱處理而在氧化物半 導體膜716中產生氧空缺時，在設置含氧的閘極絕緣膜721之後藉由執行加熱處理，氧仍會從閘極絕緣膜721供應到氧化物半導體膜716，如此能降低在氧化物半導體膜716中充作施體的氧空缺，並可滿足化學計量比。氧化物半導體膜716最好含有超過化學計量組成比例的氧。結果，可使氧化物半導體膜716成為實質上本質，及可降低由於氧空缺所導致之電晶體的電特性變化；如此，可提高電特性。並不特別限制此加熱處理的時序，只要在形成閘極絕緣膜721之後即可；此加熱處理亦可作為另一步驟中的加熱處理(例如，形成樹脂膜期間的加熱處理或用來減少透明導電膜之阻抗的加熱處理)，其中不須增加製造步驟數，就可使氧化物半導體膜716成為實質上本質。
此外，可在氧氣圍中對氧化物半導體膜716進行加熱處理，以將氧添加到氧化物半導體，如此可減少在氧化物半導體膜716中充作施體的氧空缺。加熱處理係以例如高於或等於100℃且低於350℃，最好高於或等於150℃且低於250℃的溫度來進行。用於在氧氣圍下之加熱處理的氧氣最好不包括水、氫或之類。替代地，引進加熱處理設備的氧氣之純度最好大於或等於6N(99.9999%)，更好是大於或等於7N(99.99999%)(即，氧氣中的雜質濃度最好小於或等於1ppm，更好小於或等於0.1ppm)。
另一選擇是，可藉由離子植入法、離子摻雜法或之類將氧添加到氧化物半導體膜716，使得可降低充作施體之氧空缺。例如，可將以2.45GHz微波之電漿製造的氧加入 氧化物半導體膜716中。
閘極722能以在閘極絕緣膜721上形成導電膜並接著對其蝕刻的方式來形成。可使用與閘極707以及導電層719與720類似的材料來構成閘極722。
閘極722的厚度是10 nm到400 nm，最好是100 nm到200 nm。在本實施例中，藉由使用鎢靶材的濺射法形成閘極之150nm厚的導電膜，並接著將導電膜蝕刻成適當的形狀，以形成閘極722。請注意可藉由噴墨法形成抗蝕遮罩。藉由噴墨法來形成抗蝕遮罩不需要光遮罩；因此，能降低製造成本。
經過上述過程，形成了電晶體2。
在電晶體2中，源極與汲極(導電層719與720)不與閘極722重疊。換言之，置於閘極722和源極與汲極(導電層719與導電層720)之各者之間會有大於閘極絕緣膜721之厚度的間距。因此，能將電晶體2中的源極與閘極之間和汲極與閘極之間的寄生電容抑制到很低，以能高速運作。
雖然係以單閘極電晶體來說明電晶體2，但當必要時，可形成包括複數個彼此電性連接並伴隨複數個通道形成區之閘極的多閘極電晶體。
與氧化物半導體膜716接觸的絕緣膜(在本實施例中為閘極絕緣膜721和絕緣膜713)可使用含第13族元素及氧的絕緣材料來形成。許多氧化物半導體材料含有第13族的元素、且含有第13族元素的絕緣材料與上述氧化物 半導體相容；因此，藉由將含有第13族元素的絕緣材料用於與氧化物半導體層接觸的絕緣膜，氧化物半導體層與絕緣膜之間的介面之狀態能保持良好。
含有第13族元素的絕緣材料係為含有一或更多屬於第13族之元素的絕緣材料。舉出氧化鎵、氧化鋁、氧化鎵鋁、及氧化鋁鎵等作為含有第13族元素的絕緣材料。這裡，氧化鎵鋁係指在原子百分比中鋁含量高於鎵含量的物質，而氧化鋁鎵係指在原子百分比中鎵含量高於或等於鋁含量的物質。
例如，藉由對與含鎵的氧化物半導體膜接觸的絕緣膜使用含有氧化鎵的材料，能保持在氧化物半導體膜與絕緣膜之間的良好介面特性。例如，設置含氧化鎵的絕緣膜與氧化物半導體膜接觸，能減少氫在氧化物半導體膜與絕緣膜之間的介面上堆積。在對絕緣膜使用屬於與氧化物半導體之組成元素同族之元素的情況下，能得到類似的效果。例如，藉由使用含有氧化鋁的材料來形成絕緣膜是有效的。請注意水不太可能滲入氧化鋁中；因此，最好使用這類含有氧化鋁的材料以防止水進入氧化物半導體層中。
藉由氧氣圍中的加熱處理、藉由氧摻雜或之類，與氧化物半導體膜716接觸的絕緣膜最好包含比化學計量成分中的氧更高比例的氧。「氧摻雜」意指添加氧到塊內。請注意使用「塊」之術語是為了明確表示氧不僅添加到薄膜的上表面亦添加到薄膜的內部。另外，氧摻雜包括將製成電漿的氧添加到塊中的氧電漿摻雜。可藉由離子植入法或 離子摻雜法來進行氧摻雜。
例如，在對與氧化物半導體膜716接觸的絕緣膜使用氧化鎵之情況下，藉由氧氣圍中的加熱處理或氧摻雜，氧化鎵的組成可設為Ga2Ox(X=3+α，0<α<1)。
在對與氧化物半導體膜716接觸的絕緣膜使用氧化鋁之情況下，藉由氧氣圍中的加熱處理或氧摻雜，氧化鋁的組成可設為Al2Ox(X=3+α，0<α<1)。
在對與氧化物半導體膜716接觸的絕緣膜使用氧化鋁鎵(氧化鎵鋁)之情況下，藉由氧氣圍中的加熱處理或氧摻雜，氧化鋁鎵(氧化鎵鋁)的組成可設為GaxAl2-xO3+α(0<X<2，0<α<1)。
氧摻雜能形成包括氧的比例高於化學計量組成中之氧比例的區域之絕緣膜。當包括上述區域之絕緣膜與氧化物半導體膜相接觸時，便將絕緣膜中過量的氧供應到氧化物半導體膜，及減少氧化物半導體膜中或氧化物半導體膜和絕緣膜之間的介面上的氧空缺，藉此能使氧化物半導體膜成為本質或實質上本質。
包括氧的比例高於化學計量組成中之氧比例的區域之絕緣膜可適用於位於氧化物半導體膜的上側上之絕緣膜或者位在與氧化物半導體膜716相接觸之絕緣膜之氧化物半導體膜的下側上之絕緣膜；不過，最好將上述絕緣膜鋪在與氧化物半導體膜716相接觸的兩個絕緣膜上。能以一種結構來加強上述效果，即將氧化物半導體膜716夾置在各包括氧的比例高於化學計量組成中之氧比例的區域的絕緣 膜(其作為與氧化物半導體膜716相接觸並且位在氧化物半導體膜716的上側和下側上之絕緣膜)之間。
在氧化物半導體膜716上側或下側的絕緣膜可包含相同的組成元素或不同的組成元素。例如，在上側和下側的絕緣膜可都以組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵構成。替代地，在上側和下側的絕緣膜之其一者可由Ga2Ox(X=3+α，0<α<1)構成，而另一者可以組成為Al2Ox(X=3+α，0<α<1)的氧化鋁構成。
可由各包括氧的比例高於化學計量組成中之氧比例的區域的絕緣膜之堆疊構成與氧化物半導體膜716接觸的絕緣膜。例如，在氧化物半導體膜716上側的絕緣膜可形成如下：形成組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵並在其上形成組成為GaxAl2-xO3+α(0<X<2，0<α<1)的氧化鋁鎵(氧化鋁鎵)。請注意氧化物半導體膜716的下側上之絕緣膜可由各包括氧的比例高於化學計量組成中之氧比例的區域之絕緣膜之堆疊組成。或者，氧化物半導體膜716的上側和下側上之絕緣膜皆可由各包括氧的比例高於化學計量組成中之氧比例的區域之絕緣膜之堆疊組成。
接著，如第43C圖所示，形成絕緣膜724以覆蓋閘極絕緣膜721和閘極722。可藉由PVD法、CVD法或之類形成絕緣膜724。絕緣膜724能使用包括如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、或氧化鋁的無機絕緣材料之材料來形成。最好對絕緣膜724使用低介電常數的材料或低介電常數的結構(例如，多孔結構)。這是因為降低 絕緣膜724的介電常數便能降低產生於佈線或電極之間的寄生電容，而造成更高速的運作。雖然在本實施例中的絕緣膜724具有單層結構，但本發明之一實施例並不受限於此結構；可採用兩個或更多層的疊層結構。
接著，在閘極絕緣膜721及絕緣膜724中形成開口，以露出部分的導電層720。之後，在絕緣膜724上形成透過開口與導電層720接觸的佈線726。
以藉由PVD法或CVD法形成導電膜並接著藉由蝕刻來處理導電膜的方式來形成佈線726。可使用從鋁、鉻、銅、鉭、鈦、鉬、和鎢中選出的元素；包含任何這些元素作為成分的合金或之類來作為導電膜的材料。可使用包含錳、鎂、鋯、鈹、釹、及鈧之其一者或任何這些元素之組合的材料。
具體來說，例如，可能採用藉由PVD法在包括絕緣膜724之開口之區域中形成薄鈦膜及藉由PVD法形成薄鈦膜(具有約5nm的厚度)，並接著形成鋁膜以填充開口的方法。這裡，藉由PVD法形成的鈦膜具有減少在上方形成鈦膜之表面上形成的氧化物膜(例如，自然氧化物膜)的功能，以減少與下方電極或之類(這裡係指導電層720)的接觸阻抗。此外，能防止鋁膜凸起。在形成鈦、氮化鈦或之類的阻擋膜之後，可藉由電鍍法來形成銅膜。
此外，必須電性連接可適用上述方法的閘極722和成對雜質區709之其一者。
接下來，如第43D圖所示，形成絕緣膜727以覆蓋佈 線726。另外，在絕緣膜727上形成導電膜並接著將其蝕刻，以形成導電層7301。之後，形成絕緣膜7302以覆蓋導電層7301，並在絕緣膜7302上形成導電膜7303。因此，能形成電容器12。電容器12之一對電極之其一者對應於導電層7301，電容器12之成對電極之另一者對應於導電膜7303，且電容器12之介電層對應於絕緣膜7302。絕緣膜727和7302可使用類似於其他絕緣膜的材料形成，而導電層7301和導電膜7303可使用類似於其他導電層的材料形成。
經過這一連串的步驟，能形成半導體裝置。
本實施例能適當地結合另一實施例來實作。
在對基板700使用半導體基板的情況下，例如，如專利文件2中的第2圖所示，Si電晶體5可形成以包括半導體基板，且可在Si電晶體5上形成電晶體2。
〔參考〕
專利文件2：日本公開專利申請書第2010-141230號
(實施例13)
在本實施例中，說明使用氧化物半導體膜且具有不同於實施例12之結構的電晶體2。藉由相同的參考數字來表示與第43A至43D圖相同的部分，並跳過其說明。
第44A圖所示之電晶體2係為頂部閘極電晶體，其中閘極722係形成在氧化物半導體膜716上，且亦為底部接 觸電晶體，其中源極與汲極(導電層719與720)係形成在氧化物半導體膜716下。
氧化物半導體膜716包括一對高濃度區域918，其可藉由在形成閘極722之後，將給予n型導電性的摻雜物加進氧化物半導體膜716來形成。另外，在氧化物半導體膜716中，與閘極722重疊(有閘極絕緣膜721置於其間)的區域為通道形成區919，其中有閘極絕緣膜721置於閘極722與通道形成區919之間。氧化物半導體層716包括在成對高濃度區域918之間的通道形成區919。
高濃度區域918能以類似於實施例12之高濃度區域908的方式形成。
第44B圖所示之電晶體2係為頂部閘極電晶體，其中閘極722係形成在氧化物半導體膜716上，且亦為底部接觸電晶體，其中源極與汲極(導電層719與導電層720)係形成在氧化物半導體層716上。電晶體2又包括側壁930，其置於閘極722的側面上並使用絕緣膜形成。
氧化物半導體膜716包括一對高濃度區域928和一對低濃度區域929，其可藉由在形成閘極722之後，將給予n型導電性的摻雜物加進氧化物半導體膜716來形成。另外，氧化物半導體膜716與閘極722重疊(有閘極絕緣膜721置於其間)的區域為通道形成區931。氧化物半導體膜716包括在成對高濃度區域928之間的成對低濃度區域929以及在成對低濃度區域929之間的通道形成區931。另外，成對低濃度區域929係置於與側壁930重疊之氧化 物半導體膜716的區域中，其中有閘極絕緣膜721置於低濃度區域929與側壁930之間。
高濃度區域928和低濃度區域929能以類似於實施例12所述之高濃度區域908的方式形成。
第44C圖所示之電晶體2係為頂部閘極電晶體，其中閘極722係形成在氧化物半導體膜716上，且亦為底部接觸電晶體，其中源極與汲極(導電層719與720)係形成在氧化物半導體膜716下。電晶體2又包括側壁950，其置於閘極722的側面上並使用絕緣膜形成。
氧化物半導體膜716包括一對高濃度區域948和一對低濃度區域949，其可藉由在形成閘極722之後，將給予n型導電性的摻雜物加進氧化物半導體膜716來形成。另外，在氧化物半導體膜716中，與閘極722重疊(有閘極絕緣膜721置於其間)的區域為通道形成區951。在氧化物半導體膜716中，成對低濃度區域949係設置在成對高濃度區域948之間，且通道形成區951係設置在成對低濃度區域949之間。成對低濃度區域949係設置在氧化物半導體膜716中且與側壁950重疊的區域中，其中有閘極絕緣膜721置於低濃度區域949與側壁950之間。
高濃度區域948和低濃度區域949能以類似於實施例12所述之高濃度區域908的方式形成。
已揭露一種方法來作為其中一種以自動對準方式來形成當作在使用氧化物半導體之電晶體中的源極區或汲極區之高濃度區域的方法，即暴露出氧化物半導體膜的表面並 對其進行氬電漿處理，以降低在暴露於電漿之氧化物半導體層中之區域的阻抗(S.Jeon等人的「180 nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications」，IEDM Tech.Dig.，第504-507頁，2010)。
然而，在上述方法中，在形成閘極絕緣膜之後，必須部分地移除閘極絕緣膜，以暴露出對應於源極和汲極區的部分。於是，部分地移除閘極絕緣膜時，亦會過度蝕刻下方氧化物半導體膜的部分，因此減少對應於源極和汲極區之部分的厚度。結果，源極和汲極區的阻抗會增加，且更可能產生由於過度蝕刻而造成之電晶體特性的缺陷。
為了更加縮小電晶體，必須採用具有高處理準確度的乾式蝕刻法。然而，上述之過度蝕刻特別容易發生於乾式蝕刻法中，其無法充分地提供閘極絕緣膜與氧化物半導體膜之比的選擇。
例如，雖然只要氧化物半導體膜夠厚，過度蝕刻就不成問題，但當通道長度小於或等於200 nm時，相當於通道形成區的氧化物半導體膜之部分的厚度必須小於或等於20 nm，最好小於或等於10 nm以防止短通道效應。當處理上述薄氧化物半導體膜時，如上所述，最好不要過度蝕刻氧化物半導體層，因為會增加源極和汲極區的阻抗並產生電晶體特性的缺陷。
然而，如本發明之一實施例中，藉由在不暴露氧化物半導體膜並保留閘極絕緣膜之狀態下添加摻雜物到氧化物 半導體膜中，能防止過度蝕刻氧化物半導體膜，並能抑制對氧化物半導體膜之過度損害。在那情況下，亦能保持氧化物半導體膜與閘極絕緣膜之間的介面乾淨。藉此，能增進電晶體的特性及可靠度。
本實施例能適當地結合另一實施例來實作。
(實施例14)
在本實施例中，電晶體使用氧化物半導體層且具有與根據實施例12或實施例13的電晶體不同之結構。在本實施例中，說明使用氧化物半導體膜且具有不同於實施例12和13之結構的電晶體。以相同的參考數字來表示與第43A至43D圖相同的部分，並跳過其說明。在本實施例所述之電晶體2中，設置閘極722以與導電層719和導電層720重疊。此外，本實施例之電晶體2與實施例12或13所述之電晶體2的不同之處為未添加給予導電性的雜質元素到以閘極722作為遮罩的氧化物半導體膜716中。
第45A圖繪示電晶體2的實例，其中氧化物半導體膜716係設置在導電層719與720下，而第45B圖繪示電晶體2的實例，其中氧化物半導體膜716係設置在導電層719與720上。雖然在第45A和45B圖中的絕緣膜724之上表面並不平坦，但本發明之實施例並不以此結構為限。可平坦化絕緣膜724的上表面。
本實施例能適當地結合另一實施例來實作。
(實施例15)
本實施例描述在通道區中包括氧化物半導體膜之電晶體的電特性(尤其是場效移動率)。
絕緣閘極型電晶體的場效移動率容易因各種原因而測量比本來的場效移動率低；此現象不只發生在使用氧化物半導體的情況中。降低場效移動率的其中一個原因是半導體內部的缺陷或半導體和絕緣膜之間之介面的缺陷。然而，藉由使用Levinson模型，能理論性地計算出假定在半導體內部沒有缺陷時的場效移動率。
假設半導體之原本場效移動率是μ0，且半導體中存在位能障壁(如晶粒邊界)，測得之場效移動率μ便以公式2來表示。
在此，E表示位能障壁的高度，k表示玻爾茲曼常數，且T表示絕對溫度。當假設位能障壁是由缺陷造成時，便根據Levinson模型以公式3來表示位能障壁的高度E。
在公式中，e表示元素的電荷，N表示在通道之每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示在通道之每單位面積的載子密度，Cox表示閘極絕緣膜 每單位面積的電容量，Vgs表示閘極電壓，及t表示通道的厚度。在半導體層之厚度為30 nm以下的情形中，通道的厚度可視為與半導體層的厚度相同。以公式4表示在線性區中的汲極電流Ids。
在公式中，L表示通道長度且W表示通道寬度，而L與W各設為10 μm。另外，Vd表示汲極電壓。上面公式的兩邊除以Vg並接著對兩邊取對數，能得到下列公式。
公式5的右邊是Vg的函數。由公式5可知，能從顯示縱軸標示之ln(Id/Vg)和橫軸標示之1/Vg之間關係的直線之斜率求得缺陷密度N。亦即，能從電晶體之Id-Vg特性來求得缺陷密度N。在銦(In)、錫(Sn)和鋅(Zn)之比例為1：1：1的氧化物半導體中，缺陷密度N大約為1×1012/cm2。
基於上述缺陷密度N以公式2及3來計算，原本的場效移動率μ0變成120 cm2/Vs。包括缺陷之In-Sn-Zn氧化物之測得的移動率大約是35 cm2/Vs。然而，假設半導體內部以及半導體與絕緣膜之間的介面不存在缺陷時，預期氧化物半導體的移動率μ0是120 cm2/Vs。
此外，即便半導體內部不存在缺陷，通道與閘極絕緣 膜間的介面之散射也會不利地影響電晶體之傳輸特性。在離通道與閘極絕緣膜間之介面距離x的位置上的場效移動率μ1可由公式6表示。
在此，D表示在閘極方向上的電場強度，而B和G表示常數。B和G之值會根據實際測量結果求得；根據上述測量，B是4.75×107 cm/s且G是10 nm(介面散射到達的深度)。當D增加時(即，當閘極電壓增加時)，公式6的第二項便增加，因此場效移動率μ1減少。
第46圖顯示電晶體之場效移動率μ2的計算結果，其中此電晶體的通道包括理想的氧化物半導體且半導體內部沒有缺陷。關於計算，係使用了由Synopsys公司所製造的sentaurus Device，且能帶隙、電子親和性、相對介電常數和氧化物半導體的厚度分別設為2.8 eV、4.7 eV、15、和15 nm。這些數值係由測量以濺射法形成之薄膜來得到。
此外，電晶體的閘極之運作函數係設為5.5 eV，且電晶體的源極和汲極之各者之運作函數係設為4.6 eV。閘極絕緣膜之厚度係設為100 nm，且其相對介電常數係設為4.1。通道長度和通道寬度各係設為10μm，且汲極電壓Vd係設為0.1V。
如第46圖所示，在超過1V之閘極電壓上，場效移動率具有100 cm2/Vs以上的峰值，且之後隨著閘極電壓變 越高而減少，因為介面散射增加了。為了降低介面散射，希望半導體層的上表面在原子級上是平坦的(原子層平坦)。
第47A至47C圖、第48A至48C圖、及第49A至49C圖顯示使用具有上述移動率的氧化物半導體所製造的微型電晶體之特性的計算結果。第50A和50B圖顯示用於計算之電晶體的剖面結構。第50A和50B圖所示的電晶體各在氧化物半導體層中包括具有n+型導電性的半導體區1030a及半導體區1030c。半導體區1030a及半導體區1030c的電阻率為2×10-3Ω cm。
第50A圖所示之電晶體係形成在基底絕緣層1010和嵌進基底絕緣層1010中並由氧化鋁組成的嵌入絕緣體1020上。電晶體包括半導體區1030a、半導體區1030c、在其之間充作通道形成區的本質半導體區1030b、及閘極1050。閘極1050的寬度為33 nm。
閘極絕緣膜1040係設置在閘極1050和半導體區1030b之間。另外，側壁絕緣體1060a及側壁絕緣體1060b係設置在閘極1050的兩側面上，並且絕緣體1070設置在閘極1050上以便防止閘極1050與其他佈線之間的短路。側壁絕緣體的寬度為5nm。設置源極1080a和汲極1080b分別接觸於半導體區1030a及半導體區1030c。電晶體的通道寬度為40nm。
第50B圖所示之電晶體與第50A圖所示之電晶體的相同之處為設置在基底絕緣層1010和由氧化鋁組成的嵌入 絕緣體1020上，並且包括半導體區1030a、半導體區1030c、設置在其間的本質半導體區1030b、具有寬度為33nm的閘極1050、閘極絕緣膜1040、側壁絕緣體1060a、側壁絕緣體1060b、絕緣體1070、源極1080a和汲極1080b。
第50A圖所示之電晶體與第50B圖所示之電晶體的不同之處為側壁絕緣體1060a及側壁絕緣體1060b下的半導體區之導電型。在第50A圖所示之電晶體中，側壁絕緣體1060a及側壁絕緣體1060b下的半導體區為部分具有n+型導電性的半導體區1030a及部分具有n+型導電性的半導體區1030c，而在第50B圖所示之電晶體中，側壁絕緣體1060a及側壁絕緣體1060b下的半導體區為部分的本質半導體區1030b。換言之，在第50B圖的半導體層中，設置了既不與半導體區1030a(半導體區1030c)重疊也不與閘極1050重疊之寬度為Loff的區域。此區域係稱為偏移區，且寬度Loff稱為偏移長度。如圖所見，偏移長度與側壁絕緣體1060a(側壁絕緣體1060b)的寬度相同。
在計算中使用的其他參數為如上所述。關於計算，係使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。第47A至47C圖顯示具有第50A圖所示之結構的電晶體的汲極電流(Id，實線)及移動率(μ，虛線)的閘極電壓(Vg：閘極與源極間的電位差)依賴性。計算在汲極電壓(汲極和源極間的電位差)是+1V時的汲極電流Id，並計算在汲極電壓是+0.1V時的移動率μ。
第47A圖顯示當閘極絕緣膜之厚度為15 nm時的結果，第47B圖顯示當閘極絕緣膜之厚度為10 nm時的結果，而第47C圖顯示當閘極絕緣膜之厚度為5 nm時的結果。閘極絕緣層越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。對照下，移動率μ的峰值和導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。圖顯示了當閘極電壓為1V前後時汲極電流超過半導體裝置所需的10μA。
第48A至48C圖顯示具有第50B圖所示之結構的電晶體當偏移長度Loff為5nm時的汲極電流Id(實線)及移動率μ(虛線)的閘極電壓Vg依賴性。計算在汲極電壓是+1V時的汲極電流Id，並計算在汲極電壓是+0.1V時的移動率μ。第48A圖顯示當閘極絕緣膜之厚度為15 nm時的結果，第48B圖顯示當閘極絕緣膜之厚度為10 nm時的結果，而第48C圖顯示當閘極絕緣膜之厚度為5 nm時的結果。
第49A至49C圖顯示具有第50B圖所示之結構的電晶體當偏移長度Loff為15nm時的汲極電流Id(實線)及移動率μ(虛線)的閘極電壓依賴性。計算在汲極電壓是+1V時的汲極電流Id，並計算在汲極電壓是+0.1V時的移動率μ。第49A圖顯示當閘極絕緣膜之厚度為15 nm時的結果，第49B圖顯示當閘極絕緣膜之厚度為10 nm時的結果，而第49C圖顯示當閘極絕緣膜之厚度為5 nm時的結果。
在上述任一結果中，當閘極絕緣層越薄，截止電流越降低，但是場效移動率μ的峰值和導通電流沒有顯著的變化。
在第47A至47C圖中的場效移動率μ之峰值大約為80 cm2/Vs，在第48A至48C圖中大約為60 cm2/Vs，而在第49A至49C圖中大約為40 cm2/Vs；因此，場效移動率μ之峰值會隨著偏移長度Loff增加而減少。此外，發現到同樣適用於截止電流。導通電流也隨著偏移長度Loff的增加而減少，然而，導通電流的減少程度比截止電流的減少程度平緩許多。任何計算結果顯示了當閘極電壓為1V前後時，汲極電流超過半導體裝置所需的10μA。
(實施例16)
在本實施例中，係說明對通道區使用含有In、Sn和Zn作為主要成分之氧化物半導體的電晶體的特性。
藉由在加熱基板期間沉積氧化物半導體或藉由在形成氧化物半導體膜之後進行加熱處理，可增進這類對通道形成區使用含有In、Sn和Zn作為主要成分之氧化物半導體的電晶體之特性。主要成分是指包括在5 at.%或更多之成分中的元素。
藉由在形成含有In、Sn和Zn作為主要成分的氧化物半導體膜之後刻意地加熱基板，可提高電晶體的場效移動率。另外，電晶體的臨界電壓能往正方向偏移以使得電晶體常閉化。
作為實例，第51A至51C圖係各顯示含有In、Sn、Zn作為主要成分且具有通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜、以及厚度為100nm之閘極絕緣膜的電晶體的特性之圖示。請注意Vd係設為10V。
第51A圖顯示不刻意加熱基板而藉由濺射法形成含有In、Sn、Zn作為主要成分的氧化物半導體膜的電晶體特性。電晶體的場效移動率為18.8cm2/Vsec。另一方面，當在刻意地加熱基板期間形成含有In、Sn、Zn作為主要成分的氧化物半導體膜時，能提高場效移動率。第51B圖顯示當以200℃加熱基板時形成含有In、Sn、Zn作為主要成分的氧化物半導體膜的電晶體特性；電晶體的場效移動率為32.2cm2/Vsec。
藉由在形成含有In、Sn、Zn作為主要成分的氧化物半導體膜之後進行加熱處理，能更提高場效移動率。第51C圖顯示在200℃下藉由濺射形成含有In、Sn、Zn作為主要成分的氧化物半導體膜，並接著進行650℃之加熱處理的電晶體特性；電晶體的場效移動率為34.5cm2/Vsec。
刻意地加熱基板預期具有抑制在形成期間因濺射而使水進入氧化物半導體膜中的效果。此外，在膜形成之後的加熱處理能從氧化物半導體膜中釋放並移除氫、氫氧化物或水分。以此方式，可如上所述提高場效移動率。上述場效移動率的提高認為不僅是因為藉由脫水或脫氫作用而去除雜質，而且因為藉由提高密度而縮短原子間距離的緣故。能藉由從氧化物半導體去除雜質而高純度化，來結晶 化氧化物半導體。就使用上述高純度化的非單晶氧化物半導體而言，理想上，預期會實現超過100cm2/Vsec的場效移動率。
可注入氧離子進含有In、Sn、Zn作為主要成分的氧化物半導體中，可藉由加熱處理釋放包括在氧化物半導體中的氫、氫氧化物或水分，並可藉由加熱處理或藉由之後的加熱處理來結晶化氧化物半導體。藉由上述晶化處理或再晶化處理，能提供具有高結晶性的非單晶氧化物半導體。
在膜形成期間刻意地加熱基板及/或在膜形成之後進行加熱處理，不僅可以提高場效移動率，而且還有助於使電晶體常閉化。在對通道形成區使用包含In、Sn、Zn作為主要成分且不刻意加熱基板形成的氧化物半導體膜之電晶體中，臨界電壓傾向往負方向偏移。然而，當採用刻意加熱基板而形成的氧化物半導體膜時，能解決臨界電壓之負偏移的問題。亦即，臨界電壓會偏移使得電晶體變成常閉型電晶體；由第51A和51B圖的對比結果可以確認此傾向。
也可藉由改變In、Sn及Zn的比例來控制臨界電壓；當In、Sn、Zn的組成比為2：1：3時，預期會形成常閉型電晶體。另外，藉由將靶材的組成比設為In：Sn：Zn=2：1：3，能獲得具有高結晶性的氧化物半導體膜。
刻意加熱基板的溫度或加熱處理的溫度為150℃以上，最好是200℃以上，更好是400℃以上。透過以高溫 進行的膜形成或加熱處理，能使電晶體成為常閉型電晶體。
另外，藉由在膜形成期間刻意地加熱基板及/或藉由在膜形成之後進行加熱處理，能提高對抗閘極偏壓應力的穩定性。例如，藉由在150℃以2MV/cm的強度施加閘極偏壓達一個小時時，可抑制臨界電壓的漂移小於±1.5V，最好小於±1.0V。
對下列兩電晶體進行BT測試：樣本1(在形成氧化物半導體膜之後不進行加熱處理)及樣本2(在形成氧化物半導體膜之後以650℃進行加熱處理)。
首先，測量在基板溫度為25℃且Vds為10V時每個電晶體之Vgs-Ids特性。接著，將基板溫度變為150℃並將Vds變為0.1V。之後，施加20V的Vgs使得施加到閘極絕緣膜608的電場強度為2MV/cm，並保持此條件達一小時。接著，將Vgs變為0V。然後，再測量基板溫度為25°C且Vds為10V時每個電晶體的Vgs-Ids特性。此過程就稱為正BT測試。
以類似的方式，首先，測量在基板溫度為25℃且Vds為10V時每個電晶體之Vgs-Ids特性。接著，將基板溫度變為150℃並將Vds變為0.1V。之後，施加-20V的Vgs使得施加到閘極絕緣膜608的電場強度為-2MV/cm，並保持此條件達一小時。接著，將Vgs變為0V。然後，再測量基板溫度為25℃且Vds為10V時每個電晶體的Vgs-Ids特性。這就稱為負BT測試。
第52A和52B圖分別顯示樣本1之正BT測試的結果以及樣本1之負BT測試的結果。第53A和53B圖分別顯示樣本2之正BT測試的結果以及樣本2之負BT測試的結果。
樣本1的因正BT測試及負BT測試而產生的臨界電壓之各自偏移量為1.80V及-0.42V。樣本2的因正BT測試及負BT測試而產生的臨界電壓之各自偏移量為0.79V及0.76V。發現到在樣本1及樣本2之每一者中，BT測試前後所測得的臨界電壓之偏移量都很小，因此可靠性都很高。
雖然正BT測試與負BT測試是用來判斷電晶體之退化程度的測試，但由第52A圖和第53A圖發現到藉由至少進行正BT測試可將臨界電壓往正方向偏移。
尤其是，第52A圖顯示使電晶體變成常閉型電晶體的正BT測試。
因此，發現到除了在電晶體之製造過程中進行加熱處理，藉由進行正BT測試亦能增加臨界電壓往正方向的偏移量，使得能形成常閉型電晶體。
可在氧氣圍中進行加熱處理；替代的，可首先在氮或惰性氣體之氣圍中或在減壓下進行加熱處理，並接著在包括氧的氣圍中進行加熱處理。藉由在脫水或脫氫作用之後將氧供應到氧化物半導體，能更提高加熱處理的效果。作為在脫水或脫氫作用之後供應氧的方法，可採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
由氧空缺導致的缺陷容易形成在氧化物半導體中或在氧化物半導體與之後所堆疊的膜之間的介面上；然而，藉由透過加熱處理來供應氧到氧化物半導體以使包括在氧化物半導體中的氧是過量的，能利用過量的氧修復所產生的氧空缺。過量的氧主要是存在於晶格間的氧。只要過量的氧濃度高於或等於1×1016/cm3且低於或等於2×1020/cm3，氧化物半導體中便能包括過量的氧，而不會造成結晶變形或之類。
當進行加熱處理使得至少部分的氧化物半導體包括結晶時，可以獲得更穩定的氧化物半導體膜。例如，在藉由使用組成比為In：Sn：Zn=1：1：1的靶材之濺射所形成的氧化物半導體膜中，無須刻意加熱基板，會在X線衍射(XRD)中觀察到光暈圖案。藉由加熱處理能結晶化氧化物半導體膜。可適當地設定加熱處理的溫度；例如，當以650℃進行加熱處理時，可在X線衍射分析中觀察到明確的衍射峰值。
實施In-Sn-Zn-O膜的XRD分析。藉由使用由Bruker AXS製造的X線衍射D8 ADVANCE之平面外測量來實施XRD分析。
準備樣本A及樣本B來進行XRD分析。以下說明製造樣本A及樣本B的方法。
在完成了脫氫處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氣圍下使用具有100W(DC)之功率的濺射設備 來形成In-Sn-Zn-O膜。使用In：Sn：Zn=1：1：1〔原子比〕的In-Sn-Zn-O靶材作為靶材。膜形成時的基板加熱溫度為200℃。使用以此方式製造的樣本作為樣本A。
接著，對以與樣本A相同的方法製造的樣本進行650℃的加熱處理。作為加熱處理，首先，在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的加熱處理。使用以此方式製造的樣本作為樣本B。
第56圖顯示樣本A及樣本B的XRD波譜。觀察在樣本A中沒有起因於結晶的峰值，但是在樣本B中當2θ為35°附近及37°至38°時觀察到起因於結晶的峰值。
如上所述，藉由在沉積含有In、Sn和Zn作為主要成分之氧化物半導體期間刻意地加熱基板及/或藉由在沉積後進行加熱處理，可以提高電晶體的特性。
這些基板加熱和加熱處理具有不使膜中含有對於氧化物半導體來說是惡性雜質的氫和氫氧化物的效果，或者具有從膜中去除氫和氫氧化物的效果。亦即，藉由從氧化物半導體去除充作施體雜質的氫，能高度純度化氧化物半導體，藉此可提供常閉型電晶體。氧化物半導體的高純度能使電晶體的截止電流降至1aA/μm以下。在此，說明每微米通道寬度的截止電流。
第57圖顯示電晶體的截止電流與測量時的基板溫度(絕對溫度)之倒數之間的關係。為了方便起見，水平軸表示測量時的基板溫度的倒數乘以1000而得到的數值 (1000/T)。
具體來說，如第57圖所示，當基板溫度分別為125℃(1000/T約為2.51)與85℃(1000/T約為2.79)時，截止電流為0.1aA/μm(1×10-19A/μm)以下和10zA/μm(1×10-20A/μm)以下。截止電流的對數與溫度的倒數之間的比例關係建議室溫(27℃，1000/T約為3.33)下的截止電流為0.1zA/μm(1×10-22A/μm)以下。由上述顯然可知，分別在125℃、85℃和室溫時的截止電流會是1aA/μm(1×10-18A/μm)以下、100zA/μm(1×10-19A/μm)以下、和1zA/μm(1×10-21A/μm)以下。截止電流的上述數值係遠小於使用矽為半導體膜的電晶體之值。
溫度愈低，截止電流就愈低；因此，顯然截止電流在室溫下較低。
請注意為了防止在形成氧化物半導體膜期間氫或水分進入膜中，最好藉由充分抑制來自沉積室外部的洩漏和穿過沉積室內壁的脫氣來提高濺射氣體的純度。例如，為了防止水分被包含在膜中，最好使用露點為-70℃以下的氣體作為濺射氣體。另外，最好使用被高純度化以不含有如氫或水分之雜質的靶材。雖然可能藉由加熱處理從含有In、Sn、Zn作為主要成分的氧化物半導體之膜中去除水分，但因為從含有In、Sn、Zn作為主要成分的氧化物半導體中釋放水的溫度比從含有In、Ga、Zn作為主要成分的氧化物半導體中釋放水的溫度高，所以最好形成含有In、Sn、Zn作為主要成分的氧化物半導體以不包括水分。
在形成氧化物半導體膜之後進行650℃的加熱處理的樣本的電晶體中，評估基板溫度與電特性之間的關係。
用於測量的電晶體具有3μm的通道長度L、10μm的通道寬度W、0μm的Lov、及0μm的dW。請注意Vds係設為10V。請注意基板溫度為-40℃、-25℃、25℃、75℃、125℃及150℃。在此，在電晶體中，閘極與一對電極之其一者重疊的部分的寬度係稱為Lov，並且成對電極不與氧化物半導體膜重疊的部分的寬度係稱為dW。
第54圖顯示Ids(實線)及場效移動率(虛線)的Vgs依賴性。第55A圖顯示基板溫度與臨界電壓的關係，而第55B圖顯示基板溫度與場效移動率的關係。
由第55A圖發現到臨界電壓會隨著基板溫度增加而下降。臨界電壓在-40℃至150℃的範圍內從1.09V降至-0.23V。
由第55B圖發現到場效移動率會隨著基板溫度增加而下降。場效移動率在-40℃至150℃的範圍內從36cm2/Vs降至32cm2/Vs。由此發現在上述溫度範圍內之電特性的變動很小。
在對通道形成區使用上述含有In、Sn、Zn作為主要成分的氧化物半導體的電晶體中，透過保持在1aA/μm以下的截止電流，能得到30cm2/Vsec以上，最好是40cm2/Vsec以上，更好是60cm2/Vsec以上的場效移動率，並滿足LSI所要求的導通電流。例如，在L/W為33nm/40nm的FET中，當閘極電壓為2.7V且汲極電壓為 1.0V時，能流過12μA以上的導通電流。另外，在電晶體的運作所需要的溫度範圍內能確保足夠的電特性。透過上述特性，即使在使用Si半導體形成的積體電路中亦設置使用氧化物半導體的電晶體，也能實現具有新穎功能的積體電路而不會降低運作速度。
(實施例17)
在本實施例中，參考第58A和58B圖及第59A和59B圖來說明對氧化物半導體膜使用In-Sn-Zn-O膜的電晶體之實例。
第58A和58B圖係具有頂部閘極頂部接觸結構的共面電晶體之上視圖和剖面圖。第58A圖係電晶體的上視圖。第58B圖繪示沿著第58A圖之虛線A-B的剖面A-B。
第58B圖所示之電晶體包括基板500、設置在基板500上的基底絕緣膜502、設置在基底絕緣膜502附近中的保護絕緣膜504、設置在基底絕緣膜502和保護絕緣膜504上且包括高阻抗區506a和低阻抗區506b的氧化物半導體膜506、設置在氧化物半導體膜506上的閘極絕緣膜508、設置以與氧化物半導體膜506重疊(閘極絕緣膜508置於之間)的閘極510、設置與閘極510的側表面接觸的側壁絕緣膜512、設置至少與低阻抗區506b接觸的一對電極514、設置以至少覆蓋氧化物半導體膜506、閘極510、和成對電極514的層間絕緣膜516、及設置以穿過層間絕緣膜516中形成的開口連接成對電極514之至少一者的佈 線518。
雖然並未顯示，但可設置保護膜以覆蓋層間絕緣膜516和佈線518。藉由保護膜，可降低層間絕緣膜516的表面傳導所產生之微量的洩漏電流，藉此可降低電晶體的截止電流。
第59A和59B圖係繪示電晶體的結構之上視圖和剖面圖。第59A圖係電晶體的上視圖。第59B圖係沿著第59A圖之虛線A-B的剖面圖。
第59B圖所示之電晶體包括基板600、設置在基板600上的基底絕緣膜602、設置在基底絕緣膜602上的氧化物半導體膜606、接觸氧化物半導體膜606的一對電極614、設置在氧化物半導體膜606以及成對電極614上的閘極絕緣膜608、設置以與氧化物半導體膜606重疊(閘極絕緣膜608置於之間)的閘極610、設置以覆蓋閘極絕緣膜608和閘極610的層間絕緣膜616、穿過閘極絕緣膜608和層間絕緣膜616中形成的開口電性連接成對電極614的佈線618、及設置以覆蓋層間絕緣膜616和佈線618的保護膜620。
可使用玻璃基板作為基板600。可使用氧化矽膜作為基底絕緣膜602。可使用In-Sn-Zn-O膜作為氧化物半導體膜606。可使用鎢膜作為成對電極614。可使用氧化矽膜作為閘極絕緣膜608。閘極610可具有氮化鉭膜和鎢膜之疊層結構。層間絕緣膜616可具有氧氮化矽膜和聚亞醯胺膜之疊層結構。佈線618可各具有依鈦膜、鋁膜、與鈦膜 的順序所形成之疊層結構。可使用聚亞醯胺膜作為保護膜620。
在具有第59A圖所示之結構的電晶體中，閘極610與成對電極614重疊的部分之寬度係稱作Lov。另外，成對電極614與氧化物半導體膜606不重疊的部分之寬度係稱作dW。
(實施例18)
藉由使用根據本發明之一實施例的半導體裝置，可提供低功率耗損的電子裝置。尤其是，在不易連續接收電力之可攜式電子裝置的例子中，藉由加入根據本發明之一實施例之具有低功率耗損的半導體裝置作為裝置的元件，能提供增加連續作業時間的優點。
根據本發明之一實施例的半導體裝置可用於顯示裝置、膝上型電腦、或裝有記錄媒體的影像再生裝置(代表性地，諸如數位多用途碟(DVD)之再生記錄媒體的內容及具有用以顯示再生影像之顯示器的裝置)。除了上述，作為可應用根據本發明之一實施例之半導體裝置的電子裝置，可舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、如攝影機及數位靜態相機的照相機、護目鏡型顯示器(頭戴式顯示器)、導航系統、聲頻再生裝置(如、車用音訊系統和數位音訊播放器)、複印機、傳真機、印刷機、多功能印刷機、自動櫃員機(ATM)、自動販賣機等為例。
說明將根據本發明之一實施例的半導體裝置應用在如行動電話、智慧型手機、或電子書閱讀器的可攜式電子裝置上之例子。
第60圖係可攜式電子裝置之方塊圖。第60圖所示之可攜式電子裝置包括一RF電路421、一類比基頻電路422、一數位基頻電路423、一電池424、一電源電路425、一應用處理器426、一快閃記憶體430、一顯示控制器431、一記憶體電路432、一顯示器433、一觸控感應器439、一音頻電路437、一鍵盤438等等。顯示器433包括一顯示部434、一源極驅動器435、及一閘極驅動器436。應用處理器426包括一CPU 427、一DSP 428、及一介面(IF)429。例如，將以上實施例之任一者所述之半導體裝置用於CPU 427、數位基頻電路423、記憶體電路432、DSP 428、介面429、顯示控制器431、及音頻電路437之任一或各者，能降低功率耗損。
第61圖係電子書閱讀器之方塊圖。電子書閱讀器包括一電池451、一電源電路452、一微處理器453、一快閃記憶體454、一音頻電路455、一鍵盤456、一記憶體電路457、一觸控面板458、一顯示器459、及一顯示控制器460。微處理器453包括一CPU 461、一DSP 462、及一介面(IF)463。例如，將以上實施例之任一者所述之半導體裝置用於CPU 461、音頻電路455、記憶體電路457、顯示控制器460、DSP 462、及介面463，能降低功率耗損。
本實施例能適當地結合另一實施例來實作。
本申請書係基於2011/5/20向日本專利局申請的日本專利申請書第2011-113080號，特此須合併參考其全部內容。
1‧‧‧半導體裝置
2‧‧‧電晶體
3‧‧‧反向器
4‧‧‧p通道Si電晶體
5‧‧‧n通道Si電晶體
6‧‧‧信號輸入部
7‧‧‧信號輸出部
11‧‧‧半導體裝置
13‧‧‧反向器
14‧‧‧第一電晶體
15‧‧‧第二電晶體
16‧‧‧信號輸入部
17‧‧‧信號輸出部
18‧‧‧p通道Si電晶體
19‧‧‧n通道Si電晶體
20‧‧‧信號輸出部
41‧‧‧半導體裝置
43‧‧‧反向器
44‧‧‧第一OS電晶體
45‧‧‧第二OS電晶體
46‧‧‧信號輸入部
47‧‧‧信號輸出部
48‧‧‧p通道Si電晶體
49‧‧‧n通道Si電晶體
50‧‧‧信號輸出部
71‧‧‧半導體裝置
73‧‧‧第一反向器
74‧‧‧第一OS電晶體
75‧‧‧第二OS電晶體
76‧‧‧信號輸入部
77‧‧‧信號輸出部
78‧‧‧第二反向器
79‧‧‧信號輸出部
80‧‧‧信號輸入部
81‧‧‧信號輸入部
82‧‧‧第三反向器
101‧‧‧半導體裝置
103‧‧‧第一反向器
104‧‧‧第一OS電晶體
105‧‧‧第二OS電晶體
106‧‧‧信號輸入部
107‧‧‧信號輸出部
108‧‧‧第二反向器
110‧‧‧信號輸入部
111‧‧‧第三反向器
112‧‧‧信號輸入部
121‧‧‧半導體裝置
123‧‧‧反向器
124‧‧‧第一OS電晶體
125‧‧‧第二OS電晶體
126‧‧‧信號輸入部
127‧‧‧信號輸出部
128‧‧‧NAND閘
130‧‧‧信號輸入部
131‧‧‧信號輸入部
132‧‧‧第二反向器
133‧‧‧信號輸入部
140‧‧‧p通道Si電晶體
141‧‧‧p通道Si電晶體
142‧‧‧n通道電晶體
143‧‧‧n通道電晶體
161‧‧‧半導體裝置
163‧‧‧反向器
164‧‧‧第一OS電晶體
165‧‧‧第二OS電晶體
166‧‧‧信號輸入部
167‧‧‧信號輸出部
168‧‧‧NAND閘
170‧‧‧信號輸入部
171‧‧‧信號輸入部
172‧‧‧第二反向器
173‧‧‧信號輸入部
191‧‧‧半導體裝置
193‧‧‧反向器
194‧‧‧第一OS電晶體
195‧‧‧第二OS電晶體
196‧‧‧信號輸入部
197‧‧‧信號輸出部
198‧‧‧NOR閘
200‧‧‧信號輸入部
201‧‧‧信號輸入部
202‧‧‧第二反向器
203‧‧‧信號輸入部
210‧‧‧p通道Si電晶體
211‧‧‧p通道Si電晶體
212‧‧‧n通道電晶體
213‧‧‧n通道電晶體
221‧‧‧半導體裝置
223‧‧‧反向器
224‧‧‧第一OS電晶體
225‧‧‧第二OS電晶體
226‧‧‧信號輸入部
227‧‧‧信號輸出部
228‧‧‧NOR閘
230‧‧‧信號輸入部
231‧‧‧信號輸入部
232‧‧‧第二反向器
233‧‧‧信號輸入部
301‧‧‧RS正反器
303‧‧‧第一反向器
304‧‧‧第一OS電晶體
305‧‧‧第二OS電晶體
306‧‧‧第一NOR閘
307‧‧‧緩衝器
308‧‧‧反向器
309‧‧‧第三反向器
313‧‧‧第二反向器
314‧‧‧第三OS電晶體
315‧‧‧第四OS電晶體
316‧‧‧第二NOR閘
317‧‧‧緩衝器
318‧‧‧反向器
319‧‧‧第四反向器
320‧‧‧信號輸出部
321‧‧‧信號輸出部
322‧‧‧節點
323‧‧‧節點
351‧‧‧D正反器
352‧‧‧第一RS-FF
353‧‧‧第一NOR閘
354‧‧‧第二NOR閘
355‧‧‧信號輸出部
356‧‧‧信號輸出部
357‧‧‧第二RS-FF
358‧‧‧第三NOR閘
359‧‧‧第四NOR閘
360‧‧‧第一反向器
361‧‧‧第二反向器
362‧‧‧第三反向器
363‧‧‧第四反向器
700‧‧‧基板
701‧‧‧絕緣膜
702‧‧‧半導體膜
703‧‧‧閘極絕緣膜
704‧‧‧半導體層
707‧‧‧閘極
709‧‧‧雜質區
710‧‧‧通道形成區
712‧‧‧絕緣膜
713‧‧‧絕緣膜
716‧‧‧氧化物半導體膜
719‧‧‧導電層
720‧‧‧導電層
721‧‧‧閘極絕緣膜
722‧‧‧閘極
908‧‧‧高濃度區域
724‧‧‧絕緣膜
726‧‧‧佈線
727‧‧‧絕緣膜
7301‧‧‧導電層
7302‧‧‧絕緣膜
7303‧‧‧導電膜
12‧‧‧電容器
918‧‧‧高濃度區域
919‧‧‧通道形成區
928‧‧‧高濃度區域
929‧‧‧低濃度區域
930‧‧‧側壁
931‧‧‧通道形成區
948‧‧‧高濃度區域
949‧‧‧低濃度區域
950‧‧‧側壁
951‧‧‧通道形成區
1010‧‧‧基底絕緣層
1020‧‧‧嵌入絕緣體
1030a‧‧‧半導體區
1030b‧‧‧半導體區
1030c‧‧‧半導體區
1040‧‧‧閘極絕緣膜
1050‧‧‧閘極
1060a‧‧‧側壁絕緣體
1060b‧‧‧側壁絕緣體
1070‧‧‧絕緣體
1080a‧‧‧源極
1080b‧‧‧汲極
500‧‧‧基板
502‧‧‧基底絕緣膜
504‧‧‧保護絕緣膜
506a‧‧‧高阻抗區
506b‧‧‧低阻抗區
506‧‧‧氧化物半導體膜
508‧‧‧閘極絕緣膜
510‧‧‧閘極
512‧‧‧側壁絕緣膜
514‧‧‧電極
516‧‧‧層間絕緣膜
518‧‧‧佈線
600‧‧‧基板
602‧‧‧基底絕緣膜
606‧‧‧氧化物半導體膜
608‧‧‧閘極絕緣膜
610‧‧‧閘極
614‧‧‧電極
616‧‧‧層間絕緣膜
618‧‧‧佈線
620‧‧‧保護膜
421‧‧‧RF電路
422‧‧‧類比基頻電路
423‧‧‧數位基頻電路
424‧‧‧電池
425‧‧‧電源電路
426‧‧‧應用處理器
427‧‧‧CPU
428‧‧‧DSP
429‧‧‧介面
430‧‧‧快閃記憶體
431‧‧‧顯示控制器
432‧‧‧記憶體電路
433‧‧‧顯示器
434‧‧‧顯示部
435‧‧‧源極驅動器
436‧‧‧閘極驅動器
437‧‧‧音頻電路
438‧‧‧鍵盤
439‧‧‧觸控感應器
451‧‧‧電池
452‧‧‧電源電路
453‧‧‧微處理器
454‧‧‧快閃記憶體
455‧‧‧音頻電路
456‧‧‧鍵盤
457‧‧‧記憶體電路
458‧‧‧觸控面板
459‧‧‧顯示器
460‧‧‧顯示控制器
461‧‧‧CPU
462‧‧‧DSP
463‧‧‧介面
第1A和1B圖繪示實施例1中的半導體裝置；第2A和2B圖繪示實施例1之半導體裝置的運作；第3A和3B圖繪示實施例1之半導體裝置的運作；第4A和4B圖繪示實施例2中的半導體裝置；第5圖繪示實施例2之半導體裝置的運作；第6圖繪示實施例2之半導體裝置的運作；第7A和7B圖繪示實施例3中的半導體裝置；第8圖繪示實施例3之半導體裝置的運作；第9圖繪示實施例3之半導體裝置的運作；第10圖繪示實施例4中的半導體裝置；第11A和11B圖繪示實施例4之半導體裝置的運作；第12圖繪示實施例4中的半導體裝置；第13A和13B圖繪示實施例4之半導體裝置的運作；第14圖繪示實施例5中的半導體裝置；第15A和15B圖繪示實施例5之半導體裝置的運作；第16圖繪示實施例5中的半導體裝置；第17A和17B圖繪示實施例5之半導體裝置的運作；第18A和18B圖繪示實施例6中的半導體裝置； 第19A和19B圖繪示實施例6之半導體裝置的運作；第20圖繪示實施例6中的半導體裝置；第21A和21B圖繪示實施例6之半導體裝置的運作；第22圖繪示實施例7中的半導體裝置；第23A和23B圖繪示實施例7之半導體裝置的運作；第24圖繪示實施例7中的半導體裝置；第25A和25B圖繪示實施例7之半導體裝置的運作；第26A和26B圖繪示實施例8中的半導體裝置；第27A和27B圖繪示實施例8之半導體裝置的運作；第28圖繪示實施例8中的半導體裝置；第29A和29B圖繪示實施例8之半導體裝置的運作；第30圖繪示實施例9中的半導體裝置；第31A和31B圖繪示實施例9之半導體裝置的運作；第32圖繪示實施例9中的半導體裝置；第33A和33B圖繪示實施例9之半導體裝置的運作；第34圖繪示實施例10之RS-FF；第35圖繪示實施例10之RS-FF；第36圖繪示實施例10之RS-FF；第37圖繪示實施例11之D-FF；第38A至38D圖繪示實施例12之半導體裝置的製造方法；第39A至39C圖繪示實施例12之半導體裝置的製造方法；第40A至40E圖繪示氧化物半導體的結晶結構； 第41A至41C圖繪示氧化物半導體的結晶結構；第42A至42C圖繪示氧化物半導體的結晶結構；第43A至43D圖繪示半導體裝置的製造方法；第44A至44C圖各繪示實施例13的電晶體；第45A和45B圖各繪示實施例14的電晶體；第46圖顯示根據計算求得之移動率的閘極電壓依賴性；第47A至47C圖各顯示根據計算求得之汲極電流和移動率的閘極電壓依賴性；第48A至48C圖各顯示根據計算求得之汲極電流和移動率的閘極電壓依賴性；第49A至49C圖各顯示根據計算求得之汲極電流和移動率的閘極電壓依賴性；第50A和50B圖繪示用於計算之電晶體的剖面結構；第50A至50C圖顯示各使用氧化物半導體膜之電晶體的特性；第51A至51C圖各顯示使用氧化物半導體膜之電晶體特性；第52A和52B圖各顯示在BT測試前後測得之樣本1之電晶體的Vgs-Ids特性；第53A和53B圖各顯示在BT測試前後測得之樣本2之電晶體的Vgs-Ids特性；第54圖顯示Ids和場效移動率的Vgs依賴性；第55A和55B圖分別顯示基板溫度和臨界電壓之間的 關係以及基板溫度和場效移動率之間的關係；第56圖顯示樣本A和樣本B的XRD波譜；第57圖顯示電晶體之截止電流與測量中之基板溫度之間的關係；第58A和58B圖繪示一電晶體；第59A和59B圖繪示一電晶體；第60圖係一可攜式電子裝置的方塊圖；第61圖係一電子書閱讀器的方塊圖；第62A和62B圖繪示實施例2中的半導體裝置；第63A和63B圖繪示實施例2之半導體裝置的運作；第64A和64B圖繪示實施例2之半導體裝置的運作；及第65A和65B圖繪示氧化物半導體的結晶結構。
1‧‧‧半導體裝置
2‧‧‧電晶體
3‧‧‧反向器
4‧‧‧p通道Si電晶體
5‧‧‧n通道Si電晶體
6‧‧‧信號輸入部
7‧‧‧信號輸出部

Claims (15)

  1. 一種半導體裝置，包含：一第一電晶體；及一反向器，其電性連接該第一電晶體，其中該反向器的輸出係輸入至該第一電晶體的閘極，其中該第一電晶體的通道區包括一含有In、Zn、和Sn之至少一者的氧化物半導體膜，其中包括在該反向器中的一第二電晶體之通道區含有矽，其中當輸入高電壓至該反向器時，低電壓從該反向器輸出並輸入至該第一電晶體的閘極，以關閉該第一電晶體，且其中當輸入低電壓至該反向器時，高電壓從該反向器輸出並輸入至該第一電晶體的閘極，以開啟該第一電晶體。
  2. 一種如申請專利範圍第1項所述之半導體裝置，其中該第一電晶體和該反向器係形成在一基板上。
  3. 一種如申請專利範圍第2項所述之半導體裝置，其中該基板係一玻璃基板。
  4. 一種電子裝置，包含如申請專利範圍第1項所述之半導體裝置。
  5. 一種電子裝置，包含一包含如申請專利範圍第1項所述之半導體裝置的顯示部。
  6. 一種半導體裝置，包含： 一第一電晶體；一第二電晶體；及一反向器，其中該反向器的輸出係輸入至該第一電晶體的閘極，其中該反向器的輸入亦輸入至該第二電晶體的閘極，其中該第一電晶體的通道區及該第二電晶體的通道區之每一者包括一含有In、Zn、和Sn之至少一者的氧化物半導體膜，其中包括在該反向器中的一電晶體之通道區含有矽，其中當輸入高電壓至該反向器及該第二電晶體的閘極時，低電壓從該反向器輸出並輸入至該第一電晶體的閘極，以關閉該第一電晶體並開啟該第二電晶體，且其中當輸入低電壓至該反向器及該第二電晶體的閘極時，高電壓從該反向器輸出並輸入至該第一電晶體的閘極，以開啟該第一電晶體並關閉該第二電晶體。
  7. 一種如申請專利範圍第6項所述之半導體裝置，其中該第一電晶體、該第二電晶體和該反向器係形成在一基板上。
  8. 一種如申請專利範圍第7項所述之半導體裝置，其中該基板係一玻璃基板。
  9. 一種電子裝置，包含如申請專利範圍第6項所述之半導體裝置。
  10. 一種電子裝置，包含一包含如申請專利範圍第6項所述之半導體裝置的顯示部。
  11. 一種半導體裝置，包含：一第一電晶體；一第二電晶體；及一反向器，其中該反向器的輸出係輸入至該第一電晶體的閘極，其中該反向器的輸入亦輸入至該第二電晶體的閘極，其中該第一電晶體的通道區及該第二電晶體的通道區之每一者包括一含有In、Zn、和Sn之至少一者的氧化物半導體膜，其中包括在該反向器中的一電晶體之通道區含有矽，其中當輸入高電壓至該反向器及該第二電晶體的閘極時，低電壓從該反向器輸出並輸入至該第一電晶體的閘極，使該第一電晶體關閉並開啟該第二電晶體以輸出高電壓或低電壓，且其中當輸入低電壓至該反向器及該第二電晶體的閘極時，高電壓從該反向器輸出並輸入至該第一電晶體的閘極，使該第一電晶體開啟以輸出高電壓或低電壓，並關閉該第二電晶體。
  12. 一種如申請專利範圍第11項所述之半導體裝置，其中該第一電晶體、該第二電晶體和該反向器係形成在一基板上。
  13. 一種如申請專利範圍第12項所述之半導體裝置，其中該基板係一玻璃基板。
  14. 一種電子裝置，包含如申請專利範圍第11項所 述之半導體裝置。
  15. 一種電子裝置，包含一包含如申請專利範圍第11項所述之半導體裝置的顯示部。
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