JPH05235729A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 後段回路の貫通電流を抑制しつつ出力信号振
幅を制限しうるＢｉＣＭＯＳ及びＢｉＮＭＯＳ回路を実
現し、高速論理集積回路装置等の低消費電力化及び高速
化を推進する。 【構成】 ＢｉＣＭＯＳ及びＢｉＮＭＯＳ論理回路から
フルスィング用のＭＯＳＦＥＴを削除し、ＢｉＮＭＯＳ
論理回路の出力端子Ｄｏｕｔと出力ＭＯＳＦＥＴＮ７の
ドレインとの間にレベル制限用のトランジスタＱ２を設
ける。また、振幅制限されたＢｉＮＭＯＳ論理回路の出
力端子側に、通常動作時にオーバーシュート及びアンダ
ーシュートを吸収するためのクランプ回路を構成するＭ
ＯＳＦＥＴＰ４及びＮ４と、待機時又は低消費電力モー
ド時に出力信号をフルスィングさせるためのクロックド
インバータを構成するＭＯＳＦＥＴＰ２及びＰ３ならび
にＮ２及びＮ３とを含むレベル補正回路ＬＧを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
例えば、ＢｉＣＭＯＳ又はＢｉＮＭＯＳ論理回路を基本
構成とする高速論理集積回路装置等に利用して特に有効
な技術に関するものである。

【０００２】

【従来の技術】トランジスタ（この明細書では、バイポ
ーラトランジスタのことを単にトランジスタと略称す
る）からなり高速動作可能なバイポーラ回路と、Ｐチャ
ンネル及びＮチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導
体型電界効果トランジスタ。この明細書では、ＭＯＳＦ
ＥＴをして絶縁ゲート型電界効果トランジスタの総称と
する）からなり低消費電力動作可能なＣＭＯＳ（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路と
を組み合わせたいわゆるＢｉＣＭＯＳ論理回路がある。
また、ＢｉＣＭＯＳ論理回路のロウレベル出力用の出力
トランジスタをＮチャンネルＭＯＳＦＥＴに置き換える
ことで回路の簡素化とさらなる高速化とを図ったいわゆ
るＢｉＮＭＯＳ論理回路があり、このようなＢｉＣＭＯ
Ｓ又はＢｉＮＭＯＳ論理回路を基本構成とするマイクロ
コンピュータ等の高速論理集積回路装置がある。

【０００３】ＢｉＣＭＯＳ論理回路について、例えば、
『１９９１年アイ・イー・イー・イー（ＩＥＥＥ：Ｉｎ
ｓｔｉｔｕｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ
Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ） シー
・アイ・シー・シー（ＣＩＣＣ：Ｃｕｓｔｏｍ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎ
ｃｅ）予稿集』第１４．１．１頁〜第１４．１．６頁に
記載されている。

【０００４】

【発明が解決しようとする課題】ＢｉＣＭＯＳ論理回路
は、例えば図６に示されるように、電源電圧ＶＤＤと回
路の接地電位との間にトーテムポール形態に設けられる
一対の出力トランジスタＱ１及びＱ３を含む。このう
ち、出力トランジスタＱ１は、入力信号Ｄｉｎがロウレ
ベルとされるとき選択的にオン状態とされ、出力信号Ｄ
ｏｕｔを電源電圧ＶＤＤよりそのベース・エミッタ電圧
ＶＢＥ分だけ低いハイレベルＶＤＤ−ＶＢＥとする。こ
のとき、出力信号Ｄｏｕｔのハイレベルは、最終的にＰ
チャンネルＭＯＳＦＥＴＰ１及びＰ８を介して電源電圧
ＶＤＤまで引き上げられ、これによって後段回路におけ
る貫通電流が防止される。一方、出力トランジスタＱ３
は、入力信号Ｄｉｎがハイレベルとされるとき選択的に
オン状態とされ、出力信号Ｄｏｕｔを回路の接地電位よ
りそのベース・エミッタ電圧ＶＢＥ分だけ高いロウレベ
ルＶＢＥとする。このとき、出力信号Ｄｏｕｔのロウレ
ベルは、最終的にＮチャンネルＭＯＳＦＥＴＮ９及びＮ
５を介して回路の接地電位まで引き下げられ、これによ
って後段回路における貫通電流が防止される。

【０００５】ところが、高速論理集積回路装置等の微細
化及び大規模化が進む中、上記のような従来のＢｉＣＭ
ＯＳ論理回路には次のような問題点が生じることが本願
発明者等によって明らかとなった。すなわち、上記Ｂｉ
ＣＭＯＳ論理回路において、出力信号Ｄｏｕｔをフルス
ィングさせるためのＭＯＳＦＥＴＰ１及びＰ８ならびに
Ｎ９及びＮ５は、その駆動能力が出力トランジスタＱ１
及びＱ３に比較して小さい。したがって、このようなＢ
ｉＣＭＯＳ論理回路ＢＣ４をドライバとして用いる図８
の信号路を想定した場合、信号線ＳＬの送信端つまりＢ
ｉＣＭＯＳ論理回路ＢＣ４の出力端子における信号ＤＴ
ｏｕｔのハイレベルは、図９に太線で示されるように、
接地電位ＧＮＤから急速にＶＤＤ−ＶＢＥまで上昇した
後、徐々に電源電圧ＶＤＤに到達し、そのロウレベル
も、電源電圧ＶＤＤから急速にＶＢＥまで低下した後、
徐々に接地電位ＧＮＤに到達する。

【０００６】周知のように、信号線ＳＬの受信端つまり
入力バッファＩＢ３の入力端子における信号ＤＲｉｎの
レベル変化は、信号線の分布容量ＣＬ及び分布抵抗ＲＬ
によって遅くされ、その立ち上がり又は立ち下がり当初
における到達目標レベルはＶＤＤ−ＶＢＥ又はＶＢＥと
なる。しかるに、受信端における信号ＤＲｉｎのレベル
がその中間レベルＶｒ２’又はＶｆ２’に達してから入
力バッファＩＢ３の論理スレッシホルドレベルＶｒ２又
はＶｆ２に達するまでには、Δｔｒ及びΔｔｆなる時間
が必要となり、その分、信号路としての信号伝達遅延時
間が増大する。また、これに対処するため、送信端にお
ける信号ＤＴｏｕｔのフルスィングをやめて信号振幅を
制限した場合、後段の入力バッファＩＢ３において貫通
電流が流れ、高速論理集積回路装置の低消費電力化が阻
害される。

【０００７】なお、図７のＢｉＮＭＯＳ論理回路の場
合、出力信号Ｄｏｕｔのレベルは、立ち下がり時には、
出力ＭＯＳＦＥＴＮ７を介して直接回路の接地電位ＧＮ
Ｄまで引き下げられるために問題はないが、立ち上がり
時には、まず出力トランジスタＱ１により接地電位ＧＮ
Ｄから急速にＶＤＤ−ＶＢＥまで引き上げられた後、Ｍ
ＯＳＦＥＴＰ１及びＰ８により徐々に電源電圧ＶＤＤま
で到達するものとなり、上記ＢｉＣＭＯＳ論理回路と同
様な問題が生じる。

【０００８】この発明の目的は、後段回路の貫通電流を
抑制しつつ出力信号振幅を制限しうるＢｉＣＭＯＳ及び
ＢｉＮＭＯＳ論理回路を提供することにある。この発明
の他の目的は、ＢｉＣＭＯＳ又はＢｉＮＭＯＳ論理回路
を基本構成とする高速論理集積回路装置等の低消費電力
化及び高速化を推進することにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＢｉＣＭＯＳ及びＢｉＮＭＯ
Ｓ論理回路からフルスィング用のＭＯＳＦＥＴを削除
し、ＢｉＮＭＯＳ論理回路の出力端子と出力ＭＯＳＦＥ
Ｔのドレインとの間にレベル制限用のダイオードを追加
する。また、振幅制限されたＢｉＣＭＯＳ又はＢｉＮＭ
ＯＳ論理回路の出力端子側に、一対のＰチャンネル及び
ＮチャンネルＭＯＳＦＥＴからなり通常動作時に出力信
号のオーバーシュート及びアンダーシュートを抑制する
クランプ回路と、２対のＰチャンネル及びＮチャンネル
ＭＯＳＦＥＴからなり待機時又は低消費電力モード時に
出力信号をフルスィングさせるクロックドインバータと
を含むレベル補正回路を設ける。さらに、振幅制限され
た一対のＢｉＣＭＯＳ又はＢｉＮＭＯＳ論理回路によっ
て入力信号の非反転及び反転信号を伝達するとともに、
これらの論理回路の出力端子間に終端抵抗を設け、この
終端抵抗の両端における電位を差動回路を基本構成とす
る入力バッファの非反転及び反転入力信号として入力す
る。

【００１１】

【作用】上記手段によれば、通常動作時には、ＢｉＣＭ
ＯＳ及びＢｉＮＭＯＳ論理回路の出力信号振幅を安定化
しつつ制限して信号路の伝達遅延時間を短縮できるとと
もに、待機時又は低消費電力モード時には、ＢｉＣＭＯ
Ｓ及びＢｉＮＭＯＳ論理回路の出力信号をフルスィング
して後段回路の貫通電流を防止できる。これにより、Ｂ
ｉＣＭＯＳ又はＢｉＮＭＯＳ論理回路を基本構成とする
高速論理集積回路装置等の低消費電力化を図りつつ、そ
の高速化を推進することができる。

【００１２】

【実施例】図１には、この発明が適用されたＢｉＮＭＯ
Ｓ論理回路の一実施例の回路図が示されている。また、
図２には、図１のＢｉＮＭＯＳ論理回路ＢＮ１をドライ
バとする信号路の一実施例の等価回路図が示され、図３
には、その信号波形図が示されている。これらの図をも
とに、この実施例のＢｉＮＭＯＳ論理回路の構成と動作
の概要ならびにその特徴について説明する。なお、この
実施例のＢｉＮＭＯＳ論理回路ＢＮ１は、マイクロコン
ピュータを構成する高速論理集積回路装置に含まれる。
図１の各回路素子は、高速論理集積回路装置を構成する
他の回路素子とともに、単結晶シリコンのような１個の
半導体基板上に形成される。以下の回路図において、そ
のチャンネル（バックゲート）部に矢印が付されるＭＯ
ＳＦＥＴはＰチャンネル型（第１導電型）であって、矢
印の付されないＮチャンネル型（第２導電型）ＭＯＳＦ
ＥＴと区別して示される。また、図示されるトランジス
タは、すべてＮＰＮ型トランジスタである。

【００１３】図１において、この実施例のＢｉＮＭＯＳ
論理回路ＢＮ１は、電源電圧ＶＤＤ（第１の電源電圧）
と回路の出力端子Ｄｏｕｔとの間に設けられる出力トラ
ンジスタＱ１を含む。この出力トランジスタＱ１のベー
スには、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネ
ルＭＯＳＦＥＴＮ１からなるＣＭＯＳインバータを介し
て入力信号Ｄｉｎの反転信号が供給される。なお、電源
電圧ＶＤＤは、特に制限されないが、＋３．３Ｖのよう
な正の電源電圧とされる。

【００１４】出力トランジスタＱ１のエミッタすなわち
回路の出力端子Ｄｏｕｔと回路の接地電位（第２の電源
電圧）との間には、トランジスタＱ２及びＮチャンネル
ＭＯＳＦＥＴＮ７が直列形態に設けられる。このうち、
トランジスタＱ２は、そのコレクタ及びベースが共通結
合されることでダイオード形態とされ、ＭＯＳＦＥＴＮ
７のゲートには、上記入力信号Ｄｉｎが供給される。こ
れにより、ＭＯＳＦＥＴＮ７は、出力トランジスタＱ１
と相補的にオン状態とされるロウレベル出力用の出力Ｍ
ＯＳＦＥＴとして作用し、トランジスタＱ２は、出力信
号Ｄｏｕｔのロウレベルを制限するためのレベル制限手
段として作用する。

【００１５】入力信号Ｄｉｎが回路の接地電位に近いロ
ウレベルとされるとき、ＢｉＮＭＯＳ論理回路ＢＮ１で
は、出力ＭＯＳＦＥＴＮ７がオフ状態とされるととも
に、ＭＯＳＦＥＴＰ１及びＮ１からなるＣＭＯＳインバ
ータの出力信号が電源電圧ＶＤＤのようなハイレベルと
され、出力トランジスタＱ１がオン状態とされる。この
ため、ＢｉＮＭＯＳ論理回路ＢＮ１の出力信号Ｄｏｕｔ
は、電源電圧ＶＤＤより出力トランジスタＱ１のベース
・エミッタ電圧ＶＢＥ分だけ低い所定のハイレベルＶＤ
Ｄ−ＶＢＥとなる。

【００１６】一方、入力信号Ｄｉｎが電源電圧ＶＤＤに
近いハイレベルとされると、ＢｉＮＭＯＳ論理回路ＢＮ
１では、ＭＯＳＦＥＴＰ１及びＮ１からなるＣＭＯＳイ
ンバータの出力信号が回路の接地電位のようなロウレベ
ルとされることから出力トランジスタＱ１がオフ状態と
され、代わって出力ＭＯＳＦＥＴＮ７がオン状態とされ
る。このため、ＢｉＮＭＯＳ論理回路ＢＮ１の出力信号
Ｄｏｕｔのレベルは、回路の接地電位に向かって低下す
る。ところが、この実施例のＢｉＮＭＯＳ論理回路ＢＮ
１は、前述のように、レベル制限手段となるトランジス
タＱ２を含むため、そのロウレベルは回路の接地電位よ
りトランジスタＱ２のベース・エミッタ電圧ＶＢＥ分だ
け高い所定のロウレベルＶＢＥで制限される。

【００１７】以上のことから、この実施例のＢｉＮＭＯ
Ｓ論理回路ＢＮ１では、その出力信号振幅が電源電圧Ｖ
ＤＤ及び回路の接地電位間の電位差より所定値すなわち
２ＶＢＥだけ小さくされるものとなる。

【００１８】この実施例のＢｉＮＭＯＳ論理回路ＢＮ１
は、さらに、回路の出力端子Ｄｏｕｔ側に付加されるレ
ベル補正回路ＬＧを備える。このレベル補正回路ＬＧ
は、特に制限されないが、電源電圧ＶＤＤと回路の出力
端子Ｄｏｕｔとの間に設けられるＰチャンネルＭＯＳＦ
ＥＴＰ４（第１のＭＯＳＦＥＴ）と、回路の出力端子Ｄ
ｏｕｔと回路の接地電位との間に設けられるＮチャンネ
ルＭＯＳＦＥＴＮ４（第２のＭＯＳＦＥＴ）とを含み、
さらに２対のＰチャンネルＭＯＳＦＥＴＰ２（第３のＭ
ＯＳＦＥＴ）及びＰ３（第４のＭＯＳＦＥＴ）ならびに
ＮチャンネルＭＯＳＦＥＴＮ３（第５のＭＯＳＦＥＴ）
及びＮ２（第６のＭＯＳＦＥＴ）からなるクロックドイ
ンバータを含む。このうち、ＭＯＳＦＥＴＰ３及びＮ３
のゲートには、ＢｉＮＭＯＳ論理回路ＢＮ１の出力信号
ＤｏｕｔのインバータＩＶ２による反転信号が供給され
る。また、ＭＯＳＦＥＴＮ２及びＰ４のゲートには、高
速論理集積回路装置の図示されない前段回路から所定の
内部制御信号ＳＴＢＰ（制御信号）が供給され、ＭＯＳ
ＦＥＴＰ２及びＮ４のゲートには、内部制御信号ＳＴＢ
ＰのインバータＩＶ１による反転信号が供給される。な
お、内部制御信号ＳＴＢＰは、高速論理集積回路装置の
通常動作時において回路の接地電位のようなロウレベル
とされ、待機時又は低消費電力モード時において有効レ
ベルつまり電源電圧ＶＤＤのようなハイレベルとされ
る。また、ＭＯＳＦＥＴＰ４及びＮ４は、出力トランジ
スタＱ１及び出力ＭＯＳＦＥＴＮ７に比較して充分に小
さなコンダクタンスを持つべく設計される。

【００１９】内部制御信号ＳＴＢＰがロウレベルとされ
る高速論理集積回路装置の通常動作時において、ＢｉＮ
ＭＯＳ論理回路ＢＮ１のレベル補正回路ＬＧでは、ＭＯ
ＳＦＥＴＰ２及びＮ２がオフ状態とされ、ＭＯＳＦＥＴ
Ｐ４及びＮ４がオン状態とされる。ところが、ＭＯＳＦ
ＥＴＰ４及びＮ４は、前述のように、出力トランジスタ
Ｑ１及び出力ＭＯＳＦＥＴＮ７に比較して小さなコンダ
クタンスを持つものであるため、ＢｉＮＭＯＳ論理回路
ＢＮ１の出力信号Ｄｏｕｔのレベルは、選択的にＶＤＤ
−ＶＢＥのようなハイレベルあるいはＶＢＥのようなロ
ウレベルとされる。このとき、ＭＯＳＦＥＴＰ４及びＮ
４は、いわゆるクランプ素子として作用し、回路の出力
端子Ｄｏｕｔに重畳されるオーバーシュート及びアンダ
ーシュートを吸収する。すなわち、回路の出力端子Ｄｏ
ｕｔのレベルが、寄生的に存在するリーク電流や容量結
合等によりＶＤＤ−ＶＢＥ以上又はＶＢＥ以下になるこ
とを防止することができる。その結果、ＢｉＮＭＯＳ論
理回路ＢＮ１の出力信号レベルが安定化され、高速論理
集積回路装置の動作が安定化されるものとなる。

【００２０】一方、内部制御信号ＳＴＢＰがハイレベル
とされる高速論理集積回路装置の待機時又は低消費電力
モード時において、ＢｉＮＭＯＳ論理回路ＢＮ１のレベ
ル補正回路ＬＧでは、ＭＯＳＦＥＴＰ４及びＮ４がオフ
状態とされ、代わってクロックドインバータを構成する
ＭＯＳＦＥＴＰ２及びＮ２がオン状態とされる。したが
って、このとき、ＢｉＮＭＯＳ論理回路ＢＮ１の出力信
号ＤｏｕｔがＶＤＤ−ＶＢＥのようなハイレベルである
と、インバータＩＶ２の出力信号のロウレベルを受けて
ＭＯＳＦＥＴＰ３がオン状態となり、これによって出力
信号Ｄｏｕｔのハイレベルが電源電圧ＶＤＤまで引き上
げられる。また、このとき、ＢｉＮＭＯＳ論理回路ＢＮ
１の出力信号ＤｏｕｔがＶＢＥのようなロウレベルであ
ると、インバータＩＶ２の出力信号のハイレベルを受け
てＭＯＳＦＥＴＮ３がオン状態となり、これによって出
力信号Ｄｏｕｔのロウレベルが回路の接地電位まで引き
下げられる。その結果、ＢｉＮＭＯＳ論理回路ＢＮ１の
出力信号Ｄｏｕｔはフルスィングされるものとなり、こ
れによって高速論理集積回路装置の待機時又は低消費電
力モード時における低消費電力化が図られる。

【００２１】ところで、高速論理集積回路装置の通常動
作時において、上記ＢｉＮＭＯＳ論理回路ＢＮ１をドラ
イバとする図２のような信号路を想定した場合、信号路
の送信端すなわちＢｉＮＭＯＳ論理回路ＢＮ１の出力端
子における出力信号ＤＴｏｕｔのレベルは、図３に太線
で示されるように、ＶＤＤ−ＶＢＥのようなハイレベル
あるいはＶＢＥのようなロウレベルとされる。このと
き、信号路の受信端つまり入力バッファＩＢ１の入力端
子における入力信号ＤＲｉｎのレベル変化は、信号線Ｓ
Ｌの分布容量ＣＬ及び分布抵抗ＲＬによって遅くされ
る。ところが、この実施例では、ドライバとなるＢｉＮ
ＭＯＳ論理回路ＢＮ１の出力信号振幅がＶＤＤ−ＶＢＥ
及びＶＢＥ間に制限され、相応して入力信号ＤＲｉｎの
到達目標レベルが圧縮されるとともに、入力信号ＤＲｉ
ｎの中間レベルと入力バッファＩＢ１の論理スレッシホ
ルドＶｒ１及びＶｆ１とが一致する。したがって、信号
路としての信号伝達遅延時間ｔｒ１及びｔｆ１が短縮さ
れ、高速論理集積回路装置の通常動作時における高速化
が推進される結果となる。

【００２２】図４には、この発明が適用されたＢｉＣＭ
ＯＳ論理回路の一実施例の回路図が示されている。な
お、この実施例のＢｉＣＭＯＳ論理回路ＢＣ１は、基本
的に図１のＢｉＮＭＯＳ論理回路ＢＮ１を踏襲するもの
であり、図４に示される出力トランジスタＱ１とＭＯＳ
ＦＥＴＰ１及びＮ１ならびにレベル補正回路ＬＧは、図
１に示される出力トランジスタＱ１とＭＯＳＦＥＴＰ１
及びＮ１ならびにレベル補正回路ＬＧにそれぞれそのま
ま対応する。以下、図１のＢｉＮＭＯＳ論理回路ＢＮ１
と異なる部分について、説明を追加する。

【００２３】図４において、ＢｉＣＭＯＳ論理回路ＢＣ
１は、回路の出力端子Ｄｏｕｔと回路の接地電位との間
に設けられる出力トランジスタＱ３を含む。この出力ト
ランジスタＱ３のベースは、ＰチャンネルＭＯＳＦＥＴ
Ｐ５を介してそのコレクタすなわち回路の出力端子Ｄｏ
ｕｔに結合され、さらにＮチャンネルＭＯＳＦＥＴＮ５
を介して回路の接地電位に結合される。このうち、ＭＯ
ＳＦＥＴＰ５のゲートには、ＭＯＳＦＥＴＰ１及びＮ１
からなるＣＭＯＳインバータの出力信号が供給され、Ｍ
ＯＳＦＥＴＮ５のゲートは電源電圧ＶＤＤに結合され
る。

【００２４】入力信号Ｄｉｎが回路の接地電位に近いロ
ウレベルとされるとき、ＢｉＣＭＯＳ論理回路ＢＣ１で
は、ＭＯＳＦＥＴＰ１及びＮ１からなるＣＭＯＳインバ
ータの出力信号が電源電圧ＶＤＤのようなハイレベルと
される。このため、出力トランジスタＱ１がオン状態と
なり、出力トランジスタＱ３は、ＭＯＳＦＥＴＰ５がオ
フ状態とされそのベース容量がＭＯＳＦＥＴＮ５を介し
てディスチャージされることでオフ状態とされる。これ
により、ＢｉＣＭＯＳ論理回路ＢＣ１の出力信号Ｄｏｕ
ｔは、電源電圧ＶＤＤより出力トランジスタＱ１のベー
ス・エミッタ電圧分だけ低い所定のハイレベルＶＤＤ−
ＶＢＥとなる。

【００２５】一方、入力信号Ｄｉｎが電源電圧ＶＤＤに
近いハイレベルとされると、ＢｉＣＭＯＳ論理回路ＢＣ
１では、ＭＯＳＦＥＴＰ１及びＮ１からなるＣＭＯＳイ
ンバータの出力信号が回路の接地電位のようなロウレベ
ルとされる。このため、出力トランジスタＱ１はオフ状
態とされ、代わってＭＯＳＦＥＴＰ５がオン状態とされ
る。このとき、ＭＯＳＦＥＴＰ５は、出力トランジスタ
Ｑ３に対していわゆるダーリントン結合され、この出力
トランジスタＱ３とともに等価的なＰＮＰトランジスタ
としての動作を行う。その結果、回路の出力端子に結合
される負荷容量は急速にディスチャージされ、これによ
って出力信号Ｄｏｕｔが回路の接地電位より出力トラン
ジスタＱ３のベース・エミッタ電圧分だけ高い所定のロ
ウレベルＶＢＥとなる。

【００２６】レベル補正回路ＬＧは、図１のＢｉＮＭＯ
Ｓ論理回路ＢＮ１の場合と同様に、内部制御信号ＳＴＢ
Ｐがロウレベルとされる通常動作時において、ＢｉＣＭ
ＯＳ論理回路ＢＣ１の出力端子Ｄｏｕｔに重畳されるオ
ーバーシュート又はアンダーシュートを吸収すべく作用
し、内部制御信号ＳＴＢＰがハイレベルとされる待機時
又は低消費電力モード時において、ＢｉＣＭＯＳ論理回
路ＢＣ１の出力信号Ｄｏｕｔをフルスィングさせ後段回
路の貫通電流を防止すべく作用する。

【００２７】以上のことから、この実施例のＢｉＣＭＯ
Ｓ論理回路ＢＣ１では、その出力信号Ｄｏｕｔの振幅が
圧縮されることで高速論理集積回路装置の通常動作時に
おける動作の高速化が図られるとともに、待機時又は低
消費電力モード時において出力信号Ｄｏｕｔが選択的に
フルスィングされることで待機時又は低消費電力モード
時における高速論理集積回路装置の低消費電力化が図ら
れる。この実施例において、出力トランジスタＱ３に
は、ダーリントン結合されるＰチャンネルＭＯＳＦＥＴ
Ｐ５を介してベース電流が与えられ、このＭＯＳＦＥＴ
Ｐ５とともに等価的なＰＮＰトランジスタとして動作す
る。このため、出力トランジスタＱ３は、従来のＢｉＣ
ＭＯＳ論理回路のようにＮチャンネルＭＯＳＦＥＴを介
してベース電流が与えられる場合に比較して例えば３．
３Ｖのような低い電源電圧ＶＤＤにおいて高速動作し、
これによってＢｉＣＭＯＳ論理回路ひいては高速論理集
積回路装置の高速化が推進される。

【００２８】図５には、この発明が適用された相補信号
路の一実施例の回路図が示されている。なお、この実施
例の相補信号路にドライバとして用いられるＢｉＣＭＯ
Ｓ論理回路ＢＣ２及びＢＣ３は、基本的に前記図４のＢ
ｉＣＭＯＳ論理回路ＢＣ１を踏襲するものであり、図５
に示される出力トランジスタＱ１及びＱ３とＭＯＳＦＥ
ＴＰ１及びＰ５ならびにＮ１及びＮ５は、図４に示され
る出力トランジスタＱ１及びＱ３とＭＯＳＦＥＴＰ１及
びＰ５ならびにＮ１及びＮ５にそれぞれそのまま対応す
る。以下、図４の実施例と異なる部分について、説明を
追加する。

【００２９】図５において、この実施例の相補信号路
は、入力信号Ｄｉｎの非反転信号を伝達するＢｉＣＭＯ
Ｓ論理回路ＢＣ２（第１の論理回路）と、上記入力信号
ＤｉｎのインバータＩＶ３による反転信号を伝達するも
う一つのＢｉＣＭＯＳ論理回路ＢＣ３（第２の論理回
路）とを含む。これらのＢｉＣＭＯＳ論理回路ＢＣ２の
出力信号は、それぞれ反転出力信号ＤｏｕｔＮ及び非反
転出力信号ＤｏｕｔＰとして、相補信号線ＳＬを介して
入力バッファＩＢ２に伝達される。

【００３０】ＢｉＣＭＯＳ論理回路ＢＣ２及びＢＣ３
は、ＣＭＯＳインバータを構成するＮチャンネルＭＯＳ
ＦＥＴＮ１と回路の接地電位との間に設けられるＮチャ
ンネルＭＯＳＦＥＴＮ６と、電源電圧ＶＤＤと出力トラ
ンジスタＱ１のベースとの間ならびに電源電圧ＶＤＤと
回路の出力端子ＤｏｕｔＮ及びＤｏｕｔＰとの間にそれ
ぞれ設けられるＰチャンネルＭＯＳＦＥＴＰ６及びＰ７
とをそれぞれ含む。これらのＭＯＳＦＥＴのゲートに
は、高速論理集積回路装置の図示されない前段回路から
所定の反転内部制御信号ＳＴＢＮが共通に供給される。
ここで、反転内部制御信号ＳＴＢＮは、高速論理集積回
路装置の通常動作時においてハイレベルとされ、待機時
においてロウレベルとされる。

【００３１】この実施例の相補信号路は、さらに、信号
線ＳＬの受信端つまりはＢｉＣＭＯＳ論理回路ＢＣ２の
出力端子ＤｏｕｔＮとＢｉＣＭＯＳ論理回路ＢＣ３の出
力端子ＤｏｕｔＰとの間に設けられる終端抵抗ＲＴと、
終端抵抗ＲＴの両端における電位をその反転及び非反転
入力信号とする入力バッファＩＢ２とを含む。

【００３２】入力バッファＩＢ２は、一対の差動トラン
ジスタＱ４及びＱ５と、これらのトランジスタの共通結
合されたエミッタと回路の接地電位との間に設けられる
ＮチャンネルＭＯＳＦＥＴＮ８とを含む。トランジスタ
Ｑ４及びＱ５のベースは、入力バッファＩＢ２の反転及
び非反転入力端子つまりは終端抵抗ＲＴの両端にそれぞ
れ結合される。また、そのコレクタは、対応する負荷抵
抗Ｒ１及びＲ２を介して電源電圧ＶＤＤに結合されると
ともに、入力バッファＩＢ２の非反転出力端子ＤｉｎＰ
及び反転出力端子ＤｉｎＮにそれぞれ結合される。ＭＯ
ＳＦＥＴＮ８のゲートには、上記反転内部制御信号ＳＴ
ＢＮが供給される。

【００３３】反転内部制御信号ＳＴＢＮがハイレベルと
される高速論理集積回路装置の通常動作時において、Ｂ
ｉＣＭＯＳ論理回路ＢＣ２及びＢＣ３では、ＭＯＳＦＥ
ＴＮ６がオン状態とされ、ＭＯＳＦＥＴＰ６及びＰ７が
オフ状態とされる。また、入力バッファＩＢ２では、Ｍ
ＯＳＦＥＴＮ８がオン状態とされる。これにより、Ｂｉ
ＣＭＯＳ論理回路ＢＣ２及びＢＣ３は、ともにＢｉＣＭ
ＯＳ論理回路として正常な動作状態とされ、入力バッフ
ァＩＢ２も、ＭＯＳＦＥＴＮ８により動作電流が供給さ
れるために入力バッファとして正常な動作状態とされ
る。このとき、ＢｉＣＭＯＳ論理回路ＢＣ２及びＢＣ３
の出力信号ＤｏｕｔＮ及びＤｏｕｔＰは、入力信号Ｄｉ
ｎに従って相補的にＶＤＤ−ＶＢＥのようなハイレベル
あるいはＶＢＥのようなロウレベルとされる。また、出
力信号ＤｏｕｔＮ及びＤｏｕｔＰのレベル変化は、相補
信号線ＳＬにより電流信号として終端抵抗ＲＴに伝達さ
れた後、その両端において電圧信号に戻され、入力バッ
ファＩＢ２の反転及び非反転入力信号となる。これらの
反転及び非反転入力信号のレベル差は、差動トランジス
タＱ４及びＱ５を中心とする差動回路によって増幅さ
れ、図示されない後段回路への非反転入力信号ＤｉｎＰ
及び反転入力信号ＤｉｎＮとなる。

【００３４】一方、反転内部制御信号ＳＴＢＮがハイレ
ベルとされる待機時において、ＢｉＣＭＯＳ論理回路Ｂ
Ｃ２及びＢＣ３では、ＭＯＳＦＥＴＮ６がオフ状態とさ
れ、代わってＭＯＳＦＥＴＰ６及びＰ７がともにオン状
態とされる。また、入力バッファＩＢ２では、ＭＯＳＦ
ＥＴＮ８がオフ状態とされる。これにより、ＢｉＣＭＯ
Ｓ論理回路ＢＣ２及びＢＣ３は、ともにその動作が停止
され、出力信号ＤｏｕｔＮ及びＤｏｕｔＰは電源電圧Ｖ
ＤＤのようなハイレベルに固定される。また、入力バッ
ファＩＢ２は、ＭＯＳＦＥＴＮ８がオフ状態とされるこ
とでその動作が停止され、その非反転出力信号ＤｉｎＰ
及び反転出力信号ＤｉｎＮはともに電源電圧ＶＤＤのよ
うなハイレベルに固定される。これらの結果、この実施
例の相補信号路では、待機時における動作電流がほぼゼ
ロとなり、これによって待機時における高速論理集積回
路装置の低消費電力化が図られる。

【００３５】以上のように、この実施例の相補信号路で
は、入力信号Ｄｉｎの非反転及び反転信号が一対のＢｉ
ＣＭＯＳ論理回路ＢＣ２及びＢＣ３を介して終端抵抗Ｒ
Ｔに電流信号として伝達され、終端抵抗ＲＴの両端にお
いて電圧信号に戻された後、差動トランジスタＱ４及び
Ｑ５を中心とする高利得の差動回路によって増幅され
る。ＢｉＣＭＯＳ論理回路ＢＣ２及びＢＣ３は、その出
力信号振幅が電源電圧ＶＤＤ及び回路の接地電位間の電
位差より所定値すなわち２ＶＢＥ分だけ小さくされると
ともに、高速論理集積回路装置の待機時において反転内
部制御信号ＳＴＢＮがロウレベルとされるとき、入力バ
ッファＩＢ２とともにその動作が選択的に停止される。
これらの結果、この実施例の相補信号路では、ＢｉＣＭ
ＯＳ論理回路ＢＣ２及びＢＣ３の出力信号振幅が圧縮さ
れまた電流信号として伝達されることで、信号路として
の信号伝達遅延時間が短縮されるとともに、待機時にお
いてＢｉＣＭＯＳ論理回路ＢＣ２及びＢＣ３ならびに入
力バッファＩＢ２の動作が停止され伝達される信号のレ
ベルが電源電圧ＶＤＤに固定されることで、待機時にお
ける高速論理集積回路装置の低消費電力化が推進される
ものとなる。

【００３６】以上の複数の実施例に示されるように、こ
の発明をＢｉＣＭＯＳ又はＢｉＮＭＯＳ論理回路を基本
構成とする高速論理集積回路装置等の半導体装置に適用
することで、次のような作用効果が得られる。すなわ
ち、 （１）ＢｉＣＭＯＳ及びＢｉＮＭＯＳ論理回路からフル
スィング用のＭＯＳＦＥＴを削除し、ＢｉＮＭＯＳ論理
回路の出力端子と出力ＭＯＳＦＥＴのドレインとの間に
レベル制限用のダイオードを追加するとともに、これら
の振幅制限されたＢｉＣＭＯＳ又はＢｉＮＭＯＳ論理回
路の出力端子側に、一対のＰチャンネル及びＮチャンネ
ルＭＯＳＦＥＴからなり通常動作時に出力信号のオーバ
ーシュート及びアンダーシュートを抑制するクランプ回
路と、２対のＰチャンネル及びＮチャンネルＭＯＳＦＥ
Ｔからなり待機時又は低消費電力モード時に出力信号を
フルスィングさせるクロックドインバータとを含むレベ
ル補正回路を設けることで、通常動作時、ＢｉＣＭＯＳ
及びＢｉＮＭＯＳ論理回路の出力信号振幅を安定化しつ
つ制限して信号路の伝達遅延時間を短縮できるととも
に、待機時又は低消費電力モード時、ＢｉＣＭＯＳ及び
ＢｉＮＭＯＳ論理回路の出力信号をフルスィングして後
段回路の貫通電流を防止できるという効果が得られる。

【００３７】（２）振幅制限された一対のＢｉＣＭＯＳ
又はＢｉＮＭＯＳ論理回路によって相補的に形成される
非反転及び反転信号を伝達するとともに、これらの論理
回路の出力端子間に終端抵抗を設け、この終端抵抗の両
端における電位を差動回路を基本構成とする入力バッフ
ァの非反転及び反転入力信号として入力することで、通
常動作時、伝達される信号の振幅を圧縮して信号路の伝
達遅延時間を短縮できるとともに、待機時には、ＢｉＣ
ＭＯＳ又はＢｉＮＭＯＳ論理回路の出力信号レベルを固
定化して信号路の動作電流を削減できるという効果が得
られる。 （３）上記（１）項及び（２）項により、ＢｉＣＭＯＳ
又はＢｉＮＭＯＳ論理回路を基本構成とする高速論理集
積回路装置等の低消費電力化を図りつつ、その高速化を
推進することができるという効果が得られる。

【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ＢｉＮＭＯＳ論理回路ＢＮ１の出力
信号Ｄｏｕｔのロウレベルを制限するためのレベル制限
手段は、直列形態とされかつダイオード形態とされる複
数のトランジスタによって構成できるし、トランジスタ
以外の回路素子によって構成してもよい。図４におい
て、ＢｉＣＭＯＳ論理回路ＢＣ１を構成するＭＯＳＦＥ
ＴＰ５は、図６に示される従来のＢｉＣＭＯＳ論理回路
のように、そのゲートに入力信号Ｄｉｎを受けるＮチャ
ンネルＭＯＳＦＥＴに置き換えることができる。図１及
び図４において、レベル補正回路ＬＧの具体的な構成
は、同一の論理条件であることを条件に種々の実施形態
を採りうるし、内部制御信号ＳＴＢＰの論理レベルもこ
の限りではない。図５において、相補信号路を構成する
ＢｉＣＭＯＳ論理回路ＢＣ２及びＢＣ３は、図１のよう
なＢｉＮＭＯＳ論理回路あるいは図６のような従来のＢ
ｉＣＭＯＳ論理回路を基本とする論理回路に置き換える
ことができる。また、入力バッファＩＢ２の中心となる
差動回路は、差動ＭＯＳＦＥＴによって構成してもよい
し、その具体的構成も任意である。各実施例において、
ＢｉＣＭＯＳ及びＢｉＮＭＯＳ論理回路は複数入力のナ
ンド（ＮＡＮＤ）又はノア（ＮＯＲ）ゲート形態として
もよいし、電源電圧の極性及び絶対値ならびにトランジ
スタ及びＭＯＳＦＥＴの導電型も種々の実施形態を採り
うる。

【００３９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である高速
論理集積回路装置に適用した場合について説明したが、
それに限定されるものではなく、例えば、同様にＢｉＣ
ＭＯＳ又はＢｉＮＭＯＳ論理回路を基本構成とする各種
のメモリ集積回路装置やゲートアレイ集積回路装置等に
も適用できる。この発明は、少なくともＢｉＣＭＯＳ又
はＢｉＮＭＯＳ論理回路を基本構成とする半導体装置に
広く適用できる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＢｉＣＭＯＳ及びＢｉＮＭ
ＯＳ論理回路からフルスィング用のＭＯＳＦＥＴを削除
し、ＢｉＮＭＯＳ論理回路の出力端子と出力ＭＯＳＦＥ
Ｔのドレインとの間にレベル制限用のダイオードを追加
する。また、振幅制限されたＢｉＣＭＯＳ又はＢｉＮＭ
ＯＳ論理回路の出力端子側に、一対のＰチャンネル及び
ＮチャンネルＭＯＳＦＥＴからなり通常動作時に出力信
号のオーバーシュート及びアンダーシュートを抑制する
クランプ回路と、２対のＰチャンネル及びＮチャンネル
ＭＯＳＦＥＴからなり待機時又は低消費電力モード時に
出力信号をフルスィングさせるクロックドインバータと
を含むレベル補正回路を設ける。さらに、振幅制限され
た一対のＢｉＣＭＯＳ又はＢｉＮＭＯＳ論理回路によっ
て相補的に形成される非反転及び反転信号を伝達すると
ともに、これらの論理回路の出力端子間に終端抵抗を設
け、この終端抵抗の両端における電位を差動回路を基本
構成とする入力バッファの非反転及び反転入力信号とし
て入力する。これにより、通常動作時、ＢｉＣＭＯＳ及
びＢｉＮＭＯＳ論理回路の出力信号振幅を安定化しつつ
制限して信号路の伝達遅延時間を短縮できるとともに、
待機時又は低消費電力モード時、ＢｉＣＭＯＳ及びＢｉ
ＮＭＯＳ論理回路の出力信号をフルスィングして後段回
路の貫通電流を防止できる。その結果、ＢｉＣＭＯＳ又
はＢｉＮＭＯＳ論理回路を基本構成とする高速論理集積
回路装置等の低消費電力化を図りつつ、その高速化を推
進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたＢｉＮＭＯＳ論理回路の
一実施例を示す回路図である。

【図２】図１のＢｉＮＭＯＳ論理回路を含む信号路の等
価回路図である。

【図３】図２の信号路における信号波形図である。

【図４】この発明が適用されたＢｉＣＭＯＳ論理回路の
一実施例を示す回路図である。

【図５】この発明が適用された相補信号路の一実施例を
示す回路図である。

【図６】従来のＢｉＣＭＯＳ論理回路の一例を示す回路
図である。

【図７】従来のＢｉＮＭＯＳ論理回路の一例を示す回路
図である。

【図８】図６のＢｉＣＭＯＳ論理回路を含む信号路の等
価回路図である。

【図９】図８の信号路における信号波形図である。

【符号の説明】

ＢＣ１〜ＢＣ４・・・ＢｉＣＭＯＳ論理回路、ＢＮ１〜
ＢＮ２・・・ＢｉＮＭＯＳ論理回路、ＳＬ・・・信号
路、ＩＢ１〜ＩＢ３・・・入力バッファ。ＬＧ・・・レ
ベル補正回路、Ｑ１〜Ｑ５・・・ＮＰＮ型バイポーラト
ランジスタ、Ｐ１〜Ｐ８・・・ＰチャンネルＭＯＳＦＥ
Ｔ、Ｎ１〜Ｎ９・・・ＮチャンネルＭＯＳＦＥＴ、ＩＶ
１〜ＩＶ３・・・インバータ、Ｒ１〜Ｒ２・・・抵抗、
ＲＬ・・・分布抵抗、ＣＬ・・・分布容量、ＲＴ・・・
終端抵抗。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/08 Ａ 8941−5Ｊ 19/0944 8941−5Ｊ Ｈ０３Ｋ 19/094 Ａ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧と回路の出力端子との間
   に設けられる出力トランジスタと、そのソースが第２の
   電源電圧に結合され上記出力トランジスタと相補的にオ
   ン状態とされる出力ＭＯＳＦＥＴと、回路の出力端子と
   上記出力ＭＯＳＦＥＴのドレインとの間に設けられるレ
   ベル制限手段とを含む論理回路を具備することを特徴と
   する半導体装置。
2. 【請求項２】 上記論理回路は、ＢｉＮＭＯＳ論理回路
   であって、上記レベル制限手段は、ダイオード形態とさ
   れるトランジスタからなるものであることを特徴とする
   請求項１の半導体装置。
3. 【請求項３】 第１及び第２の電源電圧を動作電源とし
   その出力信号振幅が第１及び第２の電源電圧の電位差よ
   り所定値だけ小さくされる論理回路と、第１の電源電圧
   と上記論理回路の出力端子との間に設けられそのゲート
   に所定の制御信号の非反転信号を受ける第１導電型の第
   １のＭＯＳＦＥＴと、上記論理回路の出力端子と第２の
   電源電圧との間に設けられそのゲートに上記制御信号の
   反転信号を受ける第２導電型の第２のＭＯＳＦＥＴと、
   第１の電源電圧と上記論理回路の出力端子との間に直列
   形態に設けられそのゲートに上記制御信号の反転信号を
   受ける第１導電型の第３のＭＯＳＦＥＴならびにそのゲ
   ートに上記論理回路の出力信号の反転信号を受ける第１
   導電型の第４のＭＯＳＦＥＴと、上記論理回路の出力端
   子と第２の電源電圧との間に直列形態に設けられそのゲ
   ートに上記論理回路の出力信号の反転信号を受ける第２
   導電型の第５のＭＯＳＦＥＴならびに上記制御信号の非
   反転信号を受ける第２導電型の第６のＭＯＳＦＥＴとを
   含むレベル補正回路とを具備することを特徴とする半導
   体装置。
4. 【請求項４】 上記論理回路は、ＢｉＣＭＯＳ又はＢｉ
   ＮＭＯＳ論理回路であって、上記制御信号は、待機時又
   は低消費電力モード時において選択的に有効とされるも
   のであることを特徴とする請求項３の半導体装置。
5. 【請求項５】 相補的に形成される所定の非反転及び反
   転信号をそれぞれ伝達しかつ第１及び第２の電源電圧を
   動作電源としその出力信号振幅が第１及び第２の電源電
   圧の電位差より所定値だけ小さくされる第１及び第２の
   論理回路と、上記第１及び第２の論理回路の出力端子間
   に設けられる終端抵抗と、上記終端抵抗の両端における
   電位をその非反転及び反転入力信号とする差動回路を含
   む入力バッファとを具備することを特徴とする半導体装
   置。
6. 【請求項６】 上記第１及び第２の論理回路は、ＢｉＣ
   ＭＯＳ又はＢｉＮＭＯＳ論理回路であって、その出力信
   号レベルは、ともに待機時において第１の電源電圧に固
   定されるものであることを特徴とする請求項５の半導体
   装置。