TW201216287A - Detection of broken word-lines in memory arrays - Google Patents

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201216287 六、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於半導體記憶體電路（諸如電可抹 除可程式化唯讀記憶體（EEPROM)及快閃EEpR0M)，且特 定而言係關於此等記憶體電路中之缺陷字線之偵測。 【先前技術】 最近，具有非揮發性電荷儲存能力之固態記憶體，尤其 疋呈封裝為小形狀因數卡之EEpR〇M及快閃EEpR〇M形式 之固心》己隐體，已成為各種行動及手持裝置、特別是資訊 用具及消費者電子產品中之選擇儲存器。與亦係固態記憶 體之RAM(隨機存取記憶體）不同，快閃記憶體係非揮發性 且即使在電源關斷之後仍能保留其所儲存資料。儘管成本 較尚，但快閃記憶體正越來越多地用於大容量儲存應用 中。基於旋轉磁性媒體之習用A容量健存器（諸如硬碟及 軟磁碟）不適用於行動及手持環境。此乃因磁碟機往往笨 重’易於發生機械故障，且具有高延時及高功率要求。此 等不期望之屬性使得基於磁碟之儲存器在大多數行動及可 攜式應用中不切實際。另一方面，嵌入式快閃記憶體及呈 一可抽換卡形式之快閃記憶體兩者皆可理想地適於行動及 手持環境中，此乃因1軔 ^ ^ , 高可靠性特徵。“”大小、低功率消耗、高速度及 =pr〇m及電可程式化唯讀記㈣（㈣⑽)係 記憶體，其可枝哈B i k t ψ^ ^ 、了抹除且使新資料寫人或「程式化」 體胞1ί7。兩者皆在—媒4虛由 、°己隐 昜效應電晶體結構中利用一浮動（未 157240.doc 201216287 連接之）導電閘極，該浮動導電閘極定位於一半導體基板 ㈣μ㈣之間的—通道區上方。然後在該浮動間 提供拴制閘極。該電晶體之臨限電壓特性受該浮 動閘極上所保留之電荷量控制。亦即，對於浮動閘極上之 既&電何位準’存在在該電晶體「接通」以准許其源極 區及極區之間的導電之前須施加至該控制閘極之一對應 電壓（臨限值）。 浮動閘極可保持—電荷範圍，且因此可被程式化至一臨 限電壓窗内之任一臨限電壓位準。該臨限電壓窗之大小由 裝置之最小臨限位準及最大臨限位準限定，而裝置之最小 臨限位準及最大臨限位準又對應於可程式化至該浮動閘極 上之電荷之範圍。臨限值窗通常相依於記憶體裝置之特 性、操作條件及歷史。原則上，該窗内每一相異可解析臨 限電壓位準範圍皆可用以指定該記憶體胞之一確切記憶體 狀態。當將臨限電壓分割成兩個相異區時，每一記憶體胞 將能夠儲存一個資料位元。類似地，當將臨限電壓窗分割 成兩個以上相異區時，每一記憶體胞將能夠儲存一個以上 資料位元。 在通常兩狀態EEPROM記憶體胞中，建立至少一個電流 斷點位準以將導電窗分割成兩個區。當藉由施加預定之固 定電壓讀取一記憶體胞時，藉由與該斷點位準（或參考電 流IREF)作比較而將該記憶體胞之源極/汲極電流解析成一 記憶體狀態。若所讀取之電流高於該斷點位準之電流，則 判定該記憶體胞處於一種邏輯狀態（例如，一「0」狀態） 157240.doc 201216287 中。另一方面，若該電流小於斷點位準之電流，則判定該 記憶體胞處於另一邏輯狀態（例如，一「1」狀態）中 因 此’此兩狀態記憶體胞儲存一個數位資訊位元。時常提供 可在外部程式化之一參考電流源作為一記憶體系統之部分 來產生斷點位準電流。 為了增加記憶體容量，隨著半導體技術水平之進步，正 製造具有越來越高密度之快閃EEPROM裝置。另一種辦加 儲存容量之方法係使每一記憶體胞儲存兩個以上狀態。 對於一多狀態或多位準之EEPROM記憶體胞而言，導電 窗被一個以上斷點分割成兩個以上區，以使得每—記憶體 胞能夠儲存一個以上資料位元。因此，一既定EEpR〇M陣 列可儲存之資訊隨每一記憶體胞可儲存之狀態之數目而增 加。美國專利第5，172,338號中已闡述了具有多狀態或多位 準記憶體胞之EEPROM或快閃EEPROM。 充當一記憶體胞之電晶體通常藉由兩種機制中之一者程 式化至一「經程式化」狀態。在「熱電子注入」中，施加 至汲極之一高電壓使電子加速跨越基板通道區。同時’施 加至控制閘極之一高電壓拉動熱電子穿過一薄閘極電介質 至浮動閘極上。在「隧穿注入」中，相對於該基板將一高 電壓施加至該控制閘極。以此方式，將電子自該基板拉至 介入浮動閘極。 可藉由若干種機制來抹除記憶體裝置。對於EPROM而 a，藉由藉助紫外線輻射自浮動閘極移除電荷來大塊抹除 該δ己憶體。對於EEPR0M而言，藉由相對於控制閘極將一 157240.doc • 6 · 201216287 高電壓施加至基板以誘發浮動閘極中之電子隧穿通過一薄 氧化物到達基板通道區（亦即，傅勒-諾德输隧穿）來電抹除 一記憶體胞。通常，可逐位元組地抹除EEPROM。對於快 閃EEPROM而言，可同時全部或一次一或多個區塊地來電 抹除記憶體，其中一區塊可由5 12個或更多個記憶體位元 組組成。 記憶體裝置通常包含可安裝在一卡上之一或多個記憶體 晶片。每一記憶體晶片包含由週邊電路（諸如，解碼器以 及抹除、寫入及讀取電路）支援之一記憶體胞陣列。更精 密之記憶體裝置與執行智慧及較高位準記憶體操作及介接 之一外部記憶體控制器一起操作。 如今存在諸多種商業上成功的非揮發性固態記憶體裝置 可供使用。此等記憶體裝置可係快閃EEPROM或可採用其 他類型之非揮發性記憶體胞。在美國專利第5,〇7〇,〇32號、 第 5,095,344 號、第 5,315,541 號、第 5,343,063 號及第 5,661，053號、第5,313,421號及第6,222,762號中給出快閃 §己憶體及系統以及其製造方法之實例。特定而言，美國專 利第5,570,315號、第5,903,495號、第6,046,935號中闡述 具有NAND串結構之快閃記憶體裝置。而且，亦自具有用 於儲存電荷之一介電層之記憶體胞製造非揮發性記憶體裝 置。使用一介電層替代早先所述導電浮動閘極元件。利用 介電儲存元件之此等記憶體裝置已由Eitan等人於 rNROM ： A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell」（IEEE Electron Device Letters，第 21卷，第 157240.doc 201216287 11號’ 2000年π月’第543至545頁）中闡述。一 ΟΝΟ介電 層跨越源極擴散區與没極擴散區之間的通道而延伸。一個 資料位元之電荷係侷限於介電層中w比鄰淡極之處，而另一 資料位元之電荷則係侷限於介電層中毗鄰於源極之處。舉 例而言，美國專利第5,768，192號及6,〇11，725號揭示—種具 有爽在兩個二氧化矽層之間的一捕獲電介質之非揮發性記 憶體胞。藉由單獨讀取電介質内空間上分離之電荷儲存區 之二進制狀態來實施多狀態資料儲存。 在此等5己憶體系統中時常發生缺陷，該等缺陷既作為製 U過程之为又在該裝置之操作壽命期間。由於字線漏失 (至另一字線或至基板）及斷線字線兩者，此等缺陷之來源 之-係此等記憶體陣列之字線。此等字線相關問題通常隨 著裝置大小按比例縮減而變得越來越嚴重。某些字線至字 線漏失在裝置新生時並不表現出來，而僅在若干個程式 化1抹除循環之應力之後造成一故障。此漏失將致使有这 障字線無法進行程式化且將毀壞制㈣。—斷線字線并 具有-高電阻性連接，因此斷線處之遠端上之記憶體胞并 絲式化及驗證操作期間經歷—電料。因此，針對斷勒 字線之臨限㈣分佈將展示不可辨識之狀態。因此，若沐 被偵測出來，則此等種類之缺欣A 土 ㈣類之缺陷兩者可對記憶體操作有 〇 【發明内容】 根據一第一組態樣， 憶體胞之一記憶體電路 針對具有沿字―叙—陣列之記 呈現-種判定一字線是否有缺陷 I57240.doc • 8 · 201216287 之方法。對沿—第—字線之第—複數個記憶體胞執行—程 式化操作，其中該程式化操作包括―系列交替程式化 與驗證操作，其中該等記憶體胞個別地在通過驗證時鎖定 以免於進一步程式化脈衝。該第一字線是否有缺陷之判定 係基於用於該第一複數個記憶體胞之一第一子組之紀憮2 胞隨著被程式化而通過驗證之程式化脈衝之數目相對=用 於該第-複數個記憶體胞之—第二子組之記憶體胞隨著被 程式化而通過驗證之程式化脈衝之數目，其中該 Λ 于 及該第二子組各自含有多個記憶體胞且不相同。 在其他態樣中，呈現一種記憶體裝置。該記憶體裝置包 括.一記憶體陣列，其具有沿複數個字線形成之記憶體 胞；及程式化與讀取電路，其可選擇性地連接至該等記情 體胞以對沿一第一字線之第一複數個記憶體胞執行一程式 化操作，該程式化操作包括一系列交替程式化脈衝與驗證 操作，該等記憶體胞個別地在通過驗證時鎖定以免於進一 步程式化脈衝《該記憶體裝置亦包括邏輯電路，該邏輯電 路可連接至該程式化與讀取電路以基於用於該第一複數個 記憶體胞之一第一子組之記憶體胞隨著被程式化而通過驗 證之程式化脈衝之數目相對於用於該第一複數個記憶體胞 之一第二子組之記憶體胞隨著被程式化而通過驗證之程式 化脈衝之數目來判定該第一字線是否有缺陷，其中該第一 子組及S亥第二子組各自含有多個記憶體胞且不相同。 本發明之各種態樣、優點、特徵及實施例包括於以下對 本發明之實例性實例之說明中，應結合隨附圖式閱讀該說 \ 57240.doc •9· 201216287 明。本文所提及之所有專利、專利申請案、論文、其他公 開案、文獻及諸如此類皆出於各種目的據此以全文引用之 方式併入本文中。若在所併入之公開案、文獻或諸如此類 中任一者與本申請案之間存在術語之定義或用法之任何不 一致或衝突，則應以本申請案之定義或用法為準。 【實施方式】 記憶趙系統 圖1至圖11圖解說明其中可實施本發明之各種態樣之實 例性記憶體系統。 圖1示意性地圖解說明其中可實施本發明之一非揮發性 記憶體晶片之功能區塊。記憶體晶片i 00包括：二維記憶 體胞陣列200、控制電路21〇及諸如解碼器、讀取/寫入電 路及多工器之週邊電路。 記憶體陣列200可由字線經由列解碼器23〇(分成230A、 230B)且由位元線經由行解碼器26〇(分成26〇A、26〇B)來定 址（亦參見圖4及圖5)。讀取/寫入電路270(分成270A、 270B)允許並行讀取或程式化一記憶體胞頁。一資料1/〇匯 流排231耦合至讀取/寫入電路270。 在一較佳實施例中’ 一頁係由共用同一字線之一鄰接列 記憶體胞構成。在另一實施例中，其中將一列記憶體胞分 割成多個頁，提供區塊多工器250(分成250A及250B)以將 讀取/寫入電路270多工至個別頁。舉例而言，將分別由奇 數及偶數行記憶體胞形成之兩個頁多工至該等讀取/寫入 電路。 157240.doc •10· 201216287 圖1圖解說明一較佳配置，其中以一對稱方式在記憶體 陣列200之相對侧上實施由各種週邊電路對該陣列進行之 存取以使得每一側上之存取線及電路之密度減半。因此， 列解碼器分成列解碼器230A及230B，且行解碼器分成行 解碼器260A及260B。在其中一列記憶體胞被分割成多個 頁之實施例中，頁多工器250分成頁多工器25〇a及250B。 類似地，將讀取/寫入電路270分成自陣列2〇〇之底部連接 至位元線之讀取/寫入電路270A及自陣列2〇〇之頂部連接至 位元線之§賣取/寫入電路2 7 0 B。以此方式，讀取/寫入模組 之密度及因此感測模組3 8 0之密度實質上減半。 控制電路110係一晶片上控制器’其與讀取/寫入電路 270協作以在記憶體陣列200上執行記憶體操作。控制電路 110通常包括一狀態機112及其他電路，諸如一晶片上位址 解碼器及一電力控制模組（未明確展示）。狀態機112提供對 記憶體操作之晶片級控制。該控制電路經由一外部記憶體 控制器與一主機通信。 記憶體陣列200通常組織為配置成列及行並可由字線及 位元線定址之二維記憶體胞陣列。該陣列可根據一N〇R類 型或一 NAND類型架構而形成。 圖2示意性地圖解說明一非揮發性記憶體胞。記憶體胞 10可由具有一電荷儲存單元2〇(諸如，一浮動間極或一介 電層）之一場效應電晶體實施。記憶體胞丨〇亦包括：一源 極14、一汲極16及一控制閘極30。 目前存在諸多種商業上成功的非揮發性固態記憶體裝置 157240.doc -11· 201216287 可供使用。此等記憶體裝置可採用不同類型之記憶體胞， 每一類型皆具有一或多個電荷儲存元件。

典型非揮發性記憶體胞包括EEPROM及快閃EEPROM。 在美國專利第5,595,924號中給出EEPROM記憶體胞及其製 造方法之實例。在美國專利第5,〇70,032號、第5,095,344 號、第 5,315,541 號、第 5,343,063 號、第 5,661，053 號、第 5,313,421號及第6,222,762號中給出快閃EEPROM記憶體 胞、其在記憶體系統中之使用及其製造方法之實例。特定 而言’在美國專利第5,57〇,315號、第5,903,495號、第 6,〇46,935號中闡述具有NAND記憶體胞結構之記憶體裝置 之實例。而且’已由Eitan等人於「NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cellj (IEEE

Electron Device Letters，第 21卷，第 11 號，2000 年 11 月， 第543頁至545頁）且在美國專利第5,768，192號及第 6,011，725號中闡述利用介電儲存元件之記憶體裝置之實 例。 實務中，通常藉由在將一參考電壓施加至控制閘極時感 測跨越一記憶體胞之源極電極及汲極電極之傳導電流來讀 取該記憶體胞之記憶體狀態。因此，對於一記憶體胞之浮 動閘極上之每一既定電荷，皆可偵測相對於一固定參考控 制閘極電壓之一對應傳導電流。類似地，可程式化至浮動 閘極上之電荷之範圍界定一對應臨限電壓窗或一對應傳導 電流窗。 另一選擇為，替代偵測一經分割電流窗中之傳導電流， 157240.doc •12· 201216287 可在控制閘極處為接受測試之—既定記憶體狀態設定臨限 電壓且偵測該傳導電流低於還是高於-臨限電流。在—個 實施方案中，相對於—臨限電流㈣傳導電流係藉由檢查 傳導電流透過位元線之電容放電之速率來完成。 圖3圖解說明針對浮動閘極可在任一時間選擇性地儲存 之四種不同電荷（^至（^4源極_汲極電流1〇與控制閘極電壓 Vcg之間的關係。該四條1〇對¥“實曲線表示可在一記憶體 胞之一浮動閘極上程式化之四種可能電荷位準，其分別對 應於四種可能記憶體狀態。作為一實例，一記憶體胞群集 之臨限電壓窗可介於〇·5 V至3·5 v範圍内。可藉由以每個 0.5 V之間隔將該臨限值窗分割成五個區來分界分別表示 一個經抹除狀態及六個經程式化狀態之七個可能記憶體狀 態「〇」、「1」、「2」、「3」、「4」、「5」、「6」。舉例而言，若 如所展示使用2 μΑ之一參考電流IREF，則可將經程式化而 具有Q1之記憶體胞視為處於一記憶狀態「1」中，此乃因 其曲線與Iref相交於由VCG=0.5 V與1.0 V分界之臨限值窗 之區中。類似地，Q4處於一記憶狀態「5」中。 如自以上說明可看出’使一記憶體胞儲存的狀態越多， 其臨限值窗劃分得越精細。舉例而言，一記憶體裝置可具 有若干個具有介於_ 1.5 V至5 V範圍内之一臨限值窗之記憶 體胞。此提供6.5 V之一最大寬度。若該記憶體胞欲儲存 16個狀態，則每一狀態可在臨限值窗中佔據自2〇〇 mV至 300 mV。此將需要更高的程式化及讀取操作精確度，以便 能夠達成所需之解析度。 157240.doc •13- 201216287 圖4圖解說明一 NOR記憶體胞陣列之一實例。在記憶體 陣列200中，每一列記憶體胞皆由其源極14及汲極16以一 菊花鏈方式連接。此設計有時稱為一虛擬接地設計。一列 中之記憶體胞10使其控制閘極3 〇連接至一字線，諸如字線 42。一行中之記憶體胞使其源極及汲極分別連接至選定位 元線，諸如位元線34及36。 圖5 A示意性地圖解說明組織成一 NAND串之一串記憶體 胞。一 NAND串50由一系列由其源極及汲極以菊鏈方式連 接之§己憶體電晶體Ml、M2、. · ·Μη(例如，n=4、8、16或 更高）組成。一對選擇電晶體S 1、S2分別經由該NAND串之 源極端子54及汲極端子56控制該等記憶體電晶體鏈至外部 的連接。在一記憶體陣列中’當源極選擇電晶體S1接通 時，該源極端子耦合至一源極線（參見圖5B)。類似地，當 没極選擇電晶體S2接通時，該NAND串之沒極端子搞合至 記憶體陣列之一位元線。該鏈中之每一記憶體電晶體1 〇充 當一記憶體胞。其具有一電荷儲存元件20來儲存一既定量 之電荷以便表示一既定記憶體狀態。每一記憶體電晶體之 一控制閘極30皆允許對讀取及寫入操作進行控制。如在圖 5B中將看到，一列NAND串之對應記憶體電晶體之控制閘 極3 0全部連接至同一字線。類似地，選擇電晶體S1、S2中 之每一者之一控制閘極32分別經由其源極端子54及汲極端 子56提供對該NAND串之控制存取。同樣地，一列NAND 串之對應選擇電晶體之控制閘極32全部連接至同一選擇 線0 157240.doc •14· 201216287 萬讀取或在程式化期間驗證一 N AND串内之一經定址記 憶體電晶體1 0時’對其控制閘極3 〇供應一適當電壓。同 時’藉由在其控制閘極上施加充足電壓而完全接通NAND 串50中之剩餘未經定址之記憶體電晶體。以此方式，有效 地自個別記憶體電晶體之源極至該NAND串之源極端子54 創建一導電路徑’且同樣地自個別記憶體電晶體之汲極至 該記憶體胞之汲極端子5 6創建一導電路徑。美國專利第 5’570,315、5,903,495 及 6,046,935 號中闡述了具有此等 NAND串結構之記憶體裝置。 圖5B圖解說明由（諸如）圖5A中所展示之NAND串50構成 之一 NAND記憶體胞陣列200之一實例。沿每一行NAND 串，將一位元線（諸如，位元線36)耦合至每一NAND串之 汲極端子56。沿每一排NAND串，將一源極線（諸如，源極 線34)耦合至每一 NAND串之源極端子54。而且，將沿一排 NAND串中之一列記憶體胞之控制閘極連接至一字線，諸 如字線42。將沿一排NAND串中之一列選擇電晶體之控制 閘極連接至一選擇線，諸如選擇線44。可藉由一排nand _之字線及選擇線上之適當電壓來定址該排nand串中之 -整列記憶體胞,。在正讀取一 NAND串内記憶體電晶 體時，該串中之剩餘記憶體•電晶體經由其相關聯字線強接 通，以使得流經該争之電流實質上相依於儲存於正被讀取 之記憶體胞中之電荷位準。 感測電路及技術 圖6圖解說明圆！中所展示之含有一排跨越—記憶體胞陣 157240.doc -15· 201216287 列之p個感測模組之讀取/寫入電路27〇A及270B。整排p個 感測模組480並行操作允許並行讀取或程式化沿一列之含p 個s己憶體胞1 〇之一區塊（或頁）。實質上，感測模組丨將感測 5己憶體胞1中之一電流I丨，感測模組2將感測記憶體胞2中之 一電流I2 ’感測模組p將感測記憶體胞p中之一電流 Ip ’等等。流出源極線34進入一聚合節點CLSRC中且自彼 處至接地之該頁之總記憶體胞電流卜將係該p個記憶體胞 中所有電流之一總和。在習用記憶體架構中，具有一共同 字線之一列記憶體胞形成兩個或更多個頁，其中並行讀取 及程式化一頁中之該等記憶體胞。在一列具有兩個頁之情 形下’藉由偶數位元線存取一個頁，且藉由奇數位元線存 取另一頁。一感測電路頁可在任一時間耦合至偶數位元線 或至奇數位元線。在彼情形下，提供頁多工器25〇Α及 250Β以分別將讀取/寫入電路270Α及270Β多工至個別頁。 在當前生產之基於56 nm技術之晶片中，ρ>64〇〇〇，且在 43 nm 32十億位元χ4晶片中，ρ> 150000。在較佳實施例 中’區塊係一連串整列記憶體胞。此係所謂的「所有位元 線」架構，其中頁由一列分別耦合至鄰接位元線之鄰接記 憶體胞構成。在另一實施例中，該區塊係該列中之記憶體 胞之一子組。舉例而言，該祀憶體胞子組可係整列之一半 或整列之四分之一。s玄記憶體胞子組可係一連串鄰接記憶 體胞，或每隔一個記憶體胞一個或每隔預定數目個記憶體 胞一個之一連串。每一感測模組經由一位元線耦合至一記 憶體胞且包括用於感測一 S己憶體胞之傳導電流之一感測放 157240.doc .16· 201216287 大器。一般而言，若讀取/寫入電路分佈於該記憶體陣列 之相對侧丨’則該排測模組將分佈在兩組讀取/寫入 電路270A與270B之間。 圖7不意性地圖解說明圖6中所展示之感測模組之一較佳 組織。將含有p個感測模組之讀取/寫入電路27〇八及27〇8分 組成一排讀取/寫入堆疊4〇〇。 圖8更詳細地圖解說明圖7中所展示之讀取/寫入堆疊。 每一讀取/寫入堆疊400在含k個位元線之一群組上並行操 作。若一頁具有p=r*]^@位元線，則將存在r個讀取/寫入堆 疊400-1、…、4〇〇_r。實質上，該架構使得含k個感測模組 之每一堆疊皆由一共同處理器5〇〇伺服以便節約空間。共 同處理器500基於位於感測模組48〇處及位於資料鎖存器 430處之鎖存器中之電流值且基於來自狀態機ιΐ2之控制來 計算欲儲存於彼等鎖存器中之經更新資料。已在2〇〇6年6 月29日之美國專利申請公開案號：US-2006-0140007-A1中 揭示了對該共同處理器之詳細說明，該專利申請公開案之 整個揭示内容以引用之方式併入本文中。 整排經分割之讀取/寫入堆疊4 〇 〇並行操作允許並行讀取 或程式化沿一列之含p個記憶體胞之一區塊（或頁）。因此， 針對S亥整列記憶體胞將存在p個讀取/寫入模組。由於每一 堆疊伺服於k個記憶體胞，因此該排中讀取/寫入堆疊之總 數目根據r=p/k給出。舉例而言，若r係該排中堆疊之數 目，則P=r*k。·一個實例性記憶體陣列可具有p=15〇〇〇〇， k=8，且因此Γ=1875〇。 157240.doc •17- 201216287 實質上’每一讀取/寫入堆疊（諸如，400-1)含有並行伺 服於一段k個記憶體胞之一感測模組（480-1至480-k)堆疊。 頁控制器410經由線411向讀取/寫入電路37〇提供控制及時 序乜號。頁控制器自身經由線3 11相依於記憶體控制器 31〇。每一讀取/寫入堆疊400之間之通信係藉由一互連堆 疊匯流排431實現，且由頁控制器410控制》控制線411自 頁控制器410向讀取/寫人堆疊獅]之組件提供控制及時脈 信號。 在"亥較佳配置中，該堆疊匯流排分割成用於共同處理器 5〇〇與感測模組480堆疊之間的通信之一SA匯流排422，及 用於該處理器與資料鎖存器㈣堆疊之間的通信之一 D匯流 排 423 〇 資料鎖存器430堆疊由資料鎖存器God至43〇_k組成， 每一資料鎖存器用於與該堆疊相關聯之每一記憶體胞。 I/O模組440使得該等資料鎖存器能夠經由一 ι/〇匯流排23工 與外部交換資料。 共同處理器亦包括用於輸出指示記憶體操作之一狀態 (諸如，-錯誤狀況）之-狀態信號之—輸㈣該狀態信 號用於驅動以一線或(Wired，組態綁缚至一旗標匯流排 509之-n電晶體550之閘極。該旗標匯流排較佳地由控制 器31〇預充電且將在讀取/寫人堆疊中之任_者確證一狀態 信號時被下拉。 多狀態記憶體分割之實例 已結合圖3閣述了其令記憶體胞各自儲存多個資料位元 157240.doc • 201216287 之一非揮發性記憶體。一特定貫例係自一場效應電晶體陣 列形成之一記憶體，每一場效應電晶體皆具有在其通道區 與其控制閘極之間的一電荷儲存層。該電荷儲存層或單元 可儲存一範圍之電荷，從而產生每一場效應電晶體之/臨 限電壓範圍。可能的臨限電壓範圍橫跨一臨限值窗。當將 該臨限值窗分割成多個臨限電壓子範圍或區帶時，每/可 解析區帶用於表示一記憶體胞之一不同記憶體狀態。多個 記憶體狀態可由一或多個二進制位元編碼。舉例而言，分 割成四個區帶之一記憶體胞可支援可被編碼為2位元資料 之四個狀態。類似地’分割成八個區帶之一記憶體胞可支 援可被編碼為3位元資料之八個記憶體狀態，等等。 圖9(0)至圖9(2)圖解說明程式化一 4狀態記憶體胞群集之 一實例。圖9(0)圖解說明可程式化至分別表示記憶體狀態 「〇」、「1」、「2」及「3」之四個相異臨限電壓分佈中之記 憶體胞群集。圖9 (1)圖解說明一經抹除記憶體之「已抹 除」臨限電壓之初始分佈。圖9(2)圖解說明在已程式化諸 多記憶體胞之後的記憶體之一實例。實質上，一記憶體胞 最初具有一「經抹除」臨限電壓且程式化將使其移動至一 較尚值’進入由V〗、V2及V3分界之三個區帶中之一者中。 以此方式’每一記憶體胞可被程式化至三個經程式化狀態 「ϊ」、「2」及「3」中之一者或保持未經程式化而在該 「經抹除」狀態中。隨著記憶體程式化程度提高，如圖 9(1)中所展示之該「經抹除」狀態之初始分佈將變得更窄 且該經抹除狀態由「0」狀態表示。 157240.doc -19- 201216287 具有一下部位元及一上部位元之一 2位元碼可用以表示 該四個記憶體狀態中之每一者。舉例而言，「〇」、「i」、 「2」及「3」狀態分別由「π」、「01」、「00」及「1〇」表 示。可藉由以「全序列」模式進行感測而自該記憶體讀取 該2位元資料’在該「全序列」模式中，藉由分別在三個 子遍次中相對於讀取分界臨限值Vl、％及％來一起感測該 兩個位元。 圖10(0)至圖10(2)圖解說明程式化一 8狀態記憶體胞群集 之一實例。圖10(0)圖解說明可程式化至分別表示記憶體狀 態「〇」至「7」之八個相異臨限電壓分佈中之記憶體胞群 集。圖10( 1)圖解說明一經抹除記憶體之「經抹除」臨限電 壓之初始分佈。圖10(2)圖解說明已程式化諸多記憶體胞之 後的記憶體之一實例。實質上，一記憶體胞最初具有一 「經抹除」臨限電壓且程式化將使其移動至—較高值，進 入由乂丨至乂7分界之三個區帶中之一者中。以此方式，每一 記憶體胞可被程式化至七個經程式化狀態「丨.」至「7」中 之一者或保持未經程式化而在該「經抹除」狀態中。隨著 記憶體程式化程度提高，如圖10(0中所展示之該「經抹 除」狀態之初始分佈將變得更窄且該經抹除狀態由Γ 〇」 狀態表示。 具有一下部位元及一上部位元之一 3位元碼可用以表示 該四個記憶體狀態中之每一者。舉例而言，r 〇」、「1」、 「2」、「3」、「4」、「5」、「6」及「7」狀態分別由「111」、 「011」、「〇〇1」、「1〇1」、「1〇〇」、「〇〇〇」、「〇1〇」及 157240.doc 201216287 110」表示。可藉由以「全序列」模式進行感測而自該 記憶體讀取該3位元資料，在該「全序列」模式中，藉由 分別在七個子遍次中相對於讀取分界臨限值％至V7來一起 感測該三個位元。 頁或字線程式化及驗證 一種程式化一頁之方法係全序列程式化。該頁之所有記 憶體胞最初皆處於一經抹除狀態中。因此，將該頁之所有 記憶體胞自經抹除狀態朝向其目標狀態並行程式化。彼等 具有「1」狀態作為一目標狀態之記憶體胞一旦其已被程 式化至s玄「1」狀態則將被禁止進行進一步程式化，而具 有目標狀態「2」或更高之其他記憶體胞將經受進一步程 式化。最終，具有「2」作為一目標狀態之記憶體胞亦將 被鎖定以免於進一步程式化.類似地，藉助漸進程式化脈 衝，達到且鎖定具有目標狀態「3」至「7」之記憶體胞。 由於一驗證發生在一程式化脈衝之後且每一驗證可係相 對於若干個驗證位準，因此已實施了各種「智慧」驗證方 案以減小驗證操作之總數目。舉例而言，由於逐脈衝程式 化朝向越來越高的臨限位準逐步程式化記憶體胞群集，因 此相對於一較高驗證位準之驗證直到某一脈衝才需要開 始。Gongwer等人的於2〇〇7年7月1〇曰發佈且讓與給與本申 请案相同之受讓人之美國專利第7,243,275號「smart νεκίργ FOR MULTI-STATE MEMORIES」中揭示具有智 慧驗證之一程式化技術之一實例。US 7,243,275之整體揭 示内容以引用之方式併入本文中。 157240.doc •21- 201216287 圖11圖解說明用於將一 4狀態記憶體胞程式化至一目標 記憶體狀態之一習用技術。程式化電路通常將一系列程式 化脈衝施加至一選定字線。以此方式，可一起程式化其控 制閘極耦合至該字線之一頁記憶體胞。所使用之程式化脈 衝列可具有增加之週期或振幅以抵消程式化至記憶體胞之 電荷儲存單元中之累積電子。將一程式化電壓VPGM施加至 接受程式化之一頁之字線。程式化電壓VPGM係呈自一初始 電壓位準VpGMO開始之一階梯狀波形形式之一系列程式化 電壓脈衝。接受程式化之該頁之每一記憶體胞經受此系列 程式化電壓脈衝’其中在每一脈衝處嘗試向該記憶體胞之 電荷儲存元件添加增量電荷。在程式化脈衝之間，回讀該 記憶體胞以判定其臨限電壓。該回讀過程可涉及一或多個 感測操作。當已驗證該記憶體胞之臨限電壓歸屬於對應於 目標狀態之臨限電壓區帶内時，該記憶體胞之程式化停 止。每當該頁之一記憶體胞已被程式化至其目標狀態時， 就禁止對其程式化，而其他記憶體胞繼續經受程式化直至 該頁之所有記憶體胞已被程式化驗證為止。 缺陷字線 下一章節將考量用於識別缺陷字線之技術。如在背景技 術中所論述，字線缺陷可包括漏失字線及斷線字線兩者。 下文考量此等兩者，其中首先論述字線漏失。 字線漏失之偵測 在先前技術配置下，字線漏失之偵測通常可僅在針對記 憶體晶片之測試時間藉由將高電壓位準直接施加至一裝置 157240.doc

B •22· 201216287 之接针且然後量浪丨马·# & 2, $ w该等接針處之電流/電壓位準來進行。 化需要使用測試器__ a益裝置且不可在記憶體晶片組裝為一裝置 〜 後進行。此意指不可在裝置預燒之後再檢查該等 字線此處所呈現之技術允許债測字線漏失之—晶片上方 法。 如將在以下段落中論述，所呈現之技術允許當—字線具 有於内部施加之一高電壓時偵測該字線上之漏失。在一實 例性實施例巾’使用―電容分壓諸高電壓降轉化至低電 壓降，可比較該低電壓降與一參考電壓以判定由於漏失所 致之電壓降。下一章節將呈現一相關晶片上自校準方法， 該相關晶片上自校準方法可幫助確保此技術用於偵測漏失 限制之準確n。對於此等過程兩者而言，其可在裝置狀態 機之控制下，這屬於一内建自測試以節約一外部測試裝置 之花費。以此方式，可在無需複雜測試設備且可在晶片已 封裝之後現場執行之一晶片上自動過程中進行該漏失判 定。. 首先’對此處所涉及問題之某些論述可能有用’。存在將 記憶體裝置減小至更小標度之一持續中效應。隨著該技術 按tt·例縮減至20 nm及10 nm記憶體胞，舉例而言，字線之 間的距離因此係20 nm或10 nm。容限變得更苛刻且該裝置 更易於有缺陷’該等缺陷可致使字線至基板漏失或至毗鄰 字線短路。已發現，漏失與由於生長之缺陷而無法循環之 晶粒相關且可偵測之漏失貌似發生於實際程式化狀態故障 之前。 157240.doc -23· 201216287 用於偵測字線漏失之先前方法將把一高電壓強加於該字 線上且自一測試接針墊量測電流漏失。（美國專利第 5,428,62 1號中論述先前漏失偵測之某些實例）。由於該漏 失測試需要一極準確電流源，因此此測試模式可僅由一習 用測試器進行。由於產品想要將大部分測試操作遷移至一 便宜測試器上，因此一新測試流程將係有用的以能夠實施 偵測字線漏失之晶片上方法》此章節呈現一種自動地且在 快閃記憶體内部並以可藉助各種偏壓及多個應力拓撲進行 之一方式達成字線漏失測試之方法。該方法亦可在晶片被 封裝之後在現場進行且進一步允許系統偵測不同漏失位 準。 對於一典型裝置而言’該字線漏失在諸如1〇伏至2〇伏之 高電壓應力下可係約1 00 nA。在高電壓下偵測此一小電流 之困難係由於當前NAND架構。此可藉助圖12得以圖解說 明。一記憶體電路之平面可具有約數千個區塊，該等區塊 中之一者展示於610處且每一區塊可具有數打字線，該等 字線中之三者明確展示為WLn-1 615、WLn 613及WLn+1 611。通常在程式化及讀取操作期間將該高電壓施加於選 定字線（諸如WLn 613)上。該構亦需要具有字線電 壓驅動器之最少面積損失。該驅動器通常自該字線陣列之 一個端連接至該等字線。若該架構允許自兩端連接至字 線，則可藉由自一個端發送一已知電流且自另一端偵測同 一電流來偵測字線漏失或斷線。 高電壓VPGM係由一幫浦（下文相關於圖13所論述）產生 157240.doc •24· 201216287

且供應至第一解碼CGN區塊601(此處表示為一開關）。CGN 區塊601係根據每一全域控制閘極（CG)線之操作模式供應 各種（通常3至5種不同類型）電壓之一區塊^明確展示了該 等CG線中之三者（621、623、625)，該三者對應於所展示 之字線。該等CG線（與每一區塊中字線之數目一樣多）將路 由至記憶體陣列之列（區塊）解碼器。如省略號所指示，除 了僅所展示之區塊61 〇之外，該等CG線還伸展至該陣列之 其他區塊’以使得此等CG線通常隨頂部金屬層路由且伸 展穿過所有平面之所有列解碼器。在一個較佳實施例中， 藉助一局域幫浦來解碼每一區塊。當選定該區塊時，一邏 輯信號將使該局域幫浦能夠將一高通過電壓transferG施加 於該列解碼器中之通過電晶體之閘極（此處針對三個所展 示之字線由631、633及635表示）上。對應全域〇(3上之高電 壓將轉移至選定區塊之字線。此處展示僅連接字線机。 613以接收VPGM，其中將兩個鄰近字線（6ιι、Η。接地 (或更-般係低電壓位準），從而對應於下文所論述之字線 至字線漏失測試型樣^ 在該字線漏失測試期間，根據欲偵測之缺陷，該等字線 可具有不同偏壓拓撲。在偵測字線至基板短路之情形中， 可將所有字線偏置至相同位準之高，其中該基㈣ 地。在偵測字線至相鄰字線短路之情形中，將以高電壓 (VPGM)及0伏交替偏置該區塊中 一江 1塊甲之干線，如圖12中所展 不。最不利的寄生電容將來自後一情形。 圖12亦展示所涉及之寄生電 吁生冤今之某些貫例性估計值。在 157240.doc •25· 201216287 一 64字線架構中自高電壓幫浦至cgN(至多工區塊的高電 壓），貝獻額粗略地係5 pF。在CGN區塊内部，負載將係4 PF °自CGN區塊路由至該記憶體陣列邊緣處之列解碼器的 每一全域頂部金屬係4 pF。一個平面之接面電容係1 pF。 每一局域字線具有2 pF。 在替代偏壓組態中，在總共64個字線（其中32個字線被 偏置至一高電壓而另外32個字線被偏置至〇 v，諸如圖12 中所展不）之情形下，總字線電容係2x32 = 64 pF。總全域 CG線將係5x32=16〇 pF。為了偵測高電壓供應節點 上之漏失’則該總電容將係64+16〇+4 + 5=233 pF。 假如該系統使用1〇〇 nA之漏失來放電233 pF之大電容且 使高電壓降！伏，料將需要特23m”在制完偶數字 線上之漏失之後’將用另一2.3 ms來測試奇數字線。總漏 失測s式時間係大約5 ms。 為了減小谓測時間，該伯測所需之電壓降可減小至ι〇 mV ’其中對應谓測時間減小至大約彻^。這可用於現另 ^測操作ϋ較佳實施例中，此可在每—抹除操作= 前執行。舉例而言’㈣測可作為抹除操作序列之部分而 包括或可回應於控制器所發出之—指令在該抹除之 該偵測ϋ塊失敗，則該控制器可將其自可用區塊集 區移除。 ν、 放電及測試時間將相依於C(}路由之寄生電容。因此 一組較佳實施例具有構建於記憶體晶片内之—晶片上二 機構以使得可將精確漏失準則用於债測且可根β據晶二 i57240.doc -26 - 201216287 構、字線電壓應力拓撲、平面數目及任何其他影響因素自 動調整測試時間。在下一章節中進一步論述此校準系統。 一正常高電壓幫浦通常由一電阻器分壓器調節，諸如圖 13中所展示。高電壓VPGM將由透過開關SW1 649連接至 接地（或更一般係低電壓位準）之電阻器645及647劃分，且 放大器643之比較點電壓將係通常大約1.2伏之參考電壓 vref。該電阻器鏈通常將具有1〇 UA位準之一漏失電流。差 動放大器或比較器643將用以輸出將用以控制幫浦時脈之 一數位電壓flag_pump。當該幫浦抽送至目標位準時， flag_pump將係低的以關斷幫浦時脈。當該高電壓降到某 一位準之下時，flag_pump信號將升高以啟用幫浦時脈且 接通該幫浦以供應高電壓。 舉例而言，可在Pan及 Samaddar之「Charge Pump Circuit Design」（McGraw-Hill，2006)或多倫多大學電氣及電腦工 程系，Pylarinos及Rogers之「Charge Pumps: An Overview」 (可在網頁 www.eecg.toronto.edu/~kphang/ecel371/chargepumps.pdf 上獲取）中找到關於電荷幫浦之更多細節。可在以下專利 中找到關於各種其他電荷幫浦態樣及設計之進一步資訊·· 美國專利第 5,436,587 ; 6,370,075 ； 6,556,465 ； 6,760,262 ； 6,922,096 ； 7,030,683 ； 7,554,311 ； 7,368,979 ； 及7,135,910號；美國專利公開案第2009-0153230-八1; 2009-0153232-A1 ;及 2009-0058506-A1 號；及於 2005 年 12 月6日提'出申請之申請案第11/295,906號；於2005年12月16 曰提出申請之第1 1/3 03，3 87號；於2007年8月28日提出申請 157240.doc •27· 201216287 之第11/845,939號；於2008年6月24日提出申請之第 12/144,808號；於2008年6月9日提出申請之第12/135,948 號；於2008年6月25日提出申請之第12/146,243號；於2008 年12月17日提出申請之第12/337,050號；於2009年7月21日 提出申請之第12/506,998號；於2009年9月30日提出申請之 第12/570,646號；及於2009年12月17日提出申請之第 12/640,820號。特定而言，7,554,311闡述亦在一分壓器中 採用電容用於調節之一調節方案。 可使用類似於圖12之一偵測原理來偵測大寄生高電壓節 點上之電壓改變。由於該漏失係約1〇〇 nA，因此須使用將 尚電壓劃分成低電壓之一種新方法。一比較器通常構建有 一低電壓供應以用於節約Icc電流。一電容分壓器具有無 漏失電流之優勢。 一電容分壓器之困難在於須準確設定偵測點處之初始電 壓。如圖14中所展示，除調節器643之一組差動放大器或 比較器外，亦添加一組新差動放大器或比較器653用於字 線漏失偵測。比較電壓^“丨可由一數位轉類比轉換器電壓 電路65 lt^疋，可根據裝置來設定該數位轉類比轉換器電 壓電路之輸入 (在一替代性實施例中’亦可將此設定為 校準過程之部分）。將使用一開關電晶體SW2 059將比較節 點初始化在調節位準之同一電广· _ C2 657係電容分壓器。可使j 將具有一增量= ( C' ou,pu,KCx+C2 漏失所致之高電壓降。

157240.doc -28- 201216287 為了能夠偵測高電壓改變100 mV，gcl=C2，則在比較 器點處將展示50 mV改變。該比較器之參考電壓將向下移 動50 mV。若該比較器亦具有準確性問題，則該比較器將 限制最小可偵測電壓降。該晶片上校準亦可校正該比較器 之某些偏移及錯誤。 字線漏失偵測係一3步驟偵測過程，如圖15中所展示， 在該圖中字線上之位準展示於7〇5處。在一預充電階段 中，在幫浦接通（其中調節器設定至目標位準swi=ydd)之 情形下將字線預充電至高電壓位準1使収夠時間來給 整個字線充電。位於遠離字線驅動器側處之字線之遠侧可 花費-較長時間來充電（如虛線7〇7所展示亦可在兩個階 段中抽送該高電壓··首先藉助另一較強幫浦抽送至一中間 電塵’錢使㈣高電壓f浦將該字線充電至—較高位 準。在該預充電，亦藉由接通_來初始化制 點 V in i d 〇 在將字線完全充電至目標位準之後，該幫浦將與電阻器 調節器（則=〇卜起關斷（浮動）。㈣斷SW2，從而在中 間節點上捕獲一電壓。 在某一放電時間之後（可用 4 + 交（J用一參數來設定一計時器），比 較器653將量測該電壓降。 ^該放電時間將相依於該總寄生 電谷及目標偵測漏失電流 穴电成（對於更準確的漏失偵測而 言，將在下一章節中引入一 目校準電路）。比較中間點電 壓與vrefl以產生信號ρ L ^ 。vrefl 電壓係自一類

比電壓產生器651產生，作A 崎一實例，該類比電壓產生器 157240.doc •29· 201216287 可遞送具有50 mV解析度之介於〇 V至1.2 V之間的一電 壓。 d貞測到字線漏失時，通常就將整個區塊標記為將不使 用之壞區塊。可視需要將任何有效資料轉移至另一區 塊，但如上文所述，在一組較佳實施例中將漏失债測過程 作為一抹除過程之部分來執行。在其他情形中，舉例而言 當記憶體具有一 N0R架構時，可標出單個缺陷字線。 偵測時間之晶片上自校準 字線漏失偵測時間相依於寄生電容，該寄生電容可具有 相依於架構、偏壓拓撲及平面數目之大變化。因此，較佳 的係具有一種用一已知漏失電流校準放電時間之方法。在 此章節中闡述一晶片上自校準演算法。一種在無需添加附 加元件之情形下完成此之一方便方法係在該調節器中利用 一已知電流來校準偵測時間。 圖16展示與圖14令相同之元件，但如圓㈣所展示，使 用電阻器分壓器在校準過程期間放電高電壓，如電流路徑 Idis 673所展示。此等元件再一次較佳地實施為記憶體晶 片上之週邊電路且在該校準過程中所測試之路徑應匹配實 際上用於漏失偵測之路徑。在晶片上自校準期間，應使用 -好區塊來判定沒有任何字線漏失之一區塊之特性。可由 該好區塊之程式化特性或根據其他另一些好區塊檢查來判 定該好區塊。舉例而言’可程式化並回讀對應於最高狀態 之資料以查看其是否正確。當在一新生晶粒上進行該校準 時，字線漏失時常將尚未開始表現出來且一好區塊之定位 157240.doc •30· 201216287 通常係簡$胃校準與真實漏失測試類似且可在3個階段 中執行’如圖17中所展示。 一第一階段藉由接通用於選定區塊之高電壓幫浦、CGN 電壓選擇電路及列解碼II而將測試區塊之字線預充電至目 標電壓位準型樣。該高電壓係由電阻器分壓器及比較器調 節以啟用幫浦時脈。在此步驟巾，SW1及SW2兩者皆接 通，如分別在801及803處所展示。該等字線充電，如分別 對應於圖15之705及707之805及807處所展示。 放電階段將不同於圖15中所圖解說明之正常字線漏失測 试。在該放電階段期間，該電阻器分壓器將保持接通，其 中S W1 Vdd。但幫浦停用並使其浮動且s W2=〇以將中間節 點與電阻器分壓器隔離。將透過電阻器鏈放電高電壓 VPGM ’其中沿路徑673具有一放電電流Idis之約10 μΑ之一 固定漏失電流。 當差動放大器653之輸出P/F 809在與一選定vrefl值作比 較之後反轉時，放大器輸出pass/Fail將回饋以關斷SW1。 «十時器可自放電階段之開始而開始計數時間直至比較器 自pass反轉P/F至fail為止。 基於偵測漏失偵測準則及此與電阻器漏失之比率，可將 該計時器乘以一因數2(諸如128)以設定計時器計數器以用 於偵測目標漏失電流。舉例而言，若電阻器漏失1〇 ， 則計時器乘以128將得出偵測電流78 ηΑ。（亦可使用其他 因數，但容易實施因數2，此乃因乘以2之一簡單方法係執 行一進制數位至較高位元之一移位）。 157240.doc -31- 201216287 僅需要在晶粒分類測試期間針對一既定電壓拓撲進行該 校準一：欠。然後可將計8夺器數位固定並赌存於（例如/ ROM溶絲區塊中。在通電讀取期間，將把計時器數位讀出 ^暫存器且控制字線漏失測試。對於—不同應力拓撲而 言，需要一新校準’此乃因改變了寄生電容。在每一校準 之後’可獲取-對應計時时數並將其保存於rqm快閃吃 憶體中。 ° 可在製造測試期間使用該字線漏失或—旦裝置出廠將其 用於現場測試。微控制器將發出在使用者應用中進行字線 漏失測試之命令^進行漏失測試之—方便時間係在抹除操 作之前，此乃因在漏失測試期間引發之程式化干擾可由隨 後抹除操作消除。 斷線字線之偵測 此章節著眼於斷線字線之偵測。隨著裝置大小降低，除 了漏失字線可能增加之外，斷線字線之發生亦可能變得更 普通。一斷線字線跨越斷線處將具有一高電阻性連接，因 此該字線之遠端上（位於該斷線處不同於該字線驅動器之 另一側上）之記憶體胞將在程式化及驗證操作兩者期間經 歷一電壓降。這將導致具有一較低振幅之程式化脈衝，以 使付將較小程度地程式化記憶體胞；但由於驗證位準亦下 降’因此可仍驗證此等接受程式化之記憶體胞。因此，針 對斷線子線之臨限電磨分佈將展示兩個高峰，一個高峰對 應於該斷線處之一個側上之記憶體胞且另一高峰對應於該 斷線處之另一側上之記憶體胞。此章節中所述之方法可用 157240.doc -32- 201216287 以識別斷線字線故障且恢復該斷線字線之資料。 存在可藉以偵測斷線字線故障之各種方法。一個方法係使 用冬慧驗也方案，諸如美國專利公開案υ§_2〇ι〇·〇〇9ΐ573-Αΐ 及US-201〇-〇〇9i 568-Α1號中所述。在此配置中當某一數 目個位元通過每一字線上之下冑頁程式化操作時記錄程式 化電壓位準。然後將此所記錄程式化電壓位準用作用於同 一字線之上部頁之一開始程式化電壓。在此方案之情形 下，針對每一字線之程式化迴圈之數目係大致一致，因此 總程式化迴圈數目之任一變化可用作對一斷線字線之一指 不。然而，由於一斷線字線中之程式化迴圈數目可不明顯 向於典型情形，因此使用總程式化迴圈計數來判斷此故障 可造成錯誤警報。 偵測此類故障之另一種方法係r禁區」讀取，其中執行 一讀取來判定是否有某些記憶體胞具有在分配至資料狀態 之範圍之間的區中之一臨限電壓。（舉例而言，參見美國 專利 7’012,835 ; 7,616,484 ;或 7,716,538號）在此類型之 方案中，在程式化操作完成之後，可在兩個不同位準處感 測一特定狀態且可彼此比較該兩個感測操作之結果。然後 可進行一掃描操作以檢查兩個讀取之間隙之間的位元數 目’該等位元在一個感測操作中被感測為不導電，但在另 一感測操作中被感測為導電。此解決方案伴有效能損失， 此乃因每一單個程式化操作將後續接著兩個讀取操作及— 掃描操作》 識別斷線字線之又另一種方法係在晶粒分類期間筛選出 157240.doc -33- 201216287 故障。在此方法中，岛 程式化且然後回讀一整個區塊。（皋 例而言，當以多頁枚— 、 夕貝格式儲存資料時，可程式化每一字線之 下p頁並讀取兩_欠）。藉助—正常讀取點來進行—個讀取 ^藉助:上升讀取點來進行另—讀取，此類似於在上—段 落中所述之帛區讀取。然後使用一測試模式命令序列比 較該兩個感測操作$ 6士里 卞之'·σ果。然而’當症狀時常直至該裝置 已操作丰又時間才顯示出來時這僅將拾取在測試時表現 出來之字線斷線。而且，當字線已展現出斷線時，其可能 不在每程式化循環時顯現出此，因此可在一單個測試操 作中錯過。 ' 進一步考置該問題’斷線字線故障之症狀係具有兩個高 峰之一分佈。圖18針對一 64字線實例逐字線地展示一記憶 體之一區塊之臨限值分佈。在9〇1、9〇3及9〇5處展示三個 狀態之分佈。如所展示，此等分佈形成三個良好界定並分 離之南夸’舉例而言，其中最高的兩個狀態係由923與925 之間的區分離。然而，對於一斷線字線而言，斷線處距字 線驅動器之遠側上之彼等記憶體胞將移位至較低臨限值， 如911、913及915處所展示。 一雙峰分佈背後之原因在於位於字線驅動器之遠端處之 字線部分將展示電壓降。因此，位於該字線之遠端處之記 憶體胞將程式化得較慢且在一較低電壓處通過驗證。由於 該故障將不造成一程式化狀態故障，因此一典型程式化故 障機制不可偵測出該故障。程式化一斷線字線將展示某一 程式化迴圈變化，但字線_字線及區塊-區塊變化使得難以 157240.doc -34· 201216287 基於程式化迴圈計數判斷故障，如可相關於圖19所圖解說 明。圖19展示每一字線用以（在此實例中）將下部頁程式化 至一64字線區塊中之脈衝_驗證反覆之數目或迴圈計數❶ 如彼處所展示，該迴圈計數在不同字線上方波動數個計 數。此等變化可反映出由於設計細節所致之波動，該等設 計細節係諸如其是一邊緣字線還是一中心字線，或該字線 已經歷了多少個抹除_程式化循環以及過程變化。在〇 之情形中，迴圈計數顯著高於其他波動，這指示可能是一 斷線字線之情形，但將使用進一步測試來確認其實際上斷 線還是此僅係一錯誤警報。 此處所呈現之技術使得藉由比較位於斷線點之兩個不同 側上之記憶體胞的程式化迴圈計數來偵測斷線字線故障成 為可此。程式化沿字線之該等記憶體胞並判定隨著程式化 至目標狀態（諸如寫入所有該等記憶體胞以具有一經程式 化之下部頁)驗證此等記憶體胞之不同群組或子組之記憶 體胞花費多長時間。具有位於一斷線處距字線驅動器之遠 侧上之5己憶體胞的一群組將比其所有記憶體胞皆位於該驅 動器與該斷線處之間的__群組花費較長時間來程式化。由 於通吊使交替脈衝·驗證演算法來程式化記憶體胞’ 因此這可藉由追縱不同群組所需之脈衝數目或迴圈計數或 僅僅疋所需數目之差來進行。可針對沿字線之所有記憶體 胞或其某-部分（諸如對於單獨程式化奇數位元線及偶數 位元線之系統而言）來進行該程式化。在實例性實施例 中將其迴圈。十數作比較之記憶體胞子組係該字線之一個 157240.doc -35- 201216287 端之片段及該字線之另一端處之片段之鄰接記憶體胞子 組。更一般而言，可使用該等記憶體胞之其他子組，但藉 由著眼於來自該字線之該兩端之片.段，應在無須對群組之 迴圈計數進行多個比較之情形下捕捉到任一斷線；且著眼 於該字線之片段一般在該實例性架構中比在該等群組係由 該專s己憶體胞之非鄰接子組、重疊子組或此等情形之某一 組合形成之情形下可更容易實施。為了能夠針對不同片段 有意義地比較該等迴圈計數，應（例如）以一多頁格式用隨 機資料來程式化其記憶體胞。該字線之兩端之間的迴圈計 數比較將消除字線至字線或區塊至區塊變化。同一字線上 之記憶體胞將遵循類似程式化特性。 記憶體裝置時常已包括一掃描以在程式化時檢查失敗記 憶體位元。實例性實施例將斷線字線偵測併入至此一例程 中，這可具有數個優勢。一個優勢在於此等掃描可已追蹤 記憶體胞或片段之迴圈計數作為其演算法之部分。而且， 由於允許在該裝置已處於操作中之後多次執行斷線字線檢 查，因此可拾取僅在裝置測試之後表現出來或在每一測試 時不可偵測之斷線。 在一實例性演算法中，將斷線字線偵測併入至在最後幾 個程式化迴圈期間進行且逐片段地計數失敗位元之一失敗 位70偵測中，該等字線被細分成多個片段。在上文所呈現 之實例性記憶體實施例中，可將該等片段中之每一者取為 對應於如圖7中所展示之讀取/寫入堆疊中之一或數個毗鄰 "賣取/寫人堆疊1此掃描在持續巾時，可監測該字線之 I57240.doc • 36 · 201216287 該等端上之第一實體片段及最後—個實體片段之掃描結 果。當針對此等兩個片段端中之任—者之失敗位元計數進 入一固定（在此實例中）準則之下時，將一信號鎖存為高以 標記一個片段之通過。 然後备此等片段中之第一者通過該掃描時可觸發一上數 計數器（up counter)。當該兩個片段中之較慢者通過掃描操 作時然後停止该計數器。在程式化例程結束時比較該上 數計數器之輸出與固定準則。若該計數高於該準則，則可 將一彳s號鎖存為高以指示已偵測到一斷線字線◎可在狀態 機012，圖8)上實施該上數計數器。由於該上數計數器可 僅計數說明一個片段何時通過其寫入準則之程式化外觀， 因此該晶片上狀態機將通常能夠計數程式化迴圈，因此這 為其添加要維持之一額外計數。 若偵測到一斷線字線，則應將其程式化狀態設定為失敗 且應終止對應經快取資料。該控制器然後可在下一頁資料 已經載入於資料鎖存器中之情形下將其雙態切換出。亦可 將下一頁資料程式化至一不同位置替代將該資料雙態切換 出至控制器。然後可藉由發出將觸發藉助經移位之讀取電 壓位準之讀取操作之一命令序列來恢復失敗資料頁及任何 • 制下部頁之資料。（美國專利7,345,928號中闡述資料恢 復及對應鎖存器結構之態樣）。 該過程可由圖20之圖示圖解說明，圖2〇展示此方案中所 涉及之信號中之某些信號之波形。在此圖示中，〇pc係程 式化迴圈計數，其對應於脈衝-驗證序列中之反覆。 I57240.doc •37- 201216287 OPC_DIFF係用於對該程式化迴圈差進行計數之上數計數 器。SEGl_COMP係指示片段之第一者之通過點之鎖存信 號。LASTSEG_COM係指示最後一個片段之通過點之鎖存 信號。圖20拾取在時間t〇時已完成n-1個迴圈之後之程式化 過程。 最初，SEG1_C0MP、LASTSEG_COM 及 BR0KEN_WL 信 號全部為低且上數計數器初始化至〇。在q時（對應於迴圈 計數η)，端片段之一第一者（此處視為第一片段）到達其通 過點且SEGl_COMP上升且上數計數器開始，如0PC_DIFF 所展示。〇PC_DIFF隨迴圈計數繼續遞增直至該等端片段 中之另一片段（此處視為最後一個片段）在t4時（對應於迴圈 計數n+3)通過為止。然後信號BR0KEN_WL在 OPC_DIFF>F_OPC_DIFF時上升》 在實施上文所述方案中可涉及之一個複雜性係當該架構 使用在陣列之兩側上均置放驅動器之雙側式字線驅動器 (諸如將在圖1之列解碼器230A及230B中）時之情形。此可 由圖21A及圖21B所圖解說明。在圖21A中，字線WL 901A 具有在左邊之驅動器905 A，左邊最靠近該驅動器。沿字線 901A之最後一個片段在斷線處903A不同於驅動器905A之 另一側上且因此將經歷下降之電壓位準且比該第一片段 慢。在圖21B中，字線驅動器905B在右邊且最靠近沿字線 901B之最後一個片段。在此情形中，該第一片段將在斷線 處903B之遠側上，接收下降之電壓且該第一片段將比該最 後一個片段慢。在此一配置下，不可假定該最後一個片段 157240.doc -38 · 201216287 將最後通過，此乃因其可最靠近該驅動器。 針對其中記憶體陣列包括若干個冗餘行（用於替換缺陷 打）之情形進一步考量將斷線字線偵測併入至一失敗位元 掃描例程中，該若干個冗餘行置放在該陣列之左側以便^ 全部存在於最後-個片段中。（舉例而言，美國專利 7，170,802號中更詳細地闡述此一配置）。針對此一電路實 施-失敗位元掃描之一種方法係以下列次序掃描該等片 段：第N個片段（最後一個片段）至第一片段至第二片段 第（N -1)個片段。首先檢查第N個片段係由於此將給出4 不：可將來自其他片段中之缺陷行之資料重新映射至可用 備用行之數目。在-正常分段式位元掃描（諸如美國專利 7,440,319號中所述且可充當此論述可構建於宜上之一基本 實施例之-正常分段式位元掃描）中，若—個片段未二通 過該準則，則將不掃描剩下的片段以節約時間。若片㈣ 繼續進行掃描該第一片段。該過程嶋 ::他片段，其中針對此等其他片段之準則將較佳地 =此Τ失敗位元之數目而且考量最後-個片段 失敗位70之數目從而計數替換行之故障。在-實例性實 在雙側式字線驅動器之情形下，掃描電路應經修 使㈣使最後_個片段失敗其繼續掃描該第 =示於_中…實例性實施例τ，分段式位元掃描 :二一演算法之部分而包括，斷線字線偵 機之==似於針對無㈣之分段式位元掃描之狀態 〜、t。在此配置中，當最後一個片段失敗時， 157240.doc -39- 201216287 不終止該分段式位元掃描，此乃因亦應檢查第—片段以杳 看其在哪一程式化迴圈時通過了程式化。在美國專利 7,440,3 19號之配置下，若任一片段未完成程式化，則將其 計數為整個資料頁未完成且一個片段一失敗就終止◦類似 地’當併入斷線字線偵測時，實例性實施例將經過最後一 個片^又且不管6亥最後一個片段失敗還是通過都繼續至第一 片段。 除了剛才相關於圖22所述之改變之外，失敗位元掃描例 程亦經修改以包括斷線字線偵測過程。如上文所述，該實 例性實施例包括冗餘行，因此其他區段中可允許之失敗位 元之數目不僅相依於彼處故障之數目，而且相依於最後一 個片段中可用的可代替第一片段中之失敗位元之冗餘位元 之數目。舉例而言，將最後一個片段及第一片段之失敗位 元計數加在一起且然後將其與準則作比較以便判定第一片 段之通過/失敗狀態》在併入斷線字線偵測之實例性實施 例中’將修改流程以便可比較失敗片段之失敗位元計數與 失敗位元準則以便判定第一片段之通過/失敗。圖23 A及圖 23B展示既不包括斷線字線偵測也不包括圖22之過程之一 計數方案（圖23A)與包括兩者之實例性實施例（圖23B)之間 的比較。 此等情形中之第一者示意性地圖解說明於圖23A中，圖 23A以掃描最後一個片段（包括冗餘行（ColRD))在1〇〇1處開 始’然後在1003處比較該最後一個片段與其準則以判定該 最後一個片段是否失敗。在此實施例中，該過程繼續（無 157240.doc -40· 201216287 論通過或失敗）至在1005處之第一片段掃描。不僅比較在 1007處用於該第一片段之準則與該第一片段自身之掃描結 果，而且考量到可用冗餘行（ColRD)之數目。若在1〇〇7處 第一片段測試通過，則該流程類似地繼續至在丨0〇9及丨〇丄丄 處之第二片段，且如此經過其他片段。 為了使該方案在雙側式字線驅動器之情形中正確地運 行，掃描電路將需要修改以使得即使最後一個片段失敗其 繼續掃描該第一片段。圖23B之圖示展示用以說明此且包 括斷線字線檢查之一掃描演算法。如以前一樣，在1〇53處 比較最後一個片段之掃描1051與對應準則。在此實施例 中，該過程將不管最後一個片段通過還是失敗皆再一次繼 續該第一片段之掃描1055，從而在1〇53失敗之情形下自 1053行進至1055。若1053通過，則該流程現在將行進至 1059以及1055。應注意，一斷線字線不一定程式化失敗。 當該片段达離字線驅動器時’將較慢地程式化，但不一定 不可能程式化。因此，其可最終通過，但需要判定字線之 兩端處可明顯不同之程式化速度，以便確認一字線實際上 斷線了。 當最後一個片段通過時，將觸發〇PC_DIFF區塊，如第 一片段將自1057—樣，其中以此等片段中之第一者通過而 開始計數且最後一個通過而停止計數以便對該差進行計 數。在1057處，判斷該第一片段自身（在不包括冗餘行之 情形下）通過還是失敗。如所述，在1059處字線斷線之判 定將係基於來自第一片段（單獨，在不考量冗餘行之情形 157240.doc -41· 201216287 下）與最後一個片段迴圈計數之差。1061係如以前一樣針 對程式化狀態之位元掃描，其中該第一片段之行可具有由 冗餘行（來自最後一個片段）替換之缺陷行。因此，1〇57及 1061皆包括於該流程中。該過程然後如以前一樣繼續至在 1063、1065處之第二片段以及其他片段。 藉由引入此方案，可在沒有效能損失之情形下減小由於 斷線字線故障所致之缺陷裝置之數目。此外，由於此作為 程式化例程之部分而包括，因此能夠拾取僅在一裝置發貨 之後表現出來之斷線。此由於現場偵測之事實而允許其相 比於其他方法係一種更有效率且更準確之斷線字線偵測方 法其可在無效此損失之情形下減小由於字線-字線、區 塊·區塊及晶片_晶片變化所致之程式化迴圈計數變化且避 免耗時之晶粒分類篩選。 結論 儘官已相關於某些實施例對本發明之各種態樣進行了闡 述，但應理解，本發明有權在隨附申請專利範圍之整個範 疇内受到保護。 【圖式簡單說明】 圖1示意性地圖解說明其中可實施本發明之一非揮發性 記憶體晶片之功能區塊。 圖2示意性地圖解說明一非揮發性記憶體胞。 圖3圖解說明針對浮動閘極可在任一時間選擇性地儲存 之四種不同電荷（^至（^4源極-汲極電流1〇與控制閘極電壓 v c G之間的關係。 157240.doc •42· 201216287 圖4圖解說明一 NOR記憶體胞陣列之一實例。 圖5 A示意性地圖解說明組織成一 NAND串之一串記憶體 胞。 圖5B圖解說明由（諸如）圖5A中所展示之NAND串50構成 之一 NAND記憶體胞陣列200之一實例。 圖6圖解說明圖1中所展示之含有一排跨越一記憶體胞陣 列之p個感測模組之讀取/寫入電路270A及270B。 圖7示意性地圖解說明圖6中所展示之感測模組之一較佳 組織。 圖8更加詳細地圖解說明圖7中所展示之讀取/寫入堆 疊。 圖9(0)至圖9(2)圖解說明程式化一 4狀態記憶體胞群集之 一實例。 圖10(0)至圖1〇(2)圖解說明程式化一 8狀態記憶體胞群集 之一實例。 圖11圖解說明用於將一 4狀態記憶體胞程式化至一目杈 記憶體狀態之一習用技術》 圖12展示關於電壓如何供應至字線之一電路細節。 圖13係一實例性電荷幫浦電路之一方塊圖。 圖14將漏失偵測電路添加至圖丨3。 圖15圖解說明實例性漏失偵測操作之階段。 圖16展示字線漏失過程之一校準過程中之電流路徑。 圖17圖解說明該校準操作之階段。 圖18展示記憶體胞臨限電壓值之分佈以圖解說明一斷線 157240.doc -43- 201216287 字線之症狀。 圖1 9圖解說明不同字線上方之程式化脈衝驗證反覆數目 之變化。 圖20係一斷線字線偵測例程之一時序圖。 圖21A及圖21B圖解說明字線驅動器之不同佈置。 圖22及圖23A係用於一程式化操作中 τ之失敗位兀之一掃 描之流程圖。 圖23Β係用於亦包括斷線字線偵測才 ， &丄 Κ〜程式化操作中之 失敗位元之一掃描之一流程圖。 【主要元件符號說明】 10 記憶體胞 14 源極 16 汲極 20 電荷儲存單元 30 控制閘極 32 控制閘極 34 位元線 36 位元線 42 字線 44 選擇線 50 NAND 串 54 源極端子 56 汲極端子 100 記憶體晶片 201216287 110 控制電路 112 狀態機 200 二維記憶體胞陣列 230A 列解碼器 230B 列解碼器 231 資料輸入/輸出匯流排 250A 區塊多工器 250B 區塊多工器 260A 行解碼器 260B 行解碼器 270A 讀取/寫入電路 270B 讀取/寫入電路 311 線 400 讀取/寫入堆疊 400-1 讀取/寫入堆疊 400-r 讀取/寫入堆疊 410 頁控制器 411 控制線 422 SA匯流排 423 D匯流排 430-1 資料鎖存器 430-k 資料鎖存器 440 輸入/輸出模組 480 感測模組 157240.doc • 45- 201216287 480-1 480-k 500 507 509 550 601 610 611 613 615 621 623 625 631 633 635 643 645 647 649 651 653 655 感測模組 感測模組 共同處理器 輸出 旗標匯流排 η電晶體 第一解碼CGN區塊 區塊 字線 字線 字線 控制閘極線 控制閘極線 控制閘極線 字線選擇閘極/字線選擇開關 字線選擇閘極/字線選擇開關 字線選擇閘極/字線選擇開關 放大器 電阻器 電阻器 開關 數位轉類比轉換器電壓電路/類比電壓產生器 差動放大器 電容器 157240.doc •46- 201216287 657 電容器 659 開關電晶體 673 電流路徑 901A 字線 901B 字線 903A 斷線處 903B 斷線處 905A 驅動器 905B 驅動器 CLSRC 聚合節點 ii 電流 12 電流 idis 放電電流 ip 電流 ΐτοτ 總記憶體胞電流 SI 選擇電晶體 S2 選擇電晶體 transferG 高通過電壓 m 讀取分解臨限值 VcG 控制閘極電壓 VPGM 高電壓 Vpgm 程式化電壓 VpGMO 初始電壓位準 Vref 參考電壓 157240.doc • 47·

Claims (1)

1. 201216287 七、申請專利範圍： 1. 一種在具有沿字線形成之一陣列之記憶體胞之一記憶體 電路中判定一字線是否有缺陷之方法，該方法包含： 對沿一第一字線之第一複數個記憶體胞執行程式化操 作，該程式化操作包括一系列交替程式化脈衝與驗證操 作’該等記憶體胞個別地在通過驗證時鎖定以免於進一 步程式化脈衝；及 基於用於該第一複數個記憶體胞之一第一子組之記憶 體胞隨著被程式化而通過驗證之程式化脈衝之數目相對 於用於該第一複數個記憶體胞之一第二子組之記憶體胞 隨著被程式化而通過驗證之程式化脈衝之數目來判定該 第一字線是否有缺陷，其中該第一子組及該第二子組各 自含有多個記憶體胞且不相同。 2. 如請求t之方法，#中該第一子組與該第二子組不重 疊。 3. 如請求項2之方法，其中該第一子組係位於該第一字線 之一第一端上之一組複數個鄰接記憶體胞，且該第二子 組係位於該第一字線之另一端上之一組複數個鄰接記憶 體胞》 〜 4. 如請求们之方法’其中判定該第一字線是否 括： 當該第-子組及該第二子組中之一第一者隨著被程式 化而通過驗證時開始一計數器； 曰該第-子組及該第二子組中之第二者隨著被程式化 157240.doc 201216287 而通過驗證時停止該計數器；及 基於該計數器之值，判定該第一字線是否有缺陷。 5. 如請求項4之方法，其中判定該第一字線是否有缺陷包 括·比較該計數器之該值與一固定值。 6. 如請求項1之方法，其進一步包含： 回應於判定該第一字線有缺陷，將欲程式化至該第一 子線中之資料重新映射至一第二字線。 7·如凊求項1之方法，其中將判定該第一字線是否有缺陷 併入至用於偵測未能成功程式化之記憶體胞之一掃描操 作中。 8· 一種記憶體裝置，其包括： 一記憶體陣列’其具有沿複數個字線形成之記憶體 胞； 程式化與讀取電路，其可選擇性地連接至該等記憶體 胞以對沿一第一字線之第一複數個記憶體胞執行一程式 化操作，該程式化操作包括一系列交替程式化脈衝與驗 證操作’該等記憶體胞個別地在通過驗證時鎖定以免於 進一步程式化脈衝；及 邏輯電路，其可連接至該程式化與讀取電路以基於用 於該第一複數個記憶體胞之一第一子組之記憶體胞隨著 被程式化而通過驗證之程式化脈衝之數目相對於用於該 第一複數個記憶體胞之一第二子組之記憶體胞隨著被程 式化而通過驗證之程式化脈衝之數目來判定該第一字線 是否有缺陷，其中該第一子組及該第二子組各自含有多 157240.doc 201216287 個記憶體胞且不相同。 9. 如明求項8之記憶體裝置’其中該邏輯電路包括： 一上數計數器’其在第一複數個記憶體胞及第二複數 體胞中之最初一者隨著被程式化而通過驗證時開 始汁數且在該第一複數個記憶體胞及該第二複數個記憶 -體胞中之另一者隨著被程式化而通過驗證時停止計數；及 比較電路，其經連接以接收該上數計數器之值且執行 該值與m之—比較，該判定該第—字線是否有缺 陷係基於該比較。 10. 如請求項8之記憶體裝置’其中該第一子組與該第二子 組不重叠。 11. 如：求項10之記憶體裝置’其中該第一子組係位於該第 :子線之一第一端上之一組複數個鄰接記憶體胞且該第 二子組係位於該第一字線之另一 卞冰I为鳊上之—組複數個鄰接 5己憶體胞。 157240.doc