KR20130094793A

KR20130094793A - 메모리 어레이들에서 절단 워드라인들의 검출

Info

Publication number: KR20130094793A
Application number: KR1020137003380A
Authority: KR
Inventors: 그리쉬마 샤일레쉬 샤; 얀 리
Original assignee: 샌디스크 테크놀로지스, 인코포레이티드
Priority date: 2010-07-09
Filing date: 2011-06-24
Publication date: 2013-08-26
Also published as: US8305807B2; JP2013533572A; CN103003886A; CN103003886B; WO2012005993A1; TW201216287A; EP2591472B1; KR101692580B1; EP2591472A1; US20120008405A1

Abstract

메모리 어레이에서 절단 워드라인들의 검출을 위한 기술들 및 대응하는 회로가 제시된다. 실시예에서, 메모리 회로의 프로그램 동작은 워드라인을 따른 제 1 복수의 메모리 셀들에 수행되며, 프로그램 동작은 일련의 교번하는 프로그램 펄스들 및 검증 동작들을 포함하며, 메모리 셀들은 검증될 때 추가의 프로그램 펄스들로부터 개별적으로 차단된다. 제 1 워드라인이 결함이 있는지의 판정은 프로그램된 것으로서 검증하기 위해 제 1 복수의 메모리 셀들 중 제 2 부분의 메모리 셀들에 대한 프로그램 펄스들의 수를 기준으로 하여 프로그램된 것으로서 검증하기 위해 제 1 복수의 메모리 셀들 중 제 1 부분의 메모리 셀들에 대한 프로그램 펄스들의 수에 기초하며, 제 1 부분 및 제 2 부분 각각은 복수의 메모리 셀들을 내포하며 동일하지 않다.

Description

메모리 어레이들에서 절단 워드라인들의 검출{DETECTION OF BROKEN WORD-LINES IN MEMORY ARRAYS}

이 발명은 일반적으로 전기적 소거가능 프로그램가능 판독전용 메모리(EEPROM) 및 플래시 EEPROM과 같은 반도체 메모리 회로들에 관한 것으로, 특히 메모리 회로들에서 결함 워드라인들의 검출에 관한 것이다.

전하를 비휘발성으로 저장할 수 있는, 특히 소형 폼 팩터 카드로서 패키지되는 EEPROM 및 플래시 EEPROM 형태의 고체상태 메모리는 최근에 다양한 모바일 및 휴대 장치들, 특히 정보기기 및 소비자 전자제품들에서 선택되는 저장장치가 되었다. 고체상태 메모리이기도 한 RAM(random access moeory)과는 달리, 플래시 메모리는 비휘발성이고 전원이 턴 오프 된 뒤에도 자신의 저장된 데이터를 보존한다. 더 높은 비용에도 불구하고 플래시 메모리는 점점 더 대량 저장응용들에서 사용되고 있다. 하드드라이브들 및 플로피 디스크들과 같은 회전하는 자기 매체에 기초한 종래의 대량 저장장치는 모바일 및 휴대 환경엔 적합하지 않다. 이것은 디스크 드라이브들이 부피가 커지기 쉽고, 기계적 고장이 나기 쉬우며 큰 레이턴시 및 큰 전력요건을 갖기 때문이다. 이들 바람직하지 못한 속성들로 인해서 디스크 기반의 저장장치는 대부분의 모바일 및 휴대 응용들에서 실현되지 못한다. 반면, 내장형이면서도 착탈가능한 카드 형태인 플래시 메모리는 이의 소형 크기, 저 전력 소비, 고속 및 고 신뢰도 특징으로 인해 모바일 및 휴대 환경에서 이상적으로 적합하다.

EEPROM 및 전기적으로 프로그램가능한 판독전용 메모리(EPROM)는, 소거될 수 있고 새로운 데이터를 이들의 메모리 셀들에 기입 또는 "프로그램"시킬 수 있는 비휘발성 메모리이다. 이들 둘 다는, 전계효과 트랜지스터 구조에서, 소스영역과 드레인 영역 사이에 있는 반도체 기판 내 채널영역 위에 배치된 플로팅(연결되지 않은) 도전성 게이트를 이용한다. 이때 제어 게이트는 플로팅 게이트 위에 설치된다. 트랜지스터의 임계전압 특징은 플로팅 게이트 상에 보존되는 전하량에 의해 제어된다. 즉, 플로팅 게이트 상에 소정 레벨의 전하에 대해서, 소스영역과 드레인 영역간에 도통이 되게 트랜지스터가 턴 "온"이 되기 전에 제어 게이트에 인가되어야 하는 대응하는 전압(임계)이 있다.

플로팅 게이트는 일 범위의 전하들을 보존할 수 있고 따라서 임계 전압 윈도우 내의 임의의 임계 전압 레벨까지 프로그램될 수 있다. 임계 전압 윈도우의 크기는 장치의 최소 및 최대 임계 레벨들에 의해 그 범위가 정해지고, 이는 플로팅 게이트에 프로그램될 수 있는 일 범위의 전하들에 대응한다. 임계 윈도우는 일반적으로 메모리 장치의 특징들, 동작조건들 및 이력에 따른다. 윈도우 내의 각각의 서로 구별되고 결정이 가능한 임계전압 레벨의 범위는 원리적으로는 셀의 명확한 메모리 상태를 지정하는데 사용될 수 있다. 임계전압이 2개의 서로 구별되는 영역들로 분할될 때, 각 메모리 셀은 한 비트의 데이터를 저장할 수 있을 것이다. 유사하게, 임계 전압 윈도우가 2 이상의 서로 구별되는 영역들로 분할될 때, 각 메모리 셀은 1 비트 이상의 데이터를 저장할 수 있을 것이다.

일반적인 2-상태 EEPROM 셀에서는 도통 윈도우를 2개의 영역들로 분할하기 위해서 적어도 한 개의 전류 구분점 레벨이 설정된다. 소정의 고정된 전압들을 인가함으로써 셀이 판독될 때, 이의 소스/드레인 전류는 구분점 레벨(또는 기준전류(IREF))와 비교함으로써 메모리 상태로 결정된다. 판독된 전류가 구분점 레벨의 전류보다 크다면, 셀은 한 논리 상태(예를 들어, "0" 상태)에 있는 것으로 판정된다. 반면, 전류가 구분점 레벨보다 낮다면, 셀은 다른 논리 상태(예를 들면, "1" 상태)인 것으로 판정된다. 이에 따라, 이러한 2-상태 셀은 1비트의 디지털 정보를 저장한다. 외부에서 프로그램될 수 있는 기준 전류원은 흔히 구분점 레벨 전류를 발생하기 위해 메모리 시스템의 일부로서 제공된다.

메모리 용량을 증가시키기 위해서, 플래시 EEPROM 장치들은 반도체 기술 상태가 진보함에 따라 점점 더 고 밀도로 제조되고 있다. 저장용량을 증가시키는 또 다른 방법은 각 메모리 셀에 2 이상의 상태들을 저장하는 것이다.

복수-상태 혹은 복수-레벨 EEPROM 메모리 셀에 있어서, 도통 윈도우는 각 셀이 한 비트 이상의 데이터를 저장할 수 있게 하나 이상의 구분점에 의해 2 이상의 영역들로 분할된다. 이에 따라, 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각 셀이 저장할 수 있는 상태들의 수에 따라 증가된다. 복수-상태 혹은 복수-레벨의 메모리 셀들을 구비한 EEPROM 혹은 플래시 EEPROM은 미국특허 5,172,338에 기재되어 있다.

메모리 셀로서 작용하는 트랜지스터는 전형적으로 두 가지 메커니즘들 중 한 메커니즘에 의해 "프로그램된" 상태로 프로그램된다. "핫 전자 주입"에서, 드레인에 인가되는 하이(high) 전압은 기판 채널 영역을 지나는 전자들을 가속시킨다. 이와 동시에, 제어 게이트에 인가되는 하이 전압은 핫 전자들을 얇은 게이트 유전체를 거쳐 플로팅 게이트로 가게 한다. "터널링 주입"에서는 하이 전압이 기판에 관하여 제어 게이트에 인가된다. 이렇게 하여, 기판으로부터 전자들이 개재된 플로팅 게이트로 가게 된다.

메모리 장치는 많은 메커니즘들에 의해 소거될 수 있다. EPROM에 있어서, 메모리는 자외 방사선에 의해 플로팅 게이트로부터 전하를 제거함으로써 다량으로 소거가 될 수 있다. EEPROM에 있어서, 메모리 셀은 플로팅 게이트 내 전자들을 얇은 산화막을 통과하여 기판 채널 영역으로 터널링되게 하기 위해서(즉, 파울러-노다임 터널링) 제어 게이트에 관하여 기판에 하이 전압을 인가함으로써 전기적으로 소거될 수 있다. 통상적으로, EEPROM은 바이트씩 소거될 수 있다. 플래시 EEPROM에 있어서, 메모리는 한번에 전부 혹은 한번에 하나 이상의 블록들이 전기적으로 소거될 수 있는데, 여기서 한 블록은 512 바이트 또는 그 이상의 메모리로 구성될 수 있다.

메모리 장치는 통상적으로, 카드 상에 실장될 수 있는 하나 혹은 그 이상의 메모리 칩들을 포함한다. 각 메모리 칩은 디코더들 및 소거, 기입 판독 회로들과 같은 주변회로들에 의해 지원되는 메모리 셀 어레이를 포함한다. 보다 정교한 메모리 장치들은 지능형의 고 레벨의 메모리 동작들 및 인터페이싱을 수행하는 외부 메모리 제어기과 함께 동작한다.

최근에 사용되는 많은 상업적으로 성공한 비휘발성 고체상태 메모리 장치들이 있다. 이들 메모리 장치들은 플래시 EEPROM일 수도 있으며 혹은 다른 유형들의 비휘발성 메모리 셀들을 채용할 수 있다. 플래시 메모리와 시스템들 및 이들을 제조하는 방법들의 예들은 미국특허 5,070,032, 5,095,344, 5,315,541, 5,343,063, 및 5,661,053, 5,313,421 및 6,222,762에 주어져 있다. 특히, NAND 스트링 구조들을 가진 플래시 메모리 장치들은 미국특허 5,570,315, 5,903,495, 6,046,935에 기술되어 있다. 또한, 비휘발성 메모리 장치들은 전하를 저장하기 위한 유전층을 구비한 메모리 셀들로부터도 제조된다. 앞서 기술된 도전성 플로팅 게이트 요소들 대신에, 유전층이 사용된다. 유전성 저장요소를 이용하는 이러한 메모리 장치들은 Eitan 등의 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile 메모리 셀" IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543 ~ 545에 기술되어 있다. ONO 유전층은 소스 확산영역과 드레인 확산영역 사이의 채널을 가로질러 확장하여 있다. 한 데이터 비트용의 전하는 드레인에 인접한 유전층에 모이고 다른 데이터 비트용의 전하는 소스에 인접한 유전층에 모인다. 예를 들면, 미국특허 5,768,192 및 6,011,725는 두 개의 이산화실리콘층들 사이에 개재된 트랩 유전층을 구비한 비휘발성 메모리 셀을 개시하고 있다. 복수-상태 데이터 저장장치는 유전층 내 공간적으로 분리된 전하 저장 영역들의 바이너리 상태들을 개별적으로 판독함으로써 구현된다.

결함들은 이러한 메모리 시스템들에서 장치의 동작 수명에 걸쳐서만이 아니라 제조 프로세스의 부분으로서 흔히 발생한다. 이러한 결함들의 원인들 중 하나는 워드라인 누설(다른 워드라인에의 또는 기판에의)에 그리고 절단된 워드라인들 둘 다에 기인한, 이러한 메모리 어레이들의 워드라인들이다. 이들 워드라인에 관계된 문제들은 전형적으로 장치 크기들이 축소됨에 따라 더욱 더 극심해진다. 일부 워드라인간 누설은 장치가 새것일 땐 나타나지 않지만 다수의 프로그램-소거 사이클들의 스트레스 후에 실패로 나타나게 될 뿐이다. 이 누설은 프로그램 할 수 없게 하는 결함이 있는 워드라인을 야기할 것이며 대응하는 데이터는 변질될 것이다. 절단 워드라인은 고 저항성 연결을 가질 것이며, 이의 결과로서 절단부의 먼 끝쪽에 셀들은 프로그램 및 검증 동작들 동안 전압 강하를 볼 것이다. 결국, 절단 워드라인에 대한 임계 전압 분포는 분간할 수 없는 상태들을 보일 것이다. 결국, 이들 종류들의 결함들 모두는 검출되지 않는다면 메모리 동작에 불리할 수 있다.

본 발명의 목적은 메모리 어레이들에서 절단 워드라인들의 검출하는 방법 및 장치를 제공함에 있다.

제 1 세트의 측면들에 따라서, 워드라인들을 따라 형성된 어레이의 메모리 셀들을 갖는 메모리 회로에 대해서, 워드라인이 결함이 있는지를 판정하는 방법이 제시된다. 프로그램 동작은 제 1 워드라인을 따른 제 1 복수의 메모리 셀들에 수행되며, 프로그램 동작은 일련의 교번하는 프로그램 펄스들 및 검증 동작들을 포함하며, 메모리 셀들은 검증될 때 추가의 프로그램 펄스들로부터 개별적으로 차단된다. 제 1 워드라인이 결함이 있는지의 판정은 프로그램된 것으로서 검증하기 위해 제 1 복수의 메모리 셀들 중 제 2 부분의 메모리 셀들에 대한 프로그램 펄스들의 수를 기준으로 하여 프로그램된 것으로서 검증하기 위해 제 1 복수의 메모리 셀들 중 제 1 부분의 메모리 셀들에 대한 프로그램 펄스들의 수에 기초하며, 제 1 부분 및 상기 제 2 부분 각각은 복수의 메모리 셀들을 내포하며 동일하지 않다.

다른 측면들에서, 메모리 장치가 제시된다. 메모리 장치는 복수의 워드라인들을 따라 형성된 메모리 셀들을 가진 메모리 어레이; 및 제 1 워드라인을 따른 제 1 복수의 메모리 셀들에 프로그램 동작을 수행하기 위해 메모리 셀들에 선택적으로 연결될 수 있는 프로그램 및 판독 회로를 포함하고, 프로그램 동작은 일련의 교번하는 프로그램 펄스들 및 검증 동작들을 포함하며, 메모리 셀들은 검증될 때 추가의 프로그램 펄스들로부터 개별적으로 차단된다. 또한, 메모리 장치는 프로그램된 것으로서 검증하기 위해 제 1 복수의 메모리 셀들 중 제 2 부분의 메모리 셀들에 대한 프로그램 펄스들의 수를 기준으로 한, 프로그램된 것으로서 검증하기 위해 제 1 복수의 메모리 셀들 중 제 1 부분의 메모리 셀들에 대한 프로그램 펄스들의 수에 기초하여, 제 1 워드라인이 결함이 있는지를 판정하기 위해 프로그램 및 판독 회로에 연결될 수 있는 논리 회로를 포함하고, 제 1 부분 및 제 2 부분 각각은 복수의 메모리 셀들을 내포하며 동일하지 않다.

본 발명의 다양한 면들, 잇점들, 특징들 및 실시예들은 이들의 예들에 대한 다음 설명에 포함되며, 이 설명은 동반된 도면들에 관려하여 취해질 것이다. 본원에서 참조되는 모든 특허들, 특허출원들, 논문들, 그외 공보, 문서 및 자료들은 모든 목적을 위해 이들 전부가 참조로서 본원에 포함된다. 포함시킨 공보, 문서 혹은 자료들의 어느 것과 본원 간에 용어들의 정의 혹은 사용에 있어 어떤 모순 혹은 상충되는 범위에 있어선 본원의 정의 혹은 사용이 우선할 것이다.

본 발명에 따르면, 메모리 어레이들에서 절단 워드라인들의 검출할 수 있는 방법 및 장치를 제공할 수 있다.

도 1은 본 발명이 구현될 수 있는 비휘발성 메모리 칩의 기능 블록들을 개략적으로 도시한 것이다.
도 2는 비휘발성 메모리 셀을 개략적으로 도시한 것이다.
도 3은 플로팅 게이트가 언제든 선택적으로 저장하고 있을 수 있는 4개의 서로 다른 전하들(Q1 ~ Q4)에 대한 소스-드레인 전류(I_D)와 제어 게이트 전압(V_CG) 간의 관계를 도시한 것이다.
도 4는 NOR 어레이의 메모리 셀들의 예를 도시한 것이다.
도 5a는 NAND 스트링으로 구성된 일련의 메모리 셀들을 개략적으로 도시한 것이다.
도 5b는 도 5a에 도시된 것과 같은 NAND 스트링들(50)로 구성된 NAND 어레이(200) 메모리 셀들의 예를 도시한 것이다.
도 6은 메모리 셀 어레이에 대해 한 뱅크의 p개의 감지모듈들을 내포하는, 도 1에 도시된 판독/기입 회로들(270A, 270B)을 도시한 것이다.
도 7은 도 6에 도시된 감지모듈들의 바람직한 구성을 개략적으로 도시한 것이다.
도 8은 도 7에 도시된 판독/기입 스택들을 상세히 도시한 것이다.
도 9(0) ~ 도 9(2)는 한 집단의 4-상태 메모리 셀들을 프로그래밍하는 예를 도시한 것이다.
도 10(0) ~ 도 10(2)는 한 집단의 8-상태 메모리 셀들을 프로그래밍하는 예를 도시한 것이다.
도 11은 4-상태 메모리 셀을 타겟 메모리 상태로 프로그래밍하기 위한 종래의 기술을 도시한 것이다.
도 12는 전압들이 어떻게 워드라인들에 공급되는가에 관한 회로 상세를 도시한 것이다.
도 13은 충전 펌프 회로의 블록도이다.
도 14는 도 13에 누설 검출 회로를 추가한 것이다.
도 15는 누설 검출 동작의 국면들을 도시한 것이다.
도 16은 워드라인 누설 프로세스를 위한 교정 프로세스에서 전류 경로를 도시한 것이다.
도 17은 교정 동작의 국면들을 도시한 것이다.
도 18은 절단 워드라인의 증상들을 예시하기 위해 메모리 셀 임계 전압 값들의 분포를 도시한 것이다.
도 19는 서로 다른 워드라인들에 대해 프로그램 펄스-검증 반복들의 횟수에 변동들을 도시한 것이다.
도 20은 절단 워드라인 검출 루틴에 대한 타이밍도이다.
도 21a 및 도 21b는 워드라인 드라이버들의 상이한 배치들을 도시한 것이다.
도 22 및 도 23a는 프로그램 동작에서 실패된 비트들의 스캔을 위한 흐름도이다.
도 23b는 절단 워드라인 검출도 포함하는 프로그램 동작에서 실패된 비트들의 스캔을 위한 흐름도이다.

메모리 시스템

도 1 내지 도 11은 본 발명의 여러 특징들이 구현될 수 있는 메모리 시스템들의 예를 도시한 것이다.

도 1은 본 발명이 구현될 수 있는 비휘발성 메모리 칩의 기능 블록들을 개략적으로 도시한 것이다. 메모리 칩(100)은 2차원 어레이의 메모리 셀들(200), 제어회로(210), 그리고 디코더들, 판독/기입 회로들 및 멀티플렉서들과 같은 주변회로들을 포함한다.

메모리 어레이(200)는 행(row) 디코더들(230)(230A, 230B로 분할된)을 통해 워드라인들에 의해서 그리고 컬럼 디코더들(260)(260A, 260B로 분할된)을 통해 비트라인들에 의해 어드레스될 수 있다(도 4 및 도 5 참조). 판독/기입 회로들(270)(270A, 270B로 분할된)은 한 페이지의 메모리 셀들이 병렬로 판독 또는 프로그램될 수 있게 한다. 데이터 I/O 버스(231)는 판독/기입 회로들(270)에 결합된다.

바람직한 실시예에서, 한 페이지는 동일 워드라인을 공유하는 인접한 한 행의 메모리 셀들로부터 구성된다. 한 행의 메모리 셀들이 복수의 페이지들로 분할되는 또 다른 실시예에서, 판독/기입 회로들(270)을 개개의 페이지들에 멀티플렉스하기 위해 블록 멀티플렉서(250)(250A 및 250B로 분할된)가 제공된다. 예를 들어, 기수 열 및 우수 열의 메모리 셀들에 의해 각각 형성된 2개의 페이지들이 판독/기입 회로들에 멀티플렉스된다.

도 1은 여러 주변회로들에 의한 메모리 어레이(200)에의 액세스가 각 측에 액세스 라인들 및 회로의 밀도들이 절반으로 감소되게 어레이의 양 대향측들 상에 대칭형으로 구현된 바람직한 배열을 도시한 것이다. 이에 따라, 행 디코더는 행 디코더들(230A, 230B)로 분할되고 컬럼 디코더는 컬럼 디코더들(260A, 260B)로 분할된다. 한 행의 메모리 셀들이 복수의 블록들로 분할되는 실시예에서, 페이지 멀티플렉서(250)는 페이지 멀티플렉서들(250A, 250B)로 분할된다. 마찬가지로, 판독/기입 회로들(270)은 어레이(200)의 하부로부터 비트라인들에 연결하는 판독/기입회로들(270A)과 어레이(200)의 상부로부터 비트라인들에 연결하는 판독/기입 회로들(270B)로 분할된다. 이에 따라, 판독/기입 모듈들의 밀도, 따라서 감지모듈들(380)의 밀도가 근본적으로 절반으로 감소된다.

제어회로(110)는 메모리 어레이(200)에 메모리 동작들을 수행하기 위해 판독/기입 회로들(270)과 공조하는 온-칩 제어기이다. 제어회로(110)는 전형적으로 상태머신(112) 및 그외에, 온칩 어드레스 디코더 및 파워 제어 모듈(명백히 도시되지 않음)과 같은 회로들을 포함한다. 상태머신(112)은 메모리 동작들의 칩 수준의 제어를 제공한다. 제어회로는 외부 메모리 제어기를 통해 호스트와 통신한다.

메모리 어레이(200)는 전형적으로 행들 및 열들로 배열되고 워드라인들 및 비트라인들에 의해 주소가 지정될 수 있는 2차원 어레이의 메모리 셀들로서 구성된다. 어레이는 NOR형 혹은 NAND형 아키텍처에 따라 형성될 수 있다.

도 2는 비휘발성 메모리 셀을 개략적으로 도시한 것이다. 메모리 셀(10)은 플로팅 게이트 또는 유전층과 같은 전하 저장유닛(20)을 갖는 전계효과 트랜지스터에 의해 구현될 수 있다. 또한, 메모리 셀(10)은 소스(14), 드레인(16), 및 제어 게이트(30)를 포함한다.

최근에 사용되는 상업적으로 성공한 많은 비휘발성 고체상태 메모리 장치들이 있다. 이들 메모리 장치들은 각 유형이 하나 이상의 전하저장 소자를 구비하는 것인 서로 다른 유형들의 메모리 셀들을 채용할 수 있다.

전형적인 비휘발성 메모리 셀들은 EEPROM 및 플래시 EEPROM을 포함한다. EEPROM 셀들 및 이들을 제조하는 방법들의 예들이 미국특허 5,595,924에 주어져 있다. EEPROM 셀들, 메모리 시스템들에서 이들의 사용 및 이들을 제조하는 방법들의 예들은 미국특허 5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 5,313,421, 6,222,762에 주어져 있다. 특히, NAND 셀 구조들을 가진 메모리 장치들의 예들은 미국특허 5,570,315, 5,903,495, 6,046,935에 기술되어 있다. 또한, 유전 저장소자를 이용하는 메모리 장치들의 예들이, Eitan et al, "NROM: A Novel Localized Trapping, 2-Bit non-volatile momory cell", IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545, 및 미국특허 5,768,192 및 6,011,725에 기술되어 있다.

실제로, 셀의 메모리 상태는 일반적으로 기준전압이 제어 게이트에 인가될 때 셀의 소스 전극 및 드레인 전극을 지나는 도통전류를 감지함으로써 판독된다. 이에 따라, 셀의 플로팅 게이트 상에 각각의 주어진 전하에 대해서, 고정된 기준 제어 게이트 전압에 관한 대응하는 도통전류가 검출될 수 있다. 유사하게, 플로팅 게이트에 프로그램될 수 있는 전하의 범위는 대응하는 임계 전압 윈도우 또는 대응하는 도통전류 윈도우를 정의한다.

대안적으로, 분할된 현 윈도우 중에서 도통전류를 검출하는 대신에, 테스트되는 주어진 메모리 상태에 대한 임계 전압을 제어 게이트에 설정하고 도통전류가 임계전류보다 낮은지 아니면 높은지를 검출하는 것이 가능하다. 일 구현예에서 임계전류에 대한 도통전류의 검출은 도통전류가 비트라인의 커패시턴스를 통해 방전하는 방전률을 조사함으로써 달성된다.

도 3은 언제든 선택적으로 플로팅 게이트가 저장하고 있을 수 있는 4개의 서로 다른 전하들(Q1 ~ Q4)에 대해 소스-드레인 전류(I_D)와 제어 게이트 전압(V_CG) 간에 관계를 도시한 것이다. V_CG에 대한 I_D의 4개의 실선 곡선들은 4개의 가능한 메모리 상태들에 대응하여 각각 메모리 셀의 플로팅 게이트 상에 프로그램될 수 있는 4개의 가능한 전하 레벨들을 나타낸다. 예로서, 한 집단의 셀들의 임계 전압 윈도우는 0.5V 내지 3.5V의 범위일 수 있다. 각각 하나는 소거된 상태이고 6개는 프로그램된 상태들을 나타내는 7개의 가능한 메모리 상태들 "0", "1", "2", "3", "4", "5", "6"은 임계 윈도우를 각각 0.5V의 간격으로 5개의 영역들로 분할함으로써 구별될 수 있다. 예를 들면, 기준전류로서 2 ㎂의 I_REF가 도시된 바와 같이 사용된다면, Q1으로 프로그램된 셀은 VCG = 0.5V 및 1.0V에 의해 구별되는 임계 윈도우의 영역에서 곡선이 I_REF와 교차하기 때문에 메모리 상태 "1"에 있는 것으로 간주될 수 있다. 유사하게, Q4는 메모리 상태 "5"에 있다.

전술한 바로부터 알 수 있듯이, 메모리 셀에 더 많은 상태들이 저장되게 할수록, 임계 윈도우는 더욱 미세하게 분할된다. 예를 들면, 메모리 장치는 -1.5V 내지 5V 범위의 임계전압을 갖는 메모리 셀들을 가질 수 있다. 이것은 6.5V의 최대폭을 제공한다. 메모리 셀이 16개의 상태들을 저장한다면, 각 상태는 임계 윈도우에서 20O mV 내지 30O mV를 점유할 수 있다. 이것은 요구되는 분해능을 달성할 수 있기 위해서 프로그래밍 및 판독동작들에 있어 더 높은 정밀도를 요구할 것이다.

도 4는 NOR 어레이 메모리 셀의 예를 도시한 것이다. 메모리 어레이(200)에서, 각 한 행의 메모리 셀들은 이들의 소스들(14) 및 드레인들(16)에 의해 데이지 체인 방식으로 연결된다. 이 설계를 가상 접지 설계라고도 한다. 한 행에 셀들(10)은 이들의 제어 게이트들(30)이 워드라인, 이를테면 워드라인(42)에 연결된다. 한 열에 셀들은 이들의 소스들 및 드레인들이 각각 비트라인들(34, 36)과 같은 선택된 비트라인들에 연결된다.

도 5a는 NAND 스트링으로 구성된 일렬의 메모리 셀들을 개략적으로 도시한 것이다. NAND 스트링(50)은 소스들 및 드레인들이 데이지 체인으로 연결된 직렬의 메모리 트랜지스터들(M1, M2,...Mn)(예를 들면, n = 4, 8, 16 혹은 그 이상)로 구성된다. 한 쌍의 선택 트랜지스터들(S1, S2)은 각각 NAND 스트링의 소스 단자(54) 및 드레인 단자(56)를 통해 메모리 트랜지스터들의 체인이 외부에 연결되는 것을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴 온 되었을 때, 소스 단자는 소스 라인에 결합된다(도 5b 참조). 마찬가지로, 드레인 선택 트랜지스터(S2)가 턴 온 되었을 때, NAND 스트링의 드레인 단자는 메모리 어레이의 비트 라인에 결합된다. 체인 내 각 메모리 트랜지스터(10)는 메모리 셀로서 작용한다. 이것은 의도하는 메모리 상태를 나타내기 위해서 주어진 전하량을 저장하기 위해 전하 저장 요소(20)를 갖는다. 각각의 메모리 트랜지스터의 제어 게이트(30)는 판독 및 기입 동작들에 대해 제어할 수 있게 한다. 도 5b에서 알게 되는 바와 같이, 한 행의 NAND 스트링의 대응하는 메모리 트랜지스터들의 제어 게이트들(30)은 모두가 동일 워드라인에 연결된다. 마찬가지로, 선택 트랜지스터들(S1, S2) 각각의 제어 게이트(32)는 각각 이의 소스 단자(54) 및 드레인 단자(56)를 통해 NAND 스트링에 대한 제어 액세스를 제공한다. 마찬가지로, 한 행의 NAND 스트링의 대응하는 선택 트랜지스터들의 제어 게이트들(32)은 모두가 동일 선택라인에 연결된다.

NAND 스트링 내의 어드레스된 메모리 트랜지스터(10)가 프로그래밍 동안에 판독되거나 검증될 때, 이의 제어 게이트(30)엔 적합한 전압이 공급된다. 동시에, NAND 스트링(50) 내의 어드레스 지정이 안 된 나머지 메모리 트랜지스터들은 이들의 제어 게이트들에 충분한 전압을 인가함으로써 완전히 턴 온 된다. 이에 따라, 개개의 메모리 트랜지스터의 소스에서 NAND 스트링의 소스 단자(54)로 그리고 마찬가지로 개개의 메모리 트랜지스터의 드레인에 대해서는 셀의 드레인 단자(56)로의 도통경로가 유효하게 만들어진다. 이러한 NAND 셀 구조들을 갖는 메모리 장치들은 미국특허들 5,570,315, 5,903,495 및 6,046,935에 기술되어 있다.

도 5b는 도 5a에 도시된 것과 같은 NAND 스트링들(50)로부터 구성되는, NAND 어레이(200)의 메모리 셀들의 예를 도시한 것이다. NAND 스트링들의 각 열을 따라, 비트라인(36)과 같은 비트라인이 각 NAND 스트링의 드레인 단자(56)에 결합된다. 각 한 뱅크의 NAND 스트링들을 따라, 소스 라인(34)과 같은 소스 라인이 각 NAND 스트링의 소스 단자들(54)에 결합된다. 한 뱅크의 NAND 스트링들 내에 한 행의 메모리 셀들을 따라 제어 게이트들 또한, 워드라인(42)과 같은 워드라인에 연결된다. 한 뱅크의 NAND 스트링들 내에 한 행의 선택 트랜지스터들을 따라 제어 게이트들은 선택라인(44)과 같은 선택라인에 연결된다. 한 뱅크의 NAND 스트링들 내에 전체 한 행의 메모리 셀들은 한 뱅크의 NAND 스트링들의 워드라인들 및 선택라인들에 적합한 전압들에 의해 어드레스될 수 있다. NAND 스트링 내에 한 메모리 트랜지스터가 판독되고 있을 때, 그 스트링 내에 나머지 메모리 트랜지스터들은 이들의 연관된 워드라인들을 통해 확실히 거의 턴 온 되지 않으므로 스트링을 통하는 전류는 근본적으로 판독되는 셀 내 저장된 전하의 레벨에 의존한다.

감지회로 및 기술

도 6은 도 1에 도시된 판독/기입 회로들(270A, 270B)을 도시한 것으로, 메모리 셀 어레이에 대해 한 뱅크의 p개의 감지모듈들을 내포한다. 병렬로 동작하는 전체 한 뱅크의 p 감지모듈들(480)은 한 행을 따른 한 블록(또는 페이지)의 p 셀들(10)이 병렬로 판독 또는 프로그램될 수 있게 한다. 근본적으로, 감지모듈1은 셀1에 전류(I₁)을 감지할 것이며, 감지모듈2는 셀2에 전류(I₂)을 감지할 것이며,...,감지모듈 p는 셀p에 전류(I_p)를 감지할 것이며, 등등이 행해진다. 소스 라인(34)에서 결집 노드(CLSRC)로 그리고 이로부터 접지로 흘러나가는 페이지에 대한 총 셀 전류(i_TOT)는 p 셀들 내 모든 전류들의 합이 될 것이다. 종래의 메모리 아키텍처에서, 한 공통의 워드라인을 가진 한 행의 메모리 셀들은 2 이상의 페이지들을 형성하는데, 여기서 한 페이지 내 메모리 셀들이 병렬로 판독 및 프로그램된다. 2개의 페이지들을 가진 한 행의 경우, 한 페이지는 우수 비트라인들에 의해 액세스되고 다른 한 페이지는 기수 비트라인들에 의해 액세스된다. 한 페이지의 감지회로들은 언제든 우수 비트라인들에 결합되거나 아니면 기수 비트라인들에 결합된다. 이 경우, 각각 개개의 페이지들에 판독/기입 회로들(270A, 270B)을 멀티플렉스하기 위해 페이지 멀티플렉서들(250A, 250B)이 제공된다.

56nm 기술에 기반한 현재 생산되는 칩들에서는 p > 64000이고 43nm 32 G비트 x 4 칩에서는 p > 150000이다. 바람직한 실시예에서, 블록은 연속한 전체 한 행의 셀들이다. 이것이, 페이지가 각각 인접 비트라인들에 결합된 한 행의 인접 메모리 셀들로부터 구성되는 소위 "전(all) 비트라인" 아키텍처이다. 또 다른 실시예에서, 블록은 행 내 셀들의 일부이다. 예를 들면, 일부 셀들은 전체 행의 반 혹은 전체 행의 1/4 일 수도 있을 것이다. 일부 셀들은 연속한 인접 셀들일 수도 있고 혹은 하나 걸러 한 셀, 혹은 소정 수의 셀을 걸러 한 셀들일 수도 있을 것이다. 각각의 감지모듈은 비트라인을 통해 메모리 셀에 결합되며 메모리 셀의 도통전류를 감지하기 위한 감지 증폭기를 포함한다. 일반적으로, 판독/기입 회로들이 메모리 어레이의 서로 대향한 양측 상에 분포된다면, 한 뱅크의 p개의 감지모듈들은 2세트의 판독/기입 회로들(270A, 270B) 사이에 분포될 것이다.

도 7은 도 6에 도시된 감지모듈들의 바람직한 구성을 개략적으로 도시한 것이다. p 감지모듈들을 내장하는 판독/기입 회로들(270A, 270B)은 한 뱅크의 판독/기입 스택들(400)로 그룹화된다.

도 8은 도 7에 도시된 판독/기입 스택들을 상세히 도시한 것이다. 각각의 판독/기입 스택(400)은 한 그룹의 k개의 비트라인들에 병렬로 동작한다. 한 페이지가 p = r*k 비트라인들을 갖고 있다면, r개의 판독/기입 스택들(400-1,..., 400-r)이 있게 될 것이다. 근본적으로, 아키텍처는 각 스택의 k 감지모듈들을 공간 절약을 위해 한 공통의 프로세서(500)가 담당하게 하는 아키텍처이다. 공통 프로세서(500)는 감지모듈들(480)에 그리고 데이터 래치들(430)에 위치된 래치들 내 저장될 업데이트된 데이터를 이들 래치들 내 현재값들과 상태머신(112)으로부터의 제어들에 기초하여 계산한다. 공통 프로세서의 상세한 설명은 전체 개시된 바를 참조로 여기 포함시키는 2006년 6월 29일 미국특허출원공개번호 US-2006-0140007-A1에 기술되어 있다.

병렬로 동작하는 분할된 판독/기입 스택들(400)을 전체 한 뱅크로 함으로써 한 행을 따른 한 블록(혹은 페이지)의 p 셀들이 병렬로 판독 혹은 프로그램될 수 있게 된다. 이에 따라, 전체 한 행의 셀들에 대해 p개의 판독/기입 모듈들이 있게 될 것이다. 각 스택이 k 메모리 셀들을 맡고 있으므로, 뱅크 내 판독/기입 스택들의 총 수는 r = p/k로 주어진다. 예를 들어, 뱅크에 스택 수가 r개이면, p = r*k가 된다. 일예의 메모리 어레이는 p = 150000, k = 8을 가질 수 있고 따라서 r = 18750 이다.

400-1과 같은 각각의 판독/기입 스택은 근본적으로 병렬로 한 부분의 k 메모리 셀들을 맡는 한 스택의 감지모듈들(480-1 내지 480-k)을 내포한다. 페이지 제어기(410)는 라인(411)을 통해 제어 및 타이밍 신호들을 판독/기입회로(370)에 제공한다. 페이지 제어기 자체는 라인들(311)을 통해 메모리 제어기(310)에 의존한다. 각각의 판독/기입 스택(400) 간에 통신들은 상호연결 스택 버스(431)에 의해 행해지고 페이지 제어기(410)에 의해 제어된다. 제어 라인들(411)은 페이지 제어기(410)로부터 제어 및 클럭신호들을 판독/기입 스택들(400-1)의 구성성분들에 제공한다.

바람직한 배열에서, 스택 버스는 공통 프로세서(500)와 한 스택의 감지모듈들(480) 간에 통신을 위한 SABus(422)와, 프로세서와 한 스택의 데이터 래치들(430) 간에 통신을 위한 DBus(423)으로 분할된다.

한 스택의 데이터 래치들(430)은 스택에 연관된 각 메모리 셀에 하나씩 데이터 래치들(430-1 내지 430-k)을 포함한다. I/O 모듈(440)은 데이터 래치들이 데이터를 I/O 버스(231)를 통해 외부와 교환할 수 있게 한다.

또한, 공통 프로세서는 오류상태와 같은 메모리 동작의 상태를 나타내는 상태신호를 출력하기 위한 출력(507)을 포함한다. 상태신호는 Or-결선 구성으로 FLAG BUS(509)에 연결된 n-트랜지스터(550)의 게이트를 구동하기 위해 사용된다. FLAG BUS는 바람직하게는 제어기(310)에 의해 프리차지되고 판독/기입 스택들 중 어느 것에 의해 상태신호가 발현되었을 때 풀-다운 될 것이다.

복수-상태 메모리 분할의 예

메모리 셀들 각각이 복수의 비트들의 데이터를 저장하는 비휘발성 메모리가 도 3에 관련하여 이미 기술되었다. 한 특별한 예는 각각이 채널 영역과 제어 게이트 사이에 전하 저장층을 갖는 전계-효과 트랜지스터들의 어레이로부터 형성된 메모리이다. 전하 저장층 또는 유닛은 한 범위의 전하들을 저장할 수 있어, 각각의 전계-효과 트랜지스터에 대해 한 범위의 임계 전압들을 생성한다. 가능한 임계 전압들의 범위는 임계 윈도우에 걸쳐 있다. 임계 윈도우가 임계 전압들의 다수의 부-범위들 또는 구역들로 분할될 때, 각각의 결정가능한 구역은 한 메모리 셀에 대해 서로 다른 메모리 상태들을 나타내기 위해 사용된다. 다수의 메모리 상태들은 하나 이상의 바이너리 비트들에 의해 부호화될 수 있다. 예를 들어, 4개의 구역들로 분할된 메모리 셀은 2-비트 데이터로서 부호화될 수 있는 4 상태들을 지원할 수 있다. 유사하게, 8 구역들로 분할된 메모리 셀은 3-비트 데이터로서 부호화될 수 있는 8 메모리 상태들을 지원할 수 있고, 등등을 할 수 있다.

도 9(0) ~ 도 9(2)는 모집단의 4-상태 메모리 셀들을 프로그래밍하는 예를 도시한 것이다. 도 9(0)는 각각 메모리 상태들 "0", "1", "2" 및 "3"을 나타내는 임계 전압들의 4개의 서로 구별되는 분포들로 프로그램될 수 있는 메모리 셀들의 집단을 도시한 것이다. 도 9(1)는 소거된 메모리에 대해 "소거된" 임계 전압들의 초기 분포를 도시한 것이다. 도 9(2)는 많은 메모리 셀들이 프로그램된 후에 메모리의 예를 도시한 것이다. 근본적으로, 셀은 초기에는 "소거된" 임계 전압을 가지며 프로그래밍은 이를 검증 레벨 V₁, V₂ 및 V₃으로 구분된 3개의 구역들 중 하나로 더 높은 값으로 이동할 것이다. 이렇게 하여, 각각의 메모리 셀은 3개의 프로그램된 상태 "1", "2" 및 "3" 중 하나로 프로그램되거나 "소거된" 상태로 프로그램되지 않은 채로 있을 수 있다. 메모리가 더욱 프로그래밍 됨에 따라, 도 9(1)에 도시된 바와 같은 "소거된" 상태의 초기 분포는 더 좁아지게 될 것이며 소거된 상태는 "0" 상태로 나타난다.

하위 비트 및 상위 비트를 갖는 2-비트 코드는 4 메모리 상태들 각각을 나타내기 위해 사용될 수 있다. 예를 들면, "0", "1", "2" 및 "3" 상태들은 각각 "11", "01", "00" 및 "10"로 나타낸다. 2-비트 데이터는 각각 3번의 부-패스들에서 판독 구분 임계값들(V₁, V₂, V₃)에 관하여 감지함으로써 2 비트들이 함께 감지되는 "풀-시퀀스" 모드에서 감지함으로써 메모리로부터 판독될 수 있다.

도 10(0) ~ 도 10(2)는 모 집단의 8-상태 메모리 셀들을 프로그램하는 예를 도시한 것이다. 도 10(0)는 각각 메모리 상태들 "0" ~ "7"을 나타내는 임계 전압들의 8개의 서로 구별되는 분포들로 프로그램될 수 있는 메모리 셀들을 집단으로 도시한 것이다. 도 10(1)은 소거된 메모리에 대한 "소거된" 임계 전압들의 초기 분포를 도시한 것이다. 도 10(2)는 많은 메모리 셀들이 프로그램된 후에 메모리의 예를 도시한 것이다. 근본적으로, 셀은 초기에는 "소거된" 임계 전압을 가지며 프로그래밍은 이를, V₁ ~ V₇에 의해 구분된 7개의 구역들 중 하나로 더 높은 값으로 이동시킬 것이다. 이렇게 하여, 각각의 메모리 셀은 7개의 프로그램된 상태 "1" ~ "7" 중 하나로 프로그램되거나 "소거된" 상태로 프로그램되지 않은 채로 있을 수 있다. 메모리가 더욱 프로그래밍 됨에 따라, 도 10(1)에 도시된 바와 같은 "소거된" 상태의 초기 분포는 더 좁아지게 될 것이며 소거된 상태는 "0" 상태로 나타난다.

하위, 중위, 및 상위 비트를 갖는 3-비트 코드는 8개의 메모리 상태들 각각을 나타내기 위해 사용될 수 있다. 예를 들어, "0", "1", "2", "3", "4", "5", "6" 및 "7" 상태들은 각각 "111", "O11", "001", "101", "100", "000", "010" 및 "111"로 나타낸다. 3-비트 데이터는 각각 7번의 부-패스들에서 판독 구분 임계값들(V₁ ~ V₇)에 관하여 감지함으로써 3 비트들이 함께 감지되는 "풀-시퀀스" 모드에서 감지함으로써 메모리로부터 판독될 수 있다.

페이지 또는 워드라인 프로그래밍 및 검증

한 페이지를 프로그램하는 한 방법은 풀-시퀀스 프로그래밍이다. 페이지의 모든 셀들은 초기에는 소거된 상태에 있다. 이에 따라, 페이지의 모든 셀들은 소거된 상태에서 이들의 타겟 상태들을 향하여 병렬로 프로그램된다. 타겟 상태로서 "1" 상태를 가진 메모리 셀들은 일단 이들이 "1" 상태로 프로그램되었으면 추가 프로그래밍로부터 금지될 것이지만 타겟 상태들 "2" 또는 그 이상을 가진 다른 메모리 셀들은 추가 프로그래밍이 될 것이다. 결국, 타겟 상태로서 "2"를 가진 메모리 셀들도 추가 프로그래밍으로부터 차단될 것이다. 유사하게, 점진적 프로그래밍 펄스들에 따라 타겟 상태들 "3" ~ "7"을 가진 셀에 도달되고 차단된다.

검증은 프로그래밍 펄스 후에 행해지고 각각의 검증은 다수의 검증 레벨들에 대한 것일 수 있기 때문에, 검증 동작들의 총 수를 감소시키기 위해 다양한 "스마트한" 검증 방법들이 구현되었다. 예를 들면, 펄스별 프로그래밍 증가는 점점 더 높은 임계 레벨들을 향하여 모집단의 셀들을 프로그램하기 때문에, 더 높은 검증 레벨에 대한 검증은 어떤 펄스까지는 시작할 필요가 없다. 스마트 검증을 사용하는 프로그래밍 기술의 예는 본원과 동일한 양수인에 양도된 2007년 7월 10일에 발행된 Gongwer의 "SMART VERIFY FOR MULTI-STATE MEMORIES" 명칭의 미국특허 7,243,275에 개시되어 있다. 미국특허 7,243,275의 전체 개시된 바는 여기에 참조로 포함시킨다.

도 11은 4-상태 메모리 셀을 타겟 메모리 상태로 프로그래밍하기 위한 통상의 기술을 도시한 것이다. 프로그래밍 회로들은 일반적으로 일련의 프로그래밍 펄스들을 한 선택된 워드라인에 인가한다. 이렇게 하여, 제어 게이트들이 워드라인에 결합된 한 페이지의 메모리 셀들은 함께 프로그램될 수 있다. 사용되는 프로그래밍 펄스열은 메모리 셀의 전하 저장 유닛에 프로그램된 축적된 전자들을 상쇄하기 위해서 증가되는 주기 또는 진폭을 가질 수 있다. 프로그래밍 전압(V_PGM)은 프로그래밍되는 페이지의 워드라인에 인가된다. 프로그래밍 전압(V_PGM)은 초기 전압 레벨(V_PGM0)부터 시작하는 계단 파형 형태의 일련의 프로그래밍 전압 펄스들이다. 각 펄스는 셀의 전하 저장 소자에 증분적 전하들을 더하려는 시도로, 프로그래밍되는 페이지의 각각의 셀에는 이 일련의 프로그래밍 전압 펄스들이 가해진다. 프로그래밍 펄스들 사이에서, 셀은 이의 임계 전압을 판정하기 위해 다시 판독된다. 다시 판독하는 프로세스는 하나 이상의 감지 동작을 수반할 수 있다. 프로그래밍은 셀의 임계 전압이 타겟 상태에 대응하는 임계 전압 구역 이내에 속하는 것으로 검증되었을 때 그 셀에 대해 중단된다. 페이지의 메모리 셀이 이의 타겟 상태로 프로그램되었을 때는 언제나, 이것은 프로그램-금지되나 다른 셀들은 페이지의 모든 셀들이 프로그램-검증될 때까지 계속하여 프로그래밍 된다.

결함 워드라인들

다음 단락들은 결함 워드라인들의 확인을 위한 기술들을 고찰할 것이다. 배경기술에서 논의된 바와 같이, 워드라인 결함들은 누설 워드라인들 및 절단워드라인들 둘 다를 포함할 수 있다. 이들 둘 다가 이하 고찰되며, 워드라인 누설이 먼저 논의된다.

워드라인 누설 검출

종래 기술의 배열들 하에, 워드라인 누설의 검출은 전형적으로 장치의 핀들에 직접 고 전압 레벨들을 인가하고 이어 핀들에서 전류/전압 레벨들을 측정함으로써 메모리 칩에 대한 테스트 시간에만 행해질 수 있다. 이것은 테스터 장치의 사용을 요구하며 메모리 칩이 장치의 부분으로서 조립된 후엔 행해질 수 없다. 이것은 워드라인들이 장치 번인(burn-in) 후엔 체크될 수 없음을 의미한다. 본원에서 제시되는 기술들은 워드라인 누설을 검출하는 온-칩 수단을 가능하게 한다.

다음 단락들에서 논의되는 바와 같이, 제시되는 기술들은 워드라인에 내부적으로 고 전압이 인가된 동안 워드라인 상에 누설의 검출을 가능하게 한다. 실시예에서, 용량성 전압 디바이더는 누설에 기인한 전압을 판정하기 위해 고 전압 강하를 기준 전압과 비교될 수 있는 저 전압 강하로 전환시키기 위해 사용된다. 다음 단락은 누설 한도를 검출하기 위한 이 기술의 정확성을 보증하는데 도움을 줄 수 있는 관계된 온-칩 자기 교정 방법을 제시할 것이다. 이들 프로세스들 둘 다를 위해서, 이것은 장치들의 상태머신의 제어 하에 행해질 수 있는데, 이것은 외부 테스트 장치의 비용을 절약하기 위한 번-인 자기 테스트에 속한다. 이에 따라, 누설 판정은 복잡한 테스트 장비를 필요로 하지 않으며 칩이 패키지된 후에 현장에서 수행될 수 있는 온-칩 자동 프로세스에서 행해질 수 있다.

먼저, 본원에서 연루된 문제의 몇가지 논의가 아마도 유용하다. 메모리 장치들을 더욱 더 작은 스케일까지 감소시키려는 노력이 진행중에에 있다. 기술이 예를 들면, 20nm 및 lOnm 메모리 셀들까지 축소됨에 따라, 워드라인들 사이의 거리가 결국 20nm 또는 lOnm가 된다. 허용공차는 더욱 엄격해지고 장치는 워드라인들과 기판간에 누설 또는 이웃한 워드라인들에의 단락을 야기할 수 있는 결함들이 더 잘 일어날 수 있다. 누설은 늘어진 결함들에 기인하여 사이클링을 실패하는 다이들에 상관되며 검출가능한 누설은 실제 프로그램 상태 실패보다 먼저 일어나는 것으로 여겨짐이 발견되었다.

워드라인 누설의 검출을 위한 이전의 방법들은 워드라인 상에 강제로 고 전압이 되게 하고 테스트 핀 패드로부터 전류 누설을 측정한다. (종래의 누설 검출의 몇몇 예들은 미국특허 5,428,621에 다루어져 있다). 누설 테스트는 매우 정밀한 전류원을 요구하기 때문에, 이 테스트 모드는 종래의 테스터에 의해서만 행해질 수 있다. 제조들이 대부분의 테스트 동작들을 저렴한 테스터로 바꿀려고 할 것이기 때문에, 워드라인 누설을 검출하는 온-칩 수단을 구현할 수 있기 위해서 새로운 테스트 흐름이 유용할 것이다. 이 단락은 플래시 메모리에 내부에서 자동으로, 그리고 다양한 전압 바어스들 및 다수의 스트레스 토폴로지들을 사용하여 행해질 수 있게, 라인 누설 테스트를 할 수 있게 하는 방법을 제시한다. 또한, 방법은 칩이 패키지된 후에 현장에서 행해질 수 있고 서로 다른 누설 레벨들을 시스템이 검출할 수 있게 한다.

전형적인 장치에 있어서, 워드라인 누설은 10 내지 20 볼트와 같은 고 전압 스트레스에서 lOOnA 정도일 수도 있을 것이다. 고 전압에서 이러한 소 전류를 검출하는 어려움은 전류 NAND 아키텍처에 기인한다. 이것은 도 12로 예시될 수 있다. 메모리 회로의 플레인들은 수천 개 정도의 블록들을 가질 수 있는데, 이들 중 하나가 610로 도시되었고 각 블록은 수십 개의 워드라인들을 가질 수 있고, 이들 중 3개가 WLn-1(615), WLn(613), 및 WLn+1(611)로서 명확히 도시되었다. 고 전압이 정상적으로 프로그램 및 판독 동작들 동안 WLn(613)과 같은 선택된 워드라인 상에 인가된다. 또한, NAND 아키텍처는 워드라인 전압 드라이버들의 최소 면적 불이익을 가질 것을 요구한다. 드라이버는 전형적으로 워드라인 어레이의 한 단부로부터 워드라인들에 연결된다. 아키텍처가 양단부들로부터 워드라인들에의 연결을 허용한다면, 워드라인 누설 또는 절단은 한 단부로부터 기지의 전류를 보내고 다른 단부로부터 동일한 전류를 검출함으로써 검출될 수 있다.

고 전압 VPGM은 펌프(이하 도 13에 관련하여 논의된다)에 의해 발생되고 여기에서는 스위치로서 나타낸 제 1 디코딩 CGN 블록(601)에 공급된다. CGN 블록(601)은 각 전역 제어 게이트(CG) 라인들에 대한 동작들의 모드에 따라 다양한(전형적으로 3 내지 5개의 서로 다른 종류들) 전압들을 공급하는 블록이다. 도시된 워드라인들에 대응하여 3개의 CG 라인들(621, 623, 625)이 명확이 도시되었다. CG 라인들(각 블록 내 워드라인들의 수만큼의)은 메모리 어레이의 행(블록) 디코더에 연결될 것이다. 타원들로 나타낸 바와 같이, CG 라인들은 610으로 유일하게 도시된 블록 외에도 어레이의 다른 블록들에 이어지며, 따라서 이들 CG 라인들은 일반적으로 상부 금속층으로 연결되며 모든 플레인들의 모든 행 디코더들을 통해 이어진다. 한 바람직한 실시예에서, 각 블록은 로컬 펌프로 디코딩된다. 블록이 선택되었을 때, 논리 신호는 로컬 펌프가 고 전달 전압(transferG)을 행 디코더 내 전달 트랜지스터들(여기에서는 3개의 도시된 워드라인들에 대해 631, 633, 및 635로 표시되었다)의 게이트들에 인가할 수 있게 할 것이다. 대응하는 전역 CG 상의 고 전압은 선택된 블록의 워드라인에 전송될 것이다. 여기에서는 이하 논의되는 워드라인간 누설 테스트 패턴에 대응하여, 워드라인 WLn(613)만이 VPGM을 수신하기 위해 연결된 것으로 도시되었고, 2개의 서로 인접한 워드라인들(611, 615)은 접지(또는 더 일반적으로는 저 전압 레벨)되었다.

워드라인 누설 테스트 동안, 워드라인들은 검출되는 결함들에 따라 다른 바이어스 토폴로지를 가질 수 있다. 워드라인과 기판간에 단락을 검출하는 경우에, 모든 워드라인들은 기판은 접지로 하고 동일 레벨들의 고 전압으로 바이어스될 수 있다. 워드라인과 이웃 워드라인간에 단락들을 검출하는 경우에, 블록 내 워드라인들은 도 12에 도시된 바와 같이, 고 전압(VPGM) 및 0볼트로 번갈아 바이어스될 것이다. 최악의 기생 정전용량은 후자의 경우로부터 올 것이다.

또한, 도 12는 연루된 기생 정전용량들에 대한 몇몇 예시적인 추정된 값들을 도시한다. 64 워드라인 아키텍처에서 고 전압 펌프로부터 CGN까지(고 전압을 멀티플렉싱 블록으로)의 기여분은 대략 5pF이다. CGN 블록 내부에서, 부하는 4pF가 될 것이다. 메모리 어레이의 끝에서 CGN 블록 내 행 디코더까지의 각 전역 상부 금속 라우팅은 4pF이다. 한 플레인의 접합 정전용량은 1pF이다. 각 로컬 워드라인은 2pF을 갖는다.

도 12에 도시된 바와 같이, 워드라인들이 총 64개이고 이들 중 32 워드라인들이 고 전압에 바이어스되고 다른 32개의 워드라인들은 0V에 바이어스된 대안적 구성에서, 총 워드라인 정전용량은 2 x 32 = 64pF이다. 총 전역 CG 라인은 5 x 32 = 160pF이 될 것이다. 고 전압 공급 노드 VPGM 상에 누설을 검출하기 위해서, 총 정전용량은 64 + 160 + 4 + 5 = 233pF이 될 것이다.

시스템이 233pF의 큰 정전용량을 방전하여 고 전압이 1볼트 떨어지게 하기 위해 lOOnA의 누설을 사용하였다면, 이것은 2.3ms의 대기 시간을 필요로 할 것이다. 우수 워드라인 상에 누설을 검출한 후에, 기수 워드라인은 또 다른 2.3ms으로 테스트될 것이다. 총 누설 테스트 시간은 대략 5ms이다.

검출 시간을 감소시키기 위해서, 검출을 위해 요구되는 전압 강하는 lOOmV까지 감소될 수 있고 대응하는 검출 시간은 대략 500㎲까지 감소된다. 이것은 현장에서의 검출 동작들을 위해 사용될 수 있다. 바람직한 한 세트의 실시예들에서, 이것은 각 소거 동작 전에 실행될 수도 있을 것이다. 예를 들면, 검출은 소거 동작 시퀀스의 부분으로서 포함될 수 있거나 혹은 제어기에 의해 발행된 지령에 응하여 소거 전에 행해질 수 있다. 블록이 실패한다면, 제어기는 이를 일군의 사용가능한 블록들에서 제거할 수 있다.

방전 및 테스트 시간은 CG 라우팅의 기생 정전용량에 따를 것이다. 이 때문에, 한 세트의 바람직한 실시예들은 검출을 위해 정밀한 누설 기준들이 사용될 수 있고 칩 아키텍처, 워드라인 전압 스트레스 토폴로지, 플레인들의 수, 및 이외 어떤 다른 기여하는 요인들에 따라 테스트 시간이 자동으로 조절될 수 있도록 메모리 칩에 내장된 온-칩 교정 메커니즘을 갖는다. 이 교정 시스템은 다음 단락에서 더욱 논의된다.

통상의 고 전압 펌프는 도 13에 도시된 바와 같이, 일반적으로 저항기 디바이더에 의해 레귤레이트된다. 고 전압 VPGM은 저항기들(645, 647)에 의해 분압되고 스위치 SW1(649)를 통해 접지(혹은 더 일반적으로는 저 전압 레벨)에 연결될 것이며, 증폭기(643)를 위한 비교 점 전압은 일반적으로 대략 1.2볼트의 전압 기준(vref)일 것이다. 저항기 체인은 일반적으로 lOuA 레벨의 누설 전류를 가질 것이다. 펌프 클럭을 제어하기 위해 사용될 디지털 전압(flag_pump)를 출력하기 위해 차동 증폭기 또는 비교기(643)가 사용될 것이다. 펌프가 타겟 레벨까지 펌프되었을 때, flag_pump는 펌프 클럭을 턴 오프 하게 로우가 될 것이다. 고 전압이 어떤 레벨 미만으로 강하되었을 때, flag_pump 신호는 하이가 되어 펌프 클럭을 활성화하고 펌프를 턴 온 하여 고 전압을 공급할 것이다.

충전 펌프들에 관한 더 상세한 것은 예를 들면, "Charge Pump Circuit Design" by Pan and Samaddar, McGraw-Hill, 2006, 또는 웹페이지"www.eecg.toronto.edu/~kphang/ecel371/chargepumps.pdf에서 입수될 수 있는 "Charge Pumps: An Overview", Pylarinos and Rogers, Department of Electrical and Computer Engineering University of Toronto에서 찾아볼 수 있다. 이외 다양한 충전 펌프 측면들 및 설계들에 관한 추가의 정보는 미국특허 5,436,587; 6,370,075; 6,556,465; 6,760,262; 6,922,096; 7,030,683; 7,554,311; 7,368,979; 및 7,135,910; 미국특허 공개번호 2009-0153230-A1; 2009-0153232-A1; 및 2009-0058506-A1; 2005년 12월 6일에 출원된 출원번호 11/295,906; 2005년 12월 16일에 출원된 11/303,387; 2007년 8월 28일에 출원된 11/845,939; 2008년 6월 24일에 출원된 12/144,808; 2008년 6월 9일에 출원된 12/135,948; 2008년 6월 25일에 출원된 12/146,243; 2008년 12월 127일에 출원된 12/337,050; 2009년 7월 21일에 출원된 12/506,998; 2009년 9월 30일에 출원된 12/570,646; 및 2009년 12월 17일에 출원된 12/640,820에서 찾아볼 수 있다. 특히, 7,554,311는 레귤레이션을 위해 전압 디바이더에 정전용량들을 채용하는 레귤레이션 수법을 기술한다.

큰 기생 고 전압 노드 상에 전압 변화를 검출하기 위해 도 12와 유사한 검출 원리가 사용될 수 있다. 누설은 100nA 정도이기 때문에, 고 전압을 저 전압으로 분압하는 새로운 방법이 사용되어야 한다. Icc 전류를 절약하기 위해 일반적으로 저 전압 서플라이와 함께 비교기가 형성된다. 용량성 디바이더는 누설 전류가 전혀 없는 잇점이 있다.

용량성 전압 디바이더에 있어 어려움은 검출점에서 초기 전압이 정확하게 설정되어야 한다는 것이다. 도 14에 도시된 바와 같이, 레귤레이터(643) 위에 워드라인 누설 검출을 위해 새로운 한 세트의 차동 증폭기들 또는 비교기들(653)이 추가된다. 비교 전압(verf1)은 디지털-아날로그 변환기 전압 회로(651)에 의해 설정될 수 있고, 이의 입력은 장치에 따라 설정될 수 있다. (대안적 실시예에서, 이것은 교정 프로세스의 부분으로서 설정될 수도 있을 것이다). 스위치 트랜지스터 SW2(659)는 레귤레이트 레벨의 동일 전압 레벨에서 비교 노드들을 초기화하기 위해 사용될 것이다. 캐패시터들 C1(655) 및 C2(657)는 용량성 전압 디바이더이다. 비 1 : 1이 사용될 수 있다. 검출 점 전압 Vmid은 ΔVmid = ΔV_output(C₁/(C₁ + C₂))의 델타를 가질 것이며, ΔV_output은 누설에 기인한 고 전압이다.

100mV의 고 전압 변화를 검출할 수 있기 위해서, C1 = C2이라면, 50mV 변화가 비교기 점에서 나타날 것이다. 비교기를 위한 기준 전압은 50mV만큼 아래로 이동될 것이다. 또한 비교기가 정확성 문제들을 갖고 있다면, 최소 검출가능한 전압 강하는 비교기에 의해 제한될 것이다. 온-칩 교정이 비교기의 오프셋 및 오차의 일부를 정정할 수도 있다.

워드라인 누설 검출은 워드라인 상에 레벨이 705로 도시된 도 15에 도시된 바와 같이, 3 단계 검출 프로세스이다. 프리차지 국면에서, 워드라인들은 레귤레이터를 타겟 레벨 SW1 = vdd로 설정한 상태에서 펌프가 온 되는 고 전압 레벨까지 프리차지된다. 전체 워드라인을 충전하기 위해 충분한 시간이 사용될 것이다. 워드라인 드라이버측에서 멀리 위치된 워드라인의 먼 측은 충전하는데 더 긴 시간이 걸릴 수 있다(점선(707)으로서 도시된 바와 같이). 또한, 고 전압은 두 단계들로 펌핑될 수도 있는데, 첫번째는 또 다른 더 강한 펌프로 중간 전압까지 펌핑되고 이어서 워드라인을 더 높은 레벨까지 충전하기 위해 고 전압 펌프를 사용한다. 프리차지 시간 동안, 검출 점(Vmid)도 SW2을 턴 온 시킴으로써 초기화된다.

워드라인이 타겟 레벨까지 완전히 충전된 후에, 저항기 레귤레이터(SW1 = 0)와 더불어 펌프가 턴 오프된다(플로팅). SW2도 턴 오프되어, mid 노드 상에 전압을 트랩(trap)한다.

얼마간의 방전 시간(타이머는 파라미터로 설정될 수 있다) 후에, 전압 강하는 비교기(653)에 의해 측정될 것이다. 방전 시간은 총 기생 정전용량 및 타겟 검출 누설 전류에 따를 것이다. (더 정확한 누설 검출을 위해서, 다음 단락에서 자기 교정 회로들이 도입될 것이다). mid 점 전압이 vref1과 비교되어 신호 통과 또는 실패(P/F)를 발생할 것이다. vref1 전압은 예로서 50mV 분해능을 갖고 0 내지 1.2V의 전압을 전달할 수 있는 아날로그 전압 발생기(651)로부터 발생된다.

워드라인 누설이 검출되었을 때, 전형적으로 전체 블록은 사용되지 않게 될 불량 블록으로서 마킹될 것이다. 위에 언급된 바와 같이, 바람직한 한 세트의 실시예들에서 누설 검출 프로세스가 소거 프로세스의 부분으로서 실행될지라도, 필요시 임의의 유효한 데이터가 또 다른 블록에 전송될 수도 있을 것이다. 다른 경우들에 있어서, 예를 들면 메모리가 NOR 아키텍처를 가질 때, 단일 결함 워드라인은 맵 아웃(map out)될 수도 있을 것이다.

검출 시간에 대한 온 칩 자기 교정

워드라인 누설 검출 시간은 기생 정전용량에 따르며, 이것은 아키텍처, 전압 바이어스 토폴로지, 및 플레인들의 수에 따라 크게 변할 수 있다. 결국, 기지의 누설 전류를 사용하여 방전 시간을 교정하는 방법을 취하는 것이 바람직하다. 이 단락에선 온-칩 자기 교정 알고리즘이 기술된다. 가외의 요소들을 추가할 필요없이, 이를 달성하는 편리한 방법은 검출 시간을 교정하기 위해 레귤레이터 내 기지의 전류를 이용하는 것이다.

도 16은 도 14에서와 동일한 요소들을 도시하고 있지만 도 16에 도시된 바와 같이, 교정 프로세스 동안 전류 경로 Idis(673)로 보인 바와 같이 고 전압을 방전시키기 위해 저항기 전압 디바이더가 사용된다. 이들 요소들은 바람직하게 메모리 칩 상에 주변 회로로서 구현되며, 교정 프로세스에서 테스트되는 경로는 누설의 검출을 위해 실제로 사용되는 경로와 일치해야 한다. 온-칩 자기 교정 동안, 임의의 워드라인 누설 없이 블록의 특징들을 판정하기 위해 정상 블록이 사용되어야 한다. 정상 블록은 이의 프로그램 특징들에 의해서 혹은 이외 어떤 다른 정상 블록 체크로부터 판정될 수 있다. 예를 들면, 가장 높은 상태에 대응하는 데이터는 프로그램될 수 있고 이것이 올바른지를 알기 위해 다시 판독될 수 있다. 교정이 새로운 다이에 대해 행해질 때, 워드라인 누설은 흔히 나타나기 시작하지는 않았었을 것이며 정상 블록의 위치는 일반적으로 용이하다. 교정은 실제 누설 테스트와 유사하며 도 17에 도시된 바와 같이 3 단계들로 수행될 수 있다.

제 1 국면은 선택된 블록에 대해 고 전압 펌프, CGN 전압 선택 회로들 및 행 디코더를 턴 온 함으로써 테스트 블록의 워드라인들을 타겟 전압 레벨 패턴까지 프리차지한다. 고 전압은 펌프 클럭을 활성화하기 위해 저항기 전압 디바이더 및 비교기에 의해 레귤레이트된다. 이 단계에서, SW1 및 SW2은 각각 801 및 803로 도시된 바와 같이 둘 다 온 된다. 워드라인들은 도 15의 705 및 707에 각각 대응하여 805 및 807로 도시된 바와 같이 충전된다.

방전 국면은 도 15에 도시된 통상의 워드라인 누설 테스트와는 다를 것이다. 방전 국면 동안, 저항기 전압 디바이더는 SW1 = Vdd로 하여 온으로 유지될 것이다. 그러나, 펌프는 비활성화되고 플로팅 상태가 되고 SW2 = 0가 되어 mid 노드를 저항기 디바이더로부터 분리시킨다. 고 전압 VPGM은 10uA 정도로 Idis의 방전 전류의 경로(673)을 따라 고정된 누설 전류로 저항기 체인을 통해 방전될 것이다.

차동 증폭기(653)의 출력 P/F(809)이 선택된 vref1 값과 비교한 후에 반전되었을 때, 증폭기 출력 통과/실패는 피드백하여 SW1을 턴 오프 시킬 것이다. 타이머는 통과에서 실패로 P/F의 비교기 반전까지 방전 국면의 시작부터 시간을 카운트하는 것을 시작할 수 있다.

누설-검출 기준들 및 이것과 저항기 누설과의 비를 검출한 것에 기초하여, 타이머는 타겟 누설 전류를 검출하기 위한 타이머 카운터를 설정하기 위해 2배로(이를테면 128) 증배될 수 있다. 예를 들면, 저항기가 10㎂를 누설한다면, 128을 곱하는 타이머는 78nA의 검출 전류를 줄 것이다. (다른 배율들이 사용될 수도 있을 것이지만 2로 곱하는 용이한 방법은 더 상위의 비트들로 2진 숫자를 옮기는 것을 수행하는 것이기 때문에, 2의 배율은 쉽게 구현된다).

교정은 다이 소팅 테스트 동안 주어진 전압 토폴로지에 대해 한번만 행해지기만 하면 된다. 타이머 숫자들은 고정되어 예를 들면, ROM 휴즈 블록에 저장될 수 있다. 파워 온 판독 동안에, 타이머 숫자들은 레지스터들에 판독되어질 것이며 워드라인 누설 테스트를 제어한다. 다른 스트레스 토폴로지에 대해서는 기생 정전용량이 달라질 것이므로, 새로운 교정이 필요하다. 각 교정 후에, 대응하는 타이머 파라미터가 획득되어 ROM 플래시 메모리에 저장될 수 있다.

워드라인 누설은 제조 테스트 동안에, 혹은 일단 장치가 공장에서 나가면 현장 테스트들 동안에 사용될 수 있다. 마이크로-제어기는 사용자 응용에서 워드라인 누설 테스트를 행하기 위한 명령을 발행할 것이다. 누설 테스트를 행하는 편리한 시간은 누설 테스트 동안 일어나는 프로그램 교란이 후속 소거 동작에 의해 제거될 수 있기 때문에, 소거 동작 전이다.

절단 워드라인들의 검출

이 단락은 절단된 워드라인들의 검출을 검토한다. 장치 크기가 감소함에 따라 누설 워드라인들이 증가할 공산 외에도, 절단 워드라인들의 발생도 더 흔히 일어나게 될 것이다. 절단 워드라인은 절단부에 걸쳐 고 저항성 연결을 가질 것이며 이 때문에 워드라인의 먼 끝쪽에(워드라인 드라이버로부터 절단부의 다른 측 상에) 셀들은 프로그램 동작 및 검증 동작 둘 다 동안에 전압 강하를 볼 것이다. 이것은 낮은 진폭을 갖는 프로그램 펄스들이 되게 할 것이며, 따라서 셀들은 덜 프로그램될 것이지만, 그러나 검증 레벨도 낮아지므로, 이들 덜 프로그램된 셀들은 여전히 검증될 수 있다. 결국, 절단 워드라인에 대한 임계 전압 분포는 2개의 험프(hump)들을 나타낼 것이며, 하나는 절단부의 일측 상의 셀들에 대응하며 다른 하나는 절단부의 다른 측 상에 셀들에 대응한다. 이 단락에서 기술되는 방법은 절단 워드라인 실패를 확인하고 절단 워드라인의 데이터를 복구하기 위해 사용될 수 있다.

절단 워드라인 실패가 검출될 수 있게 하는 다양한 방법들이 있다. 한 방법은 미국특허공개번호 US-2010-0091573-A1 및 US-2010-0091568-A1에 기술된 바와 같은 스마트 검증 수법을 사용하는 것이다. 이 배열에서, 어떤 다수의 비트들이 각 워드라인 상에서 하위 페이지 프로그램 동작을 통과하였을 때 프로그램 전압 레벨이 기록된다. 이 기록된 프로그램 전압 레벨은 동일 워드라인의 상위 페이지를 위한 시작 프로그램 전압으로서 사용된다. 이 수법으로, 각 워드라인에 대한 프로그램 루프들의 수는 대체로 균일하며, 따라서 총 프로그램 루프 수에 임의의 변화는 절단 워드라인의 표시로서 사용될 수 있다. 그러나, 절단 워드라인에 프로그램 루프 수가 전형적인 것보다 현저히 많지 않을 수 있으므로, 이 실패를 판단하기 위해 총 프로그램 루프 카운트를 사용하는 것은 허위 경보들을 초래할 수도 있을 것이다.

이러한 종류의 실패를 검출하는 또 다른 방법은 "금지 구역" 판독이며, 판독은 임의의 셀들이 데이터 상태들에 할당된 범위들 사이의 영역에 임계 전압들을 갖고 있는지를 판정하기 위해 수행된다. (예를 들면 미국특허 7,012,835; 7,616,484; 또는 7,716,538 참조). 이러한 종류의 수법에서, 프로그램 동작이 완료된 후에, 한 특정한 상태는 2개의 서로 다른 레벨들로 감지될 수 있고 2개의 감지 동작들의 결과들은 서로 간에 비교될 수 있다. 이어서 한 감지 동작에선 비도통으로서, 그러나 다른 감지 동작에선 도통으로서 감지되었던 2번의 판독들의 갭들 사이에 비트들의 수를 체크하기 위해 스캔 동작이 행해질 수 있다. 이 해결책은 매 단일 프로그램 동작에 이어 2번의 판독 동작들과 한번의 스캔 동작이 이어지게 될 것이므로 수행 불이익이 수반된다.

절단 워드라인들을 확인하는 또 다른 방법은 다이-소팅 동안 실패를 가려내는 것이다. 이 방법에서, 한 전체 블록이 프로그램되고 이어 다시 판독된다. (예를 들면, 데이터가 복수-페이지 포맷으로 저장되었을 때, 각 워드라인의 하위 페이지가 프로그램되고 2번 판독될 수 있다). 한 판독은 통상의 판독 점에서 행해지고 또 다른 판독은 마지막 단락에서 기술된 금지 구역 판독과 유사하게, 상승된 판독 점에서 행해진다. 이어서, 두 감지 동작들의 결과들은 테스트-모드 명령 시퀀스를 사용하여 비교된다. 그러나, 이것은 장치가 얼마간의 시간동안 동작하였을 때까지도 흔히 증상들이 나타나지 않을 때, 테스트 시간에서 나타나는 워드라인 절단만을 골라낼 것이다. 또한, 워드라인이 이미 절단을 나타낼 때, 이것은 매 프로그램 사이클에서 이것을 드러내지 않을 수 있고, 결국 단일 테스트 동작에서 놓칠 수 있다.

문제를 더욱 고찰하면, 절단 워드라인 실패의 증상은 2개의 험프들을 가진 분포이다. 도 18은 64 워드라인 예에 있어서, 워드라인별로 한 블록의 메모리의 임계 분포를 도시한 것이다. 3 상태들에 대한 분포들은 901, 903, 및 905으로 도시되었다. 도시된 바와 같이, 이들은 3개의 명확하고 분리된 험프들을 형성하는데, 예를 들면, 가장 큰 2개의 상태들은 923과 925 사이의 영역에 의해 분리된다. 그러나, 절단 워드라인에 있어서, 워드라인 드라이버로부터 절단부의 먼 측 상에 셀들은 911, 913, 및 915로 도시된 바와 같이, 더 낮은 임계 값들으로 옮겨질 것이다.

2중 험프 분포가 되는 이유는 워드라인 드라이버의 먼 끝측에 워드라인의 부분이 전압 강하를 나타낼 것이기 때문이다. 결국, 워드라인의 먼 끝측에 위치된 셀들은 더 느리게 프로그램되어 더 낮은 전압에서 검증을 통과할 것이다. 실패는 프로그램 상태 실패를 야기하지 않을 것이기 때문에, 이것은 전형적인 프로그램 실패 메커니즘에 있어서는 검출이 가능하지 않을 수 있다. 절단 워드라인을 프로그램하는 것은 얼마간의 프로그램 루프 변동을 나타낼 것이지만, 그러나 워드라인-워드라인 및 블록-블록 변동은 도 19에 관련하여 예시될 수 있는 바와 같이, 프로그램 루프 카운트에 기초하여 실패를 판단하는 것을 어려워 지게 한다. 도 19는 이 예에선 하위 페이지를 64 워드라인 블록으로 프로그램하기 위해 각 워드라인에 대해 펄스-검증 반복들, 또는 루프 카운트의 수를 도시한 것이다. 이에 도시된 바와 같이, 루프 카운트는 서로 다른 워드라인들에 대해 몇개의 카운트들만큼 변동한다. 이들 변동들은 설계 명세에 기인한 변동들, 이를테면 끝에 워드라인인지 아니면 중앙에 워드라인인지 여부, 혹은 프로세스 변동들뿐만 아니라 워드라인이 얼마나 많은 소거-프로그램 사이클을 경험하였는지를 반영할 수 있다. WL50의 경우에, 루프 카운트는 다른 변동들보다 현저히 더 많으며, 이는 실제로 절단되었는지 아니면 이것이 단지 허위 경보인지를 확정하기 위해 추가의 테스트들을 사용하게 될지라도, 절단 워드라인일 수도 있을 것임을 나타낸다.

본원에서 제시되는 기술들은 결함의 상이한 두 측들 상에 위치된 셀들에 대한 프로그램 루프 카운트를 비교함으로써 절단 워드라인 실패를 검출하는 것을 가능하게 한다. 워드라인을 따른 셀들이 프로그램되고 프로그램된 하위 페이지를 갖게 모든 셀들을 기입하는 것과 같이 타겟 상태로 프로그램되었을 때 서로 다른 다수 그룹들의 셀들 혹은 이들 셀들의 일부분들이 검증하는데 얼마나 많이 걸리는지가 판정된다. 워드라인 드라이버로부터 절단부의 먼 측 상에 셀들을 가진 그룹은 자신의 모든 셀들이 구동되는 것과 절단부 사이에 있는 그룹보다 프로그램하는데 더 오래 걸릴 것이다. 메모리 셀들은 전형적으로 교번하는 펄스-검증 알고리즘을 사용하여 프로그램되기 때문에, 이것은 상이한 다수 그룹들 혹은 요구되는 수에 차이만큼만 필요한, 펄스들의 수 또는 루프 카운트를 관리함으로써 행해질 수 있다. 프로그램하는 것은 이를테면 기수 비트라인들 및 우수 비트라인들을 개별적으로 프로그램하는 시스템에 있어서 워드라인을 따른 모든 셀들 혹은 이들 중 일 부분에 대해 행해질 수 있다. 실시예들에서, 비교된 자신들의 루프 카운트들을 갖는 셀들의 일부분들은 워드라인의 한 단부의 세그먼트 및 워드라인의 다른 단부에 세그먼트의 셀들의 인접한 일부분이다. 더 일반적으로, 셀들의 다른 일부분들이 사용될 수도 있을 것이지만, 워드라인의 두 단부들로부터 세그먼트들을 검토함으로써, 그룹들의 루프 카운트들을 다수 비교해야 할 필요없이 임의의 절단부가 포착될 것이며, 워드라인의 세그먼트들을 검토하는 것은 일반적으로 그룹들이 비인접한 다수의 일부분들의 셀들, 혹은 중첩하는 일부분들, 또는 이들의 어떤 조합으로부터 형성된 경우보다 예시적인 아키텍처에서 더 쉽게 구현될 수 있다. 다른 세그먼트들에 대해 의미있게 루프 카운트들을 비교할 수 있기 위해서, 이들의 셀은 예를 들면, 복수-페이지 포맷으로 랜덤 데이터로 프로그램되어야 한다. 워드라인의 두 단부 간에 루프 카운트 비교는 워드라인간 혹은 블록간 변동들을 제거할 것이다. 동일 워드라인 상에 셀들은 유사한 프로그램 특징들을 따를 것이다.

메모리 장치들은 프로그램할 때 실패된 메모리 비트들에 대해 체크하는 스캔을 흔히 이미 포함한다. 실시예는 절단 워드라인 검출을 이러한 루틴에 포함시키는데, 이것은 몇가지 잇점들을 가질 수 있다. 하나는 이러한 스캔들이 이들의 알고리즘들의 부분으로서 메모리 셀들 또는 세그먼트들에 대한 루프 카운트를 이미 관리할 수 있다는 것이다. 또한, 장치가 동작이 된 후에 절단 워드라인 체크가 여러번 수행될 수 있게 하기 때문에, 장치 테스트 후에 단지 스스로 나타나거나 매 테스트에서 검출될 수 없는 절단들을 골라낼 수 있다.

예시적인 알고리즘에서, 절단 워드라인 검출은, 마지막 몇개의 프로그램 루프들동안 행해지고 실패된 비트들을 세그먼트별로 -워드라인들은 복수의 세그먼트들로 세분된다- 카운트하는 실패된 비트 검출에 포함된다. 위에 제시된 메모리 실시예에서, 세그먼트들 각각은 도 7에 도시된 바와 같은 판독/기입 스택들 중 하나 또는 몇개의 이웃한 것들에 대응하게 취해질 수 있다. 이 스캔이 진행되고 있을 때, 워드라인의 단부들 상에 제 1 물리적 세그먼트 및 마지막 물리적 세그먼트의 스캔 결과가 모니터될 수 있다. 이들 2개의 세그먼트들 단부 중 어느 하나에 대한 실패된 비트 카운트가 고정된(이 예에서) 기준 미만이 되었을 때, 신호는 한 세그먼트의 통과를 마킹하기 위해 하이로 래치된다.

이어서, 이들 세그먼트들 중 첫번째가 스캔을 통과하였을 때 업-카운터가 작동될 수 있다. 이어서, 두 세그먼트들 중 더 느린 것이 스캔 동작을 통과하였을 때 카운터는 멈춘다. 프로그램 루틴의 끝에서, 업-카운터의 출력은 고정된 기준과 비교된다. 카운트가 기준보다 크다면, 신호는 절단 워드라인이 검출되었음을 나타내기 위해 하이로 래치될 수 있다. 업-카운터는 상태머신(도 8에서 112) 상에 구현될 수 있다. 업-카운터는 단순히 한 세그먼트가 이의 기입 기준들을 통과하였을 때 시작하는 프로그램 루프를 카운트할 수 있기 때문에, 온-칩 상태머신은 전형적으로 프로그램 루프들을 계속 카운트할 수 있을 것이며, 따라서 이것은 이것이 유지하기 위해 추가의 카운트를 더한다.

절단 워드라인이 검출된다면, 이의 프로그램 상태는 실패로 설정될 것이며 대응하는 캐시된 데이터는 종료될 것이다. 그러면, 제어기는 다음 페이지의 데이터가 데이터 래치들에 이미 로드되었다면 이 데이터를 토글 아웃(toggle out)할 수 있다. 다음 페이지 데이터는 데이터를 제어기에 토글 아웃하는 대신에 다른 위치에 프로그램될 수도 있다. 실패된 데이터 페이지 및 임의의 대응하는 하위 페이지들의 데이터는 이동된 판독 전압 레벨들로 판독 동작을 시작하게 할 명령 시퀀스를 발행함으로써 복구될 수 있다. (데이터 복구 및 대응하는 래치 구조들의 측면들은 미국특허 7,345,928에 기술되어 있다).

프로세스는 이 수법에 연루된 신호들의 일부에 대한 파형들을 나타낸 도 20의 도면에 의해 예시될 수 있다. 이 도면에서, OPC는 펄스-검증 시퀀스에서 반복에 대응하는 프로그램 루프 카운트이다. OPC_DIFF는 프로그램 루프 차이를 카운트하기 위한 업-카운터이다. SEG1_COMP는 세그먼트들 중 첫번째의 통과 점을 나타내기 위한 래치된 신호이다. LASTSEG_COM은 마지막 세그먼트의 통과 점을 나타내기 위한 래치된 신호이다. 도 20은 n-1 루프들이 시간 t₀에서 완료된 후에 프로그램 프로세스를 고른다.

처음에, SEG1_COMP, LASTSEG_COM, 및 BROKEN_WL 신호들은 모두 로우이며 업-카운터는 0으로 초기화된다. 루프 카운트 n에 대응하는 t₁에서, 끝 세그먼트들 중 첫번째 세그먼트(여기에서는 제 1 세그먼트로서 취해진)가 이의 통과 점에 도달하고 SEG1_COMP는 하이로 가고 OPC_DIFF로서 도시된 바와 같이 업-카운터가 시작된다. OPC_DIFF는 끝 세그먼트들의 다른 것(여기에서는 마지막 세그먼트)이 루프 카운트 n+3에 대응하는 t₄에서 통과할 때까지 루프 카운트를 계속하여 증분시킨다. 신호 BROKEN_WL은 OPC_DIFF > F_OPC_DIFF일 때 하이가 된다.

위에 기술된 수법을 구현하는데 연루될 수 있는 한 복잡성은 아키텍처가 드라이버들을 어레이(이를테면 도 1의 행 디코더들(23OA, 230B)에 있게 되는 것과 같은)의 양측 상에 배치한 2측 워드라인 드라이버들을 사용할 때의 경우이다. 이것은 도 21a 및 도 21b에 의해 예시될 수 있다. 도 21a에서, 워드라인 WL(901A)은 드라이버에 최근접한 좌측에 드라이버(905A)을 갖는다. 워드라인(901A)을 따른 마지막 세그먼트는 드라이버(905A)의 절단부(903A)의 다른 측 상에 있으며 결국 낮아진 전압 레벨들이 나타나며 제 1 세그먼트보다 더 느려질 것이다. 도 21b에서, 워드라인 드라이버(905B)는 우측에 있고 워드라인(901B)을 따른 마지막 세그먼트에 가까운 마지막 세그먼트에 가장 가까이 있다. 이 경우, 제 1 세그먼트는 절단부(903B)의 먼 측 상에 있고 낮아진 전압들을 받게 될 것이며 제 1 세그먼트는 마지막 세그먼트보다 느려지게 될 것이다. 이러한 배열 하에서, 마지막 세그먼트는 드라이버에 최근접하여 있을 수 있기 때문에 마지막 세그먼트가 마지막으로 통과할 것이라고 가정될 수 없다.

다수의 용장 컬럼들(결함 컬럼들의 대체하는 사용을 위해서) 전부가 마지막 세그먼트에서 발견되도록 어레이의 좌측에 배치되는 이들 용장 컬럼들을 메모리 어레이가 포함하는 경우에 대해서 실패된 비트 스캔 루틴에 절단 워드라인 검출을 포함시킨 것을 더욱 고찰한다. (이러한 배열은 예를 들면 미국특허 7,170,802에 더 상세히 기술되어 있다). 이러한 회로에 대해 실패된 비트 스캔을 구현하는 한 방법은 제 N 세그먼트(마지막 세그먼트) - 제 1 세그먼트 - 제 2 세그먼트...제 (N-1) 세그먼트의 순서로 세그먼트들을 스캔하는 것이다. 제 N 세그먼트는 이것이 다른 세그먼트들 내 결함 컬럼들로부터 데이터가 다시 매핑될 수 있는 가용한 여분의 컬럼들의 수의 표시를 줄 것이기 때문에 먼저 체크된다. 미국특허 7,440,319에 기술되어 있고 이 논의가 성립할 수 있는 기본 실시예로서 사용할 수 있는 것과 같은 정규 세그먼트 비트 스캔에서, 한 세그먼트가 기준들에 실패하였다면, 나머지 세그먼트는 시간을 절약하기 위해서 스캔되지 않을 것이다. 세그먼트 N이 실패한다면, 회로는 제 1 세그먼트를 스캔하는 것을 진행하지 않는다. 이어서, 프로세스는 다른 세그먼트들에 진행하며, 이들 다른 세그먼트들에 대한 기준들은 바람직하게 이 세그먼트 내 실패된 비트들의 수뿐만 아니라 마지막 세그먼트 내 실패된 비트들의 수를 고려하여 대체 컬럼들의 실패들을 카운트할 것이다. 실시예에서, 2측 워드라인 드라이버들의 경우에, 스캔 회로는 마지막 세그먼트가 실패하였더라도 제 1 세그먼트를 계속하여 스캔하게 수정되어야 한다. 이것이 도 22에 도시되었다. 이 실시예 하에서, 세그먼트된 비트들은 정규 프로그램 알고리즘의 부분으로서 포함될 수 있다. 절단 워드라인 검출 수법은 검출없이 세그먼트 비트 스캔을 위한 상태머신과 유사한 상태머신에 통합될 수 있다. 이 배열에서, 마지막 세그먼트가 실패하였을 때, 세그먼트 비트 스캔은 제 1 세그먼트가 어느 프로그램 루프에서 프로그램을 통과하였는지를 알기 위해서 체크되어야 하기 때문에 종료되지 않는다. 미국특허 7,440,319의 배열 하에서, 어떠한 세그먼트도 프로그램하는 것을 종료하지 않았다면, 전체 페이지의 데이터가 종료되지 않는 것으로 카운트되고 한 세그먼트가 실패된 즉시 종료한다. 유사하게, 절단 워드라인 검출이 포함되었을 때, 실시예는 마지막 세그먼트를 진행하여 마지막 세그먼트가 실패하였는지 아니면 통과하였는지에 관계없이 제 1 세그먼트로 계속될 것이다.

도 22에 관련하여 지금 기술된 변경들 외에도, 실패된 비트 스캔 루틴은 절단 워드라인 검출 프로세스를 포함하게 수정된다. 위에 언급된 바와 같이, 실시예는 용장 컬럼들을 포함하며, 따라서 다른 부분들에서 허용가능한 실패된 비트들의 수는 그에 실패들의 수뿐만 아니라, 제 1 세그먼트 내 실패된 비트들에 대해 대체될 수도 있을 마지막 세그먼트에서 가용한 용장 비트들의 수에 따른다. 예를 들면, 마지막 세그먼트 및 제 1 세그먼트의 실패된 비트 카운트는 함께 더해지고 이어서 제 1 세그먼트에 대한 통과/실패 상태를 판정하기 위해 기준과 비교된다. 절단 워드라인 검출을 포함하는 실시예에서, 흐름은 제 1 세그먼트에 대한 통과/실패를 판정하기 위해서 실패된 세그먼트에 대한 실패된 비트 카운트가 실패된 비트 기준과 비교될 수 있게 수정될 것이다. 도 23a 및 도 23b는 절단워드라인 검출도 포함하지 않고 도 22(도 23a)의 프로세스도 포함하지 않는 카운트 수법과 이들 둘 다를 포함하는 실시예 간에 비교를 도시한 것이다.

이들 중 첫번째는 도 23a에 개요적으로 도시되었는데, 이것은 용장 컬럼들(ColRD)을 포함해서 마지막 세그먼트를 스캔하는 1001에서 시작하여 이어 이것은 마지막 세그먼트가 실패되었는지를 판정하기 위해 1003에서 기준들과 비교된다. 이 실시예에서, 프로세스는 1005에서 제 1 세그먼트 스캔으로 계속된다(통과 또는 실패). 제 1 세그먼트에 대해 1007에서 사용된 기준들은 제 1 세그먼트 자신에 대한 스캔 결과에 비교될 뿐만 아니라 가용된 용장 컬럼들(ColRD)의 수를 고려한다. 1007에서 제 1 세그먼트 테스트가 통과된다면, 흐름은 마찬가지로 다른 세그먼트들을 통해 1009 및 1011에서 제 2 세그먼트로, 등등으로 계속된다.

2측 워드라인 드라이버들의 경우에 수법이 올바르게 동작하기 위해서, 스캔 회로는 마지막 세그먼트가 실패할지라도 제 1 세그먼트를 계속하여 스캔하게 수정될 필요가 있을 것이다. 도 23b의 도면은 이것을 고려하며 절단 워드라인 체크를 포함하는 스캔 알고리즘을 도시한 것이다. 전처럼, 마지막 세그먼트의 스캔(1051)은 1053에서 대응하는 기준들과 비교된다. 이 실시예에서, 프로세스는 마지막 세그먼트들가 통과하였는지 아니면 실패하였는지에 관계없이 제 1 세그먼트의 스캔(1055)을 다시 계속할 것이며 1053이 실패한다면 1053에서 1055로 간다. 1053이 통과한다면, 흐름은 이제 1055뿐만 아니라 1059로 갈 것이다. 절단 워드라인은 반드시 프로그램하지 못하는 것은 아닌 것에 유의한다. 세그먼트가 워드라인 드라이버로부터 멀리 있을 때, 프로그램하기가 더 느려질 것이지만 그러나 반드시 불가능한 것은 아닐 것이다. 따라서, 결국에는 통과할 수도 있으나, 그러나 워드라인이 실제로 절단하였는지를 확정하기 위해서, 현격히 다를 수도 있는 워드라인의 두 단부들에서 프로그램하는 속도를 판정하는 것이 필요하다.

1057로부터 제 1 세그먼트와 같이 마지막 세그먼트가 통과하였을 때, OPC_DIFF 블록을 작동시켜, 이들 중 첫번째가 통과하여 카운트를 시작하고 마지막이 통과하여 카운트를 멈추어 차이를 카운트한다. 1057에서, 용장 컬럼들의 포함없이 제 1 세그먼트 자체가 통과하였는지 아니면 실패하였는지가 판단된다. 언급된 바와 같이, 1059에서 워드라인 절단의 판정은 제 1 세그먼트(용장 컬럼 고려 없이, 단독으로) 루프 카운트 카운트와 마지막 세그먼트 루프 카운트로부터의 차이에 기초할 것이다. 1061은 전처럼 프로그램 상태에 대한 비트 스캔이며, 여기에서 제 1 세그먼트의 컬럼들은 용장 컬럼들에 의해 대체되는(마지막 세그먼트으로부터) 결함 컬럼들을 가질 수도 있다. 이 때문에, 1057 및 1061 둘 다는 흐름 내에 포함된다. 이어서, 프로세스는 1063, 1065에서 제 2 세그먼트로, 그리고 전처럼 다른 세그먼트들로 계속된다.

이 수법을 도입함으로써, 절단 워드라인 실패들에 기인한 결함 장치들의 수는 수행 불이익 없이 감소될 수 있다. 또한, 이것은 프로그램 루틴의 부분으로서 포함되기 때문에, 장치가 출하된 후에만 나타나는 절단부들을 골라낼 수 있다. 이것은 이것이 현장 검출이다라는 사실에 기인하여 다른 방법들에 비해 더 효율적이고 정확한 절단 워드라인 검출 방법이 될 수 있게 한다. 수행 불이익 없이 워드라인-워드라인, 블록-블록 및 칩-칩 간에 변동들에 기인한 프로그램 루프 카운트 변동을 감소시킬 수 있고 시간-소비적인 다이-소팅 선별을 피하게 한다.

결어

본 발명의 다양한 면들이 어떤 실시예들에 관하여 기술되었으나, 발명은 첨부한 청구항들의 전체 범위 내에서 보호되게 한 것임을 알 것이다.

110: 제어회로
112: 상태머신
200: 메모리 어레이
250B: 페이지 멀티플렉서(선택적)
260B: 컬럼 디코더
270B: 판독/기입 회로

Claims

워드라인들을 따라 형성된 어레이의 메모리 셀들을 갖는 메모리 회로에서, 워드라인이 결함이 있는지를 판정하는 방법에 있어서,
제 1 워드라인을 따른 제 1 복수의 메모리 셀들에 프로그램 동작을 수행하는 단계로서, 상기 프로그램 동작은 일련의 교번하는 프로그램 펄스들 및 검증 동작들을 포함하며, 상기 메모리 셀들은 검증될 때 추가의 프로그램 펄스들로부터 개별적으로 차단(locking out) 되는 것인, 단계;
프로그램된 것으로서 검증하기 위해 상기 제 1 복수의 메모리 셀들 중 제 2 부분(subset)의 메모리 셀들에 대한 프로그램 펄스들의 수를 기준으로 한, 프로그램된 것으로서 검증하기 위해 상기 제 1 복수의 메모리 셀들 중 제 1 부분의 메모리 셀들에 대한 프로그램 펄스들의 수에 기초하여, 상기 제 1 워드라인이 결함이 있는지를 판정하는 단계로서, 상기 제 1 부분 및 상기 제 2 부분 각각은 복수의 메모리 셀들을 내포하며 동일하지 않은 것인, 단계를 포함하는, 방법.
제 1 항에 있어서, 상기 제 1 부분 및 상기 제 2 부분은 겹쳐 있지 않은 것인, 방법.
제 2 항에 있어서, 상기 제 1 부분은 상기 제 1 워드라인의 제 1 끝쪽에 복수의 인접한 한 세트의 메모리 셀들이며, 상기 제 2 부분은 상기 제 1 워드라인의 다른 끝쪽에 복수의 인접한 한 세트의 메모리 셀들인, 방법.
제 1 항에 있어서, 상기 제 1 워드라인이 결함이 있는지를 판정하는 단계는
상기 제 1 부분 및 상기 제 2 부분 중 제 1 부분이 프로그램된 것으로서 검증될 때 카운터를 시작시키는 단계;
상기 제 1 부분 및 상기 제 2 부분 중 제 2 부분이 프로그램된 것으로서 검증될 때 카운터를 중지시키는 단계; 및
상기 카운터의 상기 값에 기초하여, 상기 제 1 워드라인이 결함이 있는지를 판정하는 단계를 포함하는, 방법.
제 4 항에 있어서, 상기 제 1 워드라인이 결함이 있는지를 판정하는 단계는 상기 카운터의 상기 값을 고정된 값에 비교하는 단계를 포함하는, 방법.
제 1 항에 있어서, 상기 제 1 워드라인이 결함이 있는 것으로 판정한 것에 응하여, 상기 제 1 워드라인에 프로그램될 데이터를 제 2 워드라인에 재-매핑(remapping)하는 단계를 더 포함하는, 방법.
제 1 항에 있어서, 상기 제 1 워드라인이 결함이 있는지를 판정하는 단계는 성공적으로 프로그램할 수 없는 메모리 셀들을 검출하는 스캔 동작에 포함되는, 방법.
메모리 장치에 있어서,
복수의 워드라인들을 따라 형성된 메모리 셀들을 가진 메모리 어레이;
제 1 워드라인을 따른 제 1 복수의 메모리 셀들에 프로그램 동작을 수행하기 위해 상기 메모리 셀들에 선택적으로 연결될 수 있는 프로그램 및 판독 회로로서, 상기 프로그램 동작은 일련의 교번하는 프로그램 펄스들 및 검증 동작들을 포함하며, 상기 메모리 셀들은 검증될 때 추가의 프로그램 펄스들로부터 개별적으로 차단되는 것인, 상기 프로그램 및 판독 회로; 및
프로그램된 것으로서 검증하기 위해 상기 제 1 복수의 메모리 셀들 중 제 2 부분의 메모리 셀들에 대한 프로그램 펄스들의 수를 기준으로 한, 프로그램된 것으로서 검증하기 위해 상기 제 1 복수의 메모리 셀들 중 제 1 부분의 메모리 셀들에 대한 프로그램 펄스들의 수에 기초하여, 상기 제 1 워드라인이 결함이 있는지를 판정하기 위해 상기 프로그램 및 판독 회로에 연결될 수 있는 논리 회로로서, 상기 제 1 부분 및 상기 제 2 부분 각각은 복수의 메모리 셀들을 내포하며 동일하지 않은 것인, 상기 논리 회로를 포함하는, 메모리 장치.
제 8 항에 있어서, 상기 논리 회로는 상기 제 1 및 제 2 복수의 메모리 셀들 중 처음 것이 프로그램된 것으로서 검증할 때 카운트를 시작하고 상기 제 1 및 제 2 복수의 메모리 셀들 중 다른 것이 프로그램된 것으로서 검증할 때 카운트를 중지하는 업-카운터; 및
상기 업-카운터의 값을 수신하여 이 값과 고정된 값과의 비교를 수행하기 위해 연결된 비교 회로를 포함하고, 상기 제 1 워드라인이 결함이 있는지의 상기 판정은 상기 비교에 기초하는 것인, 메모리 장치.
제 8 항에 있어서, 상기 제 1 부분 및 상기 제 2 부분은 겹쳐 있지 않은 것인, 메모리 장치.
제 10 항에 있어서, 상기 제 1 부분은 상기 제 1 워드라인의 제 1 끝쪽에 복수의 인접한 한 세트의 메모리 셀들이며, 상기 제 2 부분은 상기 제 1 워드라인의 다른 끝쪽에 복수의 인접한 한 세트의 메모리 셀들인, 메모리 장치.