TW201208044A - Semiconductor device - Google Patents

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Kiyoshi Kato
Yutaka Shionoiri
Yusuke Sekine
Kazuma Furutani
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201208044 六、發明說明： 【發明所屬之技術領域】 所公開的發明係關於一種利用半導體元件的半導體裝 置及其製造方法。 【先前技術】 利用半導體元件的儲存裝置可以大致分爲當沒有電力 供應時儲存內容消失的易失性儲存裝置以及即使沒有電力 供應也保持儲存內容的非易失性儲存裝置。 作爲易失性儲存裝置的典型例子，有 DRAM ( Dynamic Random Access Memory :動態隨機存取記憶體） 。DRAM藉由選擇構成記憶元件的電晶體並將電荷累積在 電容器中來儲存資料。 根據上述原理，因爲當從DRAM讀出資料時電容器 的電荷消失，所以每次讀出資料時都需要再次進行寫入工 作。此外’因爲在構成記憶元件的電晶體中由於截止狀態 下的源極與汲極電極之間的洩漏電流（截止電流）等，而 即使未選擇電晶體也流出或流入電荷，所以資料的保持期 間較短。由此’需要按規定的週期再次進行寫入工作（刷 新工作）’而難以充分降低耗電量。此外，因爲若沒有電 力供應儲存資料就消失，所以需要利用磁性材料或光學材 料的另一儲存裝置以長期保持儲存資料。
作爲易失性儲存裝置的另一例子，有SRAM (Static Random Access Memory:靜態隨機存取記憶體）^ SRAM 201208044 使用正反器等電路保持儲存資料，而不需要進行刷新工作 ，在這一點上SRAM優越於DRAM。但是’因爲使用正反 器等電路，所以存在儲存容量的單價變高的問題。此外’ 在若沒有電力供應儲存資料就消失這一點上，SRAM和 DRAM相同。 作爲非易失性儲存裝置的典型例子，有快閃記憶體。 快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮 動閘極，並且使該浮動閘極保持電荷來儲存資料，因此， 快閃儲存器具有其資料保持期間極長（半永久）並且不需 要進行易失性儲存裝置所需要的刷新工作的優點（例如， 參照專利文獻1 )。 但是，在快閃記憶體中，由於當進行寫入時產生的隧 道電流導致構成記憶元件的閘極絕緣層的退化，因此發生 因規定次數進行寫入而不能發揮記憶元件的功能的問題。 爲了減少上述問題的影響，例如採用使對各記憶元件進行 的寫入的次數均勻的方法，但是，爲了採用該方法，需要 複雜的週邊電路。並且，即使採用上述方法，也不能解決 關於使用壽命的根本問題。也就是說，快閃記憶體不合適 於資料的重寫頻率髙的用途。 此外’爲了將電荷注入到浮動閘極或者從浮動閘極去 除電荷’需要高電壓，並且.還需要用於該目的的電路。再 者，還有爲了注入電荷或去除電荷需要較長時間而難以實 現寫入或擦除的高速化的問題。 [專利文獻1]日本專利申請公開昭57 - 1 05 8 89號公 201208044 報 【發明內容】 鑒於上述問題，所公開的發明的一個實施例的目的之 一在於提供一種半導體裝置’該半導體裝置具有當沒有電 力供應時也能夠保持儲存內容並且對寫入次數也沒有限制 的新的結構。 在所公開的發明中，使用高純度化的氧化物半導體構 成半導體裝置。因爲使用高純度化的氧化物半導體構成的 電晶體的洩漏電流極小，所以該電晶體能夠長期保持資料 〇 本發明的一個實施例的半導體裝置包括多個記憶單元 ，該記憶單元包括第一電晶體、第二電晶體以及電容元件 ，其中第一電晶體包括第一通道形成區、設置在第一通道 形成區上的第一閘極絕緣層、與第一通道形成區重疊地設 置在第一閘極絕緣層上的第一閘極電極、以及與第一通道 形成區電連接的第一源極電極及第一汲極電極，第二電晶 體包括氧化物半導體層，該氧化物半導體層包括第二通道 形成區及與第二通道形成區接觸的偏置區；與氧化物半導 體層電連接的第二源極電極及第二汲極電極；與第二通道 形成區重疊地設置的第二閘極電極；以及設置在氧化物半 導體層與第二閘極電極之間的第二閘極絕緣層，並且第一 閘極電極、第二源極電極和電容元件中的一方電極電連接 201208044 此外，本發明的一個實施例的半導體裝置包括多個記 憶單元，該記億單元包括第一電晶體、第二電晶體以及電 容元件，其中第一電晶體包括第一通道形成區、設置在第 一通道形成區上的第一閘極絕緣層、與第一通道形成區重 疊地設置在第一閘極絕緣層上的第一閘極電極、以及與第 —通道形成區電連接的第一源極電極及第一汲極電極，第 二電晶體包括第二源極電極及第二汲極電極、設置在第二 源極電極及第二汲極電極上且包括第二通道形成區及與第 二通道形成區接觸的偏置區的氧化物半導體層、設置在氧 化物半導體層上的第二閘極絕緣層、以及與第二通道形成 區重疊地設置在第二閘極絕緣層上的第二閘極電極，第一 閘極電極、第二源極電極和電容元件中的一方電極電連接 ，並且第一電晶體的至少一部分和第二電晶體的至少一部 分重疊。 此外，本發明的一個實施例的半導體裝置包括多個記 億單元，該記憶單元包括第一電晶體、第二電晶體以及電 容元件，其中第一電晶體包括第一通道形成區、設置在第 一通道形成區上的第一閘極絕緣層、與第一通道形成區重 疊地設置在第一閘極絕緣層上的第一閘極電極、以及與第 —通道形成區電連接的第一源極電極及第一汲極電極，第 二電晶體包括氧化物半導體層，該氧化物半導體層包括第 二通道形成區及與第二通道形成區接觸的偏置區；設置在 氧化物半導體層上的第二源極電極及第二汲極電極；覆蓋 第二源極電極、第二汲極電極及氧化物半導體層的第二閘 -8- 201208044 極絕緣層；以及與第二通道形成區重疊地設置在第二閘極 絕緣層上的第二閘極電極，第一閘極電極、第二源極電極 和電容元件中的一方電極電連接，並且第一電晶體的至少 一部分和第二電晶體的至少~部分重疊。 此外’在上述半導體裝置中，第一通道形成區最好含 有矽。 此外’在上述半導體裝置中，也可以採用多閘極結構 的電晶體作爲第二電晶體。 另外’在本說明書等中，偏置區是指半導體層中的在 重疊於閘極電極的區域（通道形成區）與重疊於源極電極 或汲極電極的區域之間的區域。也就是說，偏置區也可以 說是半導體層中的與源極電極、汲極電極以及閘極電極都 不重疊的區域。由於該偏置區用作電阻區，所以藉由在半 導體層中設置偏置區，可以降低電晶體的截止電流。 此外，在本說明書等中，“上”或“下”不侷限於構 成要素的位置關係爲“直接在......之上”或“直接在...... 之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極 絕緣層和閘極電極之間包括其他構成要素的情況。 此外，在本說明書等中’ “電極”或“佈線”不在功 能上限定其構成要素。例如’ “電極”用作“佈線”的一 部分，反之亦然。再者，“電極”或“佈線”還包括多個 “電極”或“佈線”被形成爲—體的情況等。 此外，在使用極性不同的電晶體的情況或電流方向在 電路工作中改變的情況等下，“源極電極”及“汲極電極 -9- 201208044 ”的功能有時被互相調換。因此，在本說明書中，“源極 電極"及“汲極電極”可以被互相調換。 另外，在本說明書等中，“電連接”包括隔著“具有 某種電作用的元件”連接的情況。這裏，“具有某種電作 用的元件”只要可以進行連接物件之間的電信號的授受， 就沒有特別的限制。例如，“具有某種電作用的元件”不 僅包括電極及佈線，而且還包括電晶體等切換元件、電阻 元件、電感器、電容器、其他具有各種功能的元件等。 使用氧化物半導體的電晶體的截止電流小，並且藉由 在氧化物半導體層中設置偏置區，可以進一步降低截止電 流。因此，藉由採用該電晶體，能夠極爲長期保持儲存內 容。也就是說，因爲不需要刷新工作或者可以使進行刷新 工作的頻度極低，所以可以充分降低耗電量。此外，該電 晶體當沒有電力供應時也能夠長期保持儲存資料。 此外，根據本發明的一個實施例的半導體裝置當寫入 資料時不需要高電壓，而沒有元件退化的問題。例如，該 半導體裝置不需要像現有的非易失性記憶體那樣對浮動閘 極注入電子及從浮動閘極抽出電子，因此，根本不發生閘 極絕緣層的退化等的問題。換言之，在根據本發明的一個 實施例的半導體裝置中，對現有的非易失性記憶體的問題 的能夠重寫的次數沒有限制，而顯著提高可靠性。再者， 由於藉由使電晶體成爲導通狀態或截止狀態來進行資料的 寫入，所以可以容易實現高速工作。此外，還有不需要用 於擦除資料的工作的優點。 -10- 201208044 此外，藉由將使用氧化物半導體以外的材料 行足夠高速的工作的電晶體與使用氧化物半導體 組合來使用，可以充分確保半導體裝置的工作（ 料的讀出工作）的高速性》此外，藉由採用使用 導體以外的材料的電晶體，可以正好實現被要求 的各種電路（邏輯電路、驅動電路等）。 像這樣，藉由將使用氧化物半導體以外的材 體.（能夠進行充分高速的工作的電晶體）與使用 導體的電晶體（更廣義地說，截止電流足夠小的 設置爲一體，可以製造出具有新穎特徵的半導體 【實施方式】 下面，將參照附圖詳細說明本發明的實施例 子。但是，本發明不侷限於在下文中所說明的內 技術領域的普通技術人員可以很容易地理解一個 其方式和詳細內容在不脫離本發明的宗旨及其範 被變換爲各種形式。因此，本發明不應該被解釋 在下面的實施例所記載的內容中。另外，在下面 實施例及實施例中，在不同的附圖中對於相同部 相同功能的部分使用相同的附圖標記表示，而省 明。 另外，爲了便於理解，附圖等所示出的各結 、大小及範圍等有時沒有表示實際上的位置、大 等。因此，所公開的發明不一定侷限於附圖等所 的能夠進 的電晶體 例如，資 氧化物半 高速工作 料的電晶 氧化物半 電晶體） 裝置。 的一個例 容，所屬 事實就是 園下可以 爲僅限定 所說明的 分或具有 略反復說 構的位置 小及範圍 公開的位 -11 - 201208044 置、大小及範圍等。 另外，本說明書等中使用的“第一”、“第二 第三”等序數詞不是爲了限定個數而附上的，而是 免結構要素的混同而附上的。 實施例1 在本實施例中，參照圖1A和1B、圖2 A至 3A至3D、圖4A至4C、圖5A至5C、圖6A和6B 據本發明的一個實施例的半導體裝置的結構及其製 <半導體裝置的截面結構及平面結構> 圖1A和1B爲半導體結構的一個例子。圖1A 導體裝置的截面，圖1B示出半導體裝置的平面。 圖1A相當於圖1B的A1-A2及B1-B2的截面。圖 1B所示的半導體裝置在其下部包括使用第一半導 的電晶體160，並且在其上部包括使用第二半導體 電晶體162。在此，第一半導體材料和第二半導體 好是不同的材料。例如，可以使用氧化物半導體以 導體材料作爲第一半導體材料，並且使用氧化物半 爲第二半導體材料。作爲氧化物半導體以外的半導 ’例如可以使用矽、鍺、矽鍺、碳化矽、絪化磷或 等’並且最好使用單晶半導體。使用這種半導體材 晶體容易進行高速工作。另一方面，使用氧化物半 爲了避 2D、圖 說明根 造方法 示出半 在此， 1A和 體材料 材料的 材料最 外的半 導體作 體材料 砷化鎵 料的電 導體的 -12- 201208044 電晶體由於其特性而能夠長期保持電荷。 另外，雖然說明上述電晶體都是η通道型電晶體的情 況，但是當然也可以使用ρ通道型電晶體。此外，由於所 公開的發明的技術特徵在於將如氧化物半導體等可以充分 降低截止電流的半導體材料用於電晶體1 6 2以保持資料， 因此不需要將半導體裝置的具體結構如用於半導體裝置的 材料或半導體裝置的結構等限定於在此所示的結構。 圖1Α和1Β所示的電晶體160包括設置在含有半導 體材料（例如，矽等）的基板100中的通道形成區116、 夾著通道形成區116設置的雜質區120、與雜質區120接 觸的金屬化合物區124、設置在通道形成區116上的閘極 絕緣層1 0 8、以及設置在閘極絕緣層1 08上的閘極電極 110。另外，雖然有時在附圖中沒有源極電極或汲極電極 ，但是爲了方便起見，有時將這種結構也稱作電晶體。此 外，在此情況下，爲了說明電晶體的連接關係，有時將源 極區和汲極區分別稱作源極電極和汲極電極。也就是說， 在本說明書中，源極電極的記載中有可能包括源極區。 電晶體160的金屬化合物區124的一部分與電極126 連接。在此，電極126用作電晶體160的源極電極或汲極 電極。此外，在基板100上圍繞電晶體160地設置有元件 分離絕緣層106，並且在金屬化合物區124上設置有絕緣 層128。另外，爲了實現高整合化，最好採用如圖1Α和 1 B所示那樣在電晶體1 60中沒有側壁絕緣層的結構。另 —方面，在重視電晶體1 6 0的特性時，也可以在閘極電極 -13- 201208044 1 1 〇的側面設置側壁絕緣層並設置雜質區1 20，該雜質區 120包括形成在與該側壁絕緣層重疊的區域中的其雜質濃 度與雜質區120不同的區域。 圖1Α和1Β中的電晶體162包括設置在絕緣層128 上的源極電極（或汲極電極）142a及汲極電極（或源極 電極）142b;與源極電極142a及汲極電極142b電連接的 氧化物半導體層144 ;覆蓋源極電極142a、汲極電極 142b及氧化物半導體層144的閘極絕緣層146 ;以及與氧 化物半導體層144的一部分重疊地設置在閘極絕緣層146 上的閘極電極148a。 氧化物半導體層144包括與閘極電極148a重疊的通 道形成區以及與該通道形成區接觸的偏置區。在氧化物半 導體層144中，偏置區是與源極電極 142a、汲極電極 142b及閘極電極148a都不重疊的區域。 在此，氧化物半導體層144最好藉由充分去除氫等雜 質或者供應足夠的氧而高純度化。明確而言，例如，將氧 化物半導體層144的氫濃度設定爲5xl019原子/cm3以下 ，最好設定爲5χ1018原子/cm3以下，更佳設定爲5xl017 原子/cm3以下。另外，上述的氧化物半導體層144中的氫 濃度是藉由二次離子質譜測定技術（SIMS : Secondary Ion Mass Spectroscopy)測量的。在如上那樣充分降低氫 濃度而高純度化並且藉由供應足夠的氧而起因於氧缺乏的 能隙中的缺陷能級被降低了的氧化物半導體層1 44中，源 自於施體或受體的載子濃度爲低於lxl〇12/cm3，最好爲低 -14- 201208044 於1 X 1 01 Vcm3，更佳爲低於1 ·45χ 1 01Q/cm3。像這樣，藉 由採用i型化（本徵化）或實質上i型化的氧化物半導體 ，可以形成截止電流特性極爲優良的電晶體1 62。 圖1A和1B中的電容元件164包括源極電極142a、 氧化物半導體層144、閘極絕緣層146以及電極148b。換 言之，源極電極142a用作電容兀件164中的一方電極， 而電極148b用作電容元件164中的另一方電極。 在圖1A和1B的電容元件164中，藉由層疊氧化物 半導體層1 44及閘極絕緣層1 46，可以充分確保源極電極 142a和電極148b之間的絕緣性。另外，也可以採用不具 有氧化物半導體層144的電容元件164。 在本實施例中，電晶體1 60的至少一部分和電晶體 1 62的至少一部分重疊。此外，電容元件1 64與電晶體 160重疊。例如，電容元件164的電極148b的至少一部 分與電晶體160的閘極電極110重疊。藉由採用這種平面 佈局，可以實現高整合化。 另外，在電晶體162及電容元件164中，源極電極 142a及汲極電極142b的端部最好具有錐形形狀。這是因 爲如下緣故：藉由將源極電極142a及汲極電極142b的端 部形成爲錐形形狀，可以提高氧化物半導體層1 44的覆蓋 性而防止斷開。在此，錐形角例如爲30°以上且60°以下 。另外，錐形角是指當從垂直於截面（與基板的表面正交 的面）的方向觀察到具有錐形形狀的層（例如，源極電極 142a)時，該層的側面和底面所形成的傾斜角。 -15- 201208044 在電晶體162及電容元件164上設置有絕緣層151， 並且在絕緣層151上設置有絕緣層152。而且，在形成在 閘極絕緣層146、絕緣層151及絕緣層152等中的開口中 設置有電極154，並且在絕緣層152上形成有與電極154 連接的佈線156。佈線156使記憶單元之一和其他記憶單 元電連接。另外，雖然在圖1A和1B中使用電極126及 電極154使金屬化合物區124、汲極電極142b和佈線156 連接，但是所公開的發明不侷限於此。例如，也可以使汲 極電極142b與金屬化合物區124直接接觸。或者，也可 以使佈線156與汲極電極142b直接接觸。 另外，在圖1A和1B中，使金屬化合物區124和汲 極電極142b連接的電極126與使汲極電極142b和佈線 1 56連接的電極1 54設置爲彼此重疊。也就是說，用作電 晶體160的源極電極或汲極電極的電極126和電晶體162 的汲極電極142b接觸的區域與電晶體162的汲極電極 142b和電極154接觸的區域重疊。藉由採用這種佈局， 可以實現高整合化。 <半導體裝置的製造方法> 下面，對上述半導體裝置的製造方法的一個例子進行 說明。在下文中，首先參照圖2A至2D及圖3A至3D說 明下部的電晶體160的製造方法，然後，參照圖4A至4C 及圖5A至5C說明上部的電晶體162及電容元件164的 製造方法。 -16- 201208044 <下部的電晶體的製造方法> 首先’準備含有半導體材料的基板1〇〇(參照圖2A )。作爲含有半導體材料的基板100，可以採用矽或碳化 矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合 物半導體基板、SOI基板等。這裏示出作爲含有半導體材 料的基板100使用單晶矽基板時的一個例子。另外，一般 來說，“SOI基板”是指在絕緣表面上設置有矽半導體層 的基板，而在本說明書等中，"SOI基板”還包括在絕緣 表面上設置有含有矽以外的材料的半導體層的基板。也就 是說，“SOI基板”所包括的半導體層不侷限於矽半導體 層。此外，S 01基板還包括在玻璃基板等絕緣基板上隔著 絕緣層設置有半導體層的基板。 另外，作爲含有半導體材料的基板100，特別最好使 用矽等的單晶半導體基板，因爲這樣可以使半導體裝置的 讀出工作的速度增快》 在基板100上形成保護層102 (參照圖2A )，該保 護層102成爲用來形成元件分離絕緣層的掩模。作爲保護 層1 02，例如可以採用使用氧化矽、氮化矽、氧氮化矽等 的材料的絕緣層。另外，也可以在該製程前後，將賦予η 型導電性的雜質元素或賦予Ρ型導電性的雜質元素添加到 基板1 00，以控制電晶體的臨界値電壓。當作爲包含在基 板100的半導體材料使用矽時，作爲賦予η型導電性的雜 質元素，例如可以使用磷或砷等。此外，作爲賦予ρ型導 電性的雜質元素，例如可以使用硼、鋁、鎵等。 -17- 201208044 接下來，使用上述保護層102作爲掩模 除基板100的不被保護層102覆蓋的區域（ 的一部分。據此，形成與其他半導體區分 1 04 (參照圖2B )。作爲該蝕刻最好採用乾 可以採用濕蝕刻。可以根據被蝕刻材料適當 體或蝕刻液。 接下來，藉由覆蓋半導體區104地形成 選擇性地去除與半導體區104重疊的區域的 成元件分離絕緣層1 06 (參照圖2C )。該絕 矽、氮化矽、氧氮化矽等來形成。作爲去除 有CMP (化學機械抛光）處理等的拋光處 等，並且可以使用其中的任一種方法。另外 體區104之後或在形成元件分離絕緣層106 保護層102。 在此，CMP處理是一種利用化學機械 加工物的表面平坦化的方法。更明確而言 如下方法：藉由將拋光布貼在拋光臺上，一 和拋光布之間加入漿料（拋光劑），一邊分 被加工物旋轉或搖動，並且利用漿料和被加 的化學反應及拋光布和被加工物之間的機械 來對被加工物的表面進行拋光。 另外，作爲元件分離絕緣層1 06的形成 擇性地去除絕緣層的方法以外，還可以採用 成絕緣區的方法等。 進行蝕刻，去 露出的區域） 離的半導體區 蝕刻，但是也 地選擇蝕刻氣 絕緣層，並且 絕緣層，來形 緣層使用氧化 絕緣層的方法 理或蝕刻處理 ，在形成半導 之後去除上述 複合作用使被 ，CMP處理是 邊在被加工物 別使拋光台和 工物表面之間 拋光的作用， 方法，除了選 藉由注入氧形 -18- 201208044 接下來，在半導體區104的表面形成絕緣層’並且在 該絕緣層上形成含有導電材料的層。 絕緣層在後面成爲閘極絕緣層，該絕緣層例如可以藉 由對半導體區104的表面進行熱處理（熱氧化處理或熱氮 化處理等）來形成。也可以採用高密度電漿處理代替熱處 理。高密度電漿處理例如可以使用選自 He、Ar、Kr、Xe 等稀有氣體、氧、氧化氮、氨、氮、氫等中的混合氣體來 進行。當然，也可以利用CVD法或濺射法等形成絕緣層 。該絕緣層最好採用含有氧化矽、氧氮化矽、氮化矽、氧 化給、氧化鋁' 氧化钽、氧化釔、矽酸給（HfSixOy ( x>〇 、y>〇))、添加有氮的砂酸給（HfSixOy(x>〇、y>〇)) 、添加有氮的鋁酸飴（HfAlxOy ( x>0、y>0 ))等的單層 結構或疊層結構。此外，例如可以將絕緣層的厚度設定爲 lnm以上且100nm以下，最好設定爲10nm以上且50nm 以下。 含有導電材料的層可以使用鋁、銅、鈦、鉅、鎢等的 金屬材料來形成。此外，也可以使用多晶矽等的半導體材 料形成含有導電材料的層。對其形成方法也沒有特別的限 制’可以採用蒸鍍法、CVD法、濺射法、旋塗法等各種 成膜方法。另外，本實施例中示出使用金屬材料形成含有 導電材料的層時的一個例子》 然後，選擇性地蝕刻絕緣層及含有導電材料的層來形 成閘極絕緣層108及閘極電極110 (參照圖2C)。 接下來，對半導體區104添加磷（P)或砷（AS)等 -19- 201208044 來形成通道形成區1 16及雜質區120 (參照圖2D )。另 外，雖然這裏添加磷或砷以形成η型電晶體，但在形成p 型電晶體時添加硼（Β)或鋁（Α1)等的雜質元素即可。 在此，可以適當地設定所添加的雜質的濃度，並且在半導 體元件高度微型化時，最好提高其濃度。 另外，也可以在閘極電極110的周圍形成側壁絕緣層 ，來形成以不同的濃度添加有雜質元素的雜質區。 接下來，覆蓋閘極電極110及雜質區120等地形成金 屬層122(參照圖3Α) »該金屬層122可以利用真空蒸 鍍法、濺射法或旋塗法等各種成膜方法形成。金屬層122 最好使用與構成半導體區104的半導體材料起反應而成爲 低電阻金屬化合物的金屬材料來形成。作爲這種金屬材料 ，例如有鈦、鉬、鎢、鎳、鈷、鉑等。 接下來，進行熱處理，使上述金屬層122與構成半導 體區104的半導體材料起反應。據此，形成與雜質區 接觸的金屬化合物區124(參照圖3A)。另外，當使用 多晶矽等作爲閘極電極1 1 〇時，金屬化合物區還形成在閘 極電極110的與金屬層122接觸的部分。 作爲上述熱處理，例如可以採用利用閃光燈的照射的 熱處理。當然，也可以採用其他熱處理方法，但是，爲了 提高形成金屬化合物時的化學反應的控制性，最好採用可 以在極短時間內完成熱處理的方法。另外，上述金屬化合 物區是因金屬材料和半導體材料起反應而形成的，該金屬 化合物區的導電性充分得到提高。藉由形成該金屬化合物 -20- 201208044 區，可以充分降低電阻，並且可以提高元件特性。另外， 在形成金屬化合物區124之後，去除金屬層122。 接下來，在與金屬化合物區124的一部分接觸的區域 形成電極126(參照圖3B)。電極126例如在形成含有導 電材料的層之後對該層進行選擇性的蝕刻來形成。含有導 電材料的層可以使用鋁、銅、鈦、鉬、鎢等金屬材料形成 。此外，也可以使用多晶矽等半導體材料形成含有導電材 料的層。對其形成方法也沒有特別的限制，可以採用蒸鍍 法、CVD法、濺射法、旋塗法等各種成膜方法。 接下來，覆蓋藉由上述製程形成的所有結構地形成絕 緣層128 (參照圖3C )。絕緣層128可以使用含有如氧化 矽 '氧氮化矽、氮化矽、氧化鋁等的無機絕緣材料的材料 形成。尤其是，最好將低介電常數（l〇w-k )材料用於絕 緣層128，因爲這樣可以充分降低由於各種電極或佈線重 疊而產生的電容。另外，也可以將使用上述材料的多孔絕 緣層用作絕緣層128。因爲多孔絕緣層的介電常數比高密 度的絕緣層的介電常數低，所以當採用多孔絕緣層時，可 以進一步降低起因於電極或佈線的電容。此外，絕緣層 1 2 8也可以使用聚醯亞胺、丙烯酸樹脂等有機絕綠材料形 成。另外，雖然這裏採用單層結構的絕緣層128,但是所 公開的發明的一個方式不侷限於此。也可以採用兩層以上 的疊層結構。 另外，也可以在形成絕緣層1 2 8之後，在絕緣層1 2 8 中形成到達金屬化合物區1 24的開口，並且塡充該開口地 -21 - 201208044 形成電極1 2 6。 在此情況下，例如可以採用如下方法：在藉由PVD 法在包括開口的區域形成薄的鈦膜，並且藉由CVD法形 成薄的氮化鈦膜後，塡充開口地形成鎢膜。在此，藉由 PVD法形成的鈦膜具有還原被形成面的氧化膜（自然氧化 膜等）並降低與下部電極等（這裏，金屬化合物區124) 之間的接觸電阻的功能。此外，後面形成的氮化鈦膜具有 抑制導電材料擴散的阻擋功能。此外，也可以在形成使用 鈦或氮化鈦等的障壁膜之後，藉由鍍敷法形成銅膜。 藉由上述製程，形成使用含有半導體材料的基板100 的電晶體160 (參照圖3C )。這種電晶體160具有能夠進 行高速工作的特徵。因此，藉由使用該電晶體作爲用於讀 出的電晶體，可以高速進行資料的讀出。 然後，作爲在形成電晶體162及電容元件164之前的 預處理，對絕緣層128進行CMP處理，使閘極電極1 10 及電極126的上表面露出（參照圖3D)。作爲使閘極電 極110及電極126的上表面露出的處理，除了 CMP處理 以外還可以使用蝕刻處理等，但是爲了提高電晶體1 62的 特性，最好儘量使絕緣層128的表面平坦。 另外，也可以在上述各製程前後還包括形成電極、佈 線、半導體層、絕緣層等的製程。例如，也可以採用由絕 緣層及導電層的疊層結構構成的多層佈線結構作爲佈線的 結構，來製造出高度整合化的半導體裝置。 -22- 201208044 <上部的電晶體的製造方法> 下面，在鬧極電極110、電極126及絕緣層128等上 形成導電層，並且選擇性地触刻該導電層，形成源極電極 142a及汲極電極142b(參照圖4A)。 導電層可以利用如灑射法等的PVD法或如電漿CVD 法等的CVD法形成。此外，作爲導電層的材料，可以使 用選自銘、路、銅、钽、欽、鉬、鎢中的元素或以上述元 素爲成分的合金等。還可以使用選自錳、鎂、锆、鈹、銳 、銃中的一種或多種材料。 導電層既可以採用單層結構又可以採用兩層以上的疊 層結構。例如，可以舉出鈦膜或氮化鈦膜的單層結構；含 有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構； 在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦 膜的三層結構等。另外，當作爲導電層採用鈦膜或氮化鈦 膜的單層結構時，存在容易將該導電層加工爲具有錐形形 狀的源極電極142a及汲極電極142b的優點。 此外，導電層也可以使用導電金屬氧化物形成。作爲 導電金屬氧化物，可以採用氧化銦、氧化錫' 氧化鋅、氧 化銦氧化錫化合物（有時簡稱爲ITO )、氧化銦氧化鋅化 合物或者這些金屬氧化物材料中含有矽或氧化矽的金屬氧 化物。 最好以要形成的源極電極142a及汲極電極142b的端 部成爲錐形形狀的方式蝕刻導電層。這裏，錐形角例如最 好爲30°以上且60。以下。藉由以源極電極142a及汲極電 -23- 201208044 極1 42b的端部成爲錐形形狀的方式進行蝕刻，可以提高 後面形成的氧化物半導體層144及閘極絕緣層146的覆蓋 性而防止斷開。 上部的電晶體的通道長度（L)取決於閘極電極148a 的通道長度方向（載子流過的方向）上的寬度。此外，偏 置區的通道長度方向上的寬度（偏置寬度）取決於源極電 極142a的下端部和汲極電極142b的下端部之間的間隔以 及閘極電極148a的通道長度方向上的寬度。另外，當形 成源極電極142a的下端部和汲極電極142b的下端部之間 的間隔短於25nm的電晶體時，最好利用波長短即幾nm 至幾十nm的超紫外線（Extreme Ultraviolet)進行形成 掩模時的曝光。利用超紫外線的曝光的解析度高且景深大 。因此，可以將後面形成的電晶體的通道長度（L )微型 化，而可以提高電路的工作速度。此外，藉由微型化，可 以降低半導體裝置的功耗。 另外，還可以在絕緣層128上設置用作基底的絕緣層 。該絕緣層可以利用PVD法或CVD法等形成。 接下來，在覆蓋源極電極142a及汲極電極142b地形 成氧化物半導體層之後，選擇性地蝕刻該氧化物半導體層 ，來形成氧化物半導體層144 (參照圖4B )。 氧化物!半導體層至少含有選自In、Ga、Sn及Zn中的 —種以上的元素。例如，可以使用四元金屬氧化物的In-Sn-Ga-Zn-Ο類；三元金屬氧化物的ln-Ga-Ζη-Ο類、In-Sn-Zn-Ο 類、In-Al-Zn-Ο 類、Sn-Ga-Zn-Ο 類、Al-Ga-Zn-0 -24- 201208044 類、Sn-Al-Zn-Ο類；二元金屬氧化物的Ιη-Ζη-0類、In-Ga-Ο 類、Sn-Zn-Ο 類、Al-Ζη-Ο 類、Zn-Mg-Ο 類、Sn-Mg-0類、In-Mg-Ο類；或者In-Ο類、Sn-Ο類、Ζη-0類等來 形成氧化物半導體層。此外，也可以使上述氧化物半導體 含有In、Ga、Sn、Zn以外的元素，例如Si02。 尤其是，In-Ga-Zn-0類的氧化物半導體材料的無電 場時的電阻足夠高而可以充分降低截止電流，並且場效應 遷移率也高，因此，In-Ga-Zn-Ο類的氧化物半導體材料 適合用作用於半導體裝置的半導體材料。 作爲In-Ga-Zn-O類的氧化物半導體材料的典型例子 ，有寫爲InGaOHZnOU ( m>〇 )的氧化物半導體材料。此 外，還有使用Μ代替Ga而寫爲InM03(ZnO)m ( m>0)的 氧化物半導體材料。在此，Μ表示選自鎵（Ga)、鋁（ A1)、鐵（Fe)、鎳（Ni)、錳（Μη)、鈷（Co)等中 的一種金屬兀素或多種金屬元素。例如，作爲Μ，可以採 用 Ga、Ga 及 Al、Ga 及 Fe、Ga 及 Ni、Ga 及 Mn. ' Ga 及 Co等。另外，上述組成是根據晶體結構導出的，只是— 個例子而已。 此外’當作爲氧化物半導體層使用Ιη-Ζη-0類材料時 ’用來藉由濺射法形成該氧化物半導體層的靶材的原子數 比爲In : Zn = 50 : 1至i : 2 (換算爲摩爾數比則爲ιη2〇3 :ZnO = 25: 1 至 1: 4)，最好爲 In: Zn = 20: 1 至 1: 1 ( 換算爲摩爾數比則爲ln203 : ZnO=10 : 1至1 : 2 )，更佳 爲In : Zn=15 : 1至1>5 : i (換算爲摩爾數比則爲U2〇3 -25- 201208044 :ZnO=15: 2至3: 4)。例如，當用來形成Ιη-Ζη-0類 氧化物半導體的靶材的原子數比爲In:Zn: 0 = X : Y : Z 時，滿足Z>1.5X + Y的關係。 在本實施例中，使用In-Ga-Ζη-Ο類的靶材藉由濺射 法形成非晶結構的氧化物半導體層。 靶材中的金屬氧化物的相對密度爲80%以上，最好爲 95%以上，更佳爲99.9%以上》藉由使用相對密度高的靶 材，可以形成結構緻密的氧化物半導體層。 作爲形成氧化物半導體層時的氣圍，最好採用稀有氣 體（典型爲氬）氣圍、氧氣圍或稀有氣體（典型爲氬）和 氧的混合氣圍。明確地說，例如，最好採用氫、水、羥基 或氫化物等雜質的濃度被降低到1 ppm以下（最好降低到 lOppb以下）的高純度氣體氣圍。 當形成氧化物半導體層時，例如在保持爲減壓狀態的 處理室內固定被處理物，並且加熱被處理物以使被處理物 的溫度達到100°C以上且低於550°c，最好達到200°C以 上且400 °C以下。或者，也可以將形成氧化物半導體層時 的被處理物的溫度設定爲室溫（25 °C ±10 °C)。然後，一 邊從處理室內去除水分一邊將氫及水等被去除了的濺射氣 體引入該處理室內，並且使用上述靶材，形成氧化物半導 體層。藉由一邊加熱被處理物一邊形成氧化物半導體層， 可以降低包含在氧化物半導體層中的雜質。此外，可以減 輕因濺射而造成的損傷。爲了去除處理室內的水分，最好 使用吸附式真空泵。例如，可以使用低溫泵、離子泵、鈦 -26- 201208044 昇華泵等。此外，也可以使用具有冷阱的渦輪泵。由於藉 由使用低溫泵等排氣，可以從處理室去除氫或水等，所以 可以降低氧化物半導體層中的雜質濃度。 作爲氧化物半導體層的形成條件，例如可以採用如下 條件：被處理物與靶材之間的距離爲1 70mm、壓力爲 〇.4Pa、直流（DC )功率爲0.5kW、氣圍爲氧（氧比率爲 100%)氣圍或氬（氬比率爲100%)氣圍或氧和氬的混合 氣圍。另外，當利用脈衝直流（DC )電源時，可以減少 塵屑（成膜時發生的粉狀物質等）並且膜厚分佈也變得均 勻，所以脈衝直流（DC )電源是最好的。將氧化物半導 體層的厚度設定爲lnm以上且5 0 nm以下，最好設定爲 lnm以上且30nm以下，更佳設定爲lnm以上且1 Onm以 下。藉由採用這樣的厚度的氧化物半導體層，可以抑制因 微型化而導致的短通道效應。但是，由於氧化物半導體層 的適當的厚度根據採用的氧化物半導體材料及半導體裝置 的用途等而不同’所以也可以根據所使用的材料及用途等 來設定其厚度。 另外’最好在藉由濺射法形成氧化物半導體層前進行 藉由引入氬氣體產生電漿的反濺射，來去除附著在其上要 形成氧化物半導體層的表面（例如，絕緣層1 28的表面） 上的附著物。通常的濺射是指使離子與濺射靶材碰撞的方 法’而這裏的反濺射與其相反，藉由使離子與被處理物的 處理表面碰撞來進行表面改性的方法。作爲使離子與處理 表面碰撞的方法，有藉由在氬氣圍下對處理表面—側施加 -27- 201208044 高頻電壓，而在被處理物附近產生電漿的方法等。另外， 也可以採用氮、氮、氧等氣圍代替氬氣圍。 然後，最好對氧化物半導體層進行熱處理（第一熱處 理）。藉由該第一熱處理，可以去除氧化物半導體層中的 氫（包括水及含有羥基的化合物），改善氧化物半導體層 的結構，從而可以降低能隙中的缺陷能級。將第一熱處理 的溫度例如設定爲300°C以上且低於5 50 °C，或者400°C 以上且5 0 0 °C以下。 作爲熱處理，例如，可以將被處理物放在使用電阻發 熱體等的電爐中，並在氮氣圍下以45 0°C進行1小時的加 熱。在此期間，不使氧化物半導體層接觸大氣，以防止水 及氫混入氧化物半導體層中。 熱處理裝置不侷限於電爐，還可以使用藉由利用來自 被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物 的裝置。例如，可以使用如 GRTA ( Gas Rapid Thermal Anneal，氣體快速熱退火）裝置、LRT A ( Lamp Rapid Thermal Anneal，燈快速熱退火）裝置等的 RTA ( Rapid Thermal Annea卜快速熱退火）裝置》LRTA裝置是一種 利用由鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈、或 者高壓汞燈等的燈發射的光（電磁波）的輻射來加熱被處 理物的裝置。GRTA _置是一種利用高溫氣體進行熱處理 的裝置。作爲氣體，使用即使進行熱處理也不與被處理物 起反應的惰性氣體，如氬等的稀有氣體或氮等。 例如，作爲第一熱處理可以進行GRTA處理，其中將 -28- 201208044 被處理物放在被加熱的惰性氣體氣圍中，在加熱幾分鐘後 ，再將被處理物從該惰性氣體氣圍中取出。藉由採用 GRTA處理，可以在短時間內進行高溫熱處理。此外，即 使是溫度條件比被處理物的耐熱溫度高的條件，也可以採 用GRTA處理。另外，在處理當中，也可以將惰性氣體換 爲含有氧的氣體。這是因爲如下緣故：藉由在含有氧的氣 圍中進行第一熱處理，可以降低因氧缺損而產生的能隙中 的缺陷能級》 另外，作爲惰性氣體氣圍，最好採用以氮或稀有氣體 (氮、氖 '氬等）爲主要成分且不包含水、氫等的氣圍》 例如，將引入熱處理裝置中的氮或如氦、氖、氬等的稀有 氣體的純度設定爲6N( 99.9999% )以上，更佳設定爲7N (99.99999% )以上（即，將雜質濃度設定爲lppm以下 ，最好設定爲O.lppm以下）。 總之，藉由進行第一熱處理降低雜質來形成i型（本 徵半導體）或無限接近於i型的氧化物半導體層，可以形 成具有極爲優良的特性的電晶體。 另外，因爲上述熱處理（第一熱處理）具有宏除氫和 水等的作用，所以也可以將該熱處理稱爲脫水化處理或脫 氫化處理等。該脫水化處理或脫氫化處理也可以在形成氧 化物半導體層之後、在形成閘極絕緣層之後或在形成閘極 電極之後等時機進行。此外，這種脫水化處理或脫氫化處 理不限於一次，也可以多次進行。 對氧化物半導體層的蝕刻可以在上述熱處理之前或在 -29- 201208044 上述熱處理之後進行。此外，從元件的微型化的觀點來看 ，最好採用乾鈾刻，但是也可以採用濕蝕刻。蝕刻氣體及 蝕刻液可以根據被蝕刻材料適當地選擇。另外，當元件中 的洩漏等不成爲問題時，也可以不將氧化物半導體層加工 爲島狀。 接下來，形成與氧化物半導體層144接觸的閘極絕緣 層146，然後在閘極絕緣層146上的與氧化物半導體層 144的一部分重疊的區域形成閘極電極148a，並且在閘極 絕緣層146上的與源極電極142a重疊的區域形成電極 148b (參照圖4C)。 閘極絕緣層1 46可以利用CVD法或濺射法等形成。 此外，閘極絕緣層1 46最好含有氧化矽、氮化矽、氧氮化 矽、氧化鋁、氧化鉅、氧化飴、氧化釔、矽酸給（ HfSixOy ( x>0 ' y>0 ))、添加有氮的矽酸給、添加有氮 的鋁酸給、氧化鎵等。閘極絕緣層146既可以採用單層結 構又可以採用疊層結構。此外，雖然對閘極絕緣層1 46的 厚度沒有特別的限制，但是當將半導體裝置微型化時，最 好將閘極絕緣層1 46形成爲較薄，以確保電晶體的工作。 例如，當使用氧化矽時，可以將閘極絕緣層146的厚度設 定爲lnm以上且lOOnm以下，最好形成爲lOnm以上且 5 0 n m以下。 當如上所述那樣將閘極絕緣層形成爲較薄時，可能發 生因隧道效應等而引起的閘極洩漏的問題。爲了解決閘極 洩漏的問題，最好將氧化給、氧化鉬、氧化釔、矽酸給、 -30- 201208044 添加有氮的矽酸鈴、添加有氮的鋁酸給等高介電常數（ high-k)材料用於閘極絕緣層146 »藉由將high-k材料用 於閘極絕緣層1 4 6，不但可以確保電特性，而且還可以將 閘極絕緣層1 46形成爲較厚以抑制閘極洩漏。另外，還可 以採用含有high-k材料的膜與含有氧化矽、氮化矽、氧 氮化矽、氮氧化矽及氧化鋁等中的任一種的膜的疊層結構 〇 最好在形成閘極絕緣層146之後，在惰性氣體氣圍下 或在氧氣圍下進行第二熱處理。熱處理的溫度爲200 °C以 上且450°C以下，最好爲250°C以上且35〇t以下。例如 ，在氮氣圍下以250°C進行1小時的熱處理即可。藉由進 行第二熱處理，可以降低電晶體的電特性的不均勻性。此 外，當閘極絕緣層146含有氧時，其向氧化物半導體層 144供應氧而塡補該氧化物半導體層144的氧缺陷，從而 可以形成i型（本徵半導體）或無限接近於i型的氧化物 半導體層。 另外’在本實施例中，雖然在形成閘極絕緣層1 46後 進行第二熱處理，但是進行第二熱處理的時機不限定於此 。例如’也可以在形成閘極電極後進行第二熱處理。此外 ’既可以在第一熱處理結束後接著進行第二熱處理，又可 以使第一熱處理還具有第二熱處理的作用或使第二熱處理 還具有第一熱處理的作用。 如上所述那樣，藉由採用第一熱處理和第二熱處理中 的至少一方’可以儘量不包含其主要成分以外的雜質的方 -31 - 201208044 式使氧化物半導體層144高純度化。 閘極電極148a及電極148b可以藉由當在閘極絕 146上形成導電層後選擇性地蝕刻該導電層來形成。 閘極電極148a及電極148b的導電層可以利用如濺射 的PVD法或如電漿CVD法等的CVD法形成。詳細 與形成源極電極142a及汲極電極142b的情況相同， 參照有關內容。 另外，以在氧化物半導體層144中的源極電極 與通道形成區之間以及汲極電極1 42b與通道形成區 中的至少一方形成偏置區的方式適當地設定閘極 148a的通道長度方向上的寬度。另外，雖然源極電 側的偏置區（L0FF_S )的偏置寬度和汲極電極一側的 區（L〇ff_d)的偏置寬度不一定是一致的，但是，電 162中的L0FF_S的偏置寬度和1^01：1：_13的偏置寬度的總 另一電晶體162中的LOFF S的偏置寬度和L0FF_D的 寬度的總和一致。L0FF_S的偏置寬度或LOFF_D的偏置 需要至少大於Onm，並且最好爲2μιη以下》由於偏 用作不受閘極電極的電場影響的電阻區域或不容易受 響的電阻區域，所以偏置區在進一步降低電晶體162 止電流的方面很有效。 另外，偏置區最好至少設置在源極電極l42a 一 藉由在源極電極1 42a —側設置偏置區’可以降低源 極142a和電晶體160的閘極電極110電連接的地方 動閘極部分）與電晶體1 6 2的閘極電極1 4 8 a之間的 緣層 成爲 法等 內容 可以 142a 之間 電極 極一 偏置 晶體 和與 偏置 寬度 置區 該影 的截 側。 極電 (浮 寄生 -32- 201208044 電容。其結果，當進行寫入或讀出工作時，電晶體162的 聞極電極148a給浮動閘極部分的電位造成的影響降低， 而可以製造出能夠穩定工作的半導體裝置。 成爲用於電容元件的電極的電極148b最好形成爲與 電晶體160的閘極電極110的至少一部分重疊。這是因爲 藉由採用這種結構可以充分縮小電路面積的緣故。 接下來，在閘極絕緣層146、閘極電極148a及電極 148b上形成絕緣層151及絕緣層152(參照圖5A)。絕 緣層151及絕緣層152可以利用PVD法或CVD法等形成 。此外，絕緣層151及絕緣層152還可以使用含有氧化矽 、氧氮化矽、氮化矽、氧化耠、氧化鋁、氧化鎵等無機絕 緣材料的材料形成。 另外，最好將低介電常數的材料或低介電常數的結構 (多孔結構等）用於絕緣層1 5 1及絕緣層1 5 2。藉由降低 絕緣層1 5 1及絕緣層1 52的介電常數，可以降低在佈線或 電極等之間發生的電容而實現工作的高速化。 另外，在本實施例中，雖然採用絕緣層1 5 1和絕緣層 152的疊層結構，但是本發明的一個實施例不侷限於此。 電晶體1 62及電容元件1 64上的絕緣層還可以採用單層結 構或三層以上的疊層結構。此外，也可以不設置絕緣層。 另外，最好將上述絕緣層152形成爲具有平坦表面。 這是因爲如下緣故：藉由將絕緣層152形成爲具有平坦表 面，當將半導體裝置微型化時，也可以在絕緣層152上適 當地形成電極或佈線等。另外，絕緣層1 5 2的平坦化可以 -33- 201208044 利用CMP處理等的方法進行。 接下來，在閘極絕緣層146、絕緣層151及絕緣層 152中形成到達汲極電極142b的開口 153 (參照圖5B) 。該開口 1 5 3藉由使用掩模等的選擇性蝕刻形成。 在此，最好在與電極126重疊的區域形成上述開口 1 5 3。藉由在這樣的區域形成開口 1 5 3，可以抑制因電極 的接觸區域造成的元件面積的增大。也就是說，可以提高 半導體裝置的整合度。 然後，在上述開口 153中形成電極154，並且在絕緣 層152上形成與電極154接觸的佈線156(參照圖5C)。 電極154，例如可以在利用PVD法或CVD法等在包 括開口 1 5 3的區域形成導電層之後，利用蝕刻處理或 CMP處理等的方法去除上述導電層的一部分來形成。 更明確而言，例如可以採用如下方法：在包括開口 153的區域藉由PVD法形成薄的鈦膜，並且藉由CVD法 形成薄的氮化鈦膜，然後塡充開口 153地形成鎢膜。在此 ’藉由PVD法形成的鈦膜具有還原被形成面的氧化膜（ 自然氧化膜等）並降低與下部電極等（這裏，汲極電極 1 42b )之間的接觸電阻的功能。此外，後面形成的氮化鈦 膜具有抑制導電材料擴散的阻擋功能。此外，也可以在形 成使用鈦或氮化鈦等的障壁膜之後，輯由鍍敷法形成銅膜 〇 另外’當去除上述導電層的一部分形成電極154時， 最好進行加工而使其表面平坦。例如，當在包括開口 153 -34- 201208044 的區域形成薄的鈦膜或氮化鈦膜，然後塡充開口 1 5 3地形 成鎢膜時，可以藉由後面的CMP處理去除不需要的鎢、 鈦、氮化鈦等並且提高其表面的平坦性。如此，藉由使包 括電極1 54的表面平坦，可以在後面的製程.中形成良好的 電極、佈線、絕緣層、半導體層等。 佈線1 5 6藉由在利用如濺射法等的PVD法或如電漿 CVD法等的CVD法形成導電層之後對該導電層進行構圖 來形成。此外，作爲導電層的材料，可以使用選自鋁、鉻 、銅、鉅、鈦、鉬及鎢中的元素或以上述元素爲成分的合 金等。作爲導電層的材料，還可以使用選自錳、鎂、锆、 鈹、鈸、銃中的一種或多種材料。詳細內容與形成源極電 極142a及汲極電極142b的情況相同，可以參照有關內容 〇 藉由上述製程，完成使用高純度化的氧化物半導體層 144的電晶體162及電容元件164 (參照圖5C )。 在本實施例所示的電晶體1 62中，由於將氧化物半導 體層144高純度化，所以其氫濃度爲5xl019原子/cm3以 下，最好爲5xl018原子/cm3以下，更佳爲5xl017原子 /cm3以下。此外，氧化物半導體層M4的載子密度比通常 矽晶片的載子密度（lxl〇M/cm3左右）小得多（例如，小 於 lxl012/cm3，更佳爲小於 1.45xl01()/cm3 )。並且，由 此，截止電流變得足夠小。 如此，藉由使用高純度化且本征化的氧化物半導體層 144，可以充分降低電晶體的截止電流。並且，藉由使用 -35- 201208044 這種電晶體，可以製造出能夠極爲長期保持儲存內容的半 導體裝置。 再者，由於氧化物半導體的能隙大即3.OeV至3.5eV 且熱激發載子極少，所以使用氧化物半導體的電晶體1 62 在高溫環境下也沒有特性惡化，並且可以保持截止電流極 小的狀態。尤其是，從進一步降低電晶體1 62的截止電流 的觀點來看，在電晶體162的氧化物半導體層144中設置 偏置區是很有效的。 <變形例> 接下來，參照圖6A和6B說明本實施例的半導體裝 置的其他結構。 <半導體裝置的截面結構及平面結構> 圖6A示出半導體裝置的截面，圖6B示出半導體裝 置的平面。在此，圖6A相當於圖6B中的C1-C2及D1-D2的截面。圖6A和6B所示的半導體裝置與圖1A和1B 所示的半導體裝置相同，在其下部包括使用第一半導體材 料的電晶體160,並且在其上部包括使用第二半導體材料 的電晶體262。在此，第一半導體材料和第二半導體材料 最好爲不同的材料。例如，可以將氧化物半導體以外的半 導體材料用於第一半導體材料，並且將氧化物半導體用於 第二半導體材料。使用氧化物半導體以外的半導體材料（ 例如，單晶矽）的電晶體容易進行高速工作。另一方面， -36- 201208044 使用氧化物半導體的電晶體因其特性而能夠長期保持電荷 圖6A和6B中的半導體裝置與圖1A和1B中的半導 體裝置的不同之處在於，圖6A和6B中的半導體裝置的 電晶體262爲多閘極結構的電晶體，其中在氧化物半導體 層244上包括第一閘極電極148c以及與施加到第一閘極 電極148c的電位相等的電位被施加的第二閘極電極148d 〇 在圖6A和6B中，電晶體262包括設置在絕緣層128 上的源極電極（或汲極電極）142a及汲極電極（或源極 電極）142b ;設置在源極電極142a和汲極電極142b之間 的電極142c ;與源極電極142a、電極142c和汲極電極 142b電連接的氧化物半導體層244;覆蓋源極電極142a 、電極142c、汲極電極142b及氧化物半導體層244的閘 極絕緣層1 46 ;以及在閘極絕緣層1 46上與氧化物半導體 層244的一部分重疊地設置的第一閘極電極148c及第二 閘極電極148d。另外，不必須一定設置電極142c。 氧化物半導體層244包括與第一閘極電極148c重疊 的第一通道形成區、與第二閘極電極148d重疊的第二通 道形成區、以及分別與第一通道形成區或第二通道形成區 接觸的偏置區。在氧化物半導體層244中，偏置區是與源 極電極142a、電極142c、汲極電極142b、第一閘極電極 148c及第二閘極電極148d都不重疊的區域。 藉由如圖6A和6B所示那樣在電晶體262的氧化物 -37- 201208044 半導體層244中設置偏置區，偏置區用作電阻區，而可以 進一步降低電晶體262的截止電流》此外，藉由將電晶體 262形成爲多閘極結構的電晶體，可以進一步降低電晶體 262的截止電流。 另外，電晶體262中的電極142c可以藉由與源極電 極142a及汲極電極142b相同的製程形成。此外，電晶體 262中的氧化物半導體層244可以藉由與電晶體162中的 氧化物半導體層144相同的製程形成。此外，電晶體262 中的第一閘極電極148c及第二閘極電極148d可以藉由與 形成電極148b相同的製程形成。電晶體262的詳細製造 製程可以參照電晶體1 62的製造製程。 本實施例所示的結構及方法等可以與其他實施例所示 的結構及方法等適當地組合來使用。 實施例2 在本實施例中，參照圖7A和7B、圖8A至8C、圖 9A至9C說明根據所公開的發明的另一實施例的半導體裝 置的結構及其製造方法。 <半導體裝置的截面結構及平面結構> 圖7A和7B爲根據本實施例的半導體裝置的結構的 一個例子。圖7A示出半導體裝置的截面，圖7B示出半 導體裝置的平面。在此，圖7A相當於圖7B的E1-E2及 F1-F2的截面。圖7A和7B所示的半導體裝置在其下部包 -38- 201208044 括使用第一半導體材料的電晶體160，並且在其上部包括 使用第二半導體材料的電晶體3 62。在此，第一半導體材 料和第二半導體材料最好是不同的材料。例如，可以作爲 第一半導體材料採用氧化物半導體以外的半導體材料，並 且作爲第二半導體材料採用氧化物半導體。使用氧化物半 導體以外的半導體材料（例如，單晶矽）的電晶體容易進 行高速工作。另一方面，使用氧化物半導體的電晶體因其 特性而能夠長期保持電荷》 另外’雖然說明上述電晶體都是η通道型電晶體的情 況，但是當然也可以使用Ρ通道型電晶體。此外，由於所 公開的發明的技術特徵在於將如氧化物半導體等可以充分 降低截止電流的半導體材料用於電晶體362，以保持資料 ’因此不需要將半導體裝置的具體結構如用於半導體裝置 的材料或半導體裝置的結構等限定於在此所示的結構。 圖7Α和7Β中的電晶體160與圖1Α和1Β中的電晶 體160相同。換言之，圖7Α和7Β中的電晶體160包括 設置在含有半導體材料（例如，矽等）的基板100中的通 道形成區116、夾著通道形成區116設置的雜質區120、 與雜質區120接觸的金屬化合物區124'設置在通道形成 區1 1 6上的閘極絕緣層1 〇 8、以及設置在閘極絕緣層1 〇 8 上的閘極電極1 1 0。其詳細內容可以參照實施例1。 此外，圖7Α和7Β中的電容元件164與圖1Α和1Β 中的電容元件164相同。換言之，圖7Α和7Β中的電容 元件164包括源極電極142a、氧化物半導體層144、閘極 -39- 201208044 絕緣層146及電極148b。源極電極142a用作電容元件 164的一方電極，而電極148b用作電容元件164的另一 方電極。其他詳細內容可以參照實施例1。 圖7A和7B中的電晶體3 62與圖1A和1B中的電晶 體162的不同之處之一在於，層疊源極電極142a及汲極 電極142b與氧化物半導體層144的順序。換言之，圖7A 和7B中的電晶體3 62包括氧化物半導體層144 ;設置在 氧化物半導體層144上的源極電極142a及汲極電極142b ;覆蓋源極電極142a、汲極電極142b及氧化物半導體層 144的閘極絕緣層146;以及與氧化物半導體層144的一 部分重#地設置在閘極絕緣層146上的閘極電極148a。 氧化物半導體層144包括與閘極電極148a重疊的通 道形成區以及與該通道形成區接觸的偏置區。在氧化物半 導體層144中，偏置區是與源極電極142a、汲極電極 142b及閘極電極148a都不重疊的區域。 另外，氧化物半導體層144最好藉由充分去除氫等的 雜質或者藉由供應足夠的氧，而高純度化。
與圖1A和1B所示的半導體裝置相同，在圖7A和 7B所示的半導體裝置中，在電晶體362及電容元件164 上設置有絕緣層151，並且在絕緣層151上設置有絕緣層 1 52。並且，在形成在閘極絕緣層1 46、絕緣層1 5 1及絕 緣層152中的開口中設置有電極154，並且在絕緣層152 上形成有與電極1 54連接的佈線1 56。佈線1 56使記憶單 兀之一和其他目S憶單兀電連接。另外1雖然在圖7A和7B -40- 201208044 中使用電極126及電極154使金屬化合物區124、汲 極142b和佈線156連接，但是所公開的發明不侷限 〇 另外，在圖7A和7B中，使金屬化合物區124 極電極142b連接的電極126與使汲極電極142b和 156連接的電極154設置爲彼此重疊。也就是說，用 晶體160的源極電極或汲極電極的電極126和電晶體 的汲極電極142b接觸的區域與電晶體3 62的汲極 142b和電極154接觸的區域重疊。藉由採用這種佈 可以實現高整合化。 <半導體裝置的製造方法> 接下來，說明上述半導體裝置的製造方法的一個 。另外，本實施例所示的半導體裝置中的下部的電 1 60可以藉由與實施例1相同的製程製造，可以參照 例1。在下文中，參照圖8A至8C、圖9A至9(:說明 的電晶體362及電容元件164的製造方法。 <上部的電晶體的製造方法> 在閘極電極110、電極126、絕緣層128等上形 化物半導體層，並且選擇性地蝕刻該氧化物半導體層 形成氧化物半導體層144(參照圖8A)。另外，氧 半導體層144的材料及成膜條件等可以採用上面的實 1所示的材料及成膜條件。 極電 於此 和汲 佈線 作電 362 電極 局， 例子 晶體 實施 上部 成氧 ，來 化物 施例 -41 - 201208044 最好對所形成的氧化物半導體層進行熱處理（第一熱 處理）。藉由該第一熱處理，可以去除氧化物半導體層中 的氫（包括水及含有羥基的化合物）而改善氧化物半導體 層的結構，從而降低能隙中的缺陷能級。將第一熱處理的 溫度例如設定爲3 00°C以上且低於5 5 0°C，或者400°C以 上且5 00°C以下。 藉由進行第一熱處理降低雜質來形成i型（本徵半導 體）或無限接近於i型的氧化物半導體層，可以形成具有 極爲優良的特性的電晶體。 對氧化物半導體層的蝕刻可以在上述熱處理之前或在 上述熱處理之後進行。此外，從元件的微型化的觀點來看 ，最好採用乾蝕刻，但是也可以採用濕蝕刻。蝕刻氣體及 蝕刻液可以根據被蝕刻材料適當地選擇。 接著，在氧化物半導體層144上形成導電層，並且選 擇性地蝕刻該導電層，形成源極電極 142a及汲極電極 142b(參照圖8B)。用來形成源極電極142a及汲極電極 142b的導電層的材料及成膜條件等可以參照實施例1。 最好以要形成的源極電極142a及汲極電極142b的端 部成爲錐形形狀的方式蝕刻導電層。這裏，錐形角例如最 好爲30°以上且60°以下》藉由以源極電極142a及汲極電 極142b的端部成爲錐形形狀的方式進行蝕刻，可以提高 後面形成的閘極絕緣層1 46的覆蓋性而防止斷開。 接下來，形成覆蓋源極電極142a、汲極電極142b及 氧化物半導體層144的閘極絕緣層146，然後在閘極絕緣 -42- 201208044 層146上的與氧化物半導體層144的一部分重疊的區域形 成閘極電極148a，並且在閘極絕緣層146上的與源極電 極142a重疊的區域形成電極148b (參照圖8C )。閘極絕 緣層146的材料及成膜條件等可以參照實施例1。此外， 用來形成閘極電極148a及電極148b的導電層的材料及成 膜條件等可以參照實施例1。 最好在形成閘極絕緣層1 46之後，在惰性氣體氣圍下 或在氧氣圍下進行第二熱處理。熱處理的溫度爲200t以 上且4 5 0 °C以下，最好爲2 5 0 °C以上且3 5 0 °C以下。例如 ，在氮氣圍下以250°C進行1小時的熱處理即可。藉由進 行第二熱處理，可以降低電晶體的電特性的不均勻性。此 外，當閘極絕緣層146含有氧時，其向氧化物半導體層 144供應氧而塡補該氧化物半導體層144的氧缺陷，從而 可以形成i型（本徵半導體）或無限接近於i型的氧化物 半導體層。 另外，在本實施例中，雖然在形成閘極絕緣層1 4 6後 進行第二熱處理，但是進行第二熱處理的時機不限定於此 。例如，也可以在形成閘極電極後進行第二熱處理。此外 ，既可以在第一熱處理結束後接著進行第二熱處理，又可 以使第一熱處理還具有第二熱處理的作用或使第二熱處理 還具有第一熱處理的作用。 如上所述那樣，藉由採用第一熱處理和第二熱處理中 的至少一方，可以使氧化物半導體層144儘量不包含其主 要成分以外的雜質而高純度化。 -43- 201208044 另外，以在氧化物半導體層144中的源極電極142a 與通道形成區之間以及汲極電極142b與通道形成區之間 中的至少一方形成偏置區的方式適當地設定聞極電極 148a的通道長度方向上的寬度。另外，源極電極一側的 偏置區（L0FF_S )的偏置寬度和汲極電極一側的偏置區（ Loff_d)的偏置寬度不一定是一致的，但是，電晶體362 中的L〇ff_s的偏置寬度和L〇ff_d的偏置寬度的總和與另 —電晶體3 62中的L0FF_S的偏置寬度和L0FF_D的偏置寬 度的總和一致。L〇FF_sS L〇ff_d的偏置寬度至少需要大於 Onm，最好爲2μιη以下。由於偏置區用作不受閘極電極的 電場影響的電阻區域或不容易受該影響的電阻區域，所以 偏置區在進一步降低電晶體3 62的截止電流的方面很有效 〇 另外，偏置區最好至少設置在源極電極142a —側》 藉由在源極電極142a —側設置偏置區，可以降低源極電 極142a和電晶體160的閘極電極110電連接的地方（浮 動閘極部分）與電晶體362的閘極電極148a之間的寄生 電容。其結果，當進行寫入或讀出工作時，電晶體3 62的 閘極電極1 48a給浮動閘極部分的電位造成的影響降低， 而可以製造出能夠穩定工作的半導體裝置。 用作電容元件用電極的電極1 48b最好形成爲與電晶 體160的閘極電極11〇的至少一部分重疊。這是因爲藉由 採用這種結構可以充分縮小電路面積的緣故。 接下來，與在實施例1中參照圖5A所示的製程相同 -44- 201208044 地在閘極絕緣層146、閘極電極148a及電極148b上形成 絕緣層151及絕緣層152(參照圖9A)。 接下來，在閘極絕緣層1 46、絕緣層1 5 1及絕緣層 1 5 2中形成到達汲極電極1 42b的開口 1 5 3 (參照圖9B ) 。該開口 1 5 3藉由使用掩模等的選擇性飩刻來形成。 在此，最好在與電極126重疊的區域形成上述開口 153。藉由在這樣的區域形成開口 153，可以抑制因電極 的接觸區域造成的元件面積的增大。也就是說，可以提高 半導體裝置的整合度。 然後，與在實施例1中參照圖5 C所示的製程相同地 在上述開口 153中形成電極154，並且在絕緣層152上形 成與電極154接觸的佈線156 (參照圖9C)。 據此，完成使用高純度化的氧化物半導體層144的電 晶體362及電容元件164(參照圖9C)。 在本實施例所示的電晶體362中，由於將氧化物半導 體層144高純度化，所以其氫濃度爲5xl019原子/cm3以 下，最好爲5xl018原子/cm3以下，更佳爲5x1017原子 /cm3以下。此外，氧化物半導體層1 44的載子密度比通常 矽晶片的載子密度（1x10M/cm3左右）小得多（例如，小 於 lxl012/cm3，更佳爲小於 l_45xl〇1()/cm3 )。並且，由 此，截止電流變得足夠小。 如此，藉由使用高純度化且本徵化的氧化物半導體層 1 44，可以充分降低電晶體的截止電流。並且，藉由使用 這種電晶體，可以製造出能夠極爲長期保持儲存資料的半 -45- 201208044 導體裝置。 再者，由於氧化物半導體的能隙大即3 . OeV至：： 且熱激發載子極少，所以使用氧化物半導體的電晶體 在高溫環境下也沒有特性惡化，並且可以保持截止電 小的狀態。尤其是，從進一步降低電晶體3 62的截止 的觀點來看，在電晶體3 62的氧化物半導體層144中 偏置區是很有效的。 本實施例所示的結構及方法等可以與其他實施例 的結構及方法等適當地組合來使用。 實施例3 在本實施例中，參照圖10A-1、10A-2及10B說 據所公開的發明的一個實施例的半導體裝置的電路結 其工作。此外，參照圖1A和1B所示的半導體裝置 號說明圖10Α-1、10Α-2及10Β的電路圖。另外，在 圖中，爲了表示使用氧化物半導體的電晶體，有時還 “ os”的符號。 在圖10Α-1所示的半導體裝置中，第一佈線 Line)與電晶體160的源極電極電連接，第二佈線i Line)與電晶體160的汲極電極電連接。此外，第三 (3rd Line)與電晶體162的源極電極及汲極電極中 —方電連接，第四佈線（4th Line )與電晶體162 極電極電連接》並且，電晶體160的閘極電極以及電 1 62的源極電極及汲極電極中的一方與電容元件1 64 • 5eV 362 流極 電流 設置 所示 明根 構及 的符 電路 附上 (1st '2nd 佈線 的另 的閘 晶體 的電 -46 - 201208044 極中的一方電連接，第五佈線（5th Line )與電容元件 164的電極中的另一方電連接。 在此，作爲電晶體1 62，例如採用上述使用氧化物半 導體的電晶體。使用氧化物半導體的電晶體具有截止電流 極小的特徵，並且由於在電晶體162的氧化物半導體層中 設置有偏置區，所以可以進一步降低截止電流。因此，藉 由使電晶體1 62成爲截止狀態，能夠極爲長期保持電晶體 160的閘極電極的電位。並且，因爲具有電容元件 164, 所以容易保持施加到電晶體1 6 0的閘極電極的電荷，並且 ，容易讀出所保持的資料。此外，當然可以採用上述電晶 體262或電晶體3 62代替電晶體162。 另外，對電晶體1 60沒有特別的限定。從提高讀出資 料的速度的觀點來看，例如，最好採用如使用單晶矽的電 晶體等開關速度快的電晶體。 此外，如圖10B所示，也可以採用不設置電容元件 164的結構。 在圖10A-1所示的半導體裝置中，藉由有效地利用能 夠保持電晶體1 60的閘極電極的電位的特徵，可以如下所 述那樣進行資料的寫入、保持以及讀出。 最初’說明資料的寫入及保持。首先，將第四佈線的 電ίϋ設定爲使電晶體162成爲導通狀態的電位，使電晶體 1 6 2成爲導通狀態。由此，對電晶體1 6 〇的閘極電極及電 容元件1 64中的一方電極施加第三佈線的電位。換言之， 將規定的電荷施加到電晶體1 6 0的閘極電極（寫入）。在 -47- 201208044 此，施加兩個不同的電位的電荷（下面，將施加低電位的 電荷稱爲電荷Ql，將施加高電位的電荷稱爲電荷Qh)中 的任一種藉由第三佈線被施加到電晶體1 60的閘極電極。 另外，也可以採用施加三個或三個以上不同的電位的電荷 來提高儲存容量。然後，藉由將第四佈線的電位設定爲使 電晶體1 62成爲截止狀態的電位，使電晶體1 62成爲截止 狀態，而保持施加到電晶體1 60的閘極電極的電荷（保持 )° 因爲電晶體1 62的截止電流極小，所以電晶體1 60的 閘極電極的電荷被長期保持。 接下來，說明資料的讀出。當在對第一佈線施加規定 的電位（恒電位）的狀態下，對第五佈線施加適當的電位 (讀出電位）時，第二佈線根據保持在電晶體1 60的閘極 電極的電荷量具有不同的電位。一般來說，這是因爲如下 緣故：在電晶體160爲η .通道型電晶體時，當對電晶體 160的閘極電極施加QH時的外觀上的臨界値Vth_H低於當 對電晶體160的閘極電極施加Ql時的外觀上的臨界値 Vth_L。在此，外觀上的臨界値是爲了使電晶體160成爲 “導通狀態”所需要的第五佈線的電位。因此，藉由將第 五佈線的電位設定爲Vth H和Vth L之間的電位V〇，可以 辨别施加到電晶體1 60的閘極電極的電荷。例如，在寫入 中，在對電晶體1 60的閘極電極施加Qh的情況下，當第 五佈線的電位成爲V〇 ( >Vth_H)時，電晶體160成爲“導 通狀態”。在對電晶體1 60的閘極電極施加Ql的情況下 -48- 201208044 ，即使在第五佈線的電位成爲vG ( <vth_L) 160還保持“截止狀態”。由此，可以根據第 位讀出所保持的資料。 另外，當將記億單元佈置爲陣列狀而使用 以唯讀出所希望的記憶單元的資料。像這樣， 的記憶單元的資料，而不讀出除此之外的記億 時，只要對讀出物件以外的記憶單元的第五佈 電晶體1 6 0的閘極電極的狀態如何都使電晶體 截止狀態”的電位，即小於Vth_H的電位，即 對讀出物件以外的記憶單元的第五佈線施加無 的狀態如何都使電晶體1 60成爲“導通狀態” 大於Vth_L的電位，即可。 接下來，說明資料的重寫。資料的重寫與 的寫入及保持同樣地進行。也就是說，將第四 設定爲電晶體162成爲導通狀態的電位，使電 爲導通狀態。由此，第三佈線的電位（有關新 位）被施加到電晶體1 60的閘極電極及電容元 後，藉由將第四佈線的電位設定爲電晶體162 態的電位，使電晶體1 62成爲截止狀態，電晶 極電極成爲有關新的資料的電荷被施加的狀態 如此，根據所公開的發明的半導體裝置可 寫入資料來對資料直接重寫。由此’不需要快 需要的利用高電壓從浮動閘極抽出電荷的工作 制起因於擦除工作的工作速度的降低。就是說 時，電晶體 二佈線的電 時，需要可 當讀出規定 單元的資料 線施加無論 1 6 0成爲“ 可。或者， 論閘極電極 的電位，即 上述的資料 佈線的電位 晶體1 6 2成 的資料的電 件164 。然 成爲截止狀 體160的閘 〇 以藉由再度 閃記憶體等 ，而可以抑 ，可以實現 -49- 201208044 半導體裝置的高速工作。 另外，電晶體1 62的源極電極及汲極電極中的一方藉 由與電晶體1 60的閘極電極電連接而起到與用作非易失性 記憶元件的浮動閘極型電晶體的浮動閘極同等的作用。由 此，有時將附圖中的電晶體162的源極電極及汲極電極中 的一方與電晶體160的閘極電極電連接的部分稱爲浮動閘 極部FG。當電晶體1 62處於截止狀態時，可以認爲該浮 動閘極部FG被埋設在絕緣體中，而在浮動閘極部FG中 保持電荷。因爲使用氧化物半導體的電晶體162的截止電 流爲使用矽半導體等形成的電晶體的截止電流的十萬分之 —以下，所以可以不考慮因電晶體1 62的漏泄而導致的儲 存在浮動閘極部FG中的電荷的消失。也就是說，藉由採 用使用氧化物半導體的電晶體1 62，可以製造出即使沒有 電力供應也能夠保持資料的非易失性儲存裝置。 例如，在室溫（25 °C )下的電晶體162的截止電流爲 10zA(lzA (仄普托安培）爲1χ1(Γ21Α)以下並且電容元 件164的電容値爲10fF左右的情況下，能夠在至少104 秒以上的期間保持資料。另外，不用說，該保持時間根據 電晶體特性或電容値而變動。 此外，在此情況下不存在在現有的浮動閘極型電晶體 中被指出的閘極絕緣膜（隧道絕緣膜）的劣化的問題。也 就是說，可以解決以往被視爲問題的將電子注入到浮動閘 極時的閘極絕緣膜的劣化問題。這意味著在原理上沒有寫 入次數的限制。此外，也不需要在現有的浮動閘極型電晶 -50- 201208044 體中當進行寫入或擦除時需要的高電壓。 圖10A-1所示的半導體裝置可以被認爲如圖10a_2所 示的半導體裝置，其中’構成該半導體裝置的電晶體等的 要素包括電阻及電容器。也就是說，可以認爲在圖10A-2 中’電晶體1 60和電容元件1 64分別包括電阻及電容器。 R1及C1分別是電容元件164的電阻値及電容値，其中電 阻値R 1相當於構成電容元件1 64的絕緣層的電阻値。此 外，R2及C2分別是電晶體1 60的電阻値及電容値，其中 電阻値R2相當於電晶體1 60處於導通狀態時的閘極絕緣 層的電阻値，電容値C2相當於所謂的閘極電容（形成在 閘極電極與源極電極或汲極電極之間的電容以及形成在閘 極電極與通道形成區之間的電容）的電容値。 當以電晶體1 62處於截止狀態時的源極電極和汲極電 極之間的電阻値（也稱爲有效電阻）爲ROS時，在電晶 體162的閘極洩漏足夠小的條件下，若R1及R2滿足R1 2 ROS且R2 g ROS，貝丨J電荷的保持期間（還可以稱爲資 料的保持期間）主要取決於電晶體162的截止電流。 反之，若不滿足該條件，則即使電晶體1 62的截止電 流足夠小，也難以充分確保保持期間。這是因爲電晶體 1 6 2的截止電流以外的洩漏電流（例如’發生在電晶體 1 6 0的源極電極和閘極電極之間的洩漏電流等）較大的緣 故。由此，可以說，本實施例所公開的半導體裝置最好是 滿足上述關係的半導體裝置。 另一方面，C1和C2最好滿足C12C2的關係。這是 -51 - 201208044 因爲如下緣故：藉由增加C1，當利用第五佈線控制浮動 閘極部FG的電位時，可以對浮動閘極部FG高效地施加 第五佈線的電位，從而可以將施加到第五佈線的電位之間 (例如，讀出電位和非讀出電位）的電位差抑制爲小。 藉由滿足上述關係，可以製造出更良好的半導體裝置 。另外，R 1及R2取決於電晶體1 60的閘極絕緣層或電容 元件164的絕緣層。C1及C2也是同樣的。因此，最好的 是，適當地設定閘極絕緣層的材料或厚度等，以滿足上述 關係。 在本實施例所示的半導體裝置中，浮動閘極部FG雖 然起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極同 等的作用，但是，本實施例中的浮動閘極部FG具有與快 閃記憶體等的浮動閘極根本不同的特徵。因爲在快閃記憶 體中施加到控制閘極的電壓高，所以爲了防止其電位影響 到相鄰的單元的浮動閘極，需要在各單元之間保持一定程 度的間隔。這是阻礙半導體裝置的高整合化的主要原因之 一。並且，該主要原因是起因於藉由施加高電場發生隧道 電流的快閃記憶體的根本原理的。 另一方面，根據本實施例的半導體裝置根據使用氧化 物半導體的電晶體的開關而工作，並且不使用如上所述的 利用隧道電流的電荷注入的原驾。換言之，不需要快閃記 憶體所需要的用來注入電荷的高電場。由此，因爲不需要 考慮控制閘極帶給相鄰的單元的高電場的影響，所以容易 實現高整合化。 -52- 201208044 此外’不需要高電場及大型週邊電路（升壓電路等） 的一點也是優越於快閃記憶體的一點。例如，在寫入二級 (一位元）資料的情況下，在—個記憶單元中’施加到根 據本實施例的記憶單元的電壓（同時施加到記憶單元的各 端子的電位中的最大電位與最小電位之間的差異）的最大 値可以爲5 V以下’最好爲3 v以下。 在使構成電容元件164的絕緣層的相對介電常數εΓΐ 與構成電晶體160的絕緣層的相對介電常數εΓ2不同時， 容易在構成電容元件164的絕緣層的面積S1和電晶體 160中的構成閘極電容的絕緣層的面積S2滿足2.S22S1 (最好的是，S2 2S1)的同時實現C1gC2。換言之，容 易在減小構成電容元件164的絕緣層的面積的同時實現 C12C2。明確而言’例如’藉由作爲構成電容元件ι64 的絕緣層採用含有如氧化給等high-k材料的膜、或者含 有如氧化給等high-k材料的膜和含有氧化物半導體的膜 的疊層結構，可以將srl設定爲1〇以上，最好設定爲15 以上，並且藉由作爲構成閘極電容的絕緣層採用氧化砂， 可以將εΓ2設定爲3至4。 藉由採用這種結構的組合，可以實現根據所公開的發 明的半導體裝置的進一步的高整合化。 另外，爲了增大半導體裝置的儲存容量，除了採用高 整合化以外，還可以採用多値化。例如，藉由採用對記億 單元中的一個寫入三級以上資料的結構，與寫入二級資料 時相比可以增大儲存容量。例如，藉由不僅將上述的施加 -53- 201208044 低電位的電荷Ql及施加高電位的電荷Qh施加到第一電晶 體的閘極電極而且還將施加其他電位的電荷Q施加到第 一電晶體的閘極電極，可以實現多値化。在此情況下’即 使採用F2値（單元面積的最小加工尺寸比）不夠小的電 路結構，也可以充分確保儲存容量。 另外，上面說明了使用以電子爲多數載子的η型電晶 體（η通道型電晶體）的情況，但是當然可以使用以電洞 爲多數載子的Ρ型電晶體代替η型電晶體。 如上所述，根據本實施例的半導體裝置適於高整合化 ，並且藉由根據所公開的發明的一個實施例在多個記億單 元中共同使用佈線並減小接觸區域等，可以提供進一步提 高整合度的半導體裝置。 本實施例所示的結構及方法等可以與其他實施例所示 的結構及方法等適當地組合來使用。 實施例4 在本實施例中，將說明上述實施例中所說明的半導體 裝置的應用例子之一。明確而言，將說明將上述實施例中 所說明的半導體裝置排列成矩陣狀的半導體裝置的一個例 子。 圖11示出具有（mxn)位元儲存容量的半導體裝置 的電路圖的一個例子。另外，在圖11中，當形成有多個 具有相同功能的佈線時，在佈線名稱後附上“ _1 ” 、 “ _2 ”、“ _m” 、 “ _n”等而區別。 -54- 201208044 根據本發明的一個實施例的半導體裝置包括m 爲2以上的整數）信號線S ; m條字線WL ; η條（η 以上的整數）位元線BL ; k條（k爲小於η的自然數 線SL ;以縱m個（列）><橫η個（行）的矩陣狀佈置 憶單元1 1 00的記億單元陣列；以及如第一驅動電路 、第二驅動電路1112、第三驅動電路1113、第四驅 路1114等的週邊電路。在此，記憶單元11〇〇採用上 施例中說明的結構（圖1 0 A -1所示的結構）。 各記憶單元1 1 00分別包括第一電晶體、第二電 及電容元件。在各記億單元1 1 〇〇中，第一電晶體的 電極、第二電晶體的源極電極及汲極電極中的一方和 元件的電極中的一方電連接，源線SL與第一電晶體 極電極（源極區）電連接。再者，位元線BL、第二 體的源極電極及汲極電極中的另一方和第一電晶體的 電極電連接，字線WL與電容元件的電極中的另一方 接，並且信號線S與第二電晶體的閘極電極電連接。 是說，源線SL相當於圖1 0A-1所示的結構中的第一 (1st Line )，位元線BL相當於第二佈線（2nd Line 第三佈線（3rd Line )，信號線S相當於第四佈線 Line )，並且字線WL相當於第五佈線（5th Line )。 此外，在圖1 1所示的記億單元陣列中，位元線 源線SL、字線WL及信號線S構成矩陣。一條位元| 連接有佈置在同一行上的m個記億單元1 1 〇〇。此外 條字線WL及一條信號線S分別連接有佈置在同一列 爲2 )源 有記 1111 動電 述實 晶體 閘極 電容 的源 電晶 汲極 電連 也就 佈線 。及 (4th BL、 泉BL ) — 上的 -55- 201208044 η個記憶單元1 1 0 0。此外，由於源線S L的個數少於位元 線B L的個數，所以一條源線S L需要與多個記億單元 1100連接，該多個記億單元11〇〇至少包括與彼此不同的 行的位元線BL連接的記憶單元1 1〇〇。換言之，一條源線 SL連接有j個（j爲（m+1)以上且（mxn)以下的整數 )的記憶單元1 1 〇〇。另外，最好對多條位元線BL佈置一 條源線SL (即，（n/k )爲整數）。在此情況下，若相同 個數的記憶單元1 1 〇〇連接於各源線SL，則一條源線SL 連接有（nixn/k)個記億單元1100。 藉由採用圖11所示的記億單元陣列的結構，其中使 記憶單元1100之一和其他記憶單元11〇〇連接的一條源線 SL與多個記憶單元1100連接，該多個記億單元1100至 少包括與彼此不同的行的位元線BL連接的記憶單元1 1 00 ，由於使源線SL的個數少於位元線BL的個數，所以可 以充分減少源線的個數，從而可以提高半導體裝置的整合 度。 位元線BL與第一驅動電路1 1 1 1電連接，源線SL與 第二驅動電路1112電連接，信號線S與第三驅動電路 1Π3電連接，字線WL與第四驅動電路1114電連接。另 外，在此雖然獨立地設置第一驅動電路Π11、第二驅_ 電路1112、第三驅動電路1113及第四驅動電路1114，但 是所公開的發明不侷限於此。也可以採用具有任一個或％ 個功能的驅動電路。 接下來，將說明寫入工作及讀出工作。圖12爲圖n -56- 201208044 所示的半導體裝置的寫入工作及讀出工作的時序圖的一個 例子。 另外，爲了簡便起見，在此雖然說明由2列χ2行的 記憶單元陣列構成的半導體裝置的工作，但是所公開的發 明不侷限於此。 將說明對第一列上的記憶單元1 1 0 0 ( 1，1 )及記憶 單元1100(1 ’2)進行寫入的情況以及從第一列上的記 憶單元1 100 ( 1，1 )及記憶單元1100 ( 1，2)進行讀出 的情況。另外’下面說明對記憶單元（1，1 )寫入的資料 爲“ 1”且對記憶單元（1，2 )寫入的資料爲“ 0”的情況 〇 首先，說明寫入。首先，對第一列信號線S_1施加電 位V 1，使第一列上的第二電晶體成爲導通狀態3此外， 對第二列信號線S_2施加電位0V，使第二列上的第二電 晶體成爲截止狀態。 此外，對第一行位元線BL_1施加電位V2，並且對第 二行位元線BL_2施加電位〇v。 其結果，電位V 2被施加到記憶單元（1的浮動 閘極部F G ’並且電位〇 V被施加到記憶單元（丨，2 )的浮 動閘極部FG。在此，電位V2爲高於第一電晶體的臨界値 的電位。並且，將第一列信號線3_丨_的電位設定爲〇V， 使第一列上的第二電晶體成爲截止狀態。這樣寫入結束。 另外’最好將電位V 2設定爲與電位v 1同等或電位V 1以 下的電位。 -57- 201208044 另外，在寫入工作期間，將第一列字線WL_ 1及第二 列字線WL_2的電位設定爲電位0V。此外，當寫入結束 時，在使第一行位元線BL_ 1的電位改變之前，將第一列 信號線S_1的電位設定爲電位0V。在寫入結束後，當寫 入資料“ 0”時的記憶單元的臨界値爲VwO，而當寫入資 料“ 1 ”時的記憶單元的臨界値爲Vwl。在此，記億單元 的臨界値是指當第一電晶體的源極電極和汲極電極之間的 電阻狀態發生變化時的連接於字線WL的端子的電壓。另 外，在此，Vw0>0>Vwl » 接下來，說明讀出。在此，位元線BL電連接有圖13 所示的讀出電路。 首先’對第一列字線WL_1施加電位0V，並且對第 二列字線WL_2施加電位VL。電位VL爲低於臨界値 Vwl的電位。當將字線WL_1的電位設定爲電位0V時， 第一列上的保持資料“ 0 ”的記憶單元的第一電晶體成爲 截止狀態’而第一列上的保持資料“ 1 ”的記憶單元的第 一電晶體成爲導通狀態。當將字線WL_2的電位設定爲電 位V L時，在第二列上的保持資料“ ”或“ 1 ”的記憶單 元中第一電晶體都成爲截止狀態。 其結果，由於記憶單元（1，1)的第一電晶體處於導 通狀態’所以位元線BL_1 -源線SL之間成爲低電阻狀態 ’並且由於記憶單元（1，2 )的第一電晶體處於截止狀態 ，所以位元線B L_2 -源線S L之間成爲高電阻狀態。與位 元線BL_1及位元線BL_2連接的讀出電路可以根據位元 -58- 201208044 線的電阻狀態的差別讀出資料。 另外’在讀出工作期間’對信號線s_ 1施加電位ον 並且對信號線s_2施加電位VL，而使所有的第二電晶體 成爲截止狀態。由於第一列上的浮動閘極部FG的電位爲 0V或V2，所以藉由將信號線S_1設定爲電位0V，可以 使所有的第二電晶體成爲截止狀態。另一方面，當對字線 WL_2施加電位VL時，第二列上的浮動閘極部FG的電位 成爲低於寫入剛結束後的電位的電位。由此，爲了防止第 二電晶體成爲導通狀態，將信號線S_2的電位設定爲與字 線WL_2的電位同等的低電位（電位VL )。也就是說， 在不進行讀出的列上，將信號線S和字線WL的電位設定 爲相同電位（電位VL )。據此，可以使所有的第二電晶 體成爲截止狀態。 將說明作爲讀出電路使用圖13所示的電路時的輸出 電位。在圖13所示的讀出電路中，位元線BL藉由由讀 使能信號（RE信號）控制的開關與時鐘反相器及電晶體 連接，該電晶體與電位V1被施加的佈線二極體連接。此 外，對源線SL施加恒電位（例如0V )。由於位元線 BL_1和源線SL之間爲低電阻，所以低電位被輸入到時鐘 反相器，而輸出D_1爲High。由於位元線BL_2和源線 S L之間爲高電阻，所以高電位被輸入到時鐘反相器，而 輸出D_2爲Low。 工作電位例如可以爲V1=2V’ V2=1.5V，VH = 2V’ VL = -2V。 -59- 201208044 接下來’將說明與上述寫入工作不同的寫入工作。要 寫入的資料與上述寫入工作中的資料相同。圖14爲該寫 入工作及讀出工作的時序圖的—個例子。 在使用圖12所示的時序圖的寫入（對第一列進行寫 入）中’由於當進行寫入時的字線WL_2的電位爲電位 〇 V ’所以例如當寫入在記憶單元（2，1 )或記憶單元（2 ’ 2)中的資料爲資料“1”時，在位元線bl_1與位元線 BL_2之間流過恒電流。這是因爲，當對第—列進行寫入 時’第二列上的記億單元所具有的第一電晶體成爲導通狀 態’並且位元線BL_ 1與位元線BL_2藉由源線以低電阻 連接的緣故。圖14所示的寫入工作是防止這種恒電流的 發生的方法。 首先，對第一列信號線S_1施加電位VI，使第一列 上的第二電晶體成爲導通狀態。此外，對第二列信號線 S_2施加電位0V.，使第二列上的第二電晶體成爲截止狀 態。 此外，對第一行位元線BL_1施加電位V2，並且第二 行位元線BL_2施加電位0V。 其結果，對記億單元（1，0的浮動閘極部FG施加 電位V2，對記憶單元（1，2 )的浮動閘極部FG施加電位 0V。在此，電位V2爲高於第一電晶體的臨界値的電位。 並且，將第一列信號線S_ 1的電位設定爲〇V ’使第一列 上的第二電晶體成爲截止狀態’這樣寫入結束。 另外，在寫入工作期間’將第一列字線WL-1的電位 -60- 201208044 設定爲電位〇V，並且將第二列字線WL__2的電位設定爲 電位VL»藉由將第二列字線WL_2的電位設定爲電位VL ’在第二列上的保持資料“ ”或“ 1 ”的所有記億單元中 ，第一電晶體都成爲截止狀態。此外，在寫入工作期間， 對源線SL施加電位V2。當寫入資料都是“ 〇”時，也可 以對源線施加電位0V。 此外，在寫入結束時，在使第一行位元線BL_1的電 位變化之前，將第一列信號線S_1的電位設定爲電位〇v 。在寫入結束後，寫入的資料爲“ 〇 ”時的記憶單元的臨 界値爲Vw0，而寫入的資料爲“ 1 ”時的記憶單元的臨界 値爲 Vwl。在此，Vw0>0>Vwl。 在該寫入工作中’由於不進行寫入的列（在此情況下 的第二列）上的記憶單元的第一電晶體處於截止狀態，所 以只有進行寫入的列上的記憶單元具有在位元線和源線之 間發生恒電流的問題。當對進行寫入的列上的記憶單元寫 入資料“ ”時，由於該記憶單元所具有的第一電晶體成 爲截止狀態，所以不發生恒電流。另一方面，當對進行寫 入的列上的記憶單元寫入資料“ 1 ”時，由於該記憶單元 所具有的第一電晶體成爲導通狀態，所以當在源線SL和 位元線BL (在此情況下的位元線BL_1 )之間存在電位差 時，發生恒電流。於是，將源線SL的電位設定爲與位元 線BL_1的電位V2相同的電位，可以防止在位元線和源 線之間發生的恒電流。 如上所述，藉由進行該寫入工作，可以防止當進行寫 -61 - 201208044 入時發生的恒電流。也就是說，在該寫入工作中，可以充 分抑制進行寫入工作時的耗電量。 另外，讀出工作與上述讀出工作相同。 藉由將截止電流極小的含有氧化物半導體的半導體裝 置用作圖π所示的半導體裝置，能夠極爲長期保持儲存 資料。也就是說，由於可以不需要刷新工作或可以使刷新 工作的頻度極低，所以可以充分降低耗電量。此外，即使 沒有電力供應，也能夠長期保持儲存資料。 此外，圖11所示的半導體裝置當寫入資料時不需要 高電壓，而且元件退化的問題也沒有。因此，圖11所示 的半導體裝置對能夠重寫的次數沒有限制，這是現有的非 易失性記憶體所具有的問題，因此顯著提高可靠性。再者 ，因爲藉由使電晶體成爲導通狀態或截止狀態來寫入資料 ’所以容易實現高速工作。此外，還有不需要用於擦除資 料的工作的優點。 此外，因爲使用氧化物半導體以外的材料的電晶體能 夠進行充分高速的工作，所以藉由將該電晶體與使用氧化 物半導體的電晶體組合來使用，可以充分確保半導體裝置 的工作（例如，資料的讀出工作）的高速性。此外，藉由 利用使用氧化物半導體以外的材料的電晶體，可以正好實 現被要求高速工作的各種電路（邏輯電路、驅動電路等） 〇 如此，藉由將使用氧化物半導體以外的材料的電晶體 和使用氧化物半導體的電晶體設置爲一體，可以實現具有 •62- 201208044 新穎特徵的半導體裝置。 再者，在圖11所示的半導體裝置中，可以減少每一 個記憶單元所需要的佈線個數。由此，可以減小記憶單元 所占的面積，而可以增大半導體裝置的每單位面積的儲存 容量。 一 本實施例所示的結構及方法等可以與其他實施例所示 的結構及方法等適當地組合來使用。 實施例5 在本實施例中，使用圖15A至15F說明將上述實施 例所說明的半導體裝置應用於電子設備的情況。在本實施 例中，對將上述半導體裝置應用於電腦、行動電話機（也 稱爲手機、行動電話裝置）、可攜式資訊終端（包括可攜 式遊戲機、聲音再現裝置等）、數位相機、數位攝像機、 電子紙、電視裝置（也稱爲電視或電視接收機）等的電子 設備的情況進行說明。 圖15A示出筆記本型個人電腦，該筆記本個人電腦 包括框體701、框體702、顯示部分703、.鍵盤704等》 在框體701及框體702中的至少一個設置有上述的實施例 所示的半導體裝置。因此，可以製造出其寫入及讀出資料 的速度很快，能夠長期保持儲存資料，而且耗電量被充分 降低了的筆記本型個人電腦。 圖1 5 Β示出可攜式資訊終端（PDA )，其主體7 1 1包 括顯示部分713、外部介面715及操作按鈕714等。此外 -63- 201208044 ，它還包括用來操作可攜式資訊終端的觸摸筆712等。在 主體711中設置有上述實施例所示的半導體裝置。因此， 可以製造出其寫入和讀出資料的速度很快，能夠長期保持 儲存資料，而且耗電量被充分降低了的可攜式資訊終端。 圖15C示出安裝有電子紙的電子書閱讀器720，該電 子書閱讀器包括兩個框體，即框體72 1和框體72 3。框體 72 1設置有顯示部分725，並且框體723設置有顯示部分 72 7。框體72 1和框體72 3由軸部737彼此連接，並且可 以以該軸部73 7爲軸進行開閉動作。此外，框體72 1包括 電源731、操作鍵733及揚聲器735等。在框體72 1和框 體72 3中的至少一個設置有上述實施例所示的半導體裝置 。因此，可以製造出其寫入和讀出資料的速度快，能夠長 期保持儲存資料，而且耗電量被充分降低了的電子書閱讀 器。 圖15D示出行動電話機，該行動電話機包括兩個框 體，即框體740和框體741。再者，框體740和框體741 滑動而可以從如圖1 5 D所示那樣的展開狀態變成重疊狀 態，因此可以贲現適於攜帶的小型化。此外’框體74 1包 括顯示面板742、揚聲器743、麥克風744、操作鍵745、 定位裝置746、照相用透鏡747以及外部連接端子74 8等 。此外，框體74 0包括對行動電話機進行充電的太陽能電 池單元749和外部記憶體插槽750等。此外，天線被內置 在框體741中。在框體740和框體74 1中的至少一個設置 有上述實施例所示的半導體裝置。因此，可以製造出其寫 -64- 201208044 入和讀出資料的速度很快’能夠長期保持儲存資料，而且 耗電量被充分降低了的行動電話機。 圖15E示出數位相機，該數位相機包括主體761、顯 示部分767、取景器部分763、操作開關764、顯示部分 765以及電池766等。在主體761中設置有上述實施例所 示的半導體裝置。因此，可以製造出其寫入和讀出資料的 速度很快，能夠長期保持儲存資料，而且耗電量被充分降 低了的數位相機。 圖15F示出電視裝置770，該電視裝置包括框體771 、顯示部分773以及支架775等。可以使用框體771所具 有的開關、遙控操作機7 80來進行電視裝置770的操作。 框體771和遙控操作機780安裝有上述實施例所示的半導 體裝置。因此，可以製造出其寫入和讀出資料的速度很快 ，能夠長期保持儲存資料，而且耗電量被充分降低了的電 視裝置。 如上所述，根據本實施例的電子設備安裝有根據上述 實施例的半導體裝置。因此，可以製造出耗電量被降低了 的電子設備。 範例1 在本範例中示出對具有偏置區的電晶體中的截止電流 與沒有偏置區的電晶體中的截止電流進行對比的結果，沒 有偏置區的電晶體是其半導體層的整個區域與源極電極、 汲極電極或閘極電極重疊的電晶體。 -65 - 201208044 首先，下面說明本範例中的截止電流値的算出例子。 在本範例中藉由利用使用特性評估電路的洩漏電流測量技 術，測量截止電流値。 圖1 6爲表示特性評估電路的結構的電路圖。圖1 6所 示的特性評估電路裝有多個測量系統801。多個測量系統 801彼此並聯。在此，作爲特性評估電路的結構的一個例 子示出八個測量系統801並聯的結構。 測量系統80 1包括電晶體8 1 1、電晶體8 1 2、電容元 件8 1 3、電晶體8 1 4以及電晶體8 1 5。 電壓VI輸入到電晶體811的源極及汲極電極中的一 方，並且電壓Vext_a輸入到電晶體81 1的閘極。電晶體 8 1 1爲用於注入電荷的電晶體。 電晶體8 1 2的源極及汲極電極中的一方與電晶體8 1 1 的源極及汲極電極中的另一方連接，電壓V2輸入到電晶 體812的源極及汲極電極的另一方，並且電壓Vext_b輸 入到電晶體8 1 2的閘極。電晶體8 1 2爲用於評估洩漏電流 的電晶體。另外，這裏所說的洩漏電流是包括電晶體的截 止電流的洩漏電流。 電容元件8 1 3的第一電極與電晶體8 1 1的源極及汲極 電極中的另一方連接，並且電壓V2輸入到電容元件813 的第二電極。在此，作爲電壓V2輸入0V。 電壓V3輸入到電晶體8 1 4的源極及汲極電極中的一 方，並且電晶體8 1 4的閘極與電晶體8 1 1的源極及汲極電 極中的另一方連接。另外，將電晶體814的閘極、電晶體 -66- 201208044 811的源極及汲極電極中的另一方、電晶體812的源極及 汲極電極中的一方與電容元件813的第一電極連接的部分 還稱爲節點A。 電晶體815的源極及汲極電極中的一方與電晶體814 的源極及汲極電極中的另一方連接，電壓V4輸入到電晶 體815的源極及汲極電極中的另一方，並且電壓Vext_c 輸入到電晶體 81 5的閘極。另外，在此，作爲電壓 Vext_c 輸入 0.5V。 再者’在測量系統801中 > 將電晶體814的源極及汲 極電極中的另一方與電晶體815的源極及汲極電極中的— 方連接的部分的電壓作爲輸出電壓Vout來輸出。 在本範例中，作爲電晶體8 1 1的一個例子採用包括氧 化物半導體層，而且其通道長度L= 10 μιη且其通道寬度 W=10pm的電晶體。此外，作爲電晶體814及電晶體815 的一個例子採用包括氧化物半導體層，而且其通道長度 Ι^ = 3μηι且其通道寬度\ν=100μιη的電晶體。此外，作爲電 晶體812的一個例子採用包括氧化物半導體層，而且源極 電極及汲極電極與氧化物半導體層的上部接觸的底閘極結 構的電晶體。並且，作爲電晶體8 1 2採用結構Α及結構Β 的兩種結構的電晶體，以測量通道寬度W不同的四個條 件（參照圖表Ο 。 -67- 201208044 [圖表1] 電晶體結構 通道長度 L Γ μιη] 通道寬度 W [ μιη] 條件1 結構A 10 1χ105 條件2 結構A 10 1 x 1 0 6 條件3 結構B 10 IxlO5 條件4 結構B 10 lxl Ο6 另外，圖表1中的結構A的電晶體爲如圖20A所示 的包括閘極電極600 '隔著閘極絕緣層602設置在閘極電 極600上的氧化物半導體層604、以及設置在氧化物半導 體層604上的源極電極605 a及汲極電極605b的底閘極型 電晶體。結構A的電晶體爲在氧化物半導體層中具有偏 置區（L0FF_S及L0FFD)的根據本發明的一個實施例的電 晶體，並且將其偏置寬度L0FFS、1^01^_0都設定爲Ιμιη。 此外，圖表1中的結構Β的電晶體爲如圖20Β所示的包 括閘極電極600、隔著閘極絕緣層602設置在閘極電極 600上的氧化物半導體層604、以及設置在氧化物半導體 層604上的源極電極605a及汲極電極605b的底閘極型電 晶體。爲了與結構A的電晶體比較’在結構B的電晶體 中，氧化物半導體層6〇4的整個區域與源極電極6〇5a、 汲極電極605b以及閘極電極600重疊。此外’結構B的 電晶體在氧化物半導體層604中包括其與源極電極605a 及閘極電極600重疊的區域（Lov_s )及其與汲極電極 605b及閘極電極600重疊的區域（L0VD)。在結構B的 電晶體中，L〇v_s& L〇v_d的寬度都是2μηι。 -68- 201208044 如圖1 6所示，藉由分別設置用於注入電荷的電晶體 811和用於評估洩漏電流的電晶體812’可以在注入電荷 時一直使用於評估洩漏電流的電晶體812處於截止狀態。 在不設置用於注入電荷的電晶體811的情況下’需要在注 入電荷時一旦使用於評估洩漏電流的電晶體812成爲導通 狀態，但是，若是當從導通狀態變成截止狀態的恒定狀態 時需要較長時間的元件，則爲了測量要花費較長時間。 此外，藉由分別設置用於注入電荷的電晶體811和用 於評估洩漏電流的電晶體8 1 2，可以將各電晶體形成爲適 當的尺寸。此外，藉由使用於評估洩漏電流的電晶體812 的通道寬度W大於用於注入電荷的電晶體811的通道寬 度W，可以相對減少用於評估洩漏電流的電晶體8 1 2以外 的特性評估電路的洩漏電流成分。其結果，能夠高精度地 測量用於評估洩漏電流的電晶體8 1 2的洩漏電流。並且， 由於不需要當注入電荷時一旦使用於評估洩漏電流的電晶 體8 1 2成爲導通狀態，所以沒有節點A的電壓因用於評 估洩漏電流的電晶體8 1 2的通道形成區的電荷的一部分流 向節點A而變動的影響。 另一方面，藉由使用於注入電荷的電晶體811的通道 寬度W小於用於評估洩漏電流的電晶體8 1 2的通道寬度 W，可以相對降低用於注入電荷的電晶體8 1 1的洩漏電流 。此外，在當注入電荷時的開關之際，節點A的電壓因 用於評估洩漏電流的電晶體8 1 2的通道形成區的電荷的一 部分流向節點A而變動的程度也小。 -69- 201208044 此外，如圖1 6所示，藉由採用多個測量系統並聯的 結構，能夠更正確地算出特性評估電路的洩漏電流。 接下來，將說明使用圖16所示的特性評估電路算出 本範例的電晶體的截止電流値的方法》 首先，使用圖17說明使用圖16所示的特性評估電路 測量洩漏電流的方法。圖17爲用於說明使用圖16所示的 特性評估電路測量洩漏電流的方法的時序圖。 使用圖16所示的特性評估電路測量洩漏電流的方法 被分爲寫入期間及保持期間。下面說明各個期間的工作。 首先’在寫入期間，作爲電壓Vext_b輸入使電晶體 812成爲截止狀態的電壓VL ( -3V )。此外，在作爲電壓 VI輸入寫入電壓Vw之後，作爲電壓Vext_a輸入使電晶 體811在一定期間成爲導通狀態的電壓VH(5V)。據此 ，電荷被儲存在節點A，而節點A的電壓成爲與寫入電壓 Vw同等的値。然後，作爲電壓Vext_a輸入使電晶體81 1 成爲截止狀態的電壓VL。然後，作爲電壓VI輸入電壓 VSS ( 0V )。 然後’在保持期間，測量輸出電壓V 〇 u t。藉由測量 Vout ’可以算出節點a的電位。並且，可以根據節點a 的電壓的變化量測量節點A所保持的電荷量的變化，並 且可以算出電晶體812的洩漏電流。藉由上述步驟，可以 將電荷儲存在節點A並且測量節點A的電壓的變化量。 —般來說’節點A的電壓Va作爲輸出電壓V〇ut的 函數由算式（1 )表示。 -70- 201208044 [算式1]
Va = F(V〇ut) ( 1 ) 此外，節點A的電荷QA可以使用節點A的電壓Va 、連接到節點A的電容CA、常數（const)由如下算式（ 2)表示。在此，連接於節點A的電容CA爲電容元件813 的電容和電容元件813以外的電容成分的總和。 [算式2]
Qa =CaVa + const ( 2) 由於節點A的電流IA爲流向節點A的電荷（或從節 點A流出的電荷）的時空分異，所以節點A的電流IA由 算式（3 )表示。 [算式3] j 二厶Qa 二。/ AF(Vo“t) ( 3 ) A— td _ At 另外，在此，作爲—個例子’將At設定爲大約 54000sec。像這樣，因爲可以利用連接於節點Α的電容 CA及輸出電壓Vout算出作爲洩漏電流的節點A的電流IA ，所以能夠算出特性評估電路的洩漏電流。 接下來，將示出藉由使用上述特性評估電路的測量方 法測量輸出電壓的結果及根據該測量結果算出的特性評估 電路的洩漏電流値。 -71 - 201208044 在測量中，反復進行對節點A的電荷儲存和對節點A 的電壓的變化量的測量（也稱爲儲存及測量工作）。首先 ，進行十五次第一儲存及測量工作。在第一儲存及測量工 作中，在寫入期間作爲寫入電壓Vw輸入5V的電壓，並 且在保持期間保持1小時。接下來，反復進行兩次第二儲 存及測量工作。在第二儲存及測量工作中，在寫入期間作 爲寫入電壓Vw輸入3.5V的電壓，並且在保持期間保持 50小時。接下來，進行一次第三儲存及測量工作。在第 三儲存及測量工作中，在寫入期間作爲寫入電壓Vw輸入 4.5V的電壓，並且在保持期間保持10小時。藉由反復進 行儲存及測量工作，確認到所測定的是恒定狀態下的電流 値。這樣，可以從流過節點Α的電流ΙΑ除去瞬態電流（ 從開始測量後隨時間的經過一起減少的電流成分）。其結 果，可以更高精度地測量洩漏電流。 圖1 8示出在室溫（2 5 °C )及8 5 °C下的根據上述測量 結果估計的條件1至條件4的節點A的電壓和洩漏電流 之間的關係。如圖1 8所示，在室溫或85 °C的環境下，都 確認到具有偏置區的結構A的電晶體的洩漏電流低於沒 有偏置區的結構B的電晶體的洩漏電流。此外，結構a 的電晶體的洩漏電流在85°C的環境下也是ΙζΑ/μιη以下。 如上所述，在使用包括具有通道形成層的功能且高純 度化的氧化物半導體層的電晶體的特性評估電路中，由於 洩漏電流値足夠低，所以可以確認到具有偏置區的電晶體 的截止電流足夠小。此外，可以確認到即使在溫度上升時 -72- 201208044 ，該電晶體的截止電流也足夠小。藉由將這種電晶體應用 於半導體裝置，可以製造出可靠性高的半導體裝置。 另外，在本範例中，雖然使用底閘極型電晶體分析了 具有偏置區的電晶體的洩漏電流和沒有偏置區的電晶體的 洩漏電流，但是，還在將偏置區應用於頂閘極結構的電晶 體時也是同樣有效的。因此，還可以降低頂閘極結構的電 晶體中的截止電流。 範例2 在本範例中示出對具有偏置區的頂閘極型電晶體進行 計算而得到的截止電流値。 在本範例的計算中使用的電晶體的結構與實施例2所 示的電晶體3 62的結構相同，其中包括氧化物半導體層； 設置在氧化物半導體層上的源極電極及汲極電極；覆蓋氧 化物半導體層、源極電極及汲極電極的閘極絕緣層；以及 隔著閘極絕緣層與氧化物半導體層重疊的閘極電極。 在本實施例的計算中，將氧化物半導體層假設爲本徵 半導體，並且將其厚度設定爲30nm，帶隙（Eg )爲 3.15 eV，電子親和力（χ)爲4.3 eV，介電常數爲15，電 子遷移率爲l〇cm2/Vs。此外，作爲閘極絕緣層使用氧化 矽，並且將其介電常數設定爲4.1。此外，作爲源極電極 及汲極電極使用氮化鈦，並且將其功函數設定爲3.9eV。 此外，作爲閘極電極使用鎢，並且將其功函數設定爲 4.9eV。使用新思（Synopsys )公司製造的裝置模擬器 -73- 201208044
Sentaurus Device進行計算。作爲複合模式採用srh複合 模式及Auger複合模式。 在本範例中，在改變了閘極絕緣層的厚度及通道長度 L的四個條件下進行計算。下面的圖表2表示該條件。 [圖表2] 閘極絕緣層的 厚[nm] 通道長度L Γ μηι] 通道寬度 W Γμιηΐ 條件1 100 10 1 xl 06 條件2 100 3 lxlO6 條件3 10 1 1 xl Ο6 條件4 10 0.3 1 xl Ο6 此外’在各個條件中，L0FF_S及Loff_d的偏置寬度相 同’並且在0.1 μιη至2 μηι的範圍內改變偏置寬度的條件 。再者’爲了進行比較，還對具有相同結構而偏置寬度爲 Onm且Lov_s及L0V_D都是2μιη的電晶體進行計算。 圖19Α示出藉由計算得出的閘極絕緣層的厚度爲 1 0Onm時的偏置寬度和截止電流之間的關係。此外，圖 19B示出藉由計算得出的閘極絕緣層的厚度爲i〇nm時的 偏置寬度和截止電流之間的關係。在圖19A和19B中， 對汲極電極電壓（Vds)爲3V且閘極電壓（Vgs)爲-5V 時的截止電流値進行計算。 根據圖1 9 A和1 9B可以確認到具有偏置區的電晶體 的浅漏電流低於偏置寬度爲Onm的電晶體的洩漏電流。 此外’還確認到即使在85 t的環境下，具有偏置區的電 -74- 201208044 晶體的截止電流値也足夠小。 此外，圖19A和19B示出藉由具有偏置區，可以無 需依賴於電晶體的通道長度L而降低截止電流値。偏置寬 度至少需要大於Onm，更佳爲0.5μιη以上且2μιη以下。 如上所述，可以確認到包括高純度化的氧化物半導體 層且具有偏置區的電晶體的截止電流足夠小。此外，還確 認到即使在溫度上升時，該電晶體的截止電流也足夠小。 藉由將這種電晶體應用於半導體裝置，可以製造出可靠性 高的半導體裝置。 【圖式簡單說明】 在附圖中： 圖1Α爲半導體裝置的截面圖，圖1Β爲半導體裝置 的平面圖： 圖2Α至2D爲有關半導體裝置的製造製程的截面圖 » 圖3Α至3D爲有關半導體裝置的製造製程的截面圖 1 圖4Α至4C爲有關半導體裝置的製造製程的截面圖 ， 圖5Α至5C爲有關半導體裝置的製造製程的截面圖 t 圖6A爲半導體裝置的截面圖，圖6B爲半導體裝置 的平面圖； -75- 201208044 圖7A爲半導體裝置的截面圖，圖 的平面圖； 圖8A至8C爲有關半導體裝置的 t 圖9A至9C爲有關半導體裝置的 » 圖10A-1、10A-2以及10B爲半導^ 圖11爲半導體裝置的電路圖； 圖12爲時序圖； 圖13爲半導體裝置的電路圖； 圖14爲時序圖： 圖15A至15F爲用來說明使用半 備的圖； 圖16爲示出特性評估電路的結構穿 圖17爲用來說明使用圖16所示的 洩漏電流的方法的時序圖； 圖1 8爲示出藉由測量估計的節點 流之間的關係的圖； 圖19A和19B爲示出藉由計算估 止電流之間的關係的圖；以及 圖20A和20B爲示出用於實施例 的結構的圖。 【主要元件符號說明】 7B爲半導體裝置 製造製程的截面圖 製造製程的截面圖 鳌裝置的電路圖； 導體裝置的電子設 »電路圖； 特性評估電路測量 A的電壓與洩漏電 計的偏置寬度與截 i的測量的電晶體 -76- 201208044 100 :基板 102 :保護層 104 :半導體區 106 :元件分離絕緣層 1 08 :閘極絕緣層 1 1 〇 :閘極電極 1 1 6 :通道形成區 1 2 0 :雜質區 122 :金屬層 124:金屬化合物區 1 2 6 :電極 1 2 8 :絕緣層 1 42a :電極 142b:電極 1 42c :電極 144 :氧化物半導體層 1 4 6 :閘極絕緣層 1 4 8 a :閘極電極 1 48b :電極 1 4 8 c :閘極電極 1 4 8 d :閘極電極 1 5 1 :絕緣層 1 5 2 :絕緣層 1 5 3 ··開口 -77 201208044 1 54 :電極 1 5 6 :佈線 160 :電晶體 1 6 2 :電晶體 1 6 4 :電容元件 244 :氧化物半導體層 262 :電晶體 3 6 2 :電晶體 6 0 0 :閘極電極 602:閘極絕緣層 604 :氧化物半導體層 6 0 5 a :源極電極 605b:汲極電極 701 :框體 702 :框體 703 :顯示部分 704 :鍵盤 71 1 :主體 7 1 2 :觸摸筆 713 :顯示部分 7 1 4 :操作按鈕 7 1 5 :外部介面 720 :電子書閱讀器 721 :框體 -78- 201208044 7 2 3 :框體 72 5 :顯示部分 727 :顯示部分 7 3 1 :電源 7 3 3 :操作鍵 7 3 5 :揚聲器 73 7 :軸部分 740 :框體 741 :框體 742 :顯示面板 743 :揚聲器 744 :麥克風 745 :操作鍵 746 :定位裝置 747 :照相用透鏡 748 :外部連接端子 749 :太陽能電池單元 75 0 :外部記憶體插槽 761 :主體 7 63 :取景器 7 6 4 :操作開關 7 6 5 :顯示部分 7 6 6 :電池 767 :顯示部分 201208044 770 :電視裝置 771 :框體 773 :顯示部分 775 :支架 780 :遙控操作機 8 0 1 :測量系統 8 1 1 :電晶體 8 1 2 :電晶體 8 1 3 :電容元件 8 1 4 :電晶體 8 1 5 :電晶體 1 100 :記憶單元 1 1 1 1 :驅動電路 1 1 1 2 :驅動電路 1 1 1 3 :驅動電路 1 1 14 :驅動電路

Claims (1)

  1. 201208044 七、申請專利範圍： 1. 一種半導體裝置，包含： 各自包含第一電晶體、第二電晶體及電容元件的多個 記憶單元， 該第一電晶體包含： 第一通道形成區； 該第一通道形成區上的第一絕緣層； 中間夾著該第一絕緣層且設置在該第一通道形成 區上的第一閘極電極；以及 與該第一通道形成區電連接的第一電極及第二電 極， 該第二電晶體包含： 包含第二通道形成區及與該第二通道形成區接觸 的偏置區的氧化物半導體層； 與該氧化物半導體層電連接的第三電極及第四電 極； 該氧化物半導體層、該第三電極及該第四電極上 的第二絕緣層；以及 中間夾著該第二絕緣層且設置在該第二通道形成 區上的第二閘極電極， 其中，該第一閘極電極、該第三電極和該電容元件中 的一個電極彼此電連接。 2. 根據申請專利範圍第1項之半導體裝置，其中該偏 置區是與該第二閘極電極、該第三電極及該第四電極都不 -81 - 201208044 重疊的區域。 3. 根據申請專利範圍第1項之半導體裝置，其中該第 —通道形成區包含矽。 4. 根據申請專利範圍第1項之半導體裝置，進一步包 含在該第二絕緣層上的第三閘極電極。 5. 根據申請專利範圍第4項之半導體裝置，進一步包 含在該第二閘極電極和該第三閘極電極之間的第五電極， 其中該第五電極與該氧化物半導體層電連接。 6. 根據申請專利範圍第1項之半導體裝置， 其中該氧化物半導體層包含第一偏置區及第二偏置區 > 其中該第一偏置區設置在該第二閘極電極和該第三電 極之間，以及 其中該第二偏置區設置在該第二閘極電極和該第四電 極之間。 7. 根據申請專利範圍第1項之半導體裝置，其中該第 二閘極電極與該第三電極及該第四電極都不重疊。 8·根據申請專利範圍第1項之半導體裝置，其中該第 三電極及該第四電極與該氧化物半導體層的上表面接觸。 9.根據申請專利範圍第1項之半導體裝置，其中該第 三電極及該第四電極與該氧化物半導體層的下表面接觸^ 1〇·根據申請專利範圍第1項之半導體裝置，其中該 第一電極和該第四電極彼此電連接。 11.—種半導體裝置，包含： -82- 201208044 包含通道形成區及與該通道形成區相鄰的偏置區的氧 化物半導體層； 與該氧化物半導體層電連接的第一電極及第二電極： 該氧化物半導體層、該第一電極及該第二電極上的絕 緣層；以及 中間夾著該絕緣層且設置在該通道形成區上的第一閘 極電極。 12. 根據申請專利範圍第11項之半導體裝置，其中該 偏置區是與該第一閘極電極、該第一電極及該第二電極都 不重疊的區域。 13. 根據申請專利範圍第11項之半導體裝置，進一步 包含在該絕緣層上的第二閘極電極。 14. 根據申請專利範圍第13項之半導體裝置，進一步 包含在該第一閘極電極和該第二閘極電極之間的第三電極 ，其中該第三電極與該氧化物半導體層電連接。 1 5 .根據申請專利範圍第1 1項之半導體裝置， 其中該氧化物半導體層包含第一偏置區及第二偏置區 ， 其中該第一偏置區設置在該第一閘極電極和該第一電 極之間·，以及 其中該第二偏置區設置在該第一閘極電極和該第二電 極之間。 16.根據申請專利範圍第11項之半導體裝置，其中該 第一閘極電極與該第一電極及該第二電極都不重盤。 -83- 201208044 17. 根據申請專利範圍第11項之半導體裝置，進一步 包含中間夾著該絕緣層且在該第一電極上的第三電極。 18. 根據申請專利範圍第11項之半導體裝置，其中該 第一電極及該第二電極與該氧化物半導體層的上表面接觸 〇 19. 根據申請專利範圍第11項之半導體裝置，其中該 第一電極及該第二電極與該氧化物半導體層的下表面接觸 〇 20. —種半導體裝置，包含： 第一電晶體，包含： 第一通道形成區； 該第一通道形成區上的第一絕緣層； 中間夾著該第一絕緣層且設置在該第一通道形成 區上的第一閘極電極；以及 與該第一通道形成區電連接的第一電極及第二電 極， 第二電晶體，包含： 包含第二通道形成區及與該第二通道形成區相鄰 的偏置區的氧化物半導體層； 與該氧化物半導體層電連接的第三電極及第四電 極； 該氧化物半導體層、該第三電極及該第四電極上 的第二絕緣層；以及 中間夾著該第二絕緣層且設置在該第二通道形成 -84- 201208044 區上的第二閘極電極， 其中，該第一閘極電極和該第三電極彼此電連接。 2 1·根據申請專利範圍第20項之半導體裝置，其中該 偏置區是與該第二閘極電極、該第三電極及該第四電極都 不重疊的區域。 22. 根據申請專利範圍第20項之半導體裝置，其中該 第一通道形成區包含矽。 23. 根據申請專利範圍第20項之半導體裝置，進一步 包含在該第二絕緣層上的第三閘極電極。 2 4.根據申請專利範圍第23項之半導體裝置，進一步 包含在該第二閘極電極和該第三閘極電極之間的第五電極 ，其中該第五電極與該氧化物半導體層電連接。 25. 根據申請專利範圍第20項之半導體裝置. 其中該氧化物半導體層包含第一偏置區及第二偏置區 9 其中該第一偏置區設置在該第二閘極電極和該第三電 極之間，以及 其中該第二偏置區設置在該第二閘極電極和該第四電 極之間。 26. 根據申請專利範圔第20項之半導體裝置，其中該 第二閘極電極與該第三電極及該第四電極都不重疊。 2 7.根據申請專利範圍第20項之半導體裝置，進—步 包含在該第三電極上且中間夾著該第二絕緣層的第五電極 -85- 201208044 28. 根據申請專利範圍第20項之半導體裝置，其中該 第三電極及該第四電極與該氧化物半導體層的上表面接觸 〇 29. 根據申請專利範圍第20項之半導體裝置，其中該 第三電極及該第四電極與該氧化物半導體層的下表面接觸 〇 30. 根據申請專利範圍第20項之半導體裝置，其中該 第一電極和該第四電極彼此電連接。 -86-
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