TW200925919A - Integrated circuit design based on scan design technology - Google Patents

Description

200925919 六、發明說明： - 【發明所屬之技術領域】 . 本發明係關於一種半導體積體電路及其設計方法。尤其， 發明係關於一種基於掃描設計之可測試性設計技術。 、，本 【先前技術】 半導體積體電路係在製造之後被測試以偵測電路之 如延遲故障與縮退故障(Stuck-atfault)。-項已知的用以改盖 性之積體電路設計技術，係將測試電路併入待設計之電路^。:言 種設計技術通常被稱為可測性設計(DFT)。 。廷 掃描設計係為已知的可測試性設計技術之其中一種。一 基於此掃描設計之半導體積體電路中，係以掃^正反器置“待 ❹ ❹ ，計之電路_所有㈣些正反器。在測試中，這些掃描正反 一掃描路徑)，且掃描測試係藉由輸°入 冽试圖案並經由知描路徑讀取正反器之狀態而實現。 電路之發展中’可能需要變更此電路之功能。 種^短時，内完成此設計變更之方法，係整合複數個虛設單 在待設計之電路内的設計變更，如由κ~ ίττίί本特=^彻5_322·號中所揭露的。虛設單元係 二每各ί ’其對待設計之電路而言是原本不必要的，但如果必 要的話會在設計變更的情況下被使用。 协甘t本Ϊ開第JP-P2006-128635錢中，1110此揭露一種技術， ^元，===反11單元以外，預先準備了冗餘的掃描正反器 有與正當。冗餘的婦描正反器單元係被設計成具 併又待叫早70相同的魏，且在需要設計變更時被 m線係在設計變更中新增地連接至 不舰反器單元時，—個關鍵所在係為時脈供應源可能 w之技麟4麟描正反器單 中V-s#r 2正反器單70兩者執行時脈樹合成。於此佈局設計 、氏樹電路係連接至正常的掃描正反器單元與冗餘的掃描 200925919 正反器單元兩者 餘的掃描正反器單元兩 不的 作。這會導致無謂的功率消耗 ⑽謂中之時脈信號而運 ❹ ❹ 脈間S減個可能的方法，係用以額外合併一時 =。時脈閉電路依照-控制編中止 附帶提供的時脈間電路需要晶片資源並增加=耗。然而， 【發明内容】 與虛出3基於掃描正反器單元 掃描正反& i- ϊ電路"^技*。〜描正反器單元係為結合 脈端子，用以接收一時脈信號；一掃描輸ϋ早播= 接;，一掃描輸出端子，待與掃== 而回應於饋入至爷播j设^塊單凡用以不依存於於該時脈信號 端子上之資料广”輪人端子之輸人資料，以輸*該掃描輸出 元與虛。首先，包含掃描正反器單 位置。然後jv ί被設置於待設狀—内之期望 接著，執行在所^置的/元區=元執行時脈樹合成。 描正反器單元與虛設it之^ 2線之布線’俾能形成具有掃 時，係以—^凡之崎描路徑。當需要設計變更 '、3夕歸描正反器置換一個或多個虛設單元》 200925919 塊。虛設區塊具有接收一時脈 ; 回應於饋入至掃描輸4=:;;區塊於時脈信號而 之資料。 之輸入-貝料，以輸出掃描輸出端子上 及心且二二此’相較於使用與正常的掃描正 反器单7〇具有_的構造之虛設單元的情況下，可大 ^之”料耗。整個晶片之功率雜減少之效果係隨著所整合 著積體電路之規模的增加，伴隨著微處理技係隨 本發明之方法並不需要—時脈閘電路 有效利用晶片資源。因此，縮小了晶片尺寸。 廿非終產品晶片中之虛設區塊可接收時脈信號，但 反器單元具有相同的槿法十ϋ相用與正常的掃描正 〇 【實施方式】 j現在於此將參考例示實施例說明本發明。熟習本項技藝者將 ❹承認藉由個本發明之教導可達成乡歸代實關，且本發明並 未受限於為說明目的而顯示之這些實施例。 電路設計赵序 _於本發明之一個實施例中，係提供一種基於一可測試性設計 技術之積體電路設計程序。於此設計程序中，係使用複數個掃描 正反器單元來實施一掃描測試。 圖1概要顯示於本實施例中所使用之複數個掃描正反器單元 10之例示構造。每個掃描正反器單元10具有一資料輸入端子T1、 -一掃描輸入端子T2、一 SMC(掃描模式控制)端子T3、一時鐘脈衝 . 端子T4、一掃描輸出端子T5以及一資料輸出端子T6。資料輸入 端子Τ1與資料輸出端子τ6係為連接至複數條資料信號線之端 200925919 子。時鐘脈衝端子Τ4係為與一時脈

•之一端子。掃描輸入端子Τ2與掃雜出 時脈信號CLK 掃描鏈(或一掃描路徑)並被使用於實 係為待連接至一 •之’於掃描鏈之前段，某個掃描正反器覃 端子。具體言 T2係連接至另一掃描正反器單元1〇^ =之掃描輸入端子 描鏈之後段，某娜描正反科元ω 端子T5，而於掃 至另-掃描正反器單元10之掃描輸輸出端子T5係連接 ❹ 換之一端子。當選擇正常運作模式時式之間切 ^τ5 Τ5與資&輸出反器+疋1〇之内各別備有掃播輸出端子 每個掃描正反器單元1〇包含一選 路12。選擇電路η接收來自資 ' f 一負料保留電 之資料，亦接收來自掃描輸入端子T2 號所沪中夕描a t 碼于13之SMC 4遽。依照由SMC作 义端“所接V二電子T1與掃描‘ T4之時脈健CLK。錢.錄CLK， 描輸出端子T5斑選擇的資料，並將所問鎖的資料輸出至掃 作出端子Τ6。資料保留電路12可被組織以 個閃鎖電路與^輸^實施例中’資料保留電路12係設有複數 掃描端子T1至16每個係經由這些内部配線而與 叫路設計轉巾或在—旦完舰路設計程序之後，常需要 «*又"變更。-項需求係在沒有使故障伯測品質惡化的情況下用以 200925919 在一短時間内達成設計變更，因此，一種允許額外結合上述掃描 正反器單元1〇之技術係受到期望的。為了滿足此種需求，於本實 施例中’被設計成用以輕易地置換掃描正反器單元10 铃罝 * 預先被置於此電路設計之單元配置中。如於後所述，這些 几餘単元並未如一正反器般的運作，而是類似於掃描正反器單元 lj)被組織。於此意義下，以下的這些冗餘單元係被稱為虛設區塊 單元。

如後所述，於本實施例中所使用之虛設區塊單元，豆特徵為 適合於和正反器單it 1G置換。於此電路設計中，係設置可容易被 掃描正反器單元10所置換之虛設區塊單元。當要求待設計之此電 路之設計變更時，-個或多個虛設區塊單元係被―個或多個婦描 •^反器單兀10所置換。這容易允許結合另一掃描正反器單元1〇， 藉以在一短時間内達成此設計變更。 -圖Μ、2B、3A與3B顯示於本實施例中所使用之虛設區塊單 =之，不構造圖2Α與2Β顯示在DFT合成之前複數個虛設區塊 早tl 20之例不構造，而圖3Α與3Β顯示在DFT合成之後， 於掃描測試之複數個虛設區塊單元2〇,之例示構造。 ，圖2A、2B、3A與3B巾，這些虛設區塊單元之端子m至 D6分別對應至掃描正反器單元1〇中之端子Ή至τ6。詳十之， 與虛設輸出端子D6分別對應至資料輸‘子T1 與資枓輸出知子T6。虛設時脈端子D4係為連接至一時脈線之一 Ϊ^ 接收被輸入·處的時脈信號CLK。掃描輸入端子D2 待與在掃描鏈(或掃描路徑)之内並使用於 圖ΐί田姑身I斗線連ί之端子。於此掃描測試中，一掃描 ϋΐϊ ΐ)狀鱗雜人料D2錄雜輸出端子 D5被輸出。虛設SMC端子D3係對應至smc端子τ3。 ίΐ ’^\2Α所示，在贿合狀前，每個虛設 設時脈端子D4 °於一替代實施例中，如圖 夕塊單元20可能具有除了虛設時脈端子則 外之虛s又輸入鳊子D1與虛設輸出端子D6。 200925919 2〇，且7 3tfiB麻，在DFT合成讀，每個虛設區塊單元 -〇具有一虛設輸入端子D卜一掃插輸入端子、占早 端子1虛設_+ D4 S二。ιΓ6個能被共同使用作為掃描輸出端子D5與，= 正反單f0’之單元框形狀係類似於圖1所示之掃描 Ο η古二代替作為一正反器地操作的是，每個虛設區 描检出滅早ns ρ严路徑21，用以提供在掃描輸入端子D2與掃 =出1子D5之間的連接。直通路徑21 y之資料。直通路徑21可包含—組合電路22，例 與rf；相f ’其獨立於時脈信號CLK來運作。於圖3A與3B所 合反相器或一緩衝器)係連接於掃描輸 田輸出J^子D5之間。圖3A顯示組合電路22係由 成的情況，而圖3B顯示組合電路22係由』 ❹ 卿虛H單元2G’細_以賴立於時脈 應.至掃描輸人端子D2之輸人資料之資料， ί 子，軸健設時脈軒D4接收. ^妒於蚀田5又區塊單兀20,係獨立於時脈信號CLK運作。 描正反器單元具有相同構造之虛設單元的 if况这有效減y虛設區塊單元20,之功率消耗。 屮迪工nw/ a = 綠，除了知描輸入端子D2與掃描輸 端子’並未被要求要連接至在虛設區塊單元 =内的巧與輯。換言之，虛設輸人端子以、虛設SMC端子 3以及虛’時脈端子D4係被允許内部開路。於此情況下，相較 正反器單元1G相同的構造之虛設單元之情況之下’ 在虛設區塊單το 20’之内的布線禁止區域係減少相當多，藉以改善 200925919 配線之布線之容易度β - 最好的情況是，在虛設區塊單元20,中之端子D1至D6之間 的位置關係’係與在掃描正反器單元10中之端子T1至T6之間曰的 係相同。具體言之’虛顺塊單元2。，最好是具有與掃描正 反器早兀ίο相同的尺寸。此外，在虛設區塊單元2〇，中之端子di 至D6之相對位置，最好是等於在掃描正反器單元ι〇中之端子耵 f T6之麵位置。虛設區塊單元2G’之這麵置，微善在以掃 描正反器單元置換虛設區塊單元20,之容易度。 ❹ ^設區塊單S 20,又最好是被設計成：使在^設區塊單元2〇, =之虛設時脈端子D4之輸人電容等於在掃描正反器單元1〇中之 日^脈端子T4之輸入電容。這會消除在以掃描正反器單元1〇置換 虛設區塊單元20,之後，再執行時脈樹合成之需求。 圖4係為顯示於本實施例中之半導體積體電路設計之一例示 之流^圖。以下，參考圖4，提供基於掃描正反器單元與 虛設區塊單元20’之例示電路設計程序之說明： 步驟S1 ： 首先，準備一張待設計電路之網表。此網表說明在待計電 ，内的各解元之種_及在單元間之連接_ ❿ 路之内的單元譬如可包含NAND單元、反相器單元以及正反 70 ° 然後將圖2A或2B所示之虛設區塊單元2〇(在DFT合前 插入於待設計電路中之適當位置，並因此更新此網表。如上所述；) ^處理使絲的設計變更(尤其，包括添加錢器單元之變 更)更加容易。 步驟S2 ： 接著’執行DFT合成’並因此更新網表。具體言之，網表中 Ϊ說日^之至少某些正反器單元係被置換為圖1所示之掃描正反器 匕外’網表中所說明之虛設區塊單元2〇係被置換為圖 3^或3B所示之虛設區塊單元2〇，。於此DFT合成中，一試驗性 掃描鏈(或一試驗性掃描路徑)係被建立在此網表中，俾能使試驗性 200925919 f描，合併虛設區塊單元2Q，連晴描正反器單元a。在人 - 成之後的網表係依此方式被準備。 a m，換言之，DFT合成涉及崎描正反器單元10減㈣德留-描ί換3 7元與虛設區塊單元20 ’俾能形成“之-Ϊ L、士或者’备@ 3Α或3Β所示之虛設區塊單元20,係於步驟S1 ^先被說明於此網表中時，或當如圖2Β所示之各包含至少 用』ϋΪ S1—日?描rf出端子與—時脈端子之虛設區塊單元係被使 二步驟S1時，虛设區塊單元之置換並未於步驟S2 。 =之建構只需要此虛區塊單元能包含 田 ❹ 一掃描輸出端子與-時脈端子。 雜輸入知子、 網表20,之端子D1至D6之連接目的地係說明於此 η表中舉例而吕’於此網表中，虛設區塊單元2

ϋϊϊ0的地係說明如下：虛設時脈端子D4係連接至一 S ί ί 插輸出端子D5係經由另—掃描線而ί ^ D1 SMC D? ❹ 於本實施例令所使用之虛設區塊單元2〇,之特徵如 D2與掃描輸出端子D5係經由直通路徑21 田] 知描輸入端子D2與掃描輸出端子D5之外 ^ 、子D3以及虛設時脈軒D4係呈㈣騎 ίϊίί?2。:具有與掃描正反器單元10相同的二或大厶 梦虛3又區塊單兀20’係被設計成能使虛設時脈端子D J谷=在掃描正反器單元10中之時鐘脈衝端子 入f 谷。此外，在虛設區塊單元20,中之端子D1至D6 係係等於在掃描正反器單元10中之端子Ή至T6之= 係。換言之’虛题塊單元2〇,係被設計成能在—虛設^二=〇， 200925919 與y掃描正反器單元10被重疊設置時，使相對應的端子分別位於 相同的位置(換言之，重疊）。吾人應注意到，當虛設區塊單元20, 只包含一掃描輸入端子、一掃描輸出端子與一時脈端子時，虛設 '區塊單元20,係被設計成能使掃描輸出端子與時脈端子分別被^ 疊安置於掃描正反器單元10之相對應的端子上。 步驟S3 : 接著，此單元配置係依據此網表而實施。在此單元配置中， 包含上述掃描正反器單元10與虛設區塊單元20，之在此網表中所 說月之這些單元係從一單元庫(Ceii iibrary)被讀取，並被設置於 ，計之電路之佈局區域卜於此單元配置中，虛設區塊單元2〇，、 ί以ίϊ描正反器單元1G之相同的方式被操縱。圖5概要顯示此 置之—例。於圖5所示之配置中，掃描正反器單元⑴心⑽ 與-虛挪塊單元20,倾設此佈局區域⑽ 電路30a、30b、30c與3〇d。 "又置了邏輯 步驟S4 : 在ίί配置之後’再將上述試驗性掃描鏈予以最佳化。此種 j ^被稱騎描錢(seanre_ehain)。紐言之，在此掃描 知描正反器單元10與虛設區塊單元2〇,之連接順序，係依 ❹ ΐίο 生之配置資料而變更。於步驟s4，虛設區塊單 兀0係以與知描正反器單元10相同的方式被操縱。 步驟S5 :

建立^ 合成(CTS)係為了時脈時序之調整而執行。CTS 之時序電^了值处^ L用以提供時脈信號給例如掃描正反器單元 (^替^^^器单几⑴而且涉及虛設區塊單元加^亦即’ 元20,之單元而^至少這些掃描正反器單元10與這些虛設區塊單 Ϊ元因此’關於掃描正反器單元1G與虛設區塊 11 200925919 區塊單元20,。 . ί«_§6 : .係依ΪΪ驟中之這些單元之間的配線之布線， 意到於步驟S6 與結果而於步驟S6被實現。吾人應注 元1〇相同的方ϊΐίΓ 塊單元20,係以與掃描正反器單 置，H Λ細縱。®6概要顯示對應於圖5所示之單元配 電路内的-掃描軟-示範佈局。 3〇a 伽之資料輸入端子T1係連接至邏輯電路 ❹ 單元(夹齙1描鏈40之前段，掃描輸入端子T2係連接至另一 一 輸出端子(T5或D5)。SMC端子T3係連接至 線(或時ΐ Mc信號。時鐘脈衝端子Τ4係連接至時脈 由二播用以接收時脈信號CLK。掃描輸出端子Τ5係經 二。虛設區塊單元2〇,之掃描輸入端子

之S1%之資料輸入端子T1係連接至邏輯電路 出上描輸入化子T2係經由一掃描資料線41b連接至虛 Ϊ 掃描輸出端子〇5。歡端子T3係連接至SMC

G 描輸出時;^ °於掃描鍵40之後段，掃 咨纟、14^ ,、連接至另單兀(未顯不)之掃描輸入端子(T2或 )。資料輸出端子T6係連接至邏輯電路3〇d之輸入。 接收ίίίίίϊτ元2〇’之虛設時脈端子以係連接至時脈線’用以 it 連接至掃描正反器單元1Gb之掃描輸入端 掃f正反Λ ·所ιΓ骑，掃鑛4G係被建立，其不但包含這些 二反器皁το 10,而且包含這些虛設區塊單元2〇，。 了廷些掃描正反器單元10以外，至少一虛 除 到掃描鏈40中。 少虚‘塊早兀20,被併入 各個單元之掃描輸人端子(T2、D2)與掃描輸出端子(T5、D5) 12 200925919 係連接至在掃描鏈4〇内之掃描資料線

運Mi古、π 仁虛區塊皁兀20獨立於時脈信號CLK 虛設區塊單元2〇,只將饋入至掃描輸入端 =反:單WG相_構造之虛設衫之使 效減少虛設區塊單元20,之功率消耗。 以外12應ΐί f到除了掃描輸入端子02與掃描輸出端子D5 ❹ SI使1G相同嶋 ^之線禁止輯，藉以改 竽====== ^設區塊單元2〇，_任何地方，且不必要供電路運^吏有用連接因 ❹ 此味相較於使用具有與掃描正反器單元1〇相同的構造之虛設 二，況之下，此所具體形成之虛設區塊單元2()，之使用有效 布線上之負荷。又’虛設區塊單元2〇,之 區塊單元2G，朋之树之料度。 如魏改善在虛叹 由於布線之結果’產生了表示待設計之電路之佈局之 佈局資料之後，實現佈局確認與時序確認當:S g時序確認發現任何錯誤時，再度執行配置與布線以修= 步驟S7 ： 矣而描測試用之一掃描圖案(或一測試圖案)係依據此網 ^而產生。在產生掃描圖案中，虛設區塊單元2〇，係與掃描正， 皁π 10不同地被處理為併人直通路徑21。掃描圖案係藉由譬如一 13 200925919 ATPG(自動測試圖案產生器)而產生。掃描圖案係被產生 到一期望的故障偵測可能性。 $ 步驟S8 ： 在完成佈局資料之後’製造出所設計的半導體積體電路。 體言之，所設計的電路之光罩(Mask)資料係依據佈局資料而準、 備。接著，對應於光罩資料之初縮遮罩(Reticle)係藉由一 技術而準備。半導體積體電路(或半導體晶片）係藉由使用 初縮遮罩與其他製程，經由光刻步驟而製造。 Ο 圖7A與7B顯示所製造的積體電路之構造，特 路内之一下層60與一上層70之構造。於圖7A、7B中疋在積曰體電 個半導體基板5G之表面部分中。電= TR1與TR2每個包3 -閘極55、一源極56、一沒極57以及 於閘極55與半導體基板5G之間的-閘極絕緣膜58。於 55係譬如由多晶料等所構成。又，形成—層間絕緣膜m ,Hi與TR2。複數個通路接點52係形成以？ g ^藉以提供電性連接至電晶體之擴散層(源極56或沒極= 重内連層係形成於積體電路中，且與通路接點52連接之 係形成於内連層之最低一層中。 -、、· ❹ 下層60係被定義為至少包含形成有這些電晶體之一部分 =而吕’於圖7A中’下層60係被定義為在虛線以下之部分。或 ^如圖7B所示，下層6G可能被定義為附帶包含—個或多個内 Μ 面’上層％係敎義為包含設置在下層⑼上方之- 個或多個内連層。複數個電晶體係被整合在 70 被特之7層r與上層7G之構造(或佈局)係在每個單元 ίίίϋ 實補中，虛設區塊單元2g，係被組織 來以口併適合於下層6〇中之掃描正反器單元1〇之功能之一 200925919 電晶體構造(電晶體之配置與其間之連接）。換言之，虛設區塊單元 20’最好是合併相同的電晶體構造(下層構造)以作為下層6〇中之掃 描正反器早元。這允許虛設區塊單元20’只藉由變更上層70中 ' 之上層配線54之連接而作為掃描正反器單元1〇。 步驟S9 ： 在積體電路於半導體晶片内被製造之後，於步驟s7所準備之 掃描鏈與掃描圖案(測試圖案)係用以執行掃描測試。如果掃描測試 之結果係由於半導體晶片而失敗，則半導體晶片係被移除以作為 一故障產品。半導體晶片之故障可歸於電路設計。於此情況下， 係需要設計變更。 ' ❹ 設計#更程庠 設計變更中之過程(功能修改)將說明如下。當電路設計持續時 或在電路設計一旦被完成之後，可能要求要設計變更。於本實施 例中，依據設計變更之發生階段，設計變更程序是不同的。 步驟S10 ： 當在製造(步驟S8)之前要求設計變更時，實現一”geo"(工程 變更-人序）’其表示包括網表之變更(換言之，電路連接變更)之佈 局變更過程，而網表之變更包含單元置換等等。 於本實施例中，事先被置放之一個或多個虛設區塊單元2〇, ❹ 係依據必要性而被被一個或多個掃描正反器單元1〇置換。具體言 之，待被置換之一虛設區塊單元2〇,之區塊名稱(或單元名稱），係 被變更成網表中之掃描正反器單元10之一區塊名稱。吾人應注意 到區塊名稱係為提供給每個單元或區塊之名稱。區塊名稱係用以 定義相關之單元與資料庫資料之相互關係，例如單元之佈局資 料。此外，將最近增加的掃描正反器單元1〇之端子之連接目的地 加至網表。網表係依此方式更新。在更新網表之後，此過程返回 驟S6。於步驟S6，布線係依據所更新的網表而再度被實現。 - 接著產生一掃描圖案以供所更新的網表用（步驟S7)。 圖8係為概要顯示為了圖6所示之電路配置所實現之翠元署 換之一例之姻。_ 8巾，圖6之虛题塊單元^係被早一 1 15 200925919 描正反器單元他之資料輸入端子T1係 .之輸出° f料輸出端子T6係連接至孽 邏輯電路30c之輸入。SMC端子Τ3係連接至撕 接》如 •的尺元撕具有與掃描正反器單元_同 至广因此，虛設區塊單元^ ;=i(;rsr 吾人應注意到在虛設區塊單元2〇,中之端子D1至d ❹ 與在掃描正反器單元1G中之端子τι至τ6之間= 練了請树賴至最近增加崎描正反器單 ❹ 至相對於掃描正反器單元1〇C之時鐘脈衝端子T4之 ί線之布線中沒有變更。這表示單元置換對於時脈時序沒有影 響’且時脈相位差在單元置換之前與之後並未被變更。另一方面， =步=5 ’已經針對虛設區塊單元2〇，執行CTS處理，且時脈時 設區塊單元20’與其他單元之間受到匹配。因此’時脈時 序亦在最近增加的掃描正反器單元1〇c與其他單元之間受到匹 配。於設計變更中，並不需要再執行（：1^(步驟％)。 Α ΛΑ如Ϊ所述’於本實施例中，虛設區塊單元2〇,係以減少設計修 ，的方式被掃描正反n單元1G所置換；本實施例之設計變更程^ 2輕^加-掃描正反器單元1()，用以在—短時_完成設計 變更。本實施例之設計變更程序並不需要再度執行單元配置(步驟 S3)與CTS(步驟S5)。與習知技術比較而言’這可有效減少設計 TAT。 步驟S20 ： 200925919 ί造階段或在 j器單元1〇時值上併入此電路中=== 然後，網表係類似於步驟S10之情況被 =產生(步驟S7)。_最近準備的掃描_行^= 於本實施例中之設計變更程序消除了 求，藉以大幅地降低執行料變更所需要之之需 ==變更程序允許在一計二： t更)亦消除了修改建立於下層6〇之初縮遮dm皮 要。這有效減少執行設計變更所需要的成本。圃茶之需 从電路設計系統 於-實施例中’本實施例之積體電路設計 於-種電腦系統之-電路設計系統80而實現，如圖吏用屬 設計系統80係設有一處理單元81、一儲存單元们、一給' Y 83、-輸出裝置84 α及複數個設計工具程式9〇。於一置 儲存單元82係設有一 RAM與HDD—鍵盤及/或一滑貫鼠可^吏 用作為輸入裝置83，而-顯示裝置可能使用作為輸^ . 儲存單元82係用以將一網表net、—單元庫UB、 料LAY與一掃描圖案PAT以及其他資料儲存於其中 评巧貝 設肛具程式90係為由處理單元81職行之軟體程式。設 200925919 計工具程式90可能從一電腦可讀取的紀錄媒體被安裝在儲存單元 82上。設計工具程式9〇包含一 DFT工具91、一配置與布線工具 92、一 CTS工具93、一測試圖案產生工具94以及其他設計工具。 DFT工具91知：供執行步驟S2與S4需要的功能。配置與布線工具 92提供執行步驟S3與S6需要的功能。CTS工具93提供執行步 驟S5需要的功能。測試圖案準備工具94提供執行步驟S7需要的 功能。 處，單元81執行設計工具程式9〇之各個工具，因此完成此 電路設计程序。每個工具從儲存單元82讀取需要的資料及/或槽 案，並所產生的資料與檔案寫入至儲存單元82上。因此，實現了 〇 本實施例之上述電路設計程序。 Μ設計的穑艚雷敗夕 圖10概要顯示藉由本實施例中之電路設計程序所設計之半導 體積體電路100之例示構造。以下提供關於半導體體電 之說明。 圖10所示之半導體積體電路100包含複數個掃描正反器 110、一虛設區塊120以及複數個邏輯電路13〇。雖然圖1〇只顯示 兩〒掃描正反器11。與—個虛題塊⑶，但吾人將理解到掃描2 反器110之數目並未受限於兩個，且虛設區塊12〇之數目並未受 〇 限於一個。掃描正反器110係為對應於掃描正反器單元1〇之電 路，且具有對應於掃描正反器單元10之尺寸。虛設區塊12〇 對應於留在半導體積體電路1〇〇中沒有被㈣之虛設區塊單元 之電路。虛設區塊12〇具有對應於虛設區塊單元2〇，之尺寸與大 。掃描正反器110與虛設區塊12〇係連接以形成一掃描鏈;40 · 虛設區塊120維持在掃描鏈14〇之内。 ’ 每個掃描正反器110具有一資料輸入端子们、一掃描輸入端 子Τ2、一 SMC端子Τ3、一時鐘脈衝端子Τ4、一掃描輸出端 * Τ5以及一資料輸出端子Τ6。另-方面，虛設區塊12〇具有 * 輸入端子m、一掃描輸入端子D2、一虛設SMC端子D3、一 Γ 設時脈端子D4、一掃插輸出端子D5以及-虛設輸出端子D6。 18 200925919 反iin)a fί?ΐί鏈i4G内之掃描資料線⑷b。掃描正 圖;〇之構端ί :6二連接至邏輯電路⑽之輸入。於 資料輸出端子T6 、子通權吏用作為择描輪出端子T5與 Ο ❹ 之幹ΐ描之資料輸入端子T1係連接至邏輯電路130c ，正反器110b之時鐘脈_+ =布線。 器110b之掃雜出端子Ts係連接掃描〇 (、.二掃描正反 信號«接收時腺 ΐΐί，線141喊姑触正反器11Ga^i=^T :連二=5二在 rt==連:描 所構成之-組合電路122。於圖10 例 =器等等 200925919 至在虛設區塊120内之任何元件或配線。換言之，虛設輸入端子 -D1、虛设SMC端子D3以及虛設時脈端子D4係呈内部開路。 虛設區塊120具有與掃描正反器11〇相同的尺寸；包含端子 D1至D6之虛設區塊120係形成於具有與掃描正反器11〇相同的 尺寸之一區域中。此外，在虛設區塊120中之端子D1至D6之間 的位置關係係與在掃描正反器110中之端子T1至丁6之間的位^ 關係相同。再者，在虛設區塊120中之虛設時脈端子之輸入電 谷，係等於在掃描正反器110中之時鐘脈衝端子T4之輸入電容。 ο 又知描正反110與虛设區塊120之每一個都具有下層6〇 與上層70(參見圖7A與7B)。在下層6〇中之虛設區塊、12〇之電晶 體構造係與掃描正反器110之電晶體構造相同。 在如上所述之半導體積體電路100中，掃描正反器110依昭 從時脈線所接收之時脈信號CLK以執行正常的正反器運作。另一 方面，雖然接收時脈信號CLK，但虛設區塊12〇係獨立於時脈信 號>CLK來運作；虛設區塊12〇之運作並非依存於時脈信號clk。 虛设區塊120只將對應於經由直通路徑121饋入至掃描輸入端子 D2之輸入資料之資料傳輸至掃描輸出端子以。因此，相較於虛 設區塊具有與一正常的掃描正反器相同的構造的情況下，可減 虛設區塊120之功率消耗。 ❹ 因為虛設區塊120之上述構造有效減少電力消耗，所以不需 要^用以控辦脈供應源之-時脈㈣路晴併人虛設區塊12〇 U此茲於本實施例中之纽區塊12G之構造允許有效 it 避免晶片尺寸的增加。虛設區塊之使用 有效減v電力消耗而不會浪費晶片資源。 莖計技術之僖麩 ，下是藉由本實施例之積體電路設計技術而達成之： 夕满㈣脈信號CLK，但留在產品晶片之掃描鏈140内 ，數個虛設區塊120侧立於時脈信號CLK運作。因此，相較 量常的掃描正反器相同的構造之情況下，可大 量之功率消耗。整個晶片之功率消耗減少之效 20 200925919 果大概與所設置虛設區塊120之數目成比例地增加。因此， .^減少效果係隨著電路規模的增加，伴隨微處理技術之進步而 提南。 • (2)因為可減少虛設區塊⑽之功率消耗，所以本實施例之電 路設計技術消除了將用以控制時脈供應源之一時脈閘電路附帶併 入虛設區塊120之前段中之需求。這允許有效利用晶片魏，藉 以避免晶片尺柏增加。脚’功率消耗係在不浪費晶片資源的 情況下被減少。又’可減少電路設計之負荷。 (3) 本實施例之電路設計技術有效改善於步驟％之布線 (Routing)之容易度。舉例而言，各個虛設區塊單元2〇，之某些端子 巧未連接至任何内部元件與配線(呈内部開路)。因此，相較於虛設 ^元具有與掃描正反器單元10相同的構造的情況下，在虛設區塊 :元20’内之布線禁止區域係被減少相當多。因此，可改善布線之 容易度。又，各個虛設區塊單元2〇,之某些端子並未連接至任何外 1元件與配線(亦即，呈外部開路）。這有效減少布線過程之負荷， 藉以改善在虛設區塊單元2〇，周圍之布線之容易度。 (4) 由於減少的功率消耗與虛設區塊單元2〇，之布線之容易 度，本實施例之電路設計程序允許將虛設區塊單元2〇，之增加的數 目併入待設計之電路中。換言之，放寬了對於虛設區塊單元2〇, ❿ 之配置的限制。這有效改善電路設計與設計變更之容易度。 (5) 本實施例之電路設計技術允許容易地以掃描正反器單元1〇 置換虛設區塊單元20，。因此，有效減少設計變更需要的時間。 舉例而言’虛設區塊單元2〇,具有與掃描正反器單元1〇相同 的尺寸，且每個具有對應於掃描正反器單元10之端子T1至T6 =端子D1至D6。藉由變更網表中所說明之區塊名稱，這可允許 =易地以一掃描正反器單元1〇置換一虛設區塊單元2〇，。這消除 以執行設計變更程序中之單元配置(步驟S3)之需求。 • 又’在虛設區塊單元20,内之端子D1至D6之間的位置關係， •於在掃描正反器單元10内之端子τι至T6之間的位置關係。 這可允許在置換之後相對於掃描正反器單元10之某些端子使用已 21 200925919 蝴蝴。嫩減少設計 之蚣H卜二在?„掃描正反器單元10之時鐘脈衝端子T4 ^入電谷’係雜纽靴枝2G，之虛贿朗子m 電=。又’在連接至掃描正反器單元1G之時脈端子τ4之配線 =存在有變更。因此，單元置換對於時脈時序沒有影響，且時

未 與之後被變更。時脈時序係藉由CTS =驟S5)而在虛权區塊單元2G，與其他單元之間受到匹配 ❹ ΪΪ脈時序係亦於置換之後在掃描正反器單元1G與其他單元之 4又到匹配。在設計變更程序中不需要再度執行cts。 況，的緩衝器單元使用作為—虛設單元之情 =的反器^兀之時脈端子之輸入電容。在這種配置中，以一正 ^的正反器單元置換緩衝器單元必定伴隨著端子之位， ，脈信號係被輸人至此端子。因此，在置換之後，連接至I反器 被變更。這種製程對於時脈相位差有影 2舰，本發明並綠限於上述實_，但林背離 明之範疇之下可能變化與變更。 【圖式簡單說明】 圖1係為顯示一掃描正反器單元之一例示構造之概要視圖； 圖2Α與2Β料顯示在DFT合成之前之—虛設區塊單元之例 不構造之概要視圖； 圖3Α與3Β係為_在DFT合成讀之—虛觀塊單元之例 子構造之概要視圖； 圖4係為顯示於本發明之一個實施例中之一種半導體積體電 路之設計方法之流程圖； 圖5係為顯示單元配置之一例之概要視圖； 圖6係為顯示單元間的布線之一例之概要視圖； 22 200925919 圖 構造之為顯示一種半導體積體電路之複數個 下層之一例示 圖、為顯示—種半導體麵電路之複數個下層之另 個 〇 例示構造之剖面圖； 圖8係為顯不在以一掃描正反器置；要姑^ 後之一例示電路佈局之概^圖反^4換—虛歷塊單元之 ―圖I係i顯示於本發明之—個實施例中之—積體電路設計系 现之一例不構造之方塊圖；以及 圖10係為顯示於本發明之一個實施例中之一所設計的半導體 積體電路之一例示構造之電路圖。 【主要元件符號說明】 CLK :時脈信號 D1 :虛設輸入端子 D2 :掃描輸入端子 D3 :虛設SMC端子 D4 :虛設時脈端子 D5 :掃描輸出端子 D6 ·虛設輸出端子 ❹ LIB :單元庫 NET :網表 PAT :掃描圖案 S1-S9 :步驟 T1 ·資料輸入端子 T2 :掃描輸入端子 T3 : SMC端子 T4 :時鐘脈衝端子 • T5:掃描輸出端子 . T6:資料輸出端子 TIU、TR2 :電晶體 23 200925919 ίο :掃描正反器單元 . 10a、10b、10c :掃描正反器單元 11 :選擇電路 12:資料保留電路 20 :虛設區塊單元 20’ ：虛設區塊單元 21 :直通路徑 22 :組合電路 30a、30b、30c、30d :邏輯電路 40 :掃描鍵 〇 41a:掃描資料線 41b :掃描資料線 50 :半導體基板 51 :層間絕緣膜 52 :通路接點 53 :配線 54 :上層配線 55 :閘極 56 :源極 © 57 :汲極 58 :閘極絕緣膜 60 :下層 70 :上層 80 ·電路設計系統 81 :處理單元 82 :儲存單元 83 :輸入裝置 - 84:輸出裝置 90 :設計工具程式 91 : DFT工具 24 200925919 92 :配置與布線工具 93 : CTS工具 94 :測試圖案產生工具 • 100:半導體積體電路 110 :掃描正反器 110a :掃描正反器 110b :掃描正反器 120 :虛設區塊 121 :直通路徑 122 :組合電路 © 130 :邏輯電路 130a、130b、130c、130d :邏輯電路 140 :掃描鍵 141 :掃描資料線 141a、141b、141c、141d :掃描資料線

25

Claims (1)

1. 200925919 七、申請專利範圍： - h 一種積體電路，包含： =描^包含一掃描正反器與-虛設區塊， 至4:輪 於該掃描輸入= 該:之包含連接 ❹ 6·如申請專利範圍第1項之積體電路，Α中· 入端===該r信號之'-時脈端子、-掃描輪 出端該=，、該掃描輸入端*與該掃描輸 該子、 7.如申請專利範圍第1項之積體電路，其中： 26 200925919 =描正反器具有接收該時脈信號之一時脈端子，且 ' 认以時脈端子之一輸入電容係等於該虛設區塊之該時脈端子之 一輸入電容。 專利範圍第1項之積體電路，其中該虛設區塊具有與該 掃捂正反器相同之尺寸。 9.如申，專利範圍第〗項之積體電路，其中： 層，^掃播正反H與該虛設區塊包含形成有複數個電晶體之一下 ^造相^虛视塊之—電晶體構造倾該掃描正反11之-電晶體構 10. 一種積體電路設計方法，包含以下步驟： 元 ，·配置包含-掃描正反器單元與一虛設區塊單元之複數個單 及 正反器與該虛設 為該掃描正反H單元與該虛魏塊單元實辦脈樹合成；』 ❹區塊以=布線，俾能形成包含該掃描 連接ί;掃號之-時脈端子， 至該之另一掃描資料線之一掃子，以及連接 t至該掃描輸入端子之輸入資料，以輸出應於饋 料。 j Ώ邊知描輸出端子上之資 其中： 11· ^申請專利範圍第10項之積體電路設 該虛設區塊單元另具有一區塊端子，^ / 該區塊端子於解財絲雜找錢a解元外部之任 27 200925919 何配線。 如申請專利範圍第n項之積體電路設計方法，其 、该區塊端子縣連接至在該虛額鮮柄的任何^線。 ^如申請專利範圍第10項之積體電路設計方 知描正反ϋ單元置換該虛設區塊單元的步驟，Α中^ 3以另— 〇 ❹ ΐίίϊΐ單元巧與該另—掃描正反器^元相同之尺寸， 正反器單元具有接收該時脈信號之—時脈端子、 知描輸入端子以及一掃描輸出端子，且 描衿單ΐ中之該時脈端子、該掃描輸入端子與該掃 辞間的置關係’係與在該另一掃描正反器單元中之 該掃描輸入端子與該掃描輸出端子之間的位置關係 Κ如申請專利範圍第13項之積體電路設計方法，其中： 掃塊單i之鱗脈端子之—輸人電容，係等於該另— 掃描正反器單兀之該時脈端子之一輸入電容，且 時脈樹合成並未在該置換之後再度被實施。 15.如申請專利範圍第1〇項之積體電路設計方法，其中： 該掃描正反器與該虛設區塊包含形成有複數個電晶體之 層， ，虛設區塊之―電晶體構造雜該掃描正反器之一電晶體構 每相同，以及 ，積體電路設計方法更包含為該下層上方的—上層中之複數 施行再布線，俾能使該虛設區塊單元與該掃描正反器單元 具有相同功能。 八、圖式： 28