200915568 九、發明說明： I：發明戶斤屬之技術領域3 本發明係有關於一種半導體裝置及其製造方法。
H 5 發明背景 本發明係關於半導體裝置及其製造方法，而且更特別 地係關於具有不同厚度的閘極絕緣膜之多種電晶體的半導 體裝置及其製造方法。 近年來，已經提出一種半導體裝置，其中記憶體單元、 10 高電壓電晶體、中間電壓電晶體、及低電壓電晶體係被混 合地設置於相同基底上。 在上述所提出的半導體裝置中，具有浮動閘極與控制 閘極的堆疊閘極結構之記憶體單元係形成於記憶體單元形 成區域内。在尚電壓電晶體形成區域中 > 形成有一個南電 15 壓電晶體，其具有相當大厚度的閘極絕緣膜。在中間電壓 電晶體形成區域中，形成有一個中間電壓電晶體，其閘極 絕緣膜的厚度小於高電壓電晶體的閘極絕緣膜厚度。在低 電壓電晶體形成區域中，形成有一個低電壓電晶體，其閘 極絕緣膜的厚度小於中間電壓電晶體的閘極絕緣膜厚度。 20 然而，在簡單形成記憶體單元、高電壓電晶體、中間 電壓電晶體、及低電壓電晶體之情形下，高電壓電晶體形 成區域中的裝置隔離區域之頂表面高度係小於在記憶體單 元形成區域中的裝置隔離區域之頂表面高度，中間電壓電 晶體形成區域中的裝置隔離區域之頂表面高度係小於高電 5 200915568 壓電晶體形成區域中 10 15 低電壓電晶體形成區垴袭置隔離區域之頂表面高度’而且 小於中間電壓電晶體中的裝置隔離區域之頂表面高度係 高度。因此，低電^成區域中的裝置隔離區域之頂表面 頂表面高度非常切日日㈣成區域中料置隔離區域之 區域之頂表面高度。：電壓電晶體形成區域中的裝置隔離 離區域之頂表面高度:二電壓電晶體形成區域中的裝置隔 裝置區域之頂表面高/小於低電壓電晶體形成區域中的 的閘電極之低電壓電:時’則無法形成具有想要閘極長度 的半導體裝置。_體且無法提供具有較佳電氣特性 【發明内容】 發明概要 根據一個實施例 —個在基底的第1域1‘I、，半導體裝置具有-個基底、 在基底的第二區域中，、中所形成的第—絕緣體，以及-個 形成於該第—區域^成的第二絕緣體。第-電晶體係 晶體包含：—個且右楚 域上方’該第-電 «Β ^ .a 八—厚度的第一閘極絕緣膜，該第一 問極絕緣膜係軸於第1 犋該弟 衣置E域上方，—個形成於第一 閘電極膜上方的第〆閘電極 ^ 以及形成於第—開電極兩側 的第—裝置區域中之第-源極與滅區域係. 電晶體係形成於該第二區域所圍繞的第二裝置區域上方了 该第二電晶體包含：-個在第二裝置區域上方所形成的第 ^極絕緣膜，該第二閘極絕緣膜具有比第1極絕緣膜 的第—厚度更小之第二厚度…㈣成於第二閘極絕緣膜 20 200915568 上方的第二閘電極，以及形成於第二閘電極兩側上的第二 裝置區域中之第二源極與汲極區域，其中，第一絕緣體的 頂表面之第一高度係小於第二絕緣體的頂表面之第二高 度。 5 圖式簡單說明 第1A與1B圖是顯示本發明技術的第一實施例之半導 體裝置的剖面圖。 第2圖是顯示本發明技術的第一實施例之半導體裝置 中的記憶體單元之平面圖。 10 第3A至3C圖是顯示本發明技術的第一實施例之半導 體裝置中的高電壓電晶體、中間電壓電晶體、及低電壓電 晶體之平面圖。 第4圖是顯示本發明技術的第一實施例之半導體裝置 中介於裝置隔離區域的頂表面高度以及主動區域的頂表面 15 高度之間的關係之示意圖。 第5A與5B圖是顯示用於製造本發明技術的第一實施 例之半導體裝置的步驟之剖面圖。 第6A與6B圖是顯示用於製造本發明技術的第一實施 例之半導體裝置的步驟之剖面圖。 20 第7 A與7 B圖是顯示用於製造本發明技術的第一實施 例之半導體裝置的步驟之剖面圖。 第8 A與8 B圖是顯示用於製造本發明技術的第一實施 例之半導體裝置的步驟之剖面圖。 第9A與9B圖是顯示用於製造本發明技術的第一實施 7 200915568 例之半導體裝置的步驟之剖面圖。 第10A與10B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第11A與11B圖是顯示用於製造本發明技術的第一實 5 施例之半導體裝置的步驟之剖面圖。 第12A與12B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第13A與13B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 10 第14A與14B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第15A與15B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第16A與16B圖是顯示用於製造本發明技術的第一實 15 施例之半導體裝置的步驟之剖面圖。 第17A與17B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第18 A與18 B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 20 第19A與19B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第20A與20B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第21A與21B圖是顯示用於製造本發明技術的第一實 200915568 施例之半導體裝置的步驟之剖面圖。 第22A與22B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第23A與23B圖是顯示用於製造本發明技術的第一實 5 施例之半導體裝置的步驟之剖面圖。 第24A與24B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第25A與25B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 10 第26A與26B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第27A與27B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第28A與28B圖是顯示用於製造本發明技術的第一實 15 施例之半導體裝置的步驟之剖面圖。 第29A與29B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第30A與30B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 20 第31A與31B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第32A與32B圖是顯示本發明技術的第二實施例之半 導體裝置的剖面圖。 第3 3 A至3 3 C圖是顯示本發明技術的第二實施例之半 9 200915568 導體裝置中的高電壓電晶體、中間電壓電晶體、及低電壓 電晶體之平面圖。 第3 4圖是顯示本發明技術的第二實施例之半導體裝置 中介於裝置隔離區域的頂表面高度以及主動區域的頂表面 5 高度之間的關係之示意圖。 第35A與35B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第3 6 A與3 6 B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 10 第37A與37B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第38A與38B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第39A與39B圖是顯示用於製造本發明技術的第二實 15 施例之半導體裝置的步驟之剖面圖。 第40A與40B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第41A與41B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 20 第42A與42B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第43A與43B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第44A與44B圖是顯示用於製造本發明技術的第二實 10 200915568 施例之半導體裝置的步驟之剖面圖。 第45A與45B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第46A與46B圖是顯示用於製造本發明技術的第二實 5 施例之半導體裝置的步驟之剖面圖。 第47A與47B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第48A與48B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 10 第49A與49B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第50A與50B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第51A與51B圖是顯示用於製造本發明技術的第二實 15 施例之半導體裝置的步驟之剖,面圖。 第52A與52B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第53 A與53B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 20 第54A與54B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第55A與55B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第56A與56B圖是顯示用於製造本發明技術的第二實 11 200915568 施例之半導體裝置的步驟之剖面圖。 第57圖是痛不在形成具有65 nm的問極長度之低電壓 電晶體時該低電壓電晶體的閘極長度之測量結果的示意 圖。 5 弟58圖是顯不在猎由一般方法形成記憶體早元、南電 壓電晶體、中間電壓電晶體、及低電壓電晶體時裝置隔離 區域的頂表面雨度之不意圖。 第59A至59C圖是顯示在形成裝置隔離區域的步驟中 將裝置隔離區域的頂表面設定成相當高之情形的剖面圖。 10 【實施方式】 較佳實施例之詳細說明 第57圖是顯示在形成具有65nm的閘極長度之低電壓 電晶體時該低電壓電晶體的閘極長度之測量結果的示意 圖。參考第57圖，橫座標表示一個主動區域的寬度W，而 15 縱座標表示閘極長度Lg。 而且，參考第57圖，◦記號所顯示的圖形表示當一個 裝置隔離區域的頂表面高度等於主動區域的頂表面高度， 或者當裝置隔離區域的頂表面高度稍微大於主動區域的頂 表面高度時，低電壓電晶體的閘極長度之測量結果。第57 20 圖中的虛線表示〇記號所顯示的圖形之平均値。 而且，參考第57圖，♦記號所顯示的圖形表示當裝置 隔離區域的頂表面高度小於主動區域的頂表面高度達到 10nm時，低電壓電晶體的閘極長度之測量結果。第57圖中 的實心線表示♦記號所顯示的圖形之平均値。 12 200915568 +參考第57圖可以清楚看出，當裝置隔離區域的頂表面 网度小於主動區域的頂表面高度達到IGnm時，閘極長度會 減少7nm而成為最大長度。 田裝置隔離區域的頂表面高度小於主動區域的頂表面 高度時，閘極長度會有所減少，此乃因為考量到具有使間 電極產生®案化之光阻膜的圖案在縱向方向上延伸，而且 具有此光阻膜的圖案變得很薄之緣故。 10 15 20 由於低電壓電晶體具有相當短的閘極長度，所以問極 長度中的變化會影響低電壓電晶體的電氣特性。當真正形 成的低電Μ電晶體之閘極長度比起作為低電壓電晶體的設 計值65η_閘極長度小了 7nm時，無域得具有想要的^ =性之低電壓電晶體。因此，值得注意地，在此低電壓 電晶體中’閘極長度相對於此設計值的變化會愛到抑制。 附帶一提，在記憶體單元、高電壓電晶體、及具有j 疊閘極結構的中間電壓電晶體中，閘極長度相當長/於/隹 即使閘極長度產生某錄度上的變化，如㈣其電氣^性 僅具有相當低程度的影響且毫無問題。 第58圖疋顯不在藉由一般方法形成記憶體單元、高 壓電晶體、中間電壓電晶體、及低電壓電晶 ：： 區域的頂表面高度之示意圖。 、 4第58圖’當藉由—般方法形成記憶體單元、 壓電晶體、中間電壓電晶體、及低電壓電晶體時，高=壓 電晶體形成區域中的裝置隔離區域之頂表面高声係】於 憶體單元形成區域中的裝置隔離區域之頂表面高声 ^ 中間 13 200915568 電壓電晶體形成區域中的裳置隔離區域之頂表面高度係小 於高電壓電晶體形成區域中的裝置隔離區域之頂表面高 度。而且，低電壓電晶體形成區域中的裝置隔離區域之頂 表面高度係小於中間電壓電晶體形成區域中的裝置隔離區 5 域之頂表面高度。因此’低電壓電晶體形成區域中的裝置 隔離之頂表面高度相當小於低電壓電晶體形成區域中的主 動區域之頂表面高度。因此，用於使低電壓電晶體的閘電 極產生圖案化之光阻膜的圖案會在縱向方向上強烈地伸 長，而且用於使低電壓電晶體的閘電極產生圖案化之光阻 1〇膜的圖案變得相當薄。於是，在藉由一般方法形成記憶體 單元、高電壓電晶體、中間電壓電晶體、及低電壓電晶體 時，無法形成具有想要閘極長度之閘電極的低電壓電晶 體，而且無法提供具有較佳電氣特性的半導體裝置。 當圖案化閘電極時’在形成裝置隔離區域以防止低電 15壓電晶體形成區域中的裝置隔離區域之頂表面高度免於太 低之步驟中，裝置隔離區域的頂表面高度可以被設定成相 當高。 第59A至59C圖是顯示在形成裝置隔離區域的步驟中 將裝置隔離區域的頂表面設定成相當高之情形的剖面圖。 2〇第观圖是顯示—個用於形成記憶體單元形成區域的浮動 祕220與控制閘極加之剖面圖，第圖是顯示-個用 於藉由敍刻從5己憶體單元形成區域移除掉浮動問極⑽與 控制閘極224a之剖面圖，第59C圖是顯示由第圖的粗線 所圍繞的一個放大部位之剖面圖。 14 200915568 參考第59A圖，在記憶體單元形成區域中的半導體基底 210具有一個用於形成裝置隔離區域214a的溝槽212a。此溝 槽212a的底表面與側壁包括一矽氧化膜213。矽氧化膜213 所形成的溝槽212a具有裝置隔離區域214a。此裝置隔離區 5 域214a決定出一個主動區域216a。裝置隔離區域214a的頂 表面高度被設定成相當高於主動區域216a的頂表面高度。 在主動區域216a上，含有非晶矽的浮動閘極220係透過一個 通道絕緣膜218而形成。在浮動閘極22〇上，含有聚矽的控 制閘極224a係透過一個ΟΝΟ膜222而形成。如上所述，具有 10浮動閘極22〇與控制閘極224a的堆疊閘極結構之記憶體單 元236係形成於記憶體單元形成區域。 然而，當形成裝置隔離區域2i4a時，裝置隔離區域214a 的頂表面高度被設定成相當高時，在裝置隔離區域21扣的 主動區域216a之該側上會引起很陡的傾斜角。在此情形 15中，當在圖案化過程中導致位置偏移時，在用於移除浮動 閘極220的區域中’會產生非晶梦的殘餘物221可以仍殘留 於含有_膜的殘餘物如底下之風險（參考第與賞 圖）。而且’會產生含有聚石夕的殘餘物225可以仍殘留在⑽ 膜222的殘餘物上方之風險。當在含有◦肋職2的殘餘物 20 23底下或上方引起含有非晶石夕或聚石夕的殘餘物22!或225 時，彼此相鄰的記憶體單元236便發生短路，或者心属了浮 動閉極22G的電荷，㈣無法執行正常的操作。結果，在形 隔，區域时驟中，最好不要事先將裝置隔離區域 的頂表面南度設定成相當高。 15 200915568 以下，將參考第1A至31B圖說明本發明技術的第一實 施例之半導體裝置及製造此半導體裝置之方法。 首先，將參考第1Α至4圖說明本發明技術的第一實施例 之半導體裝置及製造此半導體裝置之方法。第1A與1B圖是 5 顯示第一實施例之半導體裝置的剖面圖，第2圖是顯示第一 實施例之半導體裝置的記憶體單元之平面圖，第3A至3C圖 是顯示第一實施例之半導體裝置中的高電壓電晶體、中間 電壓電晶體、及低電壓電晶體之平面圖。第3A圖顯示高電 壓電晶體，第3B圖顯示中間電壓電晶體，且第3C圖顯示低 10 電壓電晶體。第4圖是顯示裝置隔離區域的頂表面高度以及 主動區域的頂表面高度之間的關係之示意圖。 依據第一實施例的半導體裝置包括：一個具有快閃記 憶體單元的記憶體單元形成區域2; —個具有高電壓電晶體 的南電壓電晶體形成區域4，-一個具有中間電壓電晶體的中 15 間電壓電晶體形成區域6，其臨限電壓大於高電壓電晶體的 臨限電壓；以及一個具有低電壓電晶體的低電壓電晶體形 成區域8，其臨限電壓小於中間電壓電晶體的臨限電壓。 在記憶體單元形成區域2中的半導體基底10上，形成有 一個用於形成裝置隔離區域14a的溝槽12a。在此溝槽12a的 20 側壁與底表面上，形成有矽氧化膜13。在矽氧化膜13所形 成的溝槽12a中，植入用於決定主動區域16a的裝置隔離區 域14a。此裝置隔離區域14a是藉由淺溝隔離法（STI)而形 成。第1A圖所示的記憶體單元形成區域2之剖面對應於第2 圖中直線A-A’的剖面，第1B圖所示的記憶體單元形成區域2 16 200915568 之剖面對應於第2圖中直線B-B，的剖面。 在^己憶體單元形成區域2中的主動區域16a上，形成一 個含有石夕氧化膜的通道絕緣膜（閘極絕緣膜)18。浮動閘極2〇 係形成於通道絕緣臈18上。 5 在〉于動問極20上’形成有一個含有氮化矽膜的層壓膜 22。明確地說，在浮動閘極汕上，此層壓膜22形成有一個 第一石夕氧化膜、一個在第一矽氧化膜上所形成的氮化矽 膜、及一個在氮化矽膜上所形成的第二矽氧化膜。上述具 有石夕氧化膜、氮化矽膜、及矽氧化膜的層壓膜22亦被稱之 10 為ΟΝΟ臈。 在浮動閘極20上，一個控制閘極24a係透過〇]^〇膜22 而形成。 在浮動閘極20與控制閘極24a的兩侧上之主動區域16a 内开乂成有延伸區域26與囊穴區域(未顯示）。 15 在序動閘極20與控制閘極24a的側壁上，形成有侧壁絕 緣膜28。 在側壁絕緣膜28s所形成的浮動閘極20與控制閘極24a 之兩側上的主動區域16a内，形成有高濃度的雜質區域3〇。 源極與沒極擴散層32包括延伸區域26、高濃度雜質區域30 20 與類似物。 在控制閘極24以及源極與汲極區域32上，形成有矽化 物膜34在源極與沒極區域μ上的石夕化物膜34產生如源極 與汲極電極的功能。 如上所述’記憶體單元36被形成具有一個堆疊閘極結 17 200915568 構，此堆疊閘極結構具有浮動閘極2〇、控制問極Μ、及源 極與汲極區域32。 在两電壓電晶體形成區域4上，形成有—個用於形成裝 置隔離區域14b的溝槽12b。纟溝槽12b的側壁與底表面上， 5形成有一個矽氧化膜13。在矽氧化膜13所形成的溝槽12b 内，植入-個用於形成主動區域16b的裝置隔離區域撕。 第1A圖所示的高電壓電晶體形成區域4之剖面對應於第从 圖中直線C-C，的剖面，第出圖所示的高電壓電晶體形成區 域4之剖面對應於第3A圖中直線D_D，的剖面。 1〇 纟高電壓電晶體形成區域4中的主動區域16b上，形成 有一個具有相當大厚度的閘極絕緣膜牝。閘極絕緣膜邮的 厚度例如為15nm。 具有相當大閘極長度的閘電極2 4 b係形成於閘極絕緣 膜46上，閘電極24b的長度例如為7〇〇nm。 15 在閘電極24b的兩側上之主動區域16b内，形成有延伸 £域50及囊穴區域（未顯示）。 在閘電極24b的側壁上，形成有側壁絕緣膜28。 在側壁絕緣膜2 8所形成的閘電極2 4 b之兩側上的主動 區域16b内形成有尚濃度雜質區域52。源極與没極區域54 20包括延伸區域50、高濃度雜質區域52與類似物。 在閘電極2 4 b以及源極與汲極區域5 4上，形成有矽化物 膜34。在源極與汲極區域54上的矽化物膜34產生如源極與 汲極電極的功用。 如上所述，形成有一個具有閘電極24b以及源極與汲極 18 200915568 區域54的高電壓電晶體56。 在中間電壓電晶體形成區域6中，形成有—個用於形成 裝置隔離區域l4c的溝槽12c。在溝槽i2c的側壁與底表面 上，形成有外化膜13。切氧域13卿成的溝槽12c 中植#個用於決疋主動區域的裝置隔離區域 14C。第1A圖所示的中間電壓電晶體形成區域6之剖面對應 於第3B圖中直線E_E，的剖面，第⑺圖所示的中間電麼電晶 體形成區域6之剖面對應於第_中直線F-F，的剖面。 在中間龟壓電晶體形成區域6中的主動區域上，形 成有-個閘極絕緣膜58，其厚度小於高電壓電晶體％的閑 極絕緣膜46之厚度，閘極絕緣膜％的厚度例如為7啦。 在閘極絕緣膜58上，形成有一間電極24c，其間極長度 小於南電屡電晶體56的閘電極24b，閘電極2如的閑極長度 為350nm 。 15 在閘電極故的兩側上之主動區域16c内，形成有延伸 區域60及囊穴區域（未顯示）。 在閘電極24c的側壁上，形成有側壁絕緣膜28。 在側壁絕緣膜28所形成的閘電極2和之兩側上的主動 區域内’形成有高濃度雜質區域.源極與没極區域64 2〇包括延伸區域60、冑濃度雜質區域62與類似物。 在閘電極24c以及源極與汲極區域料上，個別地形成有 石夕化物膜34。在源極與沒極區域64上的石夕化物膜34產生如 源極與汲極電極的功用。 如上所述，形成有-個具有閘電極2 4 e以及源極與没極 19 200915568 區域64的中間電壓電晶體66。 在低電壓電晶體形成區域8中，形成有一個用於形成裝 置隔離區域14d的溝槽12d。在溝槽12d的侧壁與底表面上， 形成有矽氧化膜13。在矽氧化膜13所形成的溝槽12d中，植 5入有一個用於決定主動區域16d的裝置隔離區域14(}。第1A 圖所示的低電壓電晶體形成區域8之剖面對應於第3C圖中 直線G-G’的剖面’第1B圖所示的低電壓電晶體形成區域8 之剖面對應於第3C圖中直線H-H，的剖面。 在低電壓電晶體形成區域8中的主動區域16d上，形成 1〇有一個閘極絕緣膜68，其厚度小於中間電壓電晶體66的閘 極絕緣膜58之厚度，閘極絕緣膜68的厚度例如為丨允爪。 在閘極絕緣膜68上，形成有一閘電極24d，其閘極長度 小於中間電壓電晶體66的閘電極24c之長度，閘電極24d的 閘極長度為60nm。 15 在閘電極24d的兩側上之主動區域16d内，形成有延伸 £域70及囊穴區域（未顯示）。 在閘電極24d的側壁上，形成有側壁絕緣膜28。 在側壁絕緣膜28所形成的閘電極24d之兩側上的主動 2區域16d内’形成有高濃度雜質區域72。源極與沒極區域74 2〇包括延伸區域70、高濃度雜質區域72與類似物。 在閘電極24d以及源極與汲極區域74上，個別地形成有 矽化物膜34。在源極與汲極區域74上的石夕化物膜^產生如 源極與汲極電極的功用。 如上所述’形縣—個具有閘電極撕以及源極與汲極 20 200915568 區域74的低電壓電晶體76。 第4圖是顯示裝置隔離區域的頂表面高度相對於主動 區域的頂表面局度之不意圖。 •記號所顯示的圖形表示第一實施例的半導體裝置， 5 記號所顯示的圖形表示一比較例，亦即藉由一般方法形 成記憶體單元、高電壓電晶體、中間電壓電晶體、與低電 壓電晶體的情形。 參考第4圖，依據第一實施例，記憶體單元形成區域2 中的裝置隔離區域14a之頂表面高度，比起記憶體單元形成 10 區域2中的主動區域16a之頂表面南度yij 了 8nm。 而且，依據第一實施例，高電壓電晶體形成區域4中的 裝置隔離區域14b之頂表面高度，比起高電壓電晶體形成區 域4中的主動區域16b之頂表面高度低了 3nm。 而且，依據第一實施例，中間電壓電晶體形成區域6 15 中的裝置隔離區域14c之頂表面高度，比起中間電壓電晶體 形成區域6中的主動區域16c之頂表面高度低了 21nm。 而且，依據第一實施例，低電壓電晶體形成區域8中的 裝置隔離區域14d之頂表面高度，大約等於低電壓電晶體形 成區域8中的主動區域16d之頂表面高度。也就是說，依據 20 第一實施例，低電壓電晶體形成區域8中的裝置隔離區域 14d之頂表面高度，比起中間電壓電晶體形成區域6中的裝 置隔離區域14c之頂表面高度還要高。 如第4圖的比較例所示，在藉由一般方法形成記憶體單 元、高電壓電晶體、中間電壓電晶體以及低電壓電晶體時， 21 200915568 高電壓電晶體形成區域中的裝置隔離區域之頂表面高度係 小於記憶體單元形成區域中的裝置隔離區域之頂表面高 度，中間電壓電晶體形成區域中的裝置隔離區域之頂表面 高度係小於高電壓電晶體形成區域中的裝置隔離區域之頂 5 表面高度，且低電壓電晶體形成區域中的裝置隔離區域之 頂表面高度係小於中間電壓電晶體形成區域中的裝置隔離 區域之頂表面尚度。因此 '低電壓電晶體形成區域中的裝 置隔離區域之頂表面高度係非常小於主動區域之頂表面高 度。因此，在藉由一般方法形成記憶體單元、高電壓電晶 10 體、中間電壓電晶體以及低電壓電晶體時，用於圖案化低 電壓電晶體的閘電極之光阻膜的圖案，係在縱向方向上受 到強力拉扯，而且用於圖案化低電壓電晶體的閘電極之光 阻膜的圖案相當薄。因此，在藉由一般方法形成記憶體單 元、高電壓電晶體、中間電壓電晶體以及低電壓電晶體時， 15 無法形成具有想要閘極長度的閘電極之低電壓電晶體，而 且無法提供具有較佳電氣特性的半導體裝置。 另一方面，依據第一實施例，低電壓電晶體形成區域8 中的裝置隔離區域14d之頂表面高度並未非常小於低電壓 電晶體形成區域8中的主動區域16d之頂表面南度。因此’ 20 用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案 102c(參考第26A與26B圖），並未在縱向方向上受到強力拉 扯，而且可以防止圖案化低電壓電晶體76的閘電極24d之光 阻膜的圖案102c變得相當薄。因此，依據第一實施例，可 以形成具有想要閘極長度的閘電極24d之低電壓電晶體 22 200915568 76 ’而且可吨供具有較佳電氣雜的半導體裝置。 在具有記憶體單元36、高電塵電晶⑽、中間電㈣ 晶體66、及低電麼電晶體％的半導體基底^上，形成有一 個層間絕緣膜78。 5 錢到魏物膜34的-個接點孔嶋形成於層間絕緣 膜78。在接點孔80中，植入一個接點插塞82。 在其中植入有接點插塞82的層間絕緣膜78上，形成有 一個層間絕緣膜84。 ^在形成於層間絕緣膜84的溝槽85中，植入金屬祕。 這些金屬線86係透過接點插塞82而電氣連接至源極與没極 電極34。 如上所述，依據第-實麵，低電壓電晶體形成區域8 中的裝置隔離區域14d之頂表面高度㈣上等於低電晶體 形成區域8中的主動區域16d之頂表面高度。也就是說，依 15據第-實施例’由於低電壓電晶體形成區域8中的裝置隔離 區域14d之頂表面高度並未非常小於低電晶體形成區域8中 的主動區域16d之頂表面高度’所以，可防止用於圖案化低 電壓電晶體76的閘電極24d之光阻膜的圖案1〇2c(參考第 26A與26B圖）在縱向方向上受到強力拉扯。而且，可以防止 20圖案化低電壓電晶體％的閘電極24d之光阻膜的圖案〗〇2c ’菱传相當薄。因此，依據弟一實施例，可以形成具有想要 閘極長度的閘電極24d之低電壓電晶體76,而且可以提供具 有較佳電氣特性的半導體裝置。 如上所述，可以建構第一實施例的半導體裝置。 23 200915568 接著’將參考第5A至31B圖說明用於製造第一實施例 的半導體裝置之方法。第5A至31B圖是顯示用於製造第一 實施例之半導體裝置的步驟之剖面圖。 首先，藉由熱氧化方法，在半導體基底1〇上形成一個 5 具有l〇nm厚度的石夕氧化膜88。例如，可使用石夕基底作為半 導體基底10。 接著’藉由對整個基底實施CVD法，可形成一個具有 80nm厚度的氮化矽膜90。 接著，藉由對整個基底實施旋塗法，可塗上一光阻膜 1〇 (未顯示）。當主動區域16a至16d的最小寬度是⑺此爪時，光 阻膜的厚度是20nm。 接著，藉由使用光阻膜作為罩體，氮化矽膜9〇受到各 向異性蝕刻。在此情形中，氮化矽膜9〇上的光阻膜幾乎藉 由敍刻而被移除掉。之後，移除掉氮化石夕膜90上所殘餘的 15 光阻膜。 接著，藉由使用氮化矽膜9〇作為罩體，蝕刻半導體基 "口此在3己憶體單元形成區域2、高電壓電晶體形成 &域4中間電壓電晶體形成區域、及低電壓電晶體形成區 中刀別地形成具有深度30〇nm的溝槽12a至12d(參考第 、/B圖在利用氮化矽膜90作為罩體蝕刻半導體基底10 氮匕夕膜90的頂端被稍微钱刻，且氮化石夕膜9〇的 為 6〇nm。 r接著藉由熱氧化法，使溝槽l2a至⑶的側壁與側表 J氧化因此，在溝槽12a至I2d的底表面與側壁上形 24 200915568 成厚度5nm的氧化矽膜13。 接著，藉由對整個基底實施濃電漿CVD法，可形成一 個具有400nm厚度的矽氧化膜14(參考第6A與6B圖）。 接著’參考第7A與7B圖’藉由化學機械拋光法(CMP)， 5拋光此矽氧化膜14，直到暴露出氮化矽膜90的表面為止。 在此情形中，甚至氮化矽膜9〇的表面稍微被拋光而已，因 而氮化矽膜90的厚度達3〇nm。由於氮化矽膜9〇是形成於矽 氧化膜88上而具有i〇nm的厚度，且形成於半導體基底1〇 上，氮化矽膜90的頂表面高度距離半導體基底1〇的表面達 10 4〇nm。具有植入溝槽14a至14d内的矽氧化膜之裝置隔離區 域14a至14d的頂表面高度，係等於氮化矽膜9〇的頂表面高 度。裝置隔離區域14a至14d的頂表面比起半導體基底1〇的 表面南了 40nm。 接者藉由氲氟酸，裝置隔離區域14a至14d被钱刻掉 15 7nm的厚度。在裝置隔離區域14&至14(1被敍刻掉7nm的厚度 之後，裝置隔離區域14a至14d的頂表面比起半導體裝置1〇 的表面高了 33nm。附帶一提，裝置隔離區域14a至Md的— $度是從I置祕區域14a至14d開始_，以便將低電壓 電晶體形成區域8中的裝置隔離區域14d之頂表面高度實質 20上等於主動區域16d的頂表面高度。 a接著，藉由加熱過的磷酸，氮化矽膜9〇藉由蝕刻而移 除(參考第8A與8B圖）。假如藉由磷酸而银刻氮化梦膜％的 話，則可以充分確保氮化石夕膜9〇相對於石夕氧化賴的餘刻 選擇率。因此，在主動區域16a至16d上的石夕氧化獅仍舊 25 200915568 存在而不會被钱刻。因此，厚度1〇ηπ1的石夕氧化膜88可仍舊 存在於主動區域16a至16d上。 接著，參考第9A與9B圖，藉由氫氟酸，在主動區域16a 至16d上的矽氧化膜88被蝕刻所移除。在蝕刻掉厚度l〇nm 5 的矽氧化膜88時，此蝕刻步驟執行一段對應於蚀刻掉厚度 12nm的矽氧化膜所需的時間，而為矽氧化膜88的1.2倍。因 此’用以形成裝置隔離區域14a至14d的矽氧化膜被蝕刻掉 12nm。因此’在蝕刻矽氧化膜88之後，裝置隔離區域14a 至14d的頂表面高度，比主動區域16a至i6d的頂表面高上 10 21nm。 因此，藉由STI方法，可形成裝置隔離區域14a至I4d。 接著，參考第10A與10B圖，藉由對整個基底實施熱氧 化法，可形成一個具有8至12nm厚度的矽氧化膜之犧牲氧化 膜92。在此，犧牲氧化膜92的厚度例如為i〇nm。 15 摻雜雜質被植入於記憶體單元形成區域2及高電壓電 曰曰體形成Q域4，藉此正確地形成一個預定的導電井（未顯 示）。 而且，藉由離子植入法，摻雜雜質被植入於記憶體單 元形成區域2及高電壓電晶體形成區域4，藉此正確地形成 2〇 一個臨限電壓控制層（未顯示）。 接著，藉由對整個基底實施旋塗法，而形成一個光阻 膜94。 接著，藉由微影技術，使光阻膜94產生圖案。因此， 形成了一個覆蓋低電壓電晶體形成區域8的光阻膜94。 26 200915568 接著’藉由使用光阻膜94作為罩體，在記憶體單元形 成區域2、高電壓電晶體形成區域4、及#間電壓電晶體形 成區域6中的犧牲氧化膜92被姓刻所移除(參考第11AI11B 圖）。例如可使錢氟酸，以作為_溶劑。具有厚度⑺咖 5的犧牲氧化膜92抛刻達一段触刻厚度12咖的石夕氧化膜所 需之時間，如同犧牲氧化膜92的h2倍。因此，在蚀刻犧牲 氧化膜92之後，記憶體單元形成區域2中的裝置隔離區域 ⑷之頂表面’高電壓電晶體單元形成區域4中的裝置隔離 區域⑽之頂表面，巾間電壓電晶料元形成區域6中的裝 1〇置隔離區域14e之頂表面，均比主動區域i6a至^的頂表面 高上9聰。由於低電壓電晶體單元形成區域8中的裝置隔離 ^域^被光賴94所覆蓋，所以並未執行㈣。低電壓電 晶體單元形成區域8中的裝置隔離區域⑷之頂表面，仍然 比主動區域16d的頂表面高上21nm。因此，光阻膜料被剝下。 15 纽，說明藉由侧中間電壓電晶體形成區域6中的犧 牲氧化膜92而移除之範例。然而，在中間電麼電晶體形成 區域6中的犧牲氧化膜92並未被钮刻所移除。藉由覆蓋中間 電塵電晶體形成區域6及低電壓電晶體形成區域8的光阻膜 而姓刻’則中間電壓電晶體形成區域6中的齡氧化膜92無 法被触刻。 接著，爹考第12A與12B圖，藉由熱氧化法，形成一個 含有厚度lOnm的矽氧化膜之通道絕緣膜18。因此，在記憶 體單元形成區域2中的主動區域iga上、高電壓電晶體形成 區域4上的主動區域16b、以及中間電壓電晶體形成區域6上 27 200915568 的主動區域16c’通道絕緣膜18被形成為具有1 〇nrn的厚度。 在低電壓電晶體形成區域8中’由於在主動區域i6d上有犧 牲氧化膜92 ’所以在形成通道絕緣膜18時，在低電壓電晶 體形成區域8中長成具有7nm厚度的矽氧化膜。因此，在低 5電壓電晶體形成區域8中的主動區域16d上之石夕氧化膜92具 有總厚度為17nm。 接著，參考第13A與13B圖，藉由CVD法，形成一個非 晶矽膜20，其中摻雜雜質被導引至此非晶矽膜。例如可使 用填(P)作為摻雜雜質。非晶矽膜2〇的厚度例如為7〇nm，非 10 晶石夕膜20變成一個浮動閘極。 接著，參考第MA與14B圖，藉由微影技術，使非晶矽 膜20產生圖案。因此，在記憶體單元形成區域2中的非晶矽 膜20被圖案化成具有預定形狀。而且，在除了記憶體單元 形成區域2以外的區域中之非晶矽膜2〇被蝕刻所移除。 15 接著，參考第15A與15B圖，對整個基底實施CVD法， 後續層壓一個具有6至l〇nm厚度的石夕氧化膜、具有4至8nm 厚度的氮化矽膜、及具有厚度3至7nm的矽氧化膜，而形成 一個ΟΝΟ膜(層壓膜)22。 接著，藉由離子植入法，摻雜雜質被引導到中間電壓 20電晶體形成區域6與低電壓電晶體形成區域8，藉此正確地 形成一個預定的導電井（未顯示）。 而且，藉由離子植入法，摻雜雜質被引導於中間電壓 電晶體形成區域6及低電壓電晶體形成區域8，藉此正確地 形成一個臨限電壓控制層（未顯示）。 28 200915568 接著，藉由對整個基底實施缝法，而形成一個光阻 膜96 〇 接著，藉由微影技術，使光阻膜96產生圖案。因此， 形成了一個用於暴露高電壓電晶體形成區域4與中間電壓 5電日日體形成區域6的光阻膜96。 ,、接著，藉由使用光阻膜96作為罩體，在高電壓電晶體 v成區域4與中間電壓電晶體形成區域6中的⑽〇膜a被蝕 d所移除(參考第16A與16B圖）。在钱刻局部形成〇恥膜22 碎氧化膜時’例如可使肖濕刻。在似彳局部形成⑽〇 10膜22的氮化石夕膜時，例如可使用乾式蚀刻。也就是說可 起使用濕式蝕刻及乾式蝕刻，藉此蝕刻〇N〇膜22。 在此，將說明藉由蝕刻高電壓電晶體形成區域4及中間 電壓電晶體形成區域6中的⑽〇膜22而移除之範例。然而， 在中間電壓電晶體形成區域6中的〇N〇膜22可能並未被蚀 J藉由使用覆蓋記憶體單元形成區域2、中間電壓電晶體 形成區域6、及低電壓電晶體形成區域8的光阻膜作為罩體 而蝕刻，中間電壓電晶體形成區域6中的ΟΝΟ膜22就無法被 蝕刻所移除。 然而，為了減少製造半導體裝置的步驟數目，在此階 段中，較佳地，中間電壓電晶體形成區域6中的〇}^〇膜22 可能被蝕刻所移除。 接著，參考第17Α與17Β圖，藉由使用光阻膜96作為罩 體通道絶緣膜18被餘刻所移除。因此，高電壓電晶體形 成區域4的主動區域i6b被暴露出來。附帶一提，中間電壓 29 200915568 電晶體形成區域6的主動區域16c亦被暴露出來。含有i〇nm 厚度的矽氧化膜之通道絕緣膜18被蝕刻一段用於触刻12nm 厚度的石夕氧化膜所需之時間，且為通道絕緣膜18的1.2倍。 因此’高電壓電晶體形成區域4的裝置隔離區域14b及中間 5電壓電晶體形成區域6的裝置隔離區域14c被蝕刻掉i2nm的 厚度。因此，在姓刻掉通道絕緣膜18之後，高電壓電晶體 形成區域4的裝置隔離區域14b之頂表面及中間電壓電晶體 形成區域6的裝置隔離區域14c之頂表面，比起主動區域i6b 與16d的頂表面低上3nm。另一方面，記憶體單元形成單元2 10的裝置隔離區域14a之頂表面’保持成比主動區域16&的頂 表面高上9nm的厚度。而且，低電壓電晶體形成區域8的裝 置隔離區域14d之頂表面，保持成比主動區域16d的頂表面 高上21nm的厚度。 接著，參考第18八與183圖，在高電壓電晶體形成區域 15 4的主動區域16b上，形成具有厚度15nm的閘極絕緣膜46。 在此情形中，在中間電壓電晶體形成區域6的主動區域16c 上’亦开)成具有厚度15nm的閘極絕緣膜46。局部形成ΟΝΟ 膜22的氮化矽膜具有抗氧化性。因此，在ΟΝΟ膜22所覆蓋 的區域中’亦即記憶體單元形成區域22與低電壓電晶體形 20成區域8，無法長成矽氧化膜。 接著’藉由對整個基底實施旋塗法，形成一個光阻膜 98 ° 接著’藉由微影技術，使光阻膜98產生圖案。因此， 形成一個用於暴露中間電壓電晶體形成區域6的光阻膜9 8。 30 200915568 接著，藉由使用光阻膜98作為罩體，中間電壓電晶體 形成區域6的主動區域16c上之閘極絕緣膜46被餘刻所移除 (參考第19A與19B圊）。例如可使用氫氟酸以作為蝕刻溶 劑。具有厚度15nm的閘極絕緣膜46被钱刻達一段钕刻厚度 5 18nm的矽氧化膜所需之時間，如同閘極絕緣膜46的1.2倍。 因此，在蝕刻閘極絕緣膜46之後，中間電壓電晶體單元形 成區域6中的裝置隔離區域14c之頂表面’比主動區域16c的 頂表面在厚度上小了21nm。另一方面’記憶體單元形成區 域2的裝置隔離區域14a之頂表面保持成比主動區域16a的 10頂表面多了9nm的厚度。而且，高電壓電晶體形成區域4的 装置隔離區域14b之頂表面保持成比主動區域16b的頂表面 少了 3nm的厚度。而且，低電壓電晶體形成區域8的裝置隔 離區域14d之頂表面保持成比主動區域16d的頂表面少了 21ηιη的厚度。之後，光阻膜98被剝下。 15 接著，參考第20A與20B圖，藉由熱氧化法，在中間電 壓電晶體形成區域6的主動區域16c上，形成有一個厚度7nm 的閘極絕緣膜58。如上所述，局部形成〇]^〇膜22的氮化矽 膜具有抗氧化性。因此，在⑽⑽22所覆蓋的區域中，亦 即έ己憶體單元形成區域2與低電壓電晶體形成區域8中，無 20 法長成矽氧化膜。 接著，藉由對整個基底實施旋塗法，形成一個光阻膜 100。 接著，藉由微影技術，使光阻膜100產生圖案。因此， 形成一個用於暴露低電壓電晶體形成區域8的光阻膜100。 31 200915568 接著，參考第22A與22B圖，藉由使用光阻膜100作為 罩體，在低電壓電晶體形成區域8的主動區域16d上之矽氧 化膜92被蝕刻所移除。例如可使用氫氟酸，以作為蝕刻溶 劑。具有厚度17nm的矽氧化膜92被蝕刻達一段蝕刻厚度 5 2111111的矽氧化膜所需之時間，如同矽氧化膜92的1.2倍。因 此’在蝕刻閘極絕緣膜92之後，低電壓電晶體單元形成區 域8中的裝置隔離區域I4d之頂表面高度，實質上等於主動 區域16d的頂表面高度。另一方面，記憶體單元形成區域2 的裝置隔離區域14a之頂表面保持成比主動區域16a的頂表 10面高了9nm。而且，高電壓電晶體形成區域4的裝置隔離區 域14b之頂表面保持成比主動區域16b的頂表面少了 3nm的 厚度。而且，中間電壓電晶體形成區域6的裝置隔離區域14c 之頂表面保持成比主動區域16c的頂表面少了 2inm的厚 度。之後，光阻膜100被剝下。 15 接著，參考第23A與23B圖，藉由熱氧化法，具有厚度 1.5nm的閘極絕緣膜68被形成於低電壓電晶體形成區域8的 主動區域16d上。 接著，參考第24A與24B圖，藉由CVD法，形成一個具 有厚度l〇〇nm的聚石夕膜24。 20 接著，藉由微影技術，使記憶體單元形成區域2中的聚 石夕膜24產生圖案化。因此，在浮動閘極2〇上形成控制閘極 24a(參考第25A圖）。 接著，對整個基底實施旋塗法，而形成一個光阻膜1〇2。 接著，藉由微影技術，使光阻膜102產生圖案。因此， 32 200915568 可形成用於圖案化高電壓電晶體56的閘電極241?之光阻膜 102的圖案i〇2a、用於圖案化中間電壓電晶體66的閘電極 24c之光阻膜的圖案i02b、以及用於圖案化低電壓電晶體％ 的閘電極24d之光阻骐的圖案1〇2c(參考第26A與26B圖）。 5 參考第4圖，在記憶體單元形成區域2中，裝置隔離區 域14a的頂表面比主動區域16a的頂表面高了 9nm的厚度。而 且，在高電壓電晶體形成區域4中，裝置隔離區域14b的頂 表面比主動區域16b的頂表面低了 3nm的厚度。而且，在中 間電壓電晶體形成區域6中，裝置隔離區域14c的頂表面比 10主動區域16c的頂表面低了 21nm的厚度。此外，在低電壓電 晶體形成區域8中，裝置隔離區域14d的頂表面高度實質上 等於主動區域16d的頂表面高度。 在低電壓電晶體形成區域8中，裝置隔離區域14d的頂 表面咼度貫負上專於主動區域16d的頂表面高度，因此用於 15圖案化低皂壓電晶體76的閘電極24d之光阻膜的圖案1 〇2c 並未在縱向方向上受到強力拉扯。因此，根據第一實施例， 可以防止用於圖案化低電壓電晶體％的閘電極之光阻 膜的圖案102c變得相當薄。因此，依據第一實施例，可形 成具有想要閘極長度的閘電極24d之低電壓電晶體76，而且 20也可以提供具有較佳電氣特性的半導體裝置。 附帶一提，在中間電壓電晶體形成區域6中，裝置隔離 區域14c的頂表面比主動區域16c的頂表面低了一些程度， 所以用於圖案化中間電壓電晶體6 6的閘電極2 4 c之光阻膜 的圖案102b在縱向方向上受到拉扯。然而，中間電壓電晶 33 200915568 體66的閉電極24c之閑極長度相當長（亦即：35〇㈣而且 即使用於圖案化閘電極故之光阻膜的圖案贿薄了幾奈 米，如此也無法影響中間電壓電晶體66的電氣特性。 而且’在高電壓電晶體形成區域4中，裝置隔離區域⑽ 5的頂表面純於域區域脱的頂表面達—絲度，所以用 ;圖案化问$壓電晶體56的閘電極鳩之光阻膜的圖案 施在縱向方向上受到拉扯。然而，高電壓電晶體⑽閉 電極2扑之_長度相當長(亦即：7()()nm)，而且即使用於 圖案化閘電極24b之光阻膜的圖案咖薄了幾奈米如此也 10無法景^響尚電壓電晶體56的電氣特性。 接著，藉由使用光阻膜102作為罩體，聚矽膜以被蝕 刻。因此，可形成高電壓電晶體56的閘電極2牝、中間電壓 電晶體66的閘電極24c、以及低電壓電晶體％的間電極 24d(參考第27A與27B圖）。 15 摻雜雜質被引導至控制閘極24a的兩側上之主動區域 16a，藉此形成—延伸區域26及一囊袋區域(未顯示）。 而且，摻雜雜質被引導至閘電極24b的兩側上之主動區 域16b，藉此形成一延伸區域50及一囊袋區域(未顯示）。 而且，摻雜雜質被引導至閘電極24c的兩側上之主動區 20域16c，藉此形成一延伸區域60及一囊袋區域(未顯示）。 此外’摻雜雜質被引導至閘電極24d的兩側上之主動區 域16d，藉此形成一延伸區域70及一囊袋區域(未顯示)(參考 第28A與28B圖）。 接著，側壁絕緣膜(側壁間隔墊)係被個別地形成於浮動 34 200915568 閘極與控制閘極的側壁部、高電壓電晶體的閘電極之側壁 部、中間電壓電晶體的閘電極之側壁部、以及低電壓電晶 體的閘電極之側壁部。 接著，藉由離子植入法，在側壁絕緣膜28所形成的浮 5動閘極2〇與控制閘極24a之兩側上的主動區域16a内，形成 高濃度雜質區域30。因此，形成具有延伸區域26與高濃度 雜質區域30的源極與汲極區域32。 接著，藉由離子植入法，在側壁絕緣膜28所形成的閘 電極24b之兩側上的主動區域16b内，形成高濃度雜質區域 10 52。因此，形成具有延伸區域50與高濃度雜質區域52的源 極與汲極區域54。 接著，藉由離子植入法，在側壁絕緣膜28所形成的閘 電極24c之兩側上的主動區域16c内，形成高濃度雜質區域 62。因此，形成具有延伸區域6〇與高濃度雜質區域62的源 15 極與汲極區域64。 接著，藉由離子植入法，在側壁絕緣膜28所形成的閘 電極24d之兩側上的主動區域i6d内，形成高濃度雜質區域 72。因此，形成具有延伸區域7〇與高濃度雜質區域的源 極與汲極區域74。 20 接著，石夕化物膜34係形成於控制閘極24a、閘電極24b 至24d、以及源極與、及極區域32、54、64與74(參·考第29A斑 29B圖）。在源極與汲極區域32、54、64與74上的矽化物膜 34係產生如源極與沒極電極之功用。 接著’藉由對整個基底實施CVD法，形成一個具有石夕 35 200915568 氧化膜的層間絕緣膜78。 接著’藉由微影技術，形成可到達源極與汲極電極34 的接點孔80。 接著’藉由對整個基底實施CVD法，形成一個導電膜。 5 接著，藉由CMP法，導電膜被拋光直到暴露出層間絕 緣膜78的表面為止。因此，含有導電膜的導電插塞78被植 入於接點孔80内（參考第3〇A與30B圖）。 接著，藉由對整個基底實施CVD法，形成一個含有矽 氧化膜的層間絕緣膜84。 接著，用於植入金屬線86的溝槽85被形成於層間絕緣 膜84。 接著’藉由對整個基底實施濺射法，形成導電膜。 接著’藉由微影技術，使導電膜產生圖案。因此，具 有導電膜的金屬線86被植入於溝槽85中。 如上所述，可以製造出依據第一實施例的半導體裝置 (參考第31A與31B圖）。 如上所述，根據第一實施例，在其中低電壓電晶體形 成區域8的主動區域16d上有犧牲氧化膜92，且不需要移除 低電壓電晶體形成區域8的主動區域16d上之犧牲氧化膜％ 2〇的狀態下，形成通道絕緣膜18。因此，可以防止矽氧化膜 在低電壓電晶體形成區域8的主動區域16d上生長得很厚。 因此，在移除掉低電壓電晶體形成區域8的主動區域上 之矽氧化膜92時，可以防止過度蝕刻掉低電壓電晶體形成 區域8的裝置隔離區域i4d，而且也可以防止低電壓電晶體 36 200915568 形成區域8的裝置隔離區域14d之頂表面高度相當低於主動 區域16d。 而且，根據第一實施例，在其中低電壓電晶體形成區 域8的主動區域16d上有ΟΝΟ膜22，且不需要移除低電壓電 5 晶體形成區域8的主動區域16d上之〇Ν〇膜22之狀蘇下，形 成商電壓電晶體56的閘極絕緣膜46以及中間電壓電晶體66 的閘極絕緣膜58。因此，可以防止矽氧化膜92在低電壓電 曰曰體76的主動區域16d上生長得很厚。因此，在移除掉低電 壓電晶體形成區域8的主動區域16d上之；δ夕氧化膜92時，可 〇以防止過度蝕刻掉低電壓電晶體形成區域8的裝置隔離區 域14d，而且也可以防止低電壓電晶體形成區域8的裝置隔 離區域14d之頂表面高度相當低於主動區域16d。 因此，依據第一實施例，可防止用於圖案化低電壓電 5晶體76的閘電極244之光阻膜的圖案102c在縱向方向上受 到強力拉扯。而且，可以防止圖案化低電壓電晶體76的閘 t極24d之光阻膜的圖案102(1變得相當薄。因此，依據第— 汽施例，可以形成具有想要閘極長度的閘電極24d之低電壓 %晶體76’而且可以提供具有較佳電氣特性的半導體裝置。 〇 以下，將參考第32A至56B圖說明依據第二實施例之半 ^體裝置及其製造方法。與第1A至31Βϋ所示的第-實施 1之半導體裳置及其製造方法相同的元件符號係用以標示 相同的零件’且省略掉其相同敛述。 首先’將參考第32Α至34圖說明依據第二實施例之半導 赠農置及其製造方法。第32Α與32Β圖是顯示第二實施例之 37 200915568 半導體裝置的剖面圖，第33A至33C圖是顯示具有高電壓電 晶體、中間電壓電晶體 '及低電壓電晶體的半導體裝置之 平面圖。第33A圖顯示高電壓電晶體、第33B圖顯示中間電 壓電晶體、及第33C圖顯示低電壓電晶體。第34圖是顯示裝 5 置隔離區域的頂表面高度以及主動區域的頂表面高度之示 意圖。 依據第二實施例的半導體裝置包括：一個高電壓電晶 體56 ; —個中間電壓電晶體66，其臨限電壓小於高電壓電 晶體的臨限電壓；以及一個低電壓電晶體76，其臨限電壓 10 小於中間電壓電晶體的臨限電壓。然而，其具有一項主要 特色，就是此半導體裝置並未具有含堆疊閘極結構的記憶 體單元36。 高電壓電晶體形成區域4包括一個用於形成裝置隔離 區域14b的溝槽12b。在溝槽12b的側壁與底表面上，形成有 15 一個矽氧化膜13。在矽氧化膜13所形成的溝槽12b内，植入 一個用於決定主動區域16b的裝置隔離區域14b。第32A圖所 示的高電壓電晶體形成區域4之剖面對應於第33A圖中直線 C-C’的剖面’弟32B圖所不的南電壓電晶體形成區域4之剖 面對應於第33A圖中直線D-D’的剖面。 20 在尚電壓電晶體形成區域4中的主動區域16b上’形成 有一個具有相當大厚度的閘極絕緣膜46。閘極絕緣膜46的 厚度例如為15nm。 具有相當大閘極長度的閘電極24b係形成於閘極絕緣 膜46上，閘電極24b的長度例如為700nm。 38 200915568 在閘電極24b的兩側上之主動區域16b内，形成有延伸 區域50及囊穴區域(未顯示）。 在閘電極24b的側壁上，形成有側壁絕緣膜28。 在侧壁絕緣膜28所形成的閘電極24b之兩側上的主動 5區域161?内，形成有高濃度雜質區域52。源極與汲極區域54 包括延伸區域50及高濃度雜質區域52。 在閘電極24b以及源極與汲極區域54上，形成有矽化物 膜34。在源極與汲極區域54上的矽化物膜34產生如源極與 >及極電極的功用。 0 因此，咼電壓電晶體56包括閘電極24b以及源極與汲極 區域54。 中間電Μ電晶體形成區域6包括一個用於形成裝置隔 離區域14c的溝槽12c。在溝槽12c的側壁與底表面上，形成 有石夕氧化膜13。切氧化肋所形成的溝槽12。中植入有 15 -個用於決定主動區域16c的裝置隔離區域…。第32A圖所 不的中間電壓電晶體形成區域6之剖面對應於第圖中直 線E-E，的剖面，第32B圖所示的中間電壓電晶體形成區域6 之剖面對應於第33B圖中直線F_F，的剖面。 間电壓電晶體形成區域6中的主動區域*上，形 20成有-個閘極絕緣膜58，其厚度小於高電壓電晶體％的問 極絕緣膜46之厚度，閑極絕緣膜58的厚度例如為恤。 =極絕緣膜58上，形成有_閘電極冰，其閘極長度 39 200915568 在閘電極24c的兩側上之主動區域16c内，形成有延伸 £域60及囊穴區域(未顯示）。 在閘電極24c的側壁上，形成有側壁絕緣膜28。 在側壁絕緣膜28所形成的閘電極24(；之兩侧上的主動 5區域丨&内，形成有高濃度雜質區域62。源極與汲極區域64 包括延伸區域60及高濃度雜質區域62。 在閘電極24c以及源極與汲極區域64上，形成有矽化物 膜34。在源極與汲極區域64上的矽化物膜34產生如源極與 沒極電極的功用。 1〇 因此，中間電壓電晶體66包括閘電極24c以及源極與汲 極區域64。 在低電壓電晶體形成區域8中，形成有一個用於形成裝 置隔離區域14d的溝槽12d。在溝槽I2d的側壁與底表面上， 形成有矽氧化膜13。在矽氧化膜13所形成的溝槽12d中，植 15入有一個用於決定主動區域16d的裝置隔離區域14d。第32A 圖所示的低電壓電晶體形成區域8之剖面對應於第33c圖中 直線G-G’的剖面，第32B圖所示的低電壓電晶體形成區域8 之剖面對應於第33C圖中直線H-H，的剖面。 在低電壓電晶體形成區域8中的主動區域16d上，形成 2〇有一個閘極絕緣膜68,其厚度小於中間電壓電晶體66的閘 極絕緣膜58之厚度，閘極絕緣膜68的厚度例如為15nm。 在閘極絕緣膜68上，形成有一閘電極24d，其閘極長度 小於中間電壓電晶體66的閘電極24c之長度，閘電極24d的 閘極長度為6〇nm。 40 200915568 在閘電極24d的兩側上之主動區域16d内，形成有延伸 區域70及囊穴區域(未顯示）。 在閑電極24柄_上’形成有側壁絕緣膜28。 在側壁絕緣膜2 8所形成的閘電極2 4 d之兩側上的主動 5區域16d内$成有雨濃度雜質區域72。源極與沒極區域％ 包括延伸區域70與高濃度雜質區域72。 在閘電極24d以及源極與没極區域％上，個別地形成有 矽化物膜34。在源極與汲極區域74上的矽化物膜34產生如 源極與汲極電極的功用。 10 因此，低電壓電晶體76包括閘電極24d以及源極與汲極 區域74。 第34圖是顯示裝置隔離區域的頂表面高度相對於主動 區域的頂表面高度之示意圖。 參考第34圖，依據第二實施例，高電壓電晶體形成區 15域4中的裝置隔離區域14b之頂表面高度實質上等於高電壓 電晶體形成區域4中的主動區域16b之頂表面高度。 而且’依據第二實施例，中間電壓電晶體形成區域6 中的裝置隔離區域14c之頂表面高度，比起中間電壓電晶體 形成區域6中的主動區域16c之頂表面高度低了 6nm。 20 而且’依據第二實施例，低電壓電晶體形成區域8中的 裝置隔離區域14d之頂表面高度，大約等於低電壓電晶體形 成區域8中的主動區域16d之頂表面高度。也就是說，依據 第二貫施例，低電壓電晶體形成區域8中的裝置隔離區域 14d之頂表面高度’比起中間電壓電晶體形成區域6中的裝 41 200915568 置隔離區域14c之頂表面高度還要高。 在藉由一般方法形成高電壓電晶體、中間電壓電晶體 以及低電壓電晶體時，中間電壓電晶體形成區域中的裝置 隔離區域之頂表面高度係小於高電壓電晶體形成區域中的 5裝^離區域之頂表面高度，且低電壓電晶體形成區域中 的裝置隔離區域之頂表面高度係小於中間電壓電晶體形成 區域中的裝置隔離區域之頂表面高度。因此，低電壓電晶 體形成區域中的裝置隔離區域之頂表面高度係非常小於主 動區域之頂表面高度。因此，在藉由一般方法形成高電壓 10電晶體、中間電壓電晶體以及低電壓電晶體時，用於圖案 化低電壓電晶體的閘電極之光阻膜的圖案在縱向方向上受 到強力拉扯，而且用於圖案化低電壓電晶體的閘電極之光 阻膜的圖案相當薄。因此，在藉由一般方法形成高電壓電 晶體、中間電壓電晶體以及低電壓電晶體時，無法形成具 15有想要閘極長度的閘電極之低電壓電晶體，而且無法提供 具有較佳電氣特性的半導體裝置。 另一方面’依據第二實施例，低電壓電晶體形成區域8 中的裝置隔離區域14d之頂表面高度並未非常小於低電壓 電晶體形成區域8中的主動區域16d之頂表面高度。因此， 20用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案 102c(參考第51A與51B圖），並未在縱向方向上受到強力拉 扯’而且可以防止圖案化低電壓電晶體76的閘電極24d之光 阻膜的圖案102c變得相當薄。因此，依據第二實施例，可 以形成具有想要閘極長度的閘電極24d之低電壓電晶體 42 200915568 76，而且可以提供具有較佳電氣特性的半導體裝置。 在具有高電壓電晶體56、中間電壓電晶體66、及低電 壓電晶體76的半導體基底10上，形成一個層間絕緣膜％。 層間絕緣膜7 8具有接觸到源極與汲極電極3 4的接點孔 5 80。在接點孔80中，植入一個接點插塞82。 在其中植入有接點插塞82的層間絕緣膜μ上，形成有 一個層間絕緣膜84。 在層間絕緣膜84上’形成有用於植入金屬線86的溝槽 85。 9 10 在形成於層間絕緣膜84的溝槽85中，植入金屬線86。 金屬線86係透過接點插塞82而電氣連接至源極與汲極電極 34 〇 如上所述，依據第二實施例，低電壓電晶體形成區域8 中的裝置隔離區域14d之頂表面高度實質上等於低電晶體 15形成區域8中的主動區域16d之頂表面高度。也就是說，依 據第二實施例，由於低電壓電晶體形成區域8中的裝置隔離 區域14d之頂表面高度並未非常小於低電晶體形成區域8中 的主動區域16d之頂表面高度，所以可防止用於圖案化低電 壓電晶體76的閘電極24d之光阻膜的圖案丨〇2c(參考第5 i A 2〇與51B圖）在縱向方向上受到強力拉扯。而且，可以防止圖 案化低電壓電晶體76的閘電極Md之光阻膜的圖案102(1變 侍相虽》專。因此，依據第二實施例，可以形成具有想要問 極長度的閘電極24d之低電壓電晶體76，而且可以提供具有 較佳電氣特性的半導體裝置。 43 200915568 如上所述’可以建構第二實施例的半導體裝置。 接著，將參考第35A至56B圖說明用於製造第二實施例 的半導體裝置之方法。第35A至56B圖是顯示用於製造第二 實施例之半導體裝置的步驟之剖面圖。 5 首先，藉由熱氧化方法，在半導體基底10上形成一個 具有10nm厚度的;ε夕氧化膜88。例如，可使用;5夕基底作為半 導體基底10。 接著’藉由對整個基底實施CVD法，可形成一個具有 50nm厚度的氮化秒膜9〇。 10 接著，藉由對整個基底實施旋塗法，塗上一光阻膜(未 顯不）。當主動區域16a至16d的最小寬度是5〇nm時，光阻膜 的厚度是lOOnm。 接著，藉由微影技術，使光阻膜產生圖案。 接著，藉由使用光阻膜作為罩體，氮化矽膜9〇受到各 15向異性則。在此情形中，氮化石夕膜9〇上的光阻膜幾乎被 姓刻移除掉。之後’移除掉氮化㈣9G上所殘餘的光阻膜。 接著，藉由使用氮化矽膜90作為罩體，蝕刻半導體基 底1〇。因此，在記憶體單元形成區域2、高電壓電晶體形^ 區域4中間電麼電晶體开)成區域6、及低電壓電晶體形成 2〇區域8中分別地形成具有深度15〇nm的溝槽12a至12d(參考 第35A與视圖）。在利用氮化石夕臈9〇作為罩體而蚀刻半導體 基底10時’氮化石夕膜90的頂端被稱微姓刻，因而氮化石夕膜 90的厚度為4〇nm。 ' 接著’藉由熱氧化法，使溝槽12a至12d的側壁與側表 44 200915568 面受到氧化。因此，在溝槽12b至12d的底表面與側壁上形 成厚度2nm的矽氧化膜13。 接著’藉由對整個基底實施高濃電漿CVD法，可形成 一個具有200nm厚度的矽氧化膜14(參考第36A與36B圖）。 5 接著，參考第37A與37B圖，藉由CMP法，拋光此矽氧 化膜14 ’直到暴露出氮化石夕膜9〇的表面為止。在此情形中， 由於氮化矽膜90的表面稍微被拋光而已，因而氮化矽膜9〇 的厚度達20nm。氮化矽膜9〇是形成於矽氡化膜88上而具有 10nm的厚度且形成於半導體基底1〇上，氮化矽膜9〇的頂表 10面高度因此距離半導體基底1〇的表面達3〇ηιη。含有植入溝 槽14b至14d内的矽氧化膜之裝置隔離區域14b至14d的頂表 面高度’係等於氮化矽膜9〇的頂表面高度。裝置隔離區域 14b至14d的頂表面比起半導體基底1〇的表面更高了 3〇nm。 接著’藉由氲氟酸，裝置隔離區域14匕至I4d被蝕刻掉 15 6nm的厚度。在裝置隔離區域14b至14d蝕刻掉6nm的厚度之 後，裝置隔離區域14b至14d的頂表面比起半導體裝置1〇的 表面高了 24nm。裝置隔離區域14b至14d被蝕刻掉6nm的厚 度’此乃因為低電壓電晶體形成區域8中的裝置隔離區域 14d之頂表面高度最終被設定成實質上等於主動區域16d的 2〇 頂表面高度之緣故。 接著’藉由加熱過的磷酸，氮化矽膜9〇藉由蝕刻而移 除Ο考第38A與38B圖）。藉由磷酸而蝕刻氮化矽膜90可以 充分確保氮化矽膜9〇相對於矽氧化膜88的蝕刻選擇率。因 此，幾乎在主動區域16b至16d上的矽氧化膜88仍舊存在而 45 200915568 不會被姓刻。因此，石夕氧化膜88可仍舊以厚度10nm存在於 主動區域16b至16d上。 接著，參考第39A與39B圖，藉由氫氟酸，在主動區域 16b至16d上的矽氧化膜88被蝕刻所移除。蝕刻掉厚度ι〇ηιη 5的石夕氧化膜8 8的時間為钮刻掉厚度12nm的石夕氧化膜所需之 時間，而為石夕氧化膜88的1.2倍。因此，用以形成裝置隔離 區域14b至14d的矽氧化膜被蝕刻掉nnm。因此，在蝕刻矽 氧化膜88之後，裝置隔離區域i4b至14d的頂表面高度，比 主動區域16b至16d的頂表面高上i2nm。 1〇 接著，參考第40A與4〇B圖，藉由對整個基底實施熱氧 化法，可形成-個具有l〇nm厚度的氮化石夕膜之犧牲氧化膜 92 °
、接著，參考第41A與41B圖，藉由對整個基底實施CVD 法’可形成-個具有3至7nm厚度的氮化石夕膜1〇4。在此，氮 15化矽骐1〇4的厚度例如為5nm。 曰接著’藉由離子植入法，摻雜雜質被引導於高電壓電 =體形成區域4、中間電壓電晶體形成區域6、及低電壓電 日日體形成區域8,藉此正確地形成一個預定導電井(未顯示 2 s❿且，藉由離子植人法，摻雜雜質被引導於高電壓電 20，體形成區域4、中間電壓電晶體形成區域6、及低電壓電 晶體形成區域8，藉此正確地形成—個臨限電壓控制層（未 顯示）。 在此，雖然導電井與臨限電壓控制層係在形成氮化石夕 膜_之後而形成的，但是導電井與臨限電壓控制層也可以 46 200915568 在形成氮化矽膜104之前且在形成犧牲氧化膜92之後而形 成。 接著，藉由對整個基底實施旋塗法，而形成一個光阻 膜 106。 5 接著，藉由微影技術，使光阻膜106產生圖案。因此， 形成了一個覆蓋低電壓電晶體形成區域8的光阻膜1〇6。 接著，藉由使用光阻膜1〇6作為罩體，在高電壓電晶體 形成區域4及中間電壓電晶體形成區域6中的氮化矽膜1〇4 被蝕刻所移除(參考第42A與42B圖）。 10 接著，藉由使用光阻膜1〇6作為罩體，在高電壓電晶體 形成區域4及中間電壓電晶體形成區域6中的犧牲氧化膜92 被蝕刻所移除（參考第43A與43B圖）。例如可使用氫氟酸， 以作為蝕刻溶劑。具有厚度10nm的犧牲氧化膜92被蝕刻達 一段蝕刻厚度12nm的矽氧化膜所需之時間，其為犧牲氧化 15膜92的丨·2倍。因此，在蝕刻犧牲氧化膜92之後’高電壓電 晶體單元形成區域4中的裝置隔離區域14b之頂表面以及中 間電壓電晶體單元形成區域6中的裝置隔離區域i4c之頂表 面，實施上等於主動區域16b與16c的頂表面高度。由於低 電壓電晶體單元形成區域8中的裝置隔離區域16d被光阻膜 20 106所覆蓋’所以它並未被蝕刻。低電壓電晶體單元形成區 域8中的裝置隔離區域14d之頂表面，保持成比主動區域l6d 的頂表面高了 12nm。之後，光阻膜1〇6被剝下。 在此，說明藉由蝕刻中間電壓電晶體形成區域6中的犧 牲氧化膜92而移除之範例。然而，中間電壓電晶體形成區 47 200915568 域6中的犧牲氧化膜92可以不被蝕刻所移除。藉由覆蓋中間 電壓電晶體形成區域6及低電壓電晶體形成區域8的光阻膜 而蝕刻，則能確保防止中間電壓電晶體形成區域6中的犧牲 氧化膜92被蝕刻。 5 接著’參考第44A與44B圖’在高電壓電晶體形成區域 4的主動區域16b上’形成具有厚度15nm的閘極絕緣骐46。 在此情形中’在中間電壓電晶體形成區域6的主動區域16c 上，亦形成具有厚度15nm的閘極絕緣膜46。氮化矽膜1〇4 具有抗氧化性。因此’在氮化矽膜1〇4所覆蓋的區域中，亦 10即低電壓電晶體形成區域8，無法生長矽氧化膜。 接者’糟由對整個基底實施旋塗法，形成一個光阻膜 108 ° 接著，藉由微影技術，使光阻膜108產生圖案。因此， 形成一個用於暴露中間電壓電晶體形成區域6的光阻膜 15 108 。 接著，藉由使用光阻膜108作為罩體，在中間電壓電晶 體形成區域6的主動區域16c上之閘極絕緣膜46被餘刻所移 除（參考第45A與45B圖）。例如可使用氫氟酸作為蝕刻溶 劑。厚度15nm的閘極絕緣膜46被蝕刻達一段蝕刻厚度I8nm 20的矽氧化膜所需之時間，如同閘極絕緣膜46的1.2倍。因 此’在蝕刻閘極絕緣膜46之後，中間電壓電晶體形成區域6 中的裝置隔離區域14c之頂表面，比主動區域16c的頂表面 低了6nm。另一方面，高電壓電晶體形成區域4的裝置隔離 區域14b之頂表面高度保持成實質上等於主動區域16b的頂 48 200915568 表面高度。而且，低電壓電晶體形成區域8的裝置隔離區域 14d之頂表面高度保持成實質上等於主動區域16d的頂表面 高度。之後，光阻膜108被剝下。 接著，參考第46A與46B圖’藉由熱氧化法，在中間電 5壓電晶體形成區域6的主動區域16c上，形成有一個厚度7nm 的閘極絕緣膜58。如上所述，氮化矽膜1〇4具有抗氧化性。 因此，在氮化碎膜1〇4所覆蓋的區域中，亦即低電壓電晶體 形成區域8中，無法長成矽氧化膜。 接著，藉由對整個基底實施旋塗法，形成一個光阻膜 10 110 。 接著，藉由微影技術，使光阻膜110產生圖案。因此， 形成一個用於暴露低電壓電晶體形成區域8的光阻膜11()。 接著，藉由使用光阻膜110作為罩體，在低電壓電晶體 形成區域8的主動區域16d上之氮化矽膜1〇4被蝕刻所移除 15 (參考第47A與47B圖例如，可使用乾式始刻而_氮化 矽膜104。 接者參考第48A與48B圖，藉由使用光阻膜11〇作為 罩體，在低電壓電晶體形成區域8的主動區域16d上之石夕氧 化膜92被伽彳所移除。例如，可使用氫氟酸作為钮刻溶劑。 2〇石夕氧化膜92被麵刻達—段餘刻厚度12細的石夕氧化膜所需之 時間，如同錢化膜92的12倍。因此，在侧閑極絕緣膜 之後低電屋電晶體形成區域8中的裝置隔離區域I4d之 頂表面间度，實質上等於主動區域脱的頂表面高度。另一 方面’间電麵晶卿成區域4的裝置隔離區域14b之頂表 49 200915568 面局度保持成實質上等於主動區域16b的頂表面高度。而 且，中間電壓電晶體形成區域6的裝置隔離區域14c之頂表 面，比主動區域16c的頂表面低了 6nm。之後，光阻膜11 〇 被剝下。 5 接著，參考第49A與49B圖，藉由熱氧化法，具有厚度 1 · 5 n m的閘極絕緣膜6 8被形成於低電壓電晶體形成區域8的 主動區域16d上。 接著，參考第50A與50B圖，藉由CVD法，形成一個具 有厚度l〇〇nm的聚矽膜24。 10 接著，對整個基底實施旋塗法，而形成一個光阻膜1 〇2。 接著，藉由微影技術，使光阻膜1〇2產生圖案。因此， 可形成用於圖案化高電壓電晶體56的閘電極24b之光阻膜 102的圖案l〇2a、用於圖案化中間電壓電晶體的的閘電極 24c之光阻膜的圖案忉沘、以及用於圖案化低電壓電晶體％ 15的閘電極24d2光阻膜的圖案l〇2c(參考第51A與51B圖）。 參考第34A與34B圖，在高電壓電晶體形成區域4中， 裝置隔離區域14b的頂表面實質上等於主動區域16b的頂表 面高度。而且，在中間電壓電晶體形成區域6中，裝置隔離 區域14C的頂表面比主動區域16c的頂表面低了 6nm的厚 2〇度。而且，在低電壓電晶體形成區域8中，裝置隔離區域14d 的頂表面π度實質上等於主動區域16d的頂表面高度。 在低電壓電晶體形成區域8中，由於裝置隔離區域14d 的頂表面高度實質上等於主動區域16d的頂表面高度因此 可防止用於圖案化低電壓電晶體76的閘電極24d之光阻膜 50 200915568 的圖案102c不會在縱向方向上受到強力拉扯。因此，根據 第二實施例，可以防止用於圖案化低電壓電晶體76的閘電 極24d之光阻膜的圖案1〇2c變得相當薄。因此，依據第二實 施例，可形成具有想要閘極長度的閘電極24d之低電壓電晶 5體76，而且也可以提供具有較佳電氣特性的半導體裝置。 而且在中間電壓電晶體形成區域6，由於裝置隔離區 域14c的頂表面比主動區域16c的頂表面低了一些程度，所 以用於圖案化中間電壓電晶體66的閘電極24c之光阻膜的 圖案102b在縱向方向上受到拉扯。然而，由於中間電壓電 10晶體66的閘電極24c之閘極長度相當長（亦即·· 35〇㈣，即 使用於圖案化閘電極2如之光阻膜的圖案l〇2b薄了幾奈 米，如此也不會影響中間電壓電晶體66的電氣特性。 而且’在高電壓電晶體形成區域4中，由於裝置隔離區 域14b的頂表面低於主動區域丨沾的頂表面達一些程度，所 以用於圖案化南電壓電晶體56的閘電極⑽之光阻膜的圖 案l〇2a在縱向方向上受到拉扯。然*，高電壓電晶體⑽ 閑電極24b之閘極長度相當長（亦即：7〇〇nm)，即使用於圖 案化開電極24b之光阻膜的圖案！ 〇2a薄了幾奈米，如此也不 會影響高電壓電晶體56的電氣特性。 2〇 接著，藉由使用光阻膜1〇2作為罩體，聚矽膜24被蝕 刻。因此，可個別形成高電壓電晶體56的閘電極24b、中間 电壓书晶體66的閘電極24C、以及低電壓電晶體76的閘電極 24d(參考第52A與52B圖）。 接著，藉由離子植入法，摻雜雜質被引導至控制閘極 51 200915568 24a的兩侧上之主動區域16a，藉此形成延伸區域％及一囊 袋區域(未顯示）。 而且’摻雜雜質被引導至閘電極24b的兩側上之主動區 域16b，藉此形成延伸區域50及一囊袋區域(未顯示）。 5 而且，摻雜雜質被引導至閘電極24c的兩側上之主動區 域16c，藉此形成延伸區域60及一囊袋區域(未顯示）。 此外，摻雜雜質被引導至閘電極2 4 d的兩側上之主動區 域16d，藉此形成延伸區域7〇及一囊袋區域(未顯示)(參考圖 53A與53B)。 10 接著，側壁絕緣膜(侧壁間隔墊)2 8係被形成於高電壓電 晶體56的閘電極24b之側壁部、中間電壓電晶體66的閘電極 24c之側壁部、以及低電壓電晶體76的閘電極24d之側壁部。 接著，藉由離子植入法，在側壁絕緣膜28所形成的閘 電極24b之兩側上的主動區域16b内，形成高濃度雜質區域 15 &。如上所述，源極與汲極區域54具有延伸區域5〇與高濃 度雜質區域52。 接著，藉由離子植入法，在側壁絕緣膜28所形成的閘 電極24c之兩側上的主動區域16c内，形成高濃度雜質區域 62。如上所述，源極與汲極區域64具有延伸區域6〇與高濃 20 度雜質區域62。 接著，藉由離子植入法，在侧壁絕緣膜28所形成的閘 電極24d之兩側上的主動區域16d内，形成高濃度雜質區域 72。如上所述，源極與汲極區域74具有延伸區域7〇與高濃 度雜質區域72。 52 200915568 接著，矽化物膜34係形成於閘電極24b至24d、以及源 極與汲極區域54、64與74上（參考第54A與54B圖）。在源極 與汲極區域54、64與74上的矽化物膜34係產生如源極與汲 極電極之功用。 接著’藉由對整個基底實施CVD法，形成一個具有石夕 氧化膜的層間絕緣膜78。 接著’藉由微影技術，形成可到達源極與汲極電極34 的接點孔8 0。 接著’藉由對整個基底實施CVD法，形成一個導電膜。 接著，藉由CMP法，導電膜被拋光直到暴露出層間絕 緣膜78的表面為止。因此，含有導電膜的導電插塞78被植 入於接點孔80内（參考55A與55B圖）。 接著，藉由對整個基底實施CVD法，形成一個含有石夕 氧化膜的層間絕緣膜84。 接著，用於植入金屬線86的溝槽85被形成於層間絕緣 膜84。 接著’藉由對整個基底實施減射法，形成—個導電膜。 接著’使導電膜產生圖案。因此，具有導電膜的金屬 線84被植入於溝槽85中。 因此，可以製造出依據第二實施例的半導體裝置（參考 第56A與56B圖）。 如上所述，根據第二實施例，當低電壓電晶體形成區 域8的主動區域i6d上有氮化矽膜1〇4，且不需要移除掉低電 壓電bb體形成區域8的主動區域I6d上之氮化石夕膜1〇4時，形 53 200915568 成南電壓電晶體56的閘極絕緣膜46以及中間電壓電晶體66 的閘極絕緣膜58。因此，可以防止矽氧化膜92在低電壓電 晶體76的主動區域16d上生長得很薄。而且，在移除掉低電 壓電晶體形成區域8的主動區域16d上之矽氧化膜92時，可 5以防止過度蝕刻掉低電壓電晶體形成區域8的裝置隔離區 域14d，而且，也可以防止低電壓電晶體形成區域8的裝置 隔離區域14d之頂表面高度過度低於主動區域16(1。因此， 依據第二實施例，可防止用於圖案化低電壓電晶體76的閘 電極24d之光阻膜的圖案i〇2c在縱向方向上受到強力拉 10扯。而且，可以防止圖案化低電壓電晶體76的閘電極24(1之 光阻膜的圖案l〇2d變得相當薄。因此，依據第二實施例， 可以ίί^成具有想要閘極長度的閘電極24d之低電壓電晶體 76，而且可以提供具有較佳電氣特性的半導體裝置。 本發明並未侷限於上述實施例而已，且可以其他方式 15 進行修改。 根據第二實施例，當低電壓電晶體形成區域8的主動區 域16d上有氮化矽膜1〇2時，閘極絕緣膜46被形成於高電壓 電晶體4的主動區域16b上，且閘極絕緣膜％亦被形成於中 間電壓電晶體形成區域4的主動區域16c上。然而，可能不 2〇會形成氮化石夕膜102。假如在高電壓電晶體形成區域4的主 動區域16b上形成閘極絕緣膜46，且在中間電壓電晶體形成 區域4的主動區域16吐另外形成閘極、絕緣膜58, 而同時在 低電壓電晶體形成區域8的主動區域制上有石夕氧化膜92的 。舌可以防止碎氧化膜在低電壓電晶體形成區域8的主動區 54 200915568 域16d上生長得很薄。然而，假如在高電壓電晶體形成區域 4的主動區域16b上形成閘極絕緣膜46，且在中間電壓φ曰 體形成區域4的主動區域16c上形成閘極絕緣膜％，而同時 在低電壓電aa體形成區域8的主動區域16d上形成有氣化夕 膜104的話，可以確實防止矽氧化膜在低電壓電晶體形成區 域8的主動區域16d上生長。因此，較佳地，當低電壓電曰 體形成區域8的主動區域i6d上形成氮化矽膜1〇4眛 、 τ，閘極絕 緣膜46被形成於高電壓電晶體4的主動區域16b上， 且閘極 10 15 20 絕緣膜58亦被形成於中間電壓電晶體形成區域4的主動區 域16c上。 ° 而且，根據此實施例，僅提供形成高電壓電晶體％、 中間電壓電晶體66、及低電壓電晶體76的範例之說明。铁 而，可以不設置包括高電壓電晶體、中間電壓電晶體、… 低電壓電晶體之此三種電晶體。本發明技術可以^廣泛= 應用至具有不同臨限電壓的兩種或多種電晶體之半導體裝
置上，亦即可應用於具有不同厚度的閘極絕緣胰之兩種戋 多種電晶體的半導體裝置上。 S 而且，根據上述實施例，由於此膜具有抗氧化性所 以氮化梦膜1G4被形成作為範例。然而，具有抗氧化性的膜 並未侷限純化㈣1_已。例如，作為具魏氧化性的 膜，也可以形成碳化矽膜； 根據上述詳細說明，本發明的技術特色將概述如下。 C圖式簡單'明j 第1A與1B圖是顯示本發明技術的第一實施例之半導 55 200915568 體裝置的剖面圖。 第2圖是顯示本發明技術的第一實施例之半導體裝置 中的記憶體單元之平面圖。 第3A至3C圖是顯示本發明技術的第一實施例之半導 5 體裝置中的高電壓電晶體、中間電壓電晶體、及低電壓電 晶體之平面圖。 第4圖是顯示本發明技術的第一實施例之半導體裝置 中介於裝置隔離區域的頂表面高度以及主動區域的頂表面 高度之間的關係之示意圖。 10 第5A與5B圖是顯示用於製造本發明技術的第一實施 例之半導體裝置的步驟之剖面圖。 第6A與6B圖是顯示用於製造本發明技術的第一實施 例之半導體裝置的步驟之剖面圖。 第7A與7B圖是顯示用於製造本發明技術的第一實施 15 例之半導體裝置的步驟之剖面圖。 第8 A與8 B圖是顯示用於製造本發明技術的第一實施 例之半導體裝置的步驟之剖面圖。 第9A與9B圖是顯示用於製造本發明技術的第一實施 例之半導體裝置的步驟之剖面圖。 20 第10A與10B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第11A與11B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第12A與12B圖是顯示用於製造本發明技術的第一實 56 200915568 施例之半導體裝置的步驟之剖面圖。 第13A與13B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第14A與14B圖是顯示用於製造本發明技術的第一實/ 5 施例之半導體裝置的步驟之剖面圖。 第15A與15B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第16A與16B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 10 第ΠΑ與17B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第18A與18B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第19A與19B圖是顯示用於製造本發明技術的第一實 15 施例之半導體裝置的步驟之剖面圖。 第20A與20B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第21A與21B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 20 第22A與22B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第23A與23B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第24A與24B圖是顯示用於製造本發明技術的第一實 57 200915568 施例之半導體裝置的步驟之剖面圖。 第25A與25B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第26A與26B圖是顯示用於製造本發明技術的第一實 5 施例之半導體裝置的步驟之剖面圖。 第27A與27B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第28A與28B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 10 第29A與29B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第30A與30B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。 第31A與31B圖是顯示用於製造本發明技術的第一實 15 施例之半導體裝置的步驟之剖面圖。 第32A與32B圖是顯示本發明技術的第二實施例之半 導體裝置的剖面圖。 第33A至33C圖是顯示本發明技術的第二實施例之半 導體裝置中的高電壓電晶體、中間電壓電晶體、及低電壓 20 電晶體之平面圖。 第34圖是顯示本發明技術的第二實施例之半導體裝置 中介於裝置隔離區域的頂表面高度以及主動區域的頂表面 高度之間的關係之示意圖。 第35A與35B圖是顯示用於製造本發明技術的第二實 58 200915568 施例之半導體裝置的步驟之剖面圖。 第36A與36B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第3 7 A與3 7 B圖是顯示用於製造本發明技術的第二實 5 施例之半導體裝置的步驟之剖面圖。 第38A與38B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第39A與39B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 10 第40A與40B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第41A與41B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第42A與42B圖是顯示用於製造本發明技術的第二實 15 施例之半導體裝置的步驟之剖面圖。 第43A與43B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第44A與44B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 20 第45A與45B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第46A與46B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第47A與47B圖是顯示用於製造本發明技術的第二實 59 200915568 施例之半導體裝置的步驟之剖面圖。 第48 A與48B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第49A與49B圖是顯示用於製造本發明技術的第二實 5 施例之半導體裝置的步驟之剖面圖。 第50A與50B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第51A與51B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 10 第52A與52B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第53A與53B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第54A與54B圖是顯示用於製造本發明技術的第二實 15 施例之半導體裝置的步驟之剖面圖。 第55A與55B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 第56A與56B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。 20 弟57圖是顯不在形成具有65ιππ的閑極長度之低電壓 電晶體時該低電壓電晶體的閘極長度之測量結果的不意 圖。 弟58圖是顯不在錯由一般方法形成記憶體早元、局電 壓電晶體、中間電壓電晶體、及低電壓電晶體時裝置隔離 60 200915568 區域的頂表面rfj度之不意圖。 第59A至59C圖是顯示在形成裝置隔離區域的步驟中 將裝置隔離區域的頂表面設定成相當高之情形的剖面圖。 【主要元件符號說明】 2···記憶體單元形成區域 16d…主動區域 4···南電壓電晶體形成區域 18…通道絕緣膜 6···中間電壓電晶體形成區域 20…浮動閘極(非晶矽膜) 8···低電壓電晶體形成區域 22…層壓膜(ΟΝΟ膜） 10…半導體基底 24…聚矽膜 12d…溝槽 24a…控制閘極 12c…、;餓 24b…間電極 12b…溝槽 24c…閘電極 12a … 24d…閘電極 13…石夕氧化膜 26…延伸區域 14…石夕氧化膜 28···側壁絕緣膜 14a···裝置隔離區域 30···雜質區域 14b…裝置隔離區域 32…源極與汲極區域 14c…裝置隔離區域 34…秒化物膜 14d…裝置隔離區域 36…記憶體單元 16a…主動區域 46…閘極絕緣膜 16b…主動區域 50···延伸區域 16c…主動區域 52…高濃度雜質區域 61 200915568 54···源極與沒極區域 56…高電壓電晶體 58…閘極絕緣膜 60…延伸區域 62…高濃度雜質區域 64···源極與汲極區域 66…中間電壓電晶體 68…閘極絕緣膜 70…延伸區域 72…高濃度雜質區域 74…源極與汲極區域 76···低電壓電晶體 78…層間絕緣膜 80…接點孔 82…接點插塞 84…層間絕緣膜 85…溝槽 86…金屬線 88…矽氧化膜 90…氮化石夕膜 92…犧牲氧化膜 94…光阻膜 96…光阻膜 98…光阻膜 100…光阻膜 102···光阻膜 102a…圖案 102b…圖案 102c…圖案 102d…圖案 104…氮化石夕膜 106…光阻膜 108…光阻膜 110…光阻膜 210…半導體基底 214a…裝置隔離區域 212a…赫 213…矽氧化膜 216a···主動區域 218…通道絕緣膜 220…浮動閘極 22l··.殘餘物 62 200915568 222". ΟΝΟ膜 223…殘餘物 224a…控制閘極 236···記憶體單元 W…寬度
Lg…閘極長度 A-A’、B-B’"·直線 C-C，、D-D，…直線 E-E，、F-F，…直線 G-G，、H-H，…直線 63