TW200901462A - High efficiency rectifier - Google Patents

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James Man-Fai Hong
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Description

200901462 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體元件及其製造方法。尤# , 本發明係關於一種功率半導體整流器元件及其製造方t去。 【先前技術】 現代的各種功率電路需要具有改善的功率切換性冑g $ 功率整流器。對於高電壓應用方面，當期望要求高崩潰電 壓和高操作溫度時，經常使用具有高切換速度之P + /N整流 器。對於低電壓應用方面，當期望要求高切換速度和非常 低的順向電壓降時，經常使用蕭基位障整流器。蕭基位障 整流器係一種主要載子元件，其在恢復期間可以允許少量 的反向電流流動。不幸地，當在高溫操作時，蕭基位障整 流器會遇到不期望的高反向漏電流之問題。 已有幾種修改例被介紹，以改善蕭基整流器的阻擋能 力。其中一種改善例係接面位障蕭基（JBS)整流器，其將P/N 接面網格和幾個蕭基位障區結合，蕭基位障區夠小以致自 P + /N接面網格延伸之空間電荷區消除由於影像電荷所造 成之蕭基位障下降。對於相同的晶片面積和順向電壓降， JBS整流器提供約50%之漏電流的淨減少量。對於操作在 5 0 %的工作週期之二極體，此等於在功率消耗曲線中約11 度凱氏溫標的改善。 另一種改善例係溝渠蕭基整流器，其對於較高電壓的 應用方面很有用，其中順向電壓降超過0.7伏特’而且JBS 整流器不再是當作主要載子元件操作。例如，溝渠M〇S位 200901462 障控制蕭基（MBS)整流器具有比崩潰電壓高達25 0V且仍當 作主要載子元件操作之P-i-N整流器低的順向電壓降。 除了這些高電壓應用之外，對於傳統的溝渠蕭基整流 器並不是很適合之低電壓應用的需求也會增加。在阻擋電 流之狀態下’溝渠蕭基整流器需要，內溝渠係充分緊密地 隔間，而且本體部分的相鄰區域係夠低的摻雜；及在比崩 潰電壓小之電壓下，溝渠蕭基整流器需要，形成在本體部 分之空乏區使在溝渠之間的本體部分之中間區域空乏。在 該方式下，可以改善反向電壓阻擋特性。不幸地，因爲溝 渠可以消耗高達在晶片上之可用面積的50%，所以其也會 造成蕭基位障之可用面積的減少。 美國專利公報第6,979,86 1號揭露一種如MOS電晶體 之二端元件。此種元件的垂直結構和順向電流流過圖案不 於專利的第2圖。該元件係一種二端元件；上電極提供與 N +源極，閘極電極，和P -本體的直接接觸’而下電極係汲 極電極。當正電壓被應用到上電極時’達成順向傳導。在 閘極上的正偏壓使在閘極下方的P-本體反轉成N-通道’此 可以允許順向電流流過。在閘極上的負偏壓不會造成N-通 道形成。P-基底/N-漂移區變成反向偏壓Pin二極體’並且 支持反向電壓。不幸地’此元件會遇到寄生N + /P/N雙極電 晶體結構，造成dV/dt性能降低。 【發明內容】 本發明藉由提供改善的半導體整流器元件’可以克服 200901462 上述所討論的問題和限制。大體上的描述特性’元件包含： 矽層，其係具有已過飽和之第一導電型摻雜物；大致上位 在過飽和矽層下方且臨近過飽和矽層之第一導電型本體 區；大致上位在本體區下方且臨近本體區之第二導電型漂 移區；及大致上位在漂移區下方之第二導電型基板。 大體上的描述，上述元件之製造方法包含下列步驟： 沉積第二導電型漂移區在第二導電型基板上；將第一導電 型摻雜物植入漂移區，以產生第一導電型本體區；形成高 階矽化物層，如矽化鈦，在本體區上；及密化在矽化物層 和本體區之間的介面區之植入摻雜物的部分，以產生第一 導電型摻雜物已過飽和之矽層。 在一種實施例中，第一導電型係p型’而第二導電型 係N型。因此，在本實施例中，元件大體上包含δΡ + +層， Ρ-本體，Ν-漂移區，Ν +基板，陽極，及陰極。在本實施例 中，Ρ-本體大致上位在δΡ + +層下方且臨近δΡ + +層，Ν-漂移 區大致上位在Ρ-本體下方且臨近Ρ-本體，Ν +基板大致上位 在Ν-漂移區下方，陽極大致上位在δΡ + +層上方，及陰極大 致上位在Ν +基板下方。 因此，在本實施例中，元件之製造方法包含下列步驟： \ 沉積Ν-漂移區在Ν +基板上；將硼植入Ν-漂移區，以產生 Ρ -本體區；形成矽化鈦層在Ρ -本體區上；及密化在矽化鈦 層和Ρ -本體區之間的介面區之植入硼的部分，以產生過飽 和Ρ型摻雜矽之δΡ + +層。 200901462 在下面之實施方式中’將詳細說明本發明這些的和其 他的特徵。 【實施方式】 參考圖式，一高效功率半導體整流器元件1 〇將根據各 種不同的實施例，包含本發明之優選實施例，在此處說明， 圖示，和以不同方式揭露。 大體上描述，元件10包括：一層矽，其係具有過飽和 之第一導電型摻雜物；大致上臨近過飽和矽層之第一導電 型本體區；大致上臨近本體區之第二導電型漂移區；及位 在漂移區下方之第二導電型基板。 在一實施例中，第一導電型係p型，而第二導電型係 N型。因此，在本實施例中，參考第1圖到第4圖，元件 10大體上包含δΡ + +層12，P-本體14，N-漂移區16，N + 基板18，陽極20，及陰極22。在本實施例中，Ρ -本體14 大致上位置臨近δΡ + +層12，Ν-漂移區16大致上位置臨近 Ρ-本體14, Ν +基板18大致上位在Ν-漂移區16下方，陽極 20大致上位在δΡ + +層12上方，及陰極22大致上位在Ν + 基板下方。當與位置名詞組合時，如上方，下方，或臨近， 此處所使用的”大致上”一詞係上述構件的相對位置定位， 而且允許（Α)複雜的形狀，其中至少構件的主要部分與所說 明的相對位置相稱，及（Β)插入構件，如區域或膜層，特別 插入次要的構件，如可以具有由於製程和/或構件之間的反 應而造成稍微不同特性之介面區域。再如此處所使用的， 200901462 名辭“上方”和“下方，，係構件的個別側，即“上方，，係 構件的一側，而“下方”係構件的另一側。一般而言，在 陽極20的相對方向之任何位置都是“上方”，而在陰極 2 2的相對方向之任何位置都是“下方”。但是注意：如此 處所使用的 上方和“下方”係主觀的定義，而且與整 個元件1 0的任何特定方向無關。 在一實施例中’ δΡ + +層12係P型摻雜矽的過飽和區且 厚度約爲幾個原子層；Ρ-本體14係硼佈植多晶矽的區域； Ν -漂移區16的電阻率約爲每公分0.4歐姆，而厚度約爲3 微米；及Ν +基板18的電阻率約等於或小於每公分5χ10_3 歐姆’而且摻雜砷或磷。 在一實施例中，元件1 〇還包含下列額外的構件。矽化 鈦區5 6，或其他高階矽化物，其係位在δ ρ + +層1 2上方且 大致臨近δΡ + +層12。當作閘極介電質功能之氧化矽層36 係位在Ν -漂移區16，Ρ -本體14，δΡ + +層12，和矽化鈦區 56其中之一或多個的上方且大致上臨近。在—實施例中， 閘極氧化物3 6的厚度約爲8 5 Α。多晶矽層3 8係位在氧化 矽層36的上方且大致上臨近。在一實施例中，多晶矽層 38係以約8el5 cm·2劑量的砷和約40 keV的能量佈植。鈦 層52係位在多晶矽層38的上方且大致上臨近。在一實施 例中’駄層5 2的厚度約爲3 0 0人。氮化纟太層5 4係位在鈦層 52的上方且大致上臨近，而且位在陽極2〇的下方且大致 上臨近。在一實施例中，氮化欽層54的厚度約爲500A。 200901462 不外加閘極電壓時，元件1 0當作P i η二極體。施加正 閘極電壓將在閘極介電質下方造成二維電子通道和形成穿 隧δΡ + /Ν +接面。 施加正偏壓到δΡ + +層12，由於帶-對-帶穿隧造成很大 的順向電流流過。第2圖爲元件1 0在熱平衡狀態下的能帶 圖，而第3圖爲元件的半導體表面之能帶圖’其中電子電 流從二維MOSFET通道流進三維δΡ + +層12。施加較高順 向偏壓，由於捕捉輔助穿隧電流，造成順向電流增加。 f ' 施加反向偏壓造成負閘極偏壓，在P -本體14的表面停 止反轉，及元件10當作P-i-N二極體。第4圖爲反向偏壓 二極體之元件的半導體表面之能帶圖。施加較高反向偏 壓，造成P -本體14的表面變成更累積，接著造成低反向漏 電流。 大體上描述，元件10之製造方法包括下列步驟：沉積 第二導電型漂移區在第二導電型基板上；將第一導電型摻 I 雜物植入漂移區’以產生第—導電型本體區：形成高階矽 化物層，如矽化鈦’在本體區上；及密化在砂化物層和本 體區之間的介面區之植入摻雜物的部分’以產生第一導電 型摻雜物已過飽和之砂層。 如所述者’在一實施例中’第一導電型係p型，而第 二導電型係N型。因此’在本實施例中’方法包含下列步 驟：沉積N-漂移區在N +基板上；將硼植入N -漂移區’以 產生P -本體區；形成矽化鈦層在P -本體區上；及密化在矽 -10- 200901462 化鈦層和p -本體區之間的介面區之植入硼的部分，以產生 過飽和P型摻雜矽之δΡ + +層。 在一實施例中，參考第5圖到第2 0圖，元件1 0係根 據下面的詳細步驟製造。 步驟1 :如第5圖所示，Ν型層26，其將會是Ν_漂移 區1 6，磊晶沉積在矽Ν +基板1 8上。 步驟2:如第6圖所示，起始氧化矽層28成長在Ν型 層上。在一實施例中，氧化矽層28的厚度約爲0.75微米； ί " 在另一實施例中，其厚度約在〇 . 5微米和1 . 0微米之間。 步驟3:如第7圖所示，藉由蝕刻，或移除部分的氧 化矽層28之第一微影製程步驟，界定防護環30。然後剝 離在微影製程步驟所使用的光阻。對於具有40V或更低之 相當低的崩潰電壓之二極體，此步驟和所產生之P +防護 環’可以不用考慮。再者，深硼佈植和淺硼佈植足以終止 沿著在步驟6所產生之開口區3 4的工作區周圍。藉由將在 ( 步驟6的第二微影製程步驟所產生之開口區34的周圍與藉 由在步驟 Π的第三微影製程步驟所產生之開口區的重 疊，可以達成此簡化。 步驟4:將硼植入防護環30，以產生硼佈植區32。硼 佈植3 0的劑量和能量範圍可以非常寬。在—實施例中，硼 佈植30係以約3el3 cm·2的劑量和約30 keV的能量佈植。 在一關於相當低的崩潰電壓之實施例中，如約等於或小於 4 0 V ’此硼佈植和後續在其上的工作可以不用考慮。 -11 - 200901462 步驟5:如第8圖所示，擴散硼佈植30，並在硼佈植 的矽上再成長薄氧化矽層，以提供邊緣邊界。 步驟6 :如第9圖所示，蝕刻在第二微影製程步驟所 產生之晶片中央的氧化矽層2 8，以打開工作區3 4。 步驟7 ··如第10圖所示，將閘極氧化物層3 6成長在 工作區3 4內。在一實施例中，閘極氧化物層3 6的厚度約 爲 85A。 步驟8 :如第1 1圖所示，沉積多晶矽，以產生多晶矽 f 層38。在一實施例中，多晶矽層38的厚度約爲1500A。 步驟9 :多晶矽層3 8被佈植以砷。在一實施例中，砷 佈植的劑量約爲8e 1 5 cm·2，而能量約爲40 keV。 步驟1 〇 :如第1 2圖所示，部分氧化多晶矽層3 8，留 下約8 0 0A的非氧化多晶矽，然後產生高N型摻雜多晶矽 閘極4 0。 步驟11 :如第1 3圖所示，在第三微影製程步驟蝕刻 ^ , 閘極，即進一步界定。 步驟1 2 :如第14圖所示，濕蝕刻氧化矽40，以產生 下切區42。下切量界定通道的長度。在一實施例中，此步 驟和造成的下切可以不用考慮。 步驟1 3 :如第1 5圖所示，蝕刻多晶矽層3 8。在一實 施例中’蝕刻係使用反應離子蝕刻製程完成。 步驟14:如第16圖所示，將硼植入N_漂移區，以產 生將會是P -本體14之硼佈植區46。在一實施例中，硼佈 -12- 200901462 植的劑量約爲3 el 3 cm —2，而能量約爲80 keV。 步驟1 5 :如第1 7圖所示，將硼植入臨近在步驟1 4所 產生的P-本體14之通道區48。在一實施例中，此步驟和 造成的額外硼佈植可以不用考慮。 步驟1 6 :如第1 8圖所示，鈾刻在多晶矽區外面之上 氧化矽層3 8和閘極氧化物層3 6，以確保在閘極多晶矽， P _本體1 4，和要在步驟1 7加入之濺鍍金屬系統的鈦/氮化 鈦之間有良好的接觸。 f" 、 步驟1 7 :如第1 9圖所示，分別使用濺鍍和反應濺鍍 沉積製程沉積鈦5 2和氮化鈦5 4。在一實施例中，鈦5 2的 厚度約爲3 0 0A，而氮化鈦54的厚度約爲5 0 0A。 步驟18:參考第20圖，形成矽化鈦層56。在650度 C或更高的溫度下，在接觸區之矽的量反轉成矽化鈦層 56。在接觸區之硼被移動，或”除雪”，到在矽化鈦和矽之 間的介面區，產生具有厚度約幾個原子層之過飽和P型摻 ζ ( 雜矽的δΡ + +層12。 產生過飽和δΡ + +層的其他方法包含分子束磊晶法 (ΜΒΕ)和原子層沉積法（ALD)，但是這些方法太昂貴也太複 雜。本發明之方法使用形成高階矽化物層，如矽化鈦。硼 原子係藉由促進矽化物相到矽化物/矽介面而被清除，或除 雪，而且，若形成矽化物之製程係在非氧化氛圍下，如氮 氛圍，以良好控制的溫度下執行，則清除的硼原子會餘留 在介面區之中。此係因爲矽化物形成的時間小於1分鐘， -13- 200901462 而且溫度夠低，以防止硼原子擴散進入矽晶格太深而形成 δ p + + 層。 步驟19:沉積陽極20，或上金屬’如藉由濺鍍沉積製 程。金屬的型式將取決於使用之電極接觸的型式。在一關 於打線接合接點之實施例中，上金屬係鋁。在另一關於焊 接的接點之實施例中，上金屬可以爲金或銀。 步驟20:蝕刻陽極，以在第四微影製程步驟界定其圖 案。
C 步驟2 1 :如期望的，將晶圓薄化。典型的，矽量自晶 圓的陰極，或背面移除，以減少最終的晶片厚度。 步驟22 :陰極22，或背金屬被沉積在晶圓的陰極側 上。使用的金屬系統將取決於陰極接點的型式，如焊接物 或共金。 根據上面的討論，將會體會到本發明的元件提供顯著 超越習知技術之優點，包含在順向電壓降和反向漏電流之 I 間有利的平衡，快速的切換能力，及有利的dV/dt性能。 此改善至少部分可以藉由排除出現在習知技術之元件的寄 生N + /P/N電晶體而達成。再者，只需要四個微影製程步驟 就可以製作元件，此比習知技術之元件所需要的五個要 少。對於40V的低崩潰電壓或更低，藉由排除P +防護環， 從四個步驟進一步減少到三個步驟是可能的。因此，在既 不是N +源極也不是大量摻雜的P -本體要被佈植之元件方 面’製造元件之製程可以明顯簡化。此允許減少胞元通道 -14- 200901462 密度和有其他幾何圖案’造成晶片尺寸的減少。晶片尺寸 的減少造成現代功率整流器元件尺寸減少的足跡’也造成 成本降低。 雖然本發明已參考各種不同的特別實施例詳細說明’ 但是此處應該瞭解可以被採用的等效例和替換例將不^離 本發明由申請專利範圍所說明的範圍。 因此本發明之優選實施例已詳細說明’申請專利範圍 . 是新的而且期望受到包含下面申請專利範圍之專利證書的 ι保護。 【圖式簡單說明】 此處將參考下面的附圖詳細說明本發明，其中圖式的 重點係清楚而非尺寸： 第1圖爲根據本發明之元件的實施例之片斷橫截面正 視圖； 第2圖爲第1圖之元件的區域Α之片斷橫截面正視 V 圖，其中元件係在熱平衡狀態下； 第3圖爲第1圖之元件的區域A之片斷橫截面正視 圖’其中元件係在順向偏壓下； 第4圖爲第1圖之元件的區域A之片斷橫截面正視 圖，其中元件係在反向偏壓下； 第5圖爲根據元件製造方法實施例的第—步驟之元件 片斷橫截面正視圖； 第6圖爲根據第二步驟之元件片斷橫截面正視圖； -15- 200901462 第7圖爲根據第三步驟之元件片斷橫截面正視圖； 第8圖爲根據第五步驟之元件片斷橫截面正視圖； 第9圖爲根據第六步驟之元件片斷橫截面正視圖； 第1 〇圖爲根據第七步驟之元件片斷橫截面正視圖； 第1 1圖爲根據第八步驟之元件片斷橫截面正視圖； 第1 2圖爲根據第十步驟之元件片斷橫截面正視圖； 第13圖爲根據第十一步驟之元件片斷橫截面正視圖； 第14圖爲根據第十二步驟之元件片斷橫截面正視圖； ί ' 第15圖爲根據第十三步驟之元件片斷橫截面正視圖； 第1 6圖爲根據第十四步驟之元件片斷橫截面正視圖； 第17圖爲根據第十五步驟之元件片斷橫截面正視圖； 第18圖爲根據第十六步驟之元件片斷橫截面正視圖； 第1 9圖爲根據第十七步驟之元件片斷橫截面正視 圖，及 第20圖爲根據第十八步騾之元件片斷橫截面正視圖。 ί 【主要元件符號說明】 10 元件 12 6Ρ + +層 14 Ρ-本體 16 Ν -漂移區 18 Ν +基板 20 陽極 22 陰極 26 Ν型層 -16 - 200901462 2 8 氧化矽層 3 0 硼佈植 32 硼佈植區 3 4 開口區 3 6 閘極氧化物 3 8 多晶矽層 40 氧化砂 42 下切 46 硼佈植區 4 8 通道區 52 鈦 54 氮化鈦 5 6 矽化鈦區
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Claims (1)

  1. 200901462 十、申請專利範圍： 1. 一種半導體整流器元件，包括： 過飽和矽層，其具有過飽和之第一導電型摻雜物； 第一導電型本體區，大致上位在過飽和矽層下方且臨 近過飽和矽層； 第二導電型漂移區，大致上位在本體區下方且臨近本 體區；及 第二導電型基板，大致上位在漂移區下方。 / ' 2.如申請專利範圍第1項之半導體整流器元件，其中還包 括矽化'物區大致上位在過飽和矽層上方且臨近過飽和矽 層，其中矽化物區包含高階矽化物。 3 . —種半導體整流器元件，包括： δΡ + +層； Ρ-本體，大致上位在δΡ + +層下方且臨近δΡ + +層； Ν -漂移區，大致上位在Ρ -本體下方且臨近Ρ_本體；及 ( Ν +基板，大致上位在Ν-漂移區下方。 4 ·如申請專利範圍第3項之半導體整流器元件，其中還包 括大致上位在δΡ + +層上方之陽極，及大致上位在Ν +基板 下方之陰極。 5 ·如申請專利範圍第3項之半導體整流器元件，其中δρ + + 層包含Ρ型摻雜矽之過飽和區，而且厚度約爲幾個原子 層。 6 .如申請專利範圍第3項之半導體整流器元件，其中Ν _漂 -18- 200901462 移區的電阻率約爲0.4每公分歐姆，而厚度約爲3微米。 7·如申請專利範圍第3項之半導體整流器元件，其中n +基 板的阻率約等於或小於5 X 1 0 ·3每公分歐姆。 8. 如申請專利範圍第7項之半導體整流器元件，其中N +基 板係摻雜砷。 9. 如申請專利範圍第7項之半導體整流器元件，其中n +基 板係摻雜磷。 1 〇 ·如申請專利範圍第3項之半導體整流器元件，其中還包 ^ 括高階矽化物區，其係大致上位在δ P + +層上方且臨近 δΡ + +層。 1 1 .如申請專利範圍第1 0項之半導體整流器元件，其中還 包括功能當作閘極介電質之氧化層，其係大致上位在Ν -漂移區，Ρ-本體，δΡ + +層，和矽化鈦區其中之一或以上 的上方且大致上臨近。 1 2 .如申請專利範圍第1 1項之半導體整流器元件，其中氧 ^ 化物的厚度約爲85Α。 ( 1 3 .如申請專利範圍第1 1項之半導體整流器元件，其中還 包括多晶矽層，大致上位在氧化層的上方且臨近。 1 4 .如申請專利範圍第1 3項之半導體整流器元件，其中多 晶砂層係以砷在約40 keV的能量下佈植。 i 5 .如申請專利範圍第1 3項之半導體整流器元件，其中還 包括鈦層，大致上位在多晶矽層的上方且大致上臨近。 i 6.如申請專利範圍第15項之半導體整流器元件，其中鈦 -19- 200901462 層的厚度約爲3 00A。 17. 如申請專利範圍第15項之半導體整流器元件，其中還 包括氮化鈦層，大致上位在鈦層的上方且大致上臨近。 18. 如申請專利範圍第16項之半導體整流器元件，其中氮 化鈦層的厚度約爲5 00A。 1 9. 一種半導體整流器元件之製造方法，其包括下列步驟： (a)沉積第二導電型漂移區在第二導電型基板上； 厂 (b)將第一導電型摻雜物植入漂移區，以產生第一導電型 ' 本體區； (c) 形成高階矽化物層在本體區上；及 (d) 密化在高階矽化物層和本體區之間的介面區之植入 摻雜物的部分’以產生第一導電型慘雜物過飽和之 石夕層。 2 0 .如申請專利範圍第1 9項之方法，其中高階矽化物層包 含砂化駄層。 (21· —種半導體整流器元件之製造方法，包括下列步驟： (a) 沉積N-漂移區在N +基板上； (b) 將硼植入N-漂移區’以產生P-本體區； (c) 形成矽化鈦層在P-本體區上；及 (d) 密化在矽化鈦層和P -本體區之間的介面區之植入硼 的部分，以產生過飽和P型摻雜矽之δ P + +層。 22.如申請專利範圍第21項之方法，其中δΡ + +層的厚度約 爲幾個原子層。 -20- 200901462 23.—種半導體整流器元件之製造方法，包含下列步驟： (a) 沉積N型層在矽N +基板上； (b) 成長氧化矽層在N型層上； (c) 藉由移除氧化矽層的第一部分，執行第一微影製程步 驟以界定防護環； (d) 將硼植入防護環，以產生硼佈植區； (e) 擴散硼佈植區； (f) 在硼佈植區的矽上再成長氧化矽層的第一部分； f ' (g)執行第二微影製程步驟，以移除氧化矽層的第二部 分，以打開工作區； (h) 將閘極氧化物層成長在工作區內； (i) 沉積多晶矽層在閘極氧化物層上； (j) 以砷佈植多晶砂層； (k) 部分氧化多晶矽層，產生氧化多晶矽和非氧化多晶 矽，然後造成N型摻雜多晶矽閘極； I (1)執行第三微影製程步驟，以進一步界定多晶矽閘極； (m)使用反應離子蝕刻製程蝕刻氧化多晶矽； ,(η)將硼植入N-漂移區，以產生將會是P-本體區； (〇)移除光阻； (Ρ)蝕刻氧化多晶矽層和閘極氧化物層的上表面； (q) 沉積鈦層在氧化多晶矽層和閘極氧化物層上，及沉積 氮化鈦層在鈦層上；及 (r) 藉由曝露部分的氧化多晶砍層至於至少約650度C -21 - 200901462 的溫度下，在P -本體區和鈦層之間形成矽化鈦層， 造成硼被移到介面區及在砍化欽層和p_本體區之 間，產生過飽和P型摻雜矽的51> + +層° 24.如申請專利範圍第23項之方法’其中步驟（b)之氧化砂 層成長至厚度約在0.5微米和丨.0微米之間。 2 5.如申請專利範圍第23項之方法，其中步驟（h)之闊極氧 化物層成長至厚度約爲85A。 26.如申請專利範圍第23項之方法’其中步驟（1)之多晶砍 層成長至厚度約爲1 5 00A。 2 7 .如申請專利範圍第2 3項之方法，其中在步驟（j)’砷佈 植的能量約爲40 keV。 2 8.如申請專利範圍第23項之方法，其中非氧化多晶矽層 的厚度約爲800A。 29.如申請專利範圍第23項之方法，其中在步驟（〇) ’佈植 磷的能量約爲80 keV。 3 0.如申請專利範圍第23項之方法，其中在步驟（q)，佈植 磷的能量約爲30 keV。 31·如申請專利範圍第23項之方法，其中在步驟（q)’鈦層 的厚度爲300A’而氮化鈦層的厚度爲5〇〇A。 3 2,如申請專利範圍第23項之方法，其中在步驟（r)，δΡ + + 層的厚度約爲幾個原子層。 33.如申請專利範圍第23項之方法，其中還包含沉積陽極 之步驟 -22- 200901462 3 4 .如申請專利範圍第2 3項之方法，其中還包含執行第四 微影製程之步驟，以蝕刻陽極。 3 5.如申請專利範圍第23項之方法，其中還包含薄化N +基 板之步驟。 3 6 .如申請專利範圍第2 3項之方法，其中還包含沉積陰極 之步驟。 -23-
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