TW200828404A - Semiconductor component and method of manufacture - Google Patents

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Description

200828404 九、發明說明： 【發明所屬之技術領域】 本發明通常與半導體元件有關，且更具體地說，與包括 一個或更多個無源電路元件的半導體元件有關。 【先前技術】 Ο u 半導體元件製造商正在不斷努力以增加其產品的功能性 和性能，同時降低產品的成本。增加功能性和性能的一個 方法一直都是增加從半導體晶圓製造的電路元件的數量。 正如本領域具有通常知識者所知，半導體晶圓被分成稱為 晶片或晶粒的多個面積或區域。在每個晶片中製造相同的 電路元件J曰加半導體晶圓中晶片的數量降低了製造半導 體兀件的成本。然而，將大量的電路元件集成在半導體晶 圓中的缺陷是其增加了每個晶片所佔據的面積且由此降低 了可以從單-半導體單晶圓製造的晶片的數量。將無源電 路元件與有源電路元株Iχ Λ 件集成在一起更增大了晶片尺寸，因 為他們比有源裝置佔據更大 … 更大的面積。因此，在降低製造成 本方面’半導體元件萝皮 、商折衷考慮了可以在晶片中製造 的電路70件的數量和可 . 從+導體晶圓獲得的晶片的數 置 0 中=::Γ和有源電路元件單片集成在半導_ 用於譽造較大：在於製造無源電路元件的工具被最佳化成 用於h較大幾何形狀的裝 且祜再仆*田从▲ 置而ιw有源電路裝置的工 具被優化成用於製造較 -iL ^ 'JS /狀的裝置。例如，用在制 造無源電路元件中的設備用在製 J十刀之一微米内，而用於 125606.doc 200828404 製：有源電路元件的設備精確到千分之一微米内。 m :有用於在半導體晶181中製造無源電路元件和有 源電路7L件的面接4二、丄i 用PM 有效的方法是有優勢的。能夠使 用製造無源電路元件和 θ θ 才有/原電路凡件的一般設備或成套工 具疋進一步的優勢。 【發明内容】 因此，本發明提# 一 種+導體兀件及其製造方法以解決 Γ Ο 以上問題。 本發明之-實施例提供—種製造半導體元件的方法，包 括：提供一基底；在該基底之上的—第一層次形成一第一 無源電路元件；以及在該第一層次之上的一第二層次形成 第’’’、源電路元件’其中該第-無源電路元件或該第二 無源電路元件的至少其中之—包括-㈣結I — 本發明之另-實施例提供—種製造半導體元件的方法， 包括：採用-鑲嵌製程形成一電感器，該電感器形成在— ::垂直平面區内，·以及在一第二垂直平面區中形成一電 谷器’该電容器具有靠一介雷；锋一、金 Λ "電材枓與一第一導體分隔開的 一第一導體。 本發明之另一實施例提供一種半導體元件，包括：一美 底’處於該基底之上的一第一層次的一第一 从上 乐無源電路元 件，處於該第一層次之上的一第二層次的一 禾一無源電路 兀件，其中該第一無源電路元件和該第二無 电路70件的 至少其中之一包括一鑲嵌結構。 本發明之另一實施例提供一種半導體元件，包括·第 125606.doc 200828404 垂直電路υ-第二垂直電路層次；處於該第—垂直 電路層次的-第-無源電路元件，其中該第_無源電路元 件的-部分處㈣第二垂直電路層二欠；以及處⑨該第二垂 直電路層次的一第二無源電路元件。 【實施方式】
Ο 通常來說，本發明提供了垂直集成的無源裝置和有源裝 置以及製造這種垂直集成的無源裝置和有源裝置的方法。 根據本發明的一個實施方案，電阻器、金屬_絕緣體-金屬 (MIM)電容H、電感器和有源裝置被製造成單片積體電 路。應該注意電感器和電容器還被稱為能量儲存元件或裝 置。電阻器破製造在第一裝置層次或第一電路元件層次 (circuit element level)中。電阻器可以是由金屬或其他電 阻材料形成的精密電阻器。MIM電容器被製造在第二裝置 層次或第二電路元件層次中，其中第二電路元件層次處於 高於第一電路元件層次的平面中。較佳地，mim電容器的 兩塊極板主要由鋁組成。電感器是採用銅鑲嵌製程（〇〇ρρα damascene process)而製造在第三裝置層次或第三電路元件 層次中，其中第三裝置層次或第三電路元件層次處於高於 第二電路元件層次的平面中。因此，集成的有源裝置是採 用單鑲嵌製程或雙鑲嵌製程來製造，這允許裝置集成進高 性能的半導體製造的程序中。採用鑲嵌製程來形成電感器 允許將其製造成高寬比大於約〇·7 : 1到5 : 1且線寬小於約 3.5微米。應該注意高寬比是電感器的高度對其寬度的 比。此外，集成的無源裝置可以製造在有源裝置之上，進 125606.doc 200828404 一步減小裝置所佔據的面積。 根據另一個實施方牵，鈕几 乃茶鈍化層形成在第一實施方案的銅 電感器上和銅互連層（eGpper intere。職t ia㈣上。開口 /成在純化層上以暴露互連層的鋼、電感器的銅或者互連 層和電感器的銅。_成在鋼上。根據本實施方案將铭形 成在銅上克服了純化銅的_。因此，本發明允許垂直集 成由銅所$成的無源電路几件並允許㈣石夕晶圓封裝技術 Ο
G 封裝電路元件。例％，可以將引線接合一ebond)或凸塊 (bump)形成到銅上面的紹。 根據另-個實施方案，電阻器處於第一電路元件層次 中产電感盗處於第二電路元件層次中，mim電容器被製造 在第三電路元件層次中。電感器可以採用單鑲嵌製程或雙 鑲嵌製程來製造。根據此實施方案，鋁層被形成為與銅電 接觸，其中鋁層形電容器的一個極板。 根據另—個實施方案，電阻器處於第—電路元件層次 中，電感态處於第二電路元件層次中，MIM電容器被製造 在第三電路元件層次中。電感器可以採用單鑲嵌製程或雙 鑲嵌製程來製造。根據此實施方案，電感器的一部分形成 MIM電容器的其中一個極板。MIM電容器的電容值是透過 暴路電感器的預定的部分或尺寸來設定的。用於mim電容 器的介電材料形成在銅電感器的暴露的部分上。 應該注意電路層次（circuit level)還被稱為垂直平面區 (vertical Planar regi〇n)，其中一個垂直平面區或者高於或 者低於另一個垂直平面區。 125606.doc -10- 200828404 圖1是根據本發明實施方案的半導體元件1〇的一部分在 製這過私中的側面剖面圖。圖j中顯示的是具有主表面μ 的基底12。有源裝置16和無源元件18由基底ΐ2形成。在基 底12内或基底12上形成有源裝置的技術對本領域具有通常 、 知識者來說是眾所周知的。有源裝置16可以是二極體、齊 ‘ 、納二極體（Zener di*)、場效應電晶體、雙極電晶體或類 似物，而無源裝置18可以是電阻器、電容器、電感器或類 0 ㈣。雖然只描述了-個有源裝置和-個無源裝置，但是 應該理解可以由基底i2形成一個或更多個有源裝置和無源 裝置或者，基底12可以沒有有源裝置、無源裝置、或者 有源裝置和無源裝置都沒有。根據一個實施方案，基底12 是摻雜有諸如硼的P-型傳導性雜質材料的矽。作為實例， 基底12的電阻率可以從約0·0〇1歐姆-釐米（Ω-crn)到約10000 Ω-cm。雖然基底12可以是高電阻率的基底，但基底^的電 阻率或摻雜劑濃度並不是對本發明的限制。類似地，用於 〇 基底12的材料類型並不是限制於矽，且基底12的傳導性類 型並不是限制於Ρ-型傳導性。應該理解雜質材料亦被稱為 推雜劑或雜質物質（impurity species)。用於基底12的其他 合適的材料包括多晶石夕、鍺、矽鍺、絕緣體上半導體 ("SOI")材料以及類似物。此外，基底12可以主要由化合物 半導體材料組成，如m-ν族半導體材料，沁¥1族半導體 材料等。 現在參考圖2，具有厚度範圍從約丨⑽。埃山到約6〇_ A的介電材料層20形成在表面14上。根據一個實施方案， 125606.doc 200828404 介電材料2 〇读％八^ 匕刀解正石夕酸乙酯（tetraethylorthosilicate) (，，TE0S”）而形# s 〜成具有厚度約8000 A的氧化物層。以此方式 形成的介電；s福夺 % ’通吊被稱為TE0S。用於介電層20的材料類 、不疋對本發明的限制。光阻層形成在TEOS層20上且 、乂圖案化而形成為具有暴露部分TE0S層20的開口。光阻 層的剩餘部分是作為遮罩結構26。
Ο 現在參考圖3，採用例如非等向性反應離子蝕刻以將開 y成在"電層20的暴露部分中。開口暴露有源裝置16、 …、原裝置18和基底12的一部分。耐熔金屬層（未示出）保形 地，儿積在有源裝置16、無源裝置18和基底12的暴露部分上 人及"電層20上。作為實例，耐熔金屬是鎳，具有從約50 到灼15〇 A的厚度。耐熔金屬被加熱到從約35〇攝氏度 (C )到、500 C的溫度。熱處理使鎳與矽反應以在其中鎳與 石夕接觸的所有區域形成石夕化鎳（)。因此，錄化石夕區域 28由有源裝置16形成，錄化碎區域30由基底12形成，鎳化 石夕區域32和34由無源裝置18形成。介電層2G上的錄部分保 持未反應。在形成鎳切區域之後，去除任何未反應的 鎳。應該理解碎化物的類型並不是對本發明的限制。例 如，其他合適的矽化物包括矽化鈦（TiSi)、矽化鉑（ptsi)、 矽化鈷（CoSi2)或類似物。正如本領域具有通常知識者所 知，在形成梦化物的過程中消耗了^且消耗㈣的量隨 所形成的矽化物的類型而變化。 根據-個實施方案，無源裝置18是電阻器且矽化物區域 3〇是作為接地。移除遮罩結構26。 I25606.doc 200828404 現在參考圖4，具有厚度範圍從約25人到 約2 0 0人的鈦層 31形成在介電層20上且形成在介電層2〇内形成的開口内。 具有厚度範圍從約Μ人到約6〇〇人的氮化鈦層33形成在鈦 層31上。具有厚度範圍約5〇〇〇人到約4〇〇〇〇人的鋁層35形 • 成在氮化鈦層33上。作為實例，鋁層35具有約20000 A的 厚度。具有厚度範圍從約4〇〇人到約9〇〇人的氮化鈦層36形 成在銘層35上。可以採用化學氣相沉積（"CVD”）、電漿增 強化予氣相，儿積（PECVD")、丨賤鍍（sputtering)、蒸發或類 似方法形成層31、33、35和36。應該理解，層31、33和36 的材·料並不是對本發明的限制。用於層3丨的其他合適的材 料包括组、鎢、鉑、耐熔金屬化合物、耐熔金屬碳化物、 耐溶金屬棚化物或類似物，用於層33和36的其他合適的材 料包括氮化纽、摻雜碳的金屬氮化物、摻雜矽的金屬氮化 物或類似物。具有厚度範圍從約4〇〇人到約25〇〇人的介電 層37形成在氮化鈦層36之上。用於層37的合適的介電材料 〇 包括氮化矽、二氧化矽以及具有高介電常數，即介電常數 大於3.9的介電材料、具有低介電常數的介電材料等。具 有厚度範圍從約5〇〇人到約4〇〇〇人的鋁層％形成在介電層 37上。具有厚度範圍從約6〇〇 A到約12〇〇 A的氮化鈦層39 形成在鋁層38上。光阻層形成在氮化鈦層39之上且經圖案 化為具有暴露部分氮化鈦層39的開口。光阻層的剩餘部分 是作為遮罩結構42。 現在參考圖5，採用例如反應離子蝕刻來非等向性地蝕 刻氮化鈦層39的暴露部分和處於氮化鈦層39的暴露部分之 125606.doc -13 - 200828404 下的鋁層38的部分。介電層37是作為蝕刻終止層。因此， 蝕刻紹層38暴露了部分介電層37。介電層37的暴露部分是 採用氮化鈦層36作為蝕刻終止層來非等向性地蝕刻的。在 非等向性蝕刻之後，氮化鈦層39、鋁層38和介電層37的部 . 分39A、和37A保留。部分37A是作為金屬_絕緣體_金
屬（MIM)電容器50的介電層，部分38A和39A共同形成MIM 電容器50的導體41，即導體41是作為mim電容器5〇的一塊 C 極板。鋁層35的一部分是作為MIM電容器50的另一塊極 板。將參考圖7進一步描述此極板。移除遮罩結構42。 現在參考圖6，光阻層形成在氮化矽層37之上以及氮化 矽層37的部分39A之上。將光阻層圖案化為具有暴露部分 氮化鈦層36的開口 52。光阻層的剩餘部分是作為遮罩結構 54 ° 現在參考圖7，採用例如反應離子蝕刻來非等向性地蝕 刻氮化鈦層36的暴露部分和處於氮化鈦層36的暴露部分之 I 下的層35、33和31的部分。介電層20是作為蝕刻終止層。 在非等向性餘刻之後，鋁層35的部分35A、35B、35C、 35D、35E和 35F，氮化鈦層 36 的部分 36A、36B、36C、 36D、36E和 36F，氮化鈦層 33 的部分 33A、33B、33C、 33D、33E和 33F ’ 以及欽層 31的 31A、31B、31C、31D、 31E和31F保留。部分31A、33A、35A和36A共同形成導體 56 ;部分31B、33B、35B和36B共同形成導體58 ;部分 31C、33C、35C和36C共同形成導體36;部分31D、33D、 35D和36D共同形成導體61 ;部分31E、33E、35E和36E共 125606.doc -14- 200828404 同形成導體6；2，且部分31F、33F、35F和36F共同形成導體 63。導體56和58分別作為有源裝置16和接地32的導體，而 導體60則作為MIM電容器50的另一塊極板。導體62和63是 作為無源裝置1 8的導體。 現在參考圖8，形成了介電材料層 Γ
案，介電材料64是TEOS。用於介電層64的材料類型並不 是對本發明的限制。採用平坦化技術（planarizati〇n techniqiie)(例如，CMp)來平坦化介電層㈠以在導體41，即 MIM電容器5〇的一塊極板之上具有約2〇〇〇人到約⑽人 的厚度範圍。具有厚度範圍從約5〇〇 A到約3〇〇〇 A的蝕刻 2止層66形成在介電層64之上。較佳地，蝕刻終止層“的 μ電材料具有和介電層64的介電材料不同的蝕刻選擇性。 用於㈣終止層66的合適材料包括氮切、碳切、石夕碳 氮（SlCN )、石厌石夕硝基_氧化物（silicon carbon nitro-oxideVSiCNo”）或類似物。《阻層形成在钱刻終止層^上 丄圖案化為具有暴露部分#刻終止層66的開口 Μ。光阻 層的剩餘部分是作為遮罩結構70。 現在參考圖9，㈣終止層66的暴露部分被非等向性地 =以暴露介電層64的部分72、74、76、78、叫82。作 構二例’採用反應離子餘刻來钱刻終止層66。移除遮罩結 考圖1〇 ’具有厚度範圍從約10000人到約120000 料層84形成在_終止層66的暴露部分和介電 a、暴路部分上。根據本發明的—個實施方案，介電材 125606.doc 15 200828404 料84疋TEOS。用於介電材料84的材料類型並不是對本發 明的限制。任選地，可以採用平坦化技術（例如，cMp)來 平坦化介f層84。光阻層形成在介電層84上且經圖案化為 具有暴露部分介電層84的開口 86。光阻層的剩餘部分是作 為遮罩結構88。 * • 現在參考圖11，採用例如反應離子蝕刻和較佳地蝕刻氧 化物的蝕刻化學作用（etch chemistry)來非等向性地蝕刻介 ( 電層84的暴露部分。蝕刻終止在氮化矽層66的暴露部分 上，終止在導體41的暴露部分上，終止在導體61的暴露部 刀上彳疋而留下開口 9〇和92，此開口也被稱為鑲嵌開口 (damascene opening)。移除遮罩結構88。沿著開口卯和％ 的側壁將阻擋層94形成在部分66的暴露區域上以及形成在 導體41和61的暴露部分上。作為實例，阻擋層料是氮化 鈦或者阻播層94可以由枯合亞層（adhesive sub-layer) 和阻擋亞層組成，該粘合亞層形成為與開口 9〇和92的側壁 Ο 接觸，且與部分66的暴露區域接觸。作為實例，粘合亞層 是鈦，阻擋亞層是氮化鈦。用於亞層的材料並不是對本發 明的限制。 現在參考圖12，銅層形成在阻擋層94之上。採用例如 CMP技術來平坦化銅層。阻擋層94的剩餘部分94A和開口 90内的鋼共同形成傳導控跡（c〇nductiVe trace)96，阻播層 94的剩餘部分94B和開口 92内的銅共同形成傳導徑跡98。 傳導控跡96和98分別與鑲嵌開口 9〇和92的組合稱為鑲嵌結 構（damascene structure)並作為部分電感器99。鈍化層1〇〇 125606.doc -16- 200828404 形成在介電層84以及傳導徑跡96和98之上。光阻層形成在 鈍化層94之上且經圖案化為具有暴露部分純化層94的開口 102。光阻層的剩餘部分是作為遮罩結構1〇4。 現在參考圖13，採用例如反應離子㈣來非等向性地钱 刻鈍化層100的暴露部分以及層84和64的部分以分別形成 有源裝置16和無源裝置18的接觸開口（c〇ntact 〇peni叫卜
C 因此，已經提供了 一種集成的無源裝置1〇8，其包括設置 在第一垂直層次（vertical level)中的電阻器、設置在第二 垂直層次中的電容器以及設置在第三垂直層次中的電感 器。集成的無源裝置108的優勢在於它是垂直堆疊的裝 置，其比彼此水平設置的電路元件佔據的面積小。此外， 電感器是採用鑲嵌製程製造的，該製程允許間隔和線的長 寬比大於1 : 1的較小的線寬和間隔。 圖14是根據本發明另一個實施方案的半導體元件丨的 剖面圖。除了在姓刻氮化鈦層3 6和紹層3 5之後，在介電層 20的暴露部分以及氮化矽層36和39的剩餘部分之上形成蝕 刻終止層112外，半導體元件110類似於半導體元件1〇。作 為實例，触刻終止層112是具有厚度範圍從約15〇人到約 2000人的氮化矽。包括蝕刻終止層112在内提供了涉及形 成，如電感器和襯墊的蝕刻的額外的製程餘量（pr〇cess margin) 〇 圖15是根據本發明另一個實施方案的半導體元件15〇的 剖面圖。除了開口 152與開口 90和92(參考圖11所示）同時形 成外’半導體元件150類似於半導體元件1〇。因此，阻播 125606.doc -17- 200828404 層94沿著開口 90、92和152的側壁形成且形成在導體4i、 、56、62和63的暴露區域上。形成在開口 9〇和92内的阻 擋層94的部分上的銅亦形成在開口 152内的阻擋層的部分 上並採用例如CMP來平坦化以形成導體154、156和158。 ， 應該注意，導體154包括阻擋層94的部分94C，導體156包 • 括阻擋層94的部分94D，並且導體158包括阻擋層94的部分 94E。 p 氮化矽層形成在介電層84和導體96、98、154、156 和158上。開口形成在氮化矽層16〇上，鋁層形成在氮化矽 層160上和開口内。光阻層形成在鋁層上且經圖案化為具 有暴露部分鋁層的開口。蝕刻鋁層的暴露部分，留下分別 與導體154、156和158接觸的鋁觸點162、164和166。介電 材料層168形成在氮化矽層160上以及鋁觸點162、164和 166上。光阻層形成在介電層168上且經圖案化為具有暴露 鋁觸點162、164和166之上的部分介電層168的開口。移除 L) 介電層168的暴露部分，由此暴露鋁觸點162、164和166。 介電層160和168是作為鈍化層。正如本領域具有通常知識 者所知，一般是使用較軟的、旋塗（Spin-〇n)類型的材料來 鈍化銅。這些較軟類型的材料通常與諸如倒裝晶片封裝技 術（flip-chip packaging technique)等的晶圓封裝技術不相 容。根據本發明將鋁形成在銅之上克服了鈍化銅電路元件 的困難。因此，本發明允許垂直集成由銅所形成的無源電 路元件並允許採用矽晶圓封裝技術來封裝電路元件。 圖16顯示了在根據本發明另一個實施方案的製造過程 125606.doc -18· 200828404 中，半導體元件200的剖面圖。應該注意參考圖W描述的 製造步驟也適用於半導體元件2〇〇的製造。因此，從圖7的 描述繼續描述圖16，心太 /、中用參考數字200代替圖7中的參 考數字10。具有厚度範圍從約2000 A到約12000 A的介電 材料層施形成在導體41、56、58、61、62、63、導體6〇
C ㈣露部分和介電層2G2的暴露部分上。根據本發明的實 把方案’介電材料202是氮化石夕。用於介電材料202的材料 類型並不是對本發明的限制。絲層形成在氮切層202 上且經圖案化為具有暴露部分氮化矽層202的開口 204。光 阻層的剩餘部分是作為遮罩結構2〇6。 現在參考圖17， 分以暴露導體56、 206 〇 非等向性地蝕刻氮化矽層2〇2的暴露部 58、41、61、62和63。移除遮罩結構 現在參考圖18，介電材料層208形成在導體41、56、 58、61、62、63的暴露部分和介電層2〇2的剩餘部分上。 根據本發明的—個實施方案’介電材料㈣是了^⑽。用於 介電層208的材料類型並不是對本發明的限制。較佳地， 層202的介電材料具有和介電層2〇8的介電材料不同的蝕刻 選擇性。採用平坦化技術（如CMp)來平坦化介電層2〇8以具 有在導體41之上的從約1〇〇〇〇人到約人的厚度範 圍，其中導體41是MIM電容器50的其中一個電極或極板。 光阻層形成在TEOS層208上且經圖案化為具有暴露層2〇8 的一部分的開口 210。光阻層的剩餘部分作為遮罩結構 212。 125606.doc -19- 200828404 現在參考圖19，非等向性地蝕刻TE0S層2〇8的暴露部分 以形成開口209 ’開口209暴露導體41和61以及處於導體41 和61之間的氮化矽層202的剩餘部分。如果相對於介質2〇2 選擇性地蝕刻介質208，那麼就增強了非等向性姓刻製 程。移除遮罩結構212。 現在參考圖2〇，具有厚度範圍從約5〇人到約25〇人的钽 層形成在TEOS層208上和開口 209内。具有厚度範圍大至 約25〇人的氮化鈕層形成在鈕層上。具有厚度範圍從約 liooo A到約13〇〇〇〇 A的銅層形成在氮化鈕層上。採用例 如CMP來平坦化銅層、氮化鈕層和鈕層。1]£〇§層2〇8是作 為蝕刻終止層。在CMP步驟之後，銅層的部分21〇、212和 214 ’氮化鈕層和鈕層保留在開口 209内。部分21〇、212和 214共同形成導體21 8。應該注意使用叙和氮化组並不是對 本發明的限制，且可以將其他材料形成在TE〇s層2〇8和銅 層之間。 〇 具有厚度範圍從約20〇〇 A到約10000 A的介電材料層220 形成在導體218和部分TE〇s層2〇8上。作為實例，介電層 220的材料是氮化矽。光阻層形成在介電層上且經圖案 化為暴路氮化矽層220的部分222。光阻層的剩餘部分是作 為遮罩結構224。 現在參考圖21，非等向性地蝕刻氮化矽層22〇的暴露部 刀乂 $成開口，該開口暴露導體56和58以及TE〇s層2〇2的 毛、向郴接導體56和58的部分。移除遮罩結構。 圖22疋根據本發明另一個實施方案的半導體元件3〇〇的 125606.doc -20- 200828404 剖面圖。圖22顯示的 有源裝置304和多個 基底3G2 ’從其形成了多個 極體、齊納二極體裝置3〇6。有源裝置綱可以是二 電晶體、其組合或丞，、體間流管、場效應電晶體、雙極 電容器、電感器W似物，無源裝置3〇6可以是電阻器、 有源震置㈣源裝置组合或類似物。雖然已經描述了多個 ^广置，但是應該理解可以在基底302内或 :成-個或更多個有源裝置 逝可以&底 裝置都沒有。可以二=置，者無源裝置和 或更多個。 皮此電連接裝置304或裝置鳩中的—個 根據本發明的一個眘 實也方案，基底302是摻雜p-型傳導 性雜質材料，如 ’ 的夕。作為實例，基底3 〇2的電阻率可 以從約_歐姆-釐師_em)到約1()_。基底的電 p率根據*同半導體元件的設計標準來選擇。雖然基底 302曲可以疋南電阻率的基底，但是基底302的電阻率或摻雜 劑濃度並不是對本發明的限制。類似地，用於基底302的 材料類型並不限制於矽，且基底3〇2的傳導性類型並不限 制於P型傳導性。介電材料層308形成在基底302上，且電 阻器310形成在介電層3〇8上。介電材料層312形成在介電 層308和電阻器3 1〇上。根據一個實施方案，電阻器3 是 金屬電阻器。用於金屬電阻器31〇的合適的材料包括氮化 鈦、氮化鈦鎢（”TiWN”）、鎳、鎢、鈕、氮化鈕或類似物。 應该注意’電阻器3丨〇並不限制於金屬電阻器。或者，其 可以由諸如摻雜的多晶矽等的半導體材料形成。 125606.doc -21 - 200828404 現在參考圖23，具有厚度範圍從約2〇〇〇人到約1〇〇⑻人 的介電材料層314形成在介電層312上。具有厚度範圍從約 10000 A到約12〇000 A的介電材料層316形成在氮化矽層 3 14上。雖然根據一個實施方案，層314的材料是氮化矽， . 介電層316的材料是TEOS，但是用於層314和316的材料並 _ 不限制於氮化矽和TEOS。然而，期望用於層314的材料具 有與層312和316的材料不同的蝕刻率。因此，介電層 是抗餘刻介電層312和316的蝕刻劑的。 光阻層形成在TEOS層316上且經圖案化為具有暴露部分 TEOS層3 16的開σ 318。光阻層的剩餘部分是作為遮罩結 構320。 、口 現在參考圖24，非等向性地姓刻TE〇s層316的暴露部分 以在TEOS層316内形成開口 330、332、334、336、咖和 340。根據一個實施方案，蝕刻是在開口 33〇_34〇延伸到氮 化矽層3i4之前終止的定時蝕刻。根據另一個實施方案， 〇 氮化碎層3 14是作為#刻終止層，且開π 330-34G延伸到氮 化石夕層314。開口33〇_34()也被稱為鑲欲開口。移 構320並在TEOS層316上和開口 33〇_34〇内形成另一光= 層。形成光阻層的圖案以再次打開開口33〇和332的部分。 光阻層的剩餘部分是作為遮罩結構342。 現在參考圖25，採用例如反應離子钱刻來非等向性地蝕 刻開口 330和332的再次打開的部分下面的部分te〇s層 316部分氮化石夕層314以及部/>TE〇s層312。餘刻暴露了 電阻器310的端部區域。移除遮罩結構％]。 125606.doc -22- 200828404 現在參考圖26，钽層形成在TEOS層3 16和電阻器310的 暴露部分上，氮化钽層形成在钽層上。銅層形成在氮化钽 層上，且較佳地填充開口 330-340。採用例如CMP技術來 平坦化銅層、氮化组層和組層。TEOS層3 16是作為#刻終 止層。在平坦化步驟之後，钽層的部分346A、346B、 346C、346D、346E和346F分別保留在開口 330-340内；氮 化鈕層的部分348A、348B、348C、348D、348E和 348F分 別保留在部分346A-346F上；銅層的部分350A、350B、 350C、350D、350E 和 350F分別保留在部分348A-348F 上。 部分346八、348八和350八共同形成導體352;部分3468、 348B和3 50B共同形成導體354 ;部分346C、348C和350C共 同形成導體356 ;部分346D、348D和350D共同形成導體 358 ;部分346E、348E和3 50E共同形成導體360 ;以及部 分346F、348F和3 50F共同形成導體362。應該理解，钽 層、氮化钽和銅層的材料並不是對本發明的限制。替代钽 使用的其他合適的材料包括鈦、鹤、舶、财溶金屬化合 物、耐溶金屬碳化物、耐溶金屬棚化物或類似物，替代氮 化鈕的其他合適的材料包括氮化鈦、摻雜碳的金屬氮化 物、摻雜矽的金屬氮化物或類似物。導體352-362分別與 鑲嵌開口 330-340的組合被稱為鑲嵌結構且可以作為集成 無源裝置的一部分。 具有厚度範圍從約1000 A到約4000 A的介電材料層366 形成在TEOS層316和導體352·362之上。較佳地，層366的 介電材料是氮化矽。光阻層形成在氮化矽層366上且經圖 125606.doc -23- 200828404 案化為具有暴露部分氮化梦層366的開σ 368。光阻層的剩 餘部分是作為遮罩結構3 70。 現在參考圖27 ’採用例如反應離子㈣來非等向性地姓 刻氮化矽層366的暴露部分以暴露導體352、356、、 360和362的部分。移除遮罩結構。 現在參考圖28，鋁層形成在氮化矽層366和導體352、 356、358、360以及362的暴露部分上。採用例如CMp來平 坦化鋁層。氮化矽層366是作為平坦化的蝕刻終止層，其 留下與導體352的一部分接觸的導體372、與導體356、358 和360接觸的導體374，以及與導體接觸的導體。 現在參考圖29,具有厚度範圍從約4〇〇人到約25〇〇人的 介電材料層380形成在氮化矽層366和導體372、374以及 376上。較佳地，層38〇的介電材料是氮化矽。光阻層形成 在氮化矽層380上且經圖案化以形成遮罩結構39〇。遮罩結 構3 90覆蓋在導體356、35 8和3 60上面。 (J 現在參考圖30，採用例如反應離子蝕刻來非等向性地蝕 刻氮化矽層380的暴露部分。在去除氮化矽層38〇的暴露部 为後’暴露了導體372和376以及部分氮化石夕層366。鋁層 392形成在導體372和376上，形成在氮化矽層380的剩餘部 分上’且還形成在氮化矽層366的暴露部分上。採用例如 CMP來平坦化鋁層392。光阻層形成在鋁層392上且經圖案 化為具有暴露部分鋁層392的開口 394。光阻層的剩餘部分 是作為遮罩結構396。 現在參考圖3 1，非等向性地蝕刻鋁層392的暴露部分以 125606.doc -24- 200828404 形成導體4〇0、4〇2、4〇4和4〇6。蝕刻鋁層392暴露了部分 氮化矽層366。採用濕蝕刻劑（wet etchant)來非等向性地蝕 刻暴露部分。因為蝕刻是非等向性蝕刻，所以導體4〇4下 面的氮化矽層380的一部分被橫向蝕刻。
• 現在參考圖32，具有厚度範圍從約4〇〇〇 A到約15000 A 的介電材料層410形成在導體4〇〇_4〇6、導體354以及導體 360的暴露部分和TEOS層316上。具有厚度範圍從約2〇〇〇 () A到約10000 A的介電材料層412形成在介電層410上。作為 實例，介電材料410是TEOS，且介電材料412是氮化矽。 雖然用於介電材料410和412的材料類型並不是對本發明的 限制，但是期望他們具有不同的蝕刻特徵以便丁£()8層41〇 可以作為蝕刻終止層。因此，蝕刻對介電層412是選擇性 的。光阻層形成在氮化矽層412上且經圖案化為具有暴露 導體406之上的氮化矽層412的一部分的開口 414。光阻層 的剩餘部分是作為遮罩結構416。 Ο 現在參考圖33，採用例如反應離子蝕刻來非等向性地蝕 刻氮化矽層412的暴露部分以暴露TE〇s層41〇的一部分。 改變蝕刻化學作用以非等向性地蝕刻TEOS層410的暴露部 分，由此暴露導體406。移除遮罩結構416。導體4〇6作 為’如引線接合襯墊（wirebond pad)。 圖34是在根據本發明另一個實施方案的製造過程中的半 導體元件400的剖面圖。應該注意，除了光阻層具有形成 在其内的不同的圖案外，參考圖22_26描述的製造步驟也 適用於半導體元件400的製造。因此，從圖26的描述繼續 125606.doc -25- 200828404 描述圖34，其中用參考數字4〇〇代替圖26中的參考數字 3 00。應該注意，在參考圖34描述的實施方案中沒有形成 開口 368和遮罩結構370。根據此實施方案，層366具有從 約400人到約25〇〇A的厚度範圍。 具有厚度範圍從約l5〇〇A到約4〇〇〇人的介電材料層4〇2形 成在氮化矽層366之上。較佳地，層4〇2的介電材料是 TEOS。光阻層形成在te〇S層402上且經圖案化為具有暴 p 露部分丁£〇8層402的開口 404。光阻層402的剩餘部分是作 為遮罩結構406。非等向性地蝕刻被開口 4〇4暴露的部分 TEOS層402。氮化矽層366是作為蝕刻終止層。移除遮罩 結構406並在氮化矽層366的暴露部分上和以仍層4〇2上形 成另一光阻層。將光阻層圖案化以形成具有暴露導體352 和354之上的氮化矽層366的部分的開口。非等向性地蝕刻 氮化石夕層366的暴露部分以暴露導體352和354。移除光阻 層0
〇 現在參考圖35，諸如鋁等的傳導材料層410形成在TE〇S 層402、導體352和354以及氮化矽層366上。 現在參考圖36，採用例如CMP來平坦化鋁層41〇，留下 與導體3 52接觸的導體412、與導體3 54接觸的導體414，以 及在氮化矽層366的一部分之上的導體416。鈍化層418形 成在TEOS層402和導體412、414和416之上。開口 422、 424和426形成在鈍化層41 8内以分別暴露導體412、414和 416。導體356疋作為電感器428的一部分且亦作為電容器 430的極板。電感器416是作為電容器43〇的另一個極板。 125606.doc -26- 200828404 圖37是根據本發明另一個實施方案的製造過程中半導體 元件450的剖面圖。應該注意，除了光阻層具有形成在其 内的不同的圖案外，參考圖22_26描述的製造步驟也適用 於製造半導體元件450。因此，從圖26的描述繼續描述圖 37，其中圖26中的參考數位3〇〇由參考數位450代替。應該 &意，在參考圖37描述的實施方案中沒有形成開口36^ 遮罩結構3 7 0。 〇 ，具有厚度範圍從約1000人到約5〇〇〇人的介電材料層452 形成在氮化矽層366上。較佳地，層4〇2的介電材料是 TEOS。光阻層形成在勘8層452上且經圖案化為具有暴 露部分TEOS層452的開口 454。光阻層的剩餘部分是作為 遮罩結構456。非等向性地蝕刻由開口 452暴露的1^〇8層 452的部分。氮化矽層366是作為蝕刻終止層。然後，非等 向性地蝕刻氮化矽層366的暴露部分以暴露電極352、354 和 3 5 6 〇 〇 現在參考圖38，移除遮罩結構456，並在TEOS層452上 以及導體352、354和356上形成具有厚度範圍從約4〇〇人到 約2500 A的介電材料層。作為實例，用於介電層的材料是 氮化矽。光阻層形成在氮化矽層上且經圖案化以形成遮罩 結構。非等向性地蝕刻未受遮罩結構保護的氮化矽層，留 下在導體356以及橫向鄰近導體356的部分7]^〇8層452之上 的介電層458。 諸如鋁等的傳導材料層460形成在TE〇s層452、導體352 和354以及介電層458上。 125606.doc -27- 200828404 光阻層形成在鋁層460上且經圖案化為具有暴露部分叙 層460的開口 462。光阻層的剩餘部分是作為遮罩結構 464 〇 現在參考圖3 9 ’非等向性地餘刻銘層4 6 〇的暴露部分以 • 暴露部分TEOS層452。鋁層460的部分468保持在氮化矽層 458之上，部分470保持在導體352之上，且部分472保持在 ， 導體354之上。導體356是作為電感器482的一部分，且亦 作為電容器484的極板。導體468是作為電容器484的另一 個極板。因此，導體356是與電感器處於相同垂直電路層 次的電容器的導體，且共用於電容器和電感器。移除遮罩 結構464。 現在參考圖40，鈍化層474形成在TEOS層452以及導體 470、472和468上。開口 476、478和48〇形成在鈍化層418 内以分別暴露導體470、472和468。 至此，應該理解，已經提供了包括集成的無源裝置的半 〇 》體70件和製造該半導體元件的方法。根據本發明來製造 集成的無源裝置允許使用與製造高性能半導體裝置相容的 製程技術，如單鑲嵌和雙鑲嵌製程技術。此外，可以增大 在，一半導體晶圓中製造裝置的密度，因為集成的無源裝 置是在垂直方向集成的。有利地是，本發明允許直接在有 源裝置上垂直集成集成的無源裝置而不會降低有源裝置的 性能。因此，本發明提供了用於形成有源裝置或半導體晶 圓的有源區域之上的無源裝置的方法和結構。 雖然此處已經描述了某些較佳實施方案和方法，但是對 125606.doc -28- 200828404
、域/、有通⑦知識者來說，從前述所揭露的内容將很明 顯地看出對這樣的實施方案可以進行各種改變和修改而並 不偏離本發明的主旨和範圍。例如，t阻器可以製造在高 於電谷态和電感器層次的層次中，或者電阻器可以製造在 2源裝置相同的層次中。此外，電容器並不限制於MIM …、。期望本發明只在―定程度上受到所附中請專利範圍 以及適用法律的規則和原則所要求的限制。 Ο Ο 【圖式簡單說明】 結合所附圖式_下面的詳細描述可以更好地理解本發 明’在圖式中相同的參考數字表示相同的元件，其中： 圖1疋根據本發明實施方亲沾主道一 段的剖面圖；4案的+導體_在製造開始階 圖2是圖1半導體元件在製造的稍後階段的剖面圖； 圖3是圖2半導體元件在製造的稍後階段的剖面圖； ®4是圖3半導體元件在製造的稍後階段的剖面圖； 圖5是圖4半導體元件在製造的稱後階段的剖面圖， 圖6是圖5半導體元件在製造的務後階段的剖面圖;’ 圖7是圖6半導體元件在製造的稍後階段的剖面圖· 圖8是圖7半導體元件在製造的稱後階段的剖面圖· 圖9是圖8半導體元件在製造的稍後階段_ : 圖1〇是圖9半導體元件在製造的猶後階段的剖面圖. 圖U是圖1〇半導體元件在製造的務後階段的剖面圖.
圖12是圖Η半導體元件在製造的稍後階段 I 圖13是圖财導體元件在製㈣職階 圖’ 125606.doc '29- 200828404 圖14是根據本發明另— 圖； 料月另個貫施方㈣半導體元件的心 的剖面 圖圖15是根據本發明另-個實施方案的半導體元件 個實施方案的半導體元件在製造 圖16是根據本發明另一 開始階段的剖面圖； 圖17疋圖16半導體元件在製造的稍後階段的剖面
圖18是圖17半導體元件在製造的稍後階段的剖面t 圖19疋圖18半導體元件在製造的猶後階段的剖面:； 圖20是圖19半導體元件在製造的稍後階段的剖面圖· 圖W圖20半導體元件在製造的職階段的剖面圖1 圖22是根據本發明另—個實施方案的半導體元件在 開始階段的剖面圖； 、 圖23疋圖22半導體元件在製造的稱後階段的剖面圖 圖24是圖23半導體元件在製造的稱後階段的剖面圖 圖25疋圖24半導體元件在製造的職階段的剖面圖 圖26是圖25半導體元件在製造的稍後階段的剖面圖 圖27是圖26半導體元件在製造的職階段的剖面圖 圖28是圖27半導體元件在製造的稍後階段的剖面圖 圖29是圖28半導體元件在製造的稍後階段的剖面圖 圖30是圖29半導體元件在製造的稍後階段的剖面圖 圖3 1是圖30半導體元件在製造的稍後階段的剖面圖 圖32是圖3 1半導體元件在製造的稍後階段的剖面圖 圖33是圖32半導體元件在製造的稍後階段的剖面圖 125606.doc * 30 - 200828404 開==Γ另，施方索的半"元件在製 圖35疋圖34半導體元件在製造的稍後階段的剖面圖； 圖刊疋圖35半導體元件在製造的稍後階段的剖面圖； 圖37是根據本發明另一個實施方案的半導體元件在製造 開始階段的剖面圖；
圖38是圖37半導體元件在製造的稍後階段的剖面圖； 圖39是圖38半導體元件在製造的稍後階段的剖面圖； 圖40是圖39半導體元件在製造的稍後階段的剖面圖。 【主要元件符號說明】 半導體元件 基底 主表面 有源裝置 無源元件 介電材料層 10 、 150 、 200 、 300 、 450 12 ' 302 14 16 、 304 18 、 306 20、37、37Α、64、72、74、76、78、 80 、 82 、 84 、 168 、 202 、 220 、 308 、 312 、 316 、 366 、 412 28、32、34 鎳化矽區域 30 矽化物區域 31、31A、31B、31C、31D、31E、31F 鈦層 35、35A、35B、3 5C、35D、35E、35F、鋁層 38、38A、392、410、468、470、472 33、33A、33B、33C、33D、33E、33F、氮化鈦層 125606.doc -31 - 200828404
36、39、39A 36A、36B、36C、41、56、58、60、61、 導體 62 、 63 、 154 、 156 、 158 、 218 、 346E 、 348E、350B、350E、352、354、356、 358、360、362、372、400、402、404、 406 、 412 、 414 、 416 ' 468 42、88、212、224 ' 320、390 50 > 484 52 、 68 ' 86 、 90 、 92 ' 102 ' 152 、 204 、 遮罩結構 電容器 開口 209 、 210 、 318 、 330 、 332 、 334 、 336 、 338 、 340 、 368 、 394 、 404 ' 412 、 422 、 424、426、452、454、462 ' 476、478、 480 54 、 70 ' 104 、 206 、 342 ' 370 、 390 ' 396 、 406 、 416 、 456 ' 464 64 ' 84 66 210、212、214 94 96 ^ 98 99 、 482 100 、 418 、 474 108 160 、 222 、 366 、 380 遮罩結構 層 蝕刻終止層 銅層 阻擋層 傳導徑跡 電感器 鈍化層 無源裝置 氮化矽層 125606.doc -32- 200828404 162 > 164 、 166 1呂觸點 208 介質 310 電阻器 316 、 452 TEOS 層 352 ' 354 、 356 電極 Ο Ο 125606.doc -33 -

Claims (1)

  1. 200828404 、申請專利範圍： 一種製造半導體元件的方法，包括· 提供一基底； 在該基底之上的一第一層次 件；以及 /成一第一無源電路元 在該第一層次之上的一第 元件’其中該第一無源電路元件或該：二 無源電路元件 均次形成一第二無源電路 ¥路元件或該楚^ Ο 的至少其中之一包括一鑲嵌結構。 2·如申請專利範圍第丨項所述 步驟白a 、，其中提供基底的該 乂驟包括從该基底或在該基底之 元件。 $成一第三無源電路 3·如申請專利範圍帛2項所述的方法，其中 形成一電容 形成該第一無源電路元件的該步驟包括 Ο 形成該第二無源電路元件的該步驟包括 器；以及 形成該第三無源電路元件的該步驟包括 形成一電感 器 形成一電阻 的方法，其中形成電容器的 4.如申請專利範圍第3項所述 該步驟包括： 在忒基底之上形成一第一介電材料層； /第；丨電材料層之上形成一第一傳導材料層，該 第一傳導材料層包括鋁且具有一第一部分和一第二部 分； 125606.doc 200828404 在該第-傳導材料層之上形成一第二介電材料層； —在名第一’,電材料層之上形成一第二傳導材料層，該 第二傳導材料層包括鋁。 5·如申請專利範圍第4項 項所述的方法，其中形成電感器的 該步驟包括： 在該第二傳導材料層之上形成一第三介電材料層； C 在該第三介電材料層内形成至少一鎮喪開口；以及 在該至少一鑲嵌開口内形成銅。 6·如申請專利範圍帛5項所述的方法，其中在至少一鎮欲 開口内形成銅的該步驟包括在至少一鑲嵌開口内形成該 銅之前，在至少一_内形成一阻播層，其中該銅、 該阻擋層和至少一鑲喪開口共同形成該鑲嵌結構。 7 ·如申凊專利範圍第$項所述 貝所迷的方法，其中形成至少一鑲 嵌開口的該步驟包括： 在該第三介電材料層上形成—第四介電材料層； 在該第三介電材料層内形成該至少-鑲嵌開口的-第 一部分；以及 在該第四介電材料層内形成兮 攻°亥至少一鑲嵌開口的一第 二部分，其中該至少一鑲嵌 、 々口的该第二部分暴露該第 二傳導材料層的一^卩分。 8·如申請專利範圍第7項所述的方达 ^乃床，更包括·· 從該基底形成一有源裝置； 在該第一介電材料層内形成醫 战谱開口，該開口暴露該有 源裝置； 125606.doc 200828404 在該開口内形成一電導體； =體=成該第一傳導材料層的該第二部分； 層層的該第一部分與該第-傳導材料 尽幻遠第一部分電絕緣；以及 形成穿過該第二介電材料層、 ^m ^ 逆弟二介電材料層和該 "電材料層的一溝槽，該溝 命 層的該第二部卜 料暴㈣第-傳導材料 Γ
    9·如申請專利範圍第8項所述 I旳方法，更包括在該溝槽内 开> 成一傳導材料。 1〇·如申請專利範圍第9項所述的 具中在该溝槽内形 成邊傳導材料的該㈣包括在__形成銅。 11·如申請專利範圍第Π)項所述的方法，更包括在該溝槽 内的該銅之上形成鋁。 12.如申請專利範圍第2項所述的方法，其中 形成該第-無源電路元件的該步驟包括形 器； 形成該第二無源電路元件的該步驟包括形成一電容 器；以及 形成該第三無源電路元件的該步驟包括形成一電阻 器。 13·如申請專利範圍第12項所述的方法，更包括： 在該基底之上形成一第一介電材料層； 在孩第；ι電材料層之上形成一第二介電材料層； 在4第一 ”電材料層之上形成一第三介電材料層，其 125606.doc 200828404 = :介電材料層與該第三介電材料層是與該第 一；丨寬材枓層不同的材料；以及 在該第-介電材料層、該第二介電材料層和該入 電材料層内形成至少一鑲嵌開口。 一 ^ %如申請專利範圍第13項所述的方法，更包括在該至少 鑲嵌開口内形成銅或鋁中的至少一種。 15. 如申請專利範圍第13項所述的方法，其中形成至少一 Μ開口的該步驟包括形成至少第一鑲嵌開口和第二鑲 甘入開口其中β亥第一鑲嵌開口暴露該電阻器的一部分， 且更包括在該第一鑲嵌開口和該第二鑲嵌開口内形成銅 或紹中的至少一種。 16. 如申請專利範圍第15項所述的方法，更包括： 在6又置在至少該第二鑲嵌開口内的銅或鋁中的至少一 種之上形成一第一導體； 在該第-導體之上形成-第四介電材料層；以及 在該第四介電材料層之上形成一第二導體，其中該第 -導體和該第二導體包括銘，且其中該第—導體電連接 到6又置在至少該第二鑲嵌開口内的銅或鋁中的至少— 種。 17. 如申請專利範圍第16項所述的方法，更包括： 在該第三介電材料層内形成第三鑲喪開口； 在該第三鑲嵌開口内形成一傳導材料； 在該至少一鑲嵌開口内的鋼或鋁中的至少一種之上以 及該第三鑲喪開口内的該傳導材料之上形成一純化層； 125606.doc 200828404 以及 暴露該第三鑲欲開口内的該傳導材料。 18· —種製造半導體元件的方法，包括·· #用一鑲嵌製程形成-電感器，該電感器形成在-第 一垂直平面區内；以及 在第一垂直平面區中形成一電容器，該電容器具有 .靠一介電材料與一第二導體分隔開的一第一導體。 f) I9.如申請專利範圍第Η項所述的方法，其中該第一垂直 平面區高於該第二垂直平面區。 20·如申明專利範圍第18項所述的方法，其中該第一垂直 平面區低於該第二垂直平面區。 21·如申請專利範圍第2〇項所述的方法，其中形成電容器 的該步驟包括： 形成第一銘層’該第一銘層是作為該第一導體； 在該第一無層之上形成一種氮化矽層；以及 〇 在該氮化矽層之上形成一第二鋁層，該第二鋁層是用 作為該第二導體。 22·如申請專利範圍第21項所述的方法，其中該第二鋁層 接觸該電感器。 23·如申請專利範圍第22項所述的方法，更包括由選自由 銅和紹組成的群組中的一金屬形成該電感器。 24·如申請專利範圍第19項所述的方法，其中該第一垂直 平面區低於該第二垂直平面區。 25·如申請專利範圍第24項所述的方法，其中形成電容器 125606.doc 200828404 26. Ο 27. G 28· 29. 的該步驟包括· 形成一第一紹層，該第一紹層是作為該第一導體； 在該第一鋁層之上形成一種氮化矽層；以及 在該氮化矽層之上形成一第二鋁層，該第二鋁層是作 為該第二導體，且其中該第一鋁層接觸該電感器。 一種半導體元件，包括： 一基底； 處於該基底之上的一第一層次的一第一無源電路元 件； 處於該第-層次之上的一第二層次的一第二無源電路 一件八中忒苐一無源電路元件和該第二無源電路元件 的至少其中之一包括一鑲嵌結構。 如申請專利範圍第26項所述的半導體元件，其中該第 一無源電路元件的一導體接觸言亥第二無源電路元件的一 導體。 =申請專利範圍第27項所述的半導體元件，其中該第了原電路兀件是一第一能量儲存元件且該第二無源電 路兀件是一第二能量儲存元件。 一種半導體元件，包括·· 第垂直電路層次和一第二垂直電路層次； 處於該第一垂直電路層次的一第一無源電路元件，其 中該第無源電路元件的一部分處於該第二垂直電路層 次；以及 处；該第—垂直電路層次的一第二無源電路元件。 125606.doc 200828404
    30.如申請專利範圍第29項所述的半導體元件，其中該第 一無源電路元件是具有一第一導體和一第二導體的一電 容器，且該第二無源電路元件是一電感器，且其中該第 一導體是該第一無源電路元件處於該第二垂直電路層次 的該部分。 125606.doc 7-
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