KR100568416B1 - 반도체 소자의 인덕터 형성방법 - Google Patents
반도체 소자의 인덕터 형성방법 Download PDFInfo
- Publication number
- KR100568416B1 KR100568416B1 KR1020030091666A KR20030091666A KR100568416B1 KR 100568416 B1 KR100568416 B1 KR 100568416B1 KR 1020030091666 A KR1020030091666 A KR 1020030091666A KR 20030091666 A KR20030091666 A KR 20030091666A KR 100568416 B1 KR100568416 B1 KR 100568416B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- inductor
- copper layer
- layer
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 88
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000010949 copper Substances 0.000 claims abstract description 52
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910052802 copper Inorganic materials 0.000 claims abstract description 50
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000007747 plating Methods 0.000 claims description 29
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 23
- 239000000654 additive Substances 0.000 claims description 14
- 238000009713 electroplating Methods 0.000 claims description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical group [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- 230000000996 additive effect Effects 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 6
- 238000007772 electroless plating Methods 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 239000012298 atmosphere Substances 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000012190 activator Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 63
- 239000011229 interlayer Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자의 인덕터 형성방법에 관한 것으로, 본 발명의 사상은 소정의 구조가 형성된 반도체 기판 상부에 제1 금속층을 형성한 후 상기 반도체 기판의 소정 영역이 노출되도록 패터닝하는 단계, 상기 결과물 전면에 제1 구리층을 형성하고, 이를 평탄화하는 단계, 상기 평탄화된 제1 구리층을 포함한 결과물 상부에 제2 금속층을 형성한 후 상기 제 1 금속층 및 상기 제 1 구리층의 소정 영역이 노출되도록 패터닝하는 단계, 상기 형성된 결과물 전면에 제2 구리층을 형성하는 단계 및 상기 결과물을 평탄화하고, 상기 제1 및 제2 금속층을 제거하는 단계를 포함한다.
인덕터
Description
도 1a 내지 도 1c는 종래의 반도체 소자의 인덕터 제조 방법을 설명하기 위한 단면도들이고,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 층간 절연막
14: 확산 방지막 16: 구리시드층
18: 구리층
20: 반도체 기판 22: 제1 주석층
24: 제1 구리층 26: 제2 주석층
28: 제2 구리층
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 인덕터 형성방법에 관한 것이다.
RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자인 인덕터는 소자의 고집적화에 따라 다마신(damascene) 공정을 적용하여 형성하고 있다.
종래 기술에 따른 반도체소자의 인덕터 형성 방법을 도 1a 내지 도 1c를 이용하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 인덕터 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 층간 절연막(12)을 형성하고, 상기 층간 절연막(12) 상에 포토레지스트 패턴(미도시)을 형성하고 이를 식각 마스크로 식각하여 반도체 기판(11)의 소정 영역을 노출하는 트렌치를 형성한다.
도 1b를 참조하면, 전체 구조 상부에 확산 방지막(14) 및 구리 시드층(16)을 형성한 후 트렌치가 매립되도록 전기도금공정을 이용하여 구리층(18)을 형성한다. 이때, 전기 도금공정은 화학 촉매를 이용하여 실시한다.
도 1c를 참조하면, CMP 공정과 같은 평탄화공정을 수행하여 구리층(18), 구리 시드층(16) 및 확산 방지막(14)을 연마함으로써 인덕터의 구리층(18)이 형성된 다.
최근 반도체 소자가 고집적화 되어감에 따라 인덕터(18)의 재료로 구리(Cu)가 널리 사용되고 있고, 구리의 사용을 용이하게 하기 위하여 상기한 바와 같이 다마신 공정이 병행되고 있다. 구리 인덕터(18)의 원하는 특성 요인(quality factor)을 얻기 위해서는 수 ㎛ 두께의 구리 라인(Cu line)을 필요로 하게 되는데, 이러한 구리 인덕터 라인을 다마신 공정으로 구현할 때에는 다음과 같이 각 공정 단계별 어려움이 있게 된다.
첫째, 통상적인 반도체 공정에서 사용하는 절연막의 두께는 1㎛ 정도의 수준이지만, 인덕터(18)는 2~ 3㎛ 이상의 두께 즉 층간 절연막(12)을 2~ 3㎛ 이상의 두께로 형성해야 한다. 이와 같이 층간 절연막(12)을 두껍게 하는 경우는 장비의 처리량(throughput)에도 문제가 있을 뿐만 아니라 파티클(particle) 제어 및 스트레스(stress) 제어 등에도 어려움이 있게 된다.
둘째, 트렌치 패턴(a)을 형성하기 위해 2~ 3㎛이상의 두꺼운 층간 절연막(12)을 식각해야 하기 때문에 처리량 뿐만 아니라 식각 시간이 매우 길어서 비용(cost)이 높아진다.
셋째, 제 1 절연막(12)의 표면을 따라 확산 방지막(14) 및 시드층(16)이 형성된 상태에서 전기 도금법으로 트렌치(a)를 채워야 하기 때문에 등각 충진(conformal filling)으로 인하여 도 1c에 도시된 바와 같이 인덕터(18)의 라인 폭이 좁은 부분에서 보이드(void)나 심(seam) 등의 결함이 발생되는 등 공정의 안 정성을 기하기 어렵게 된다.
넷째, 금속층(18)은 매우 큰 단차를 가지며 3 내지 5㎛의 두께 정도로 매우 두껍게 형성되는데, 이러한 금속층(18)을 화학적 기계적 연마 공정으로 연마하는 것이 매우 어렵고, 시간 또한 많이 소요되어 생산성이나 비용적인 측면에 심대한 영향을 미쳐서 제품 단가에 큰 상승을 초래하는 문제가 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 공정 단계, 공정 단가, 공정 시간 및 공정 난이도 등이 줄어들 수 있는 반도체 소자의 인덕터 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 소정의 구조가 형성된 반도체 기판 상부에 제1 금속층을 형성한 후 상기 반도체 기판의 소정 영역이 노출되도록 패터닝하는 단계, 상기 결과물 전면에 제1 구리층을 형성하고, 이를 평탄화하는 단계, 상기 평탄화된 제1 구리층을 포함한 결과물 상부에 제2 금속층을 형성한 후 상기 제 1 금속층 및 상기 제 1 구리층의 소정 영역이 노출되도록 패터닝하는 단계, 상기 형성된 결과물 전면에 제2 구리층을 형성하는 단계 및 상기 결과물을 평탄화하고, 상기 제1 및 제2 금속층을 제거하는 단계를 포함한다.
상기 제 1 및 제 2 금속층은 니켈(Ni), 코발트(Co), 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 주석(Sn) 및 탄탈륨(Ta)중 어느 하나인 것이 바람직하다.
상기 제1 및 제 2 구리층은 첨가제가 첨가되지 않는 도금 용액을 이용한 전기도금법 또는 무전해도금법을 이용하여 형성하는 것이 바람직하다.
상기 첨가제가 첨가되지 않는 도금 용액을 이용한 전기도금법은 H2SO4와 CuSO4가 1~99: 1~ 99의 비율로 혼합된 용액을 이용하여 실시하는 것이 바람직하다. 상기 첨가제가 첨가되지 않는 도금 용액을 이용한 전기도금법은 HCl을 1 내지 1000ppm의 농도로 유지하여 실시하는 것이 바람직하다.
상기 첨가제가 첨가되지 않은 도금 용액을 이용한 도금법은 포워드(forward) DC 도금, 펄스-리버스(pulse-reverse) 도금, 펄스(pulse) 도금등을 이용하거나, 이들 방법을 혼합한 다단계 도금 방법을 이용하여 실시하는 것이 바람직하다.
상기 무전해 도금법은 표면 클리닝 및 활성제를 첨가하는 공정을 더 포함하여 실시하는 것이 바람직하다.
상기 제2 구리층을 형성하는 단계를 진행한 후 어닐링 공정을 실시하는 단계를 더 포함하는 것이 바람직하다.
상기 어닐링 공정은 50 내지 500℃의 온도에서 1분 내지 5시간동안 실시하며, 수소, 아르곤, 질소 또는 포밍 가스 분위기에서 실시하는 것이 바람직하다.
상기 제1 및 제2 금속층의 제거는 습식식각공정을 통해 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이고, 이를 참조하여 설명하면 다음과 같다.
도 2a를 참조하면, 소정구조 즉, CMOS 소자가 형성된 반도체 기판(20)상에 제1 주석층(Sn, 22)을 형성한다. 이 제1 주석층(22)은 에어 갭 브리지(air gap bridge)로 사용된다. 이때, 제1 주석층(Sn)은 하부의 소자와 이후 상부에 형성될 인턱터와 간격만큼의 높이로 형성하는 데, 하부 소자와 인덕터의 간격은 100~ 500㎛의 범위를 갖기 때문에 제1 주석층(Sn)도 이 정도의 두께로 형성한다. 이 형성된 제1 주석층(22)에 사진 식각공정을 실시하여 반도체 기판의 소정 영역이 노출되도록 패터닝한다.
상기 제1 주석층(22)은 PVD, 도금법으로 증착이 가능하고, 제1 주석층 이외에도 이후 형성될 에어 갭 브리지(air gap bridge)로 사용될 구리층과의 선택적 식 각특성이 우수하고, 이 에어갭 브리지로 사용될 물질의 도금법이 가능한 물질이면, 어떤 금속막을 사용하여도 무방하다. 예를 들어 제1 주석층 이외에 Ni, Co, Ti, Al, W, Ta막 등이 가능하다.
도 2b를 참조하면, 상기 패터닝된 제1 주석층(22)이 형성된 결과물에 제1 구리층(24)을 형성한다. 이 구리층(24)은 무전해 도금법(electroless plating) 또는 첨가제가 첨가되지 않은 전기도금법(addictive free electroplating)을 통해 형성한다. 이 제1 구리층(24)은 상기 CMOS 소자와 인덕터 사이에 에어갭 브리지(air gap bridge)로써 사용된다. 제 1 구리층(24)을 형성하기 위한 첨가제가 첨가되지 않은 전기 도금법은 서프레서(suppressor), 액셀러레이터(accelerator) 및 레벨러(leveler)등의 폴리머 성분의 첨가제가 첨가되지 않은 도금 용액을 이용한다. 또한, 첨가제가 첨가되지 않은 전기 도금법은 H2SO4와 CuSO4가 1~99: 1~ 99의 비율로 혼합된 도금용액을 사용하여 실시한다. 한편, 첨가제가 첨가되지 않은 도금법 사용시 HCl도 사용되는데, HCl의 농도는 1~1000ppm으로 유지한다. 그리고 첨가제가 첨가되지 않은 도금법은 포워드(forward) DC 도금, 펄스-리버스(pulse-reverse) 도금, 펄스(pulse) 도금 등을 이용할 수 있으며, 이들 방법들을 혼합한 다단계 도금 방법도 이용할 수 있다. 또한, 무전해 도금법을 이용하여 제 1 구리층(24)을 형성할 경우 표면 클리닝 및 활성제(activation agent)를 첨가하는 공정이 추가될 수도 있다. 또한 상기 제1 구리층 이외에도 알루미늄(Al)을 사용할 수 있다. 이어서, 상기 형성된 결과물에 하부의 제1 주석층(22)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행한다.
도 2c를 참조하면, 전체 구조 상부에 제 2 주석층(26)을 형성한다. 여기서, 제 2 주석층(24)은 인덕터의 두께를 고려하여 형성하며, 제 1 주석층(22)과 마찬가지로 구리층과의 선택적 식각 특성을 나타내고 구리를 도금 공정으로 형성할 수 있는 모든 금속, 예를 들어 니켈(Ni), 코발트(Co), 티타늄(Ti), 알루미늄 (Al), 텅스텐(W) 및 탄탈륨(Ta)을 이용하여 형성한다. 그리고, 원하는 인덕터의 감은수에 따라 하부의 제 1 주석층(22) 및 제 1 구리층(24)의 일부가 노출되도록 제2 주석층(26)을 패터닝한다.
도 2d를 참조하면, 전체 구조 상부에 제2 구리층(28)을 형성한다. 상기 제2 구리층(28)은 제1 구리층(24)을 형성할 때와 같은 방법으로 형성한다. 상기 형성된 제2 구리층(28)이 형성된 결과물에 어닐링 공정을 수행한다. 이때, 어닐링 공정은 50~500℃의 온도에서 1분 내지 5시간동안 실시하며, 수소, 아르곤, 질소 또는 포밍 가스 분위기에서 실시한다. 이어서, 상기 하부의 제2 주석층(26)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 제2 구리층(28)을 평탄화한다.
도 2e를 참조하면, 상기 형성된 제1 및 제2 주석층(22, 26)을 제거하여 RF-MEMS 3차원 구조의 인덕터를 형성함으로써, 본 공정을 완료한다. 상기 제1 및 제2 주석층의 제거는 습식 식각공정을 통해 수행된다.
본 실시 예에서는 RF-MEMS를 이용하여 3차원 인덕터를 형성하는 방법을 제시하였으나, 3차원이 아닌 다른 인덕터 구조가 적용되는 RF-CMOS 소자에도 적용된다. 그 방법은 3차원 인덕터 구조에서 에어 브리지를 형성하는 방법이 RF-CMOS 소자의 인덕터를 구현하는데 있어서도 적용된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 구리를 매립하여 인덕터를 형성함으로써 도금법으로 구리를 매립할 때 필요한 확산 방지막 및 시드층 형성 공정이 필요없기 때문에 공정 수를 획기적으로 줄일 수 있어 간단한 설비 및 저렴한 비용으로 구리배선 매립공정을 가능하게 한다. 또한, 식각의 어려움 및 큰 단차로 인한 CMP 공정의 어려움을 극복할 수 있으며, CMP 공정 시간을 단축하여 인덕터 형성 비용을 획기적으로 줄일 수 있다. 그리고 공정 집적도를 줄이고 단순화함으로써 3차원 인덕터를 용이하게 구현함으로써 통신 기기등에서 요구되는 높은 충실도를 가지는 고성능 소자의 개발이 가능하다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (10)
- 소정의 구조가 형성된 반도체 기판 상부에 제1 금속층을 형성한 후 상기 반도체 기판의 소정 영역이 노출되도록 상기 제1 금속층을 패터닝하는 단계;상기 결과물 전면에 제1 구리층을 형성한 후 평탄화하는 단계;상기 평탄화된 제1 구리층을 포함한 결과물 상부에 제2 금속층을 형성한 후 상기 제 1 금속층 및 상기 제 1 구리층의 소정 영역이 노출되도록 상기 제2 금속층을 패터닝하는 단계;상기 형성된 결과물 전면에 제2 구리층을 형성하는 단계; 및상기 결과물을 평탄화하고, 상기 제1 및 제2 금속층을 제거하는 단계를 포함하는 반도체 소자의 인덕터 형성 방법.
- 제1 항에 있어서, 상기 제1 금속층 또는 제 2 금속층은니켈(Ni), 코발트(Co), 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 주석(Sn) 및 탄탈륨(Ta)중 어느 하나인 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.
- 제1 항에 있어서, 상기 제1 구리층 또는 제 2 구리층은첨가제가 첨가되지 않는 도금 용액을 이용한 전기도금법 또는 무전해도금법 을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.
- 제3 항에 있어서, 상기 첨가제가 첨가되지 않는 도금 용액을 이용한 전기도금법은H2SO4와 CuSO4가 1~99: 1~ 99의 비율로 혼합된 용액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.
- 제3 항에 있어서, 상기 첨가제가 첨가되지 않는 도금 용액을 이용한 전기도금법은HCl을 1 내지 1000ppm의 농도로 유지하여 실시하는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.
- 제3 항에 있어서, 상기 첨가제가 첨가되지 않은 도금 용액을 이용한 전기도금법은포워드(forward) DC 도금, 펄스-리버스(pulse-reverse) 도금 및 펄스(pulse) 도금 중 어느 하나를 이용하거나 또는 이들 방법을 혼합한 다단계 도 금 방법을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.
- 제3 항에 있어서, 상기 무전해 도금법은표면 클리닝 및 활성제를 첨가하는 공정을 더 포함하여 실시하는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.
- 제1 항에 있어서, 상기 제2 구리층을 형성하는 단계를 진행한 후 어닐링 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.
- 제8 항에 있어서, 상기 어닐링 공정은50 내지 500℃의 온도, 1분 내지 5시간 정도의 시간동안 실시하며, 수소, 아르곤, 질소 또는 포밍 가스 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 인덕터 형성 방법.
- 제1 항에 있어서, 상기 제1 금속층 또는 제2 금속층의 제거는습식식각공정을 통해 수행하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030091666A KR100568416B1 (ko) | 2003-12-15 | 2003-12-15 | 반도체 소자의 인덕터 형성방법 |
| US10/878,314 US7041566B2 (en) | 2003-12-15 | 2004-06-29 | Method for forming inductor in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030091666A KR100568416B1 (ko) | 2003-12-15 | 2003-12-15 | 반도체 소자의 인덕터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050059941A KR20050059941A (ko) | 2005-06-21 |
| KR100568416B1 true KR100568416B1 (ko) | 2006-04-05 |
Family
ID=34651478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030091666A KR100568416B1 (ko) | 2003-12-15 | 2003-12-15 | 반도체 소자의 인덕터 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7041566B2 (ko) |
| KR (1) | KR100568416B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602027B2 (en) * | 2006-12-29 | 2009-10-13 | Semiconductor Components Industries, L.L.C. | Semiconductor component and method of manufacture |
| US8084361B2 (en) * | 2007-05-30 | 2011-12-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor fabrication method suitable for MEMS |
| US7881594B2 (en) | 2007-12-27 | 2011-02-01 | Stmicroeletronics, Inc. | Heating system and method for microfluidic and micromechanical applications |
| KR101438545B1 (ko) * | 2013-03-27 | 2014-09-16 | 고려대학교 산학협력단 | Mo/SUS 유연기판 위에 구리 박막을 제조하는 방법 |
| US10329683B2 (en) | 2016-11-03 | 2019-06-25 | Lam Research Corporation | Process for optimizing cobalt electrofill using sacrificial oxidants |
| CN113526459B (zh) * | 2021-07-16 | 2023-03-24 | 西南交通大学 | 一种微尺度3d打印铜/镍异质微结构表面平坦化方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2793943B1 (fr) * | 1999-05-18 | 2001-07-13 | Memscap | Micro-composants du type micro-inductance ou micro- transformateur, et procede de fabrication de tels micro- composants |
| US6830984B2 (en) * | 2002-02-15 | 2004-12-14 | Lsi Logic Corporation | Thick traces from multiple damascene layers |
| KR100558002B1 (ko) * | 2003-09-26 | 2006-03-06 | 삼성전자주식회사 | 선택적 전기도금 공정을 이용한 금속패턴 형성방법 |
| KR100575618B1 (ko) * | 2003-10-07 | 2006-05-03 | 매그나칩 반도체 유한회사 | 구리막의 연마 방법 및 이를 이용한 구리막 배선의 형성방법 |
-
2003
- 2003-12-15 KR KR1020030091666A patent/KR100568416B1/ko not_active IP Right Cessation
-
2004
- 2004-06-29 US US10/878,314 patent/US7041566B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050059941A (ko) | 2005-06-21 |
| US7041566B2 (en) | 2006-05-09 |
| US20050130423A1 (en) | 2005-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10840135B2 (en) | Flat metal features for microelectronics applications | |
| US9691660B2 (en) | Method for forming interconnects | |
| TWI253113B (en) | Method of forming low resistance vias | |
| US8940635B1 (en) | Structure and method for forming interconnect structure | |
| US20060270228A1 (en) | Method of forming metal pattern using selective electroplating process | |
| KR100707705B1 (ko) | 화학 기계적 폴리싱 중 구리의 디싱을 방지하기 위한 국부영역 합금 | |
| US8980745B1 (en) | Interconnect structures and methods of forming same | |
| KR20040089580A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100568416B1 (ko) | 반도체 소자의 인덕터 형성방법 | |
| US6071814A (en) | Selective electroplating of copper for damascene process | |
| KR101976727B1 (ko) | 상호 연결 구조체 형성 방법 | |
| US11552018B2 (en) | Chemical direct pattern plating method | |
| KR100568417B1 (ko) | 반도체 소자의 인덕터 형성방법 | |
| US20230215807A1 (en) | Chemical direct pattern plating method | |
| KR100568418B1 (ko) | 반도체 소자의 인덕터 형성방법 | |
| KR100483203B1 (ko) | 반도체 소자의 인덕터 제조 방법 | |
| US7186641B2 (en) | Methods of forming metal interconnection lines in semiconductor devices | |
| KR20020010937A (ko) | 함몰부 없는 구리 다마신 구조 제조 방법 | |
| KR100568415B1 (ko) | 반도체 소자의 인덕터 형성방법 | |
| KR100595396B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| KR20030049029A (ko) | 반도체 소자 제조 방법 | |
| KR20050045271A (ko) | 선택적 도금 공정을 이용한 금속패턴 형성방법 | |
| KR20030048220A (ko) | 반도체 소자의 제조 방법 | |
| KR20020054864A (ko) | 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |