KR100568415B1 - 반도체 소자의 인덕터 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 인덕터 형성방법에 관한 것으로, 본 발명의 사상은 소정 구조가 형성된 반도체 기판 상에 제1 및 제2 구리층으로 형성된 인덕터의 제조방법에 있어서, 상기 제1 및 제2 구리층에 니켈층을 형성하는 단계 및 상기 형성된 니켈층에 열처리 공정을 수행하여 합금 원소계 산화막을 형성하는 단계를 포함한다. 본 발명에 의하면, 인덕터를 구성하는 구리층 표면에 합금 원소계 산화막을 형성하여 구리층의 표면 변화를 방지함으로써, 후속 MEMS 패키징시에 패키징 재료와의 접착력이 양호해지고, 안정적인 충실도(Q: Quality Factor)를 확보할 수 있어, 인덕터의 성능을 향상시킬 수 있다.
인덕터

Description

반도체 소자의 인덕터 형성방법{Method of forming a inductor in semiconductor devices}
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
20: 반도체 기판 24: 제1 구리층
26: 제2 구리층 28a: 니켈층
28b: 합금 원소계 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 인덕터 형성방법에 관한 것이다.
일반적으로 RF-MEMS를 이용한 인덕터를 형성하는 방법에 있어서, 인덕터 형 성공정 완료 후, 이 인덕터를 구성하는 구리층은 표면이 산화되거나 또는 표면의 특성이 변화된다.
따라서 이 구리의 표면변화가 발생된 인덕터의 구리층으로 인해, 후속 MEMS 패키징시에 패키징 재료와의 접착력이 취약해지고, 인덕터 특성열화로 안정적인 충실도(Q: Quality Factor)를 확보하기 어려워지는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 후속 공정으로 인해 발생되는, 인덕터를 구성하는 구리층 표면 변화를 방지하여 충실도를 증가시킬 수 있게 됨으로써, 인덕터의 성능을 향상시킬 수 있도록 하는 반도체 소자의 인덕터 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 소정 구조가 형성된 반도체 기판 상에 제1 및 제2 구리층으로 형성된 인덕터의 제조방법에 있어서, 상기 제1 및 제2 구리층에 니켈층을 형성하는 단계 및 상기 형성된 니켈층에 열처리 공정을 수행하여 합금 원소계 산화막을 형성하는 단계를 포함한다.
또한 본 발명의 또 다른 사상은 소정 구조가 형성된 반도체 기판 상부에 제1 금속층을 형성한 후 상기 반도체 기판의 소정 영역이 노출되도록 패터닝하는 단계, 상기 결과물 전면에 제1 구리층을 형성하고, 이를 평탄화하는 단계, 상기 평탄화된 제1 구리층을 포함한 결과물 상부에 제2 금속층을 형성한 후 상기 제 1 금속층 및 상기 제 1 구리층의 소정 영역이 노출되도록 패터닝하는 단계, 상기 형성된 결과물 전면에 제2 구리층을 형성하는 단계, 상기 결과물을 평탄화하고, 상기 제1 및 제2 금속층을 제거하는 단계, 상기 남겨진 제1 구리층 및 제2 구리층에 니켈층을 형성하는 단계 및 상기 형성된 니켈층에 열처리 공정을 수행하여 합금원소계 산화막을 형성하는 단계를 포함한다.
상기 니켈층 대신 니켈합금층으로 형성하는 것이 바람직하다.
상기 제1 및 제2 구리층에 1~ 1500Å 정도의 두께로 형성되도록 하는 것것이 바람직하다.
상기 니켈층 또는 니켈 합금층은 전기 도금법 및 무전해 도금법 중 어느 하나로 형성하는 것이 바람직하다.
상기 전기 도금법 및 무전해 도금법은 -10~ 80℃ 정도의 온도, 0.01~ 500A/㎠ 정도의 전기 포텐셜, 1초~ 10분 정도의 시간에서 수행되는 것이 바람직하다.
상기 전기 도금법 또는 무전해 도금법은 Ag, Sn, Al, Mg 중 어느 하나의 합금 원소가 0.1 atomic percent~ 99 atomic percent정도의 농도로 유입되어 수행되는 것이 바람직하다.
상기 전기 도금법 또는 무전해 도금법은 전기 도금법 또는 무전해 도금법 중 어느 하나의 단일 스텝, 전기 도금법 및 무전해 도금법의 다단계 스텝, 전기 도금법만의 다단계 스텝, 무전해 도금법만의 다단계 스텝, DC 도금법 및 펄스(pulse) 도금법 중 어느 하나를 수행하는 것이 바람직하다.
상기 열처리 공정은 포밍 가스(forming gas), N2, H2 및 Ar가스 중 어느 하나를 통해 형성된 분위기 또는 이들의 혼합가스를 통해 형성된 분위기에서 수행되고, 50~ 500℃ 정도의 온도, 1초~ 10 시간 정도의 시간에서 수행되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 소정구조가 형성된 반도체 기판 상에 인덕터를 형성한다. 본 발명의 실시 예는 3차원 인덕터가 형성되고, 이의 형성 단계를 살펴보면 다음과 같다.
우선, 소정구조 즉, CMOS 소자가 형성된 반도체 기판(20)상에 제1 금속층(미 도시)을 형성한다. 이 형성된 제1 금속층에 사진 식각공정을 실시하여 반도체 기판의 소정 영역이 노출되도록 패터닝한다. 상기 제1 금속층은 이후 형성될 에어갭 브리지(airgap bridge)로 사용될 물질과의 선택적 식각특성이 우수하고, 이 에어갭 브리지로 사용될 물질의 도금법이 가능한 물질이면, 어떤 금속막을 사용하여도 무방한데, 예를 들어 니켈(Ni), 코발트(Co), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 탄탈륨(Ta)등이 가능하다.
상기 패터닝된 제1 금속층이 형성된 결과물에 제1 구리층(24)을 형성한다. 이 제1 구리층(24)은 상기 반도체 소자의 소정 영역에 형성된 CMOS 소자와 이후 형성될 인덕터 사이에 에어갭 브리지(air gap bridge)로써 사용된다. 상기 형성된 결과물에 하부의 제1 금속층(미도시)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행한다.
상기 결과물의 소정 영역에 제2 금속층(미도시)을 형성한 후 , 이 제2 금속층(미도시)을 패터닝한다. 이 때, 제2 금속층(미도시)은 인덕터의 두께를 고려하여 형성한다. 이어서, 상기 패터닝된 전체 구조 상부에 제2 구리층(26)을 형성하고, 이 결과물 상에 제2 금속층이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 제2 구리층(26)을 평탄화한다.
상기 형성된 제1 및 제2 금속층을 습식 식각으로 제거하여 RF-MEMS 3차원 구조의 인덕터를 형성한다.
도 2를 참조하며, 상기 형성된 3차원 구조의 인덕터에 전기 도금법 및 무전해 도금법 중 어느 하나를 이용하여 니켈(Ni)층 또는 니켈 합금(Ni alloy)층(28a) 을 형성한다. 상기 니켈층 또는 니켈 합금층(28a)은 전해액의 조성 및 인가 전류의 조절로 인해 상기 구리층에만 1~ 1500Å 정도의 두께로 형성되도록 한다.
상기 니켈층 또는 니켈 합금층을 형성하는 전기 도금법 또는 무전해 도금법은 -10~ 80℃ 정도의 온도, 0.01~ 500A/㎠ 정도의 전기 포텐셜, 1초~ 10분 정도의 시간에서 수행된다. 그리고 상기 니켈층 또는 니켈 합금층을 형성하는 전기 도금법 또는 무전해 도금법은 미량의 합금원소가 첨가되어 형성되는 데, 이 미량의 합금원소는 Ag, Sn, Al, Mg 등이 가능하며, 그 농도는 0.1 atomic percent~ 99 atomic percent까지 가능하다.
또한, 니켈층 또는 니켈 합금층을 형성하는 전기 도금법 또는 무전해 도금법은 단일 스텝 또는 다단계 스텝이 가능하며, DC 도금법 또는 펄스(pulse) 도금법도 가능하다.
도 3을 참조하면, 상기 니켈층 또는 니켈 합금층(28a)이 형성된 제1 및 제2 구리층(24, 26)에 열처리 공정을 수행하여 합금 원소계 산화막(28b)을 형성한다. 상기 열처리 공정은 포밍 가스(forming gas), N2, H2 및 Ar가스 중 어느 하나를 통해 형성된 분위기 또는 이들의 혼합가스를 통해 형성된 분위기에서 수행될 수 있고, 50~ 500℃ 정도의 온도, 1초~ 10 시간 정도의 시간에서 수행될 수 있다.
본 발명에 의하면, 인덕터를 구성하는 구리층 표면에 합금 원소계 산화막을 형성하여 구리층의 표면 변화를 방지함으로써, 후속 MEMS 패키징시에 패키징 재료와의 접착력이 양호해지고, 안정적인 충실도(Q: Quality Factor)를 확보할 수 있 어, 인덕터의 성능을 향상시킬 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 인덕터를 구성하는 구리층 표면에 합금 원소계 산화막을 형성하여 구리층의 표면 변화를 방지함으로써, 후속 MEMS 패키징시에 패키징 재료와의 접착력이 양호해지고, 안정적인 충실도(Q: Quality Factor)를 확보할 수 있어, 인덕터의 성능을 향상시킬 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (12)

  1. 소정 구조가 형성된 반도체 기판 상에 제1 구리층 및 제2 구리층으로 형성된 인덕터의 제조방법에 있어서,
    상기 제1 구리층 및 제2 구리층상의 표면에 니켈층 또는 니켈합금층을 형성하는 단계; 및
    상기 형성된 니켈층 또는 니켈 합금층에 열처리 공정을 수행하여 합금원소계 산화막을 형성하는 단계를 포함하는 반도체 소자의 인덕터 형성방법.
  2. 소정 구조가 형성된 반도체 기판 상부에 제1 금속층을 형성한 후 상기 반도체 기판의 소정 영역이 노출되도록 상기 제1 금속층을 패터닝하는 단계;
    상기 결과물 전면에 제1 구리층을 형성한 후 평탄화하는 단계;
    상기 평탄화된 제1 구리층을 포함한 결과물 상부에 제2 금속층을 형성한 후 상기 제 1 금속층 및 상기 제 1 구리층의 소정 영역이 노출되도록 상기 제2 금속층을 패터닝하는 단계;
    상기 형성된 결과물 전면에 제2 구리층을 형성하는 단계;
    상기 결과물을 평탄화하고, 상기 제1 금속층 및 제2 금속층을 제거하는 단계;
    상기 남겨진 제1 구리층 및 제2 구리층의 표면에 니켈층 또는 니켈 합금층을 형성하는 단계; 및
    상기 형성된 니켈층 또는 니켈 합금층에 열처리 공정을 수행하여 합금원소계 산화막을 형성하는 단계를 포함하는 반도체 소자의 인덕터 형성방법.
  3. 제1 항 또는 제2 항에 있어서, 상기 니켈층 대신 니켈합금층으로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
  4. 제1 항 또는 제2 항에 있어서, 상기 니켈층은
    상기 제1 구리층 및 제2 구리층에 1~ 1500Å 정도의 두께로 형성되도록 하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
  5. 제1 항 또는 제2 항에 있어서, 상기 니켈층은
    전기 도금법 및 무전해 도금법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
  6. 제3 항에 있어서, 상기 니켈합금층은
    상기 제1 구리층 및 제2 구리층에 1~ 1500Å 정도의 두께로 형성되도록 하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
  7. 제3 항에 있어서, 상기 니켈합금층은
    전기 도금법 및 무전해 도금법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
  8. 제7 항에 있어서, 상기 전기 도금법 또는 무전해 도금법은
    -10~ 80℃ 정도의 온도, 0.01~ 500A/㎠ 정도의 전기 포텐셜, 1초~ 10분 정도의 시간에서 수행되는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
  9. 제7 항에 있어서, 상기 전기 도금법 또는 무전해 도금법은
    Ag, Sn, Al 및 Mg 중 어느 하나의 합금 원소가 0.1 atomic percent~ 99 atomic percent정도의 농도로 유입되어 수행되는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
  10. 제7 항에 있어서, 상기 전기 도금법 또는 무전해 도금법은
    전기 도금법 및 무전해 도금법 중 어느 하나의 단일 스텝, 전기 도금법 및 무전해 도금법의 다단계 스텝, 전기 도금법만의 다단계 스텝, 무전해 도금법만의 다단계 스텝, DC 도금법 및 펄스(pulse) 도금법 중 어느 하나를 수행하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
  11. 제1 항 또는 제2 항에 있어서, 상기 열처리 공정은
    포밍 가스(forming gas), N2, H2 및 Ar가스 중 어느 하나를 통해 형성된 분위기 또는 이들의 혼합가스를 통해 형성된 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
  12. 제1 항 또는 제2 항에 있어서, 상기 열처리 공정은
    50~ 500℃ 정도의 온도, 1초~ 10 시간 정도의 시간에서 수행되는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
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