KR20020054864A - 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법 - Google Patents

듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20020054864A
KR20020054864A KR1020000084104A KR20000084104A KR20020054864A KR 20020054864 A KR20020054864 A KR 20020054864A KR 1020000084104 A KR1020000084104 A KR 1020000084104A KR 20000084104 A KR20000084104 A KR 20000084104A KR 20020054864 A KR20020054864 A KR 20020054864A
Authority
KR
South Korea
Prior art keywords
layer
hard mask
forming
pattern layer
etching
Prior art date
Application number
KR1020000084104A
Other languages
English (en)
Other versions
KR100364808B1 (ko
Inventor
김길호
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000084104A priority Critical patent/KR100364808B1/ko
Publication of KR20020054864A publication Critical patent/KR20020054864A/ko
Application granted granted Critical
Publication of KR100364808B1 publication Critical patent/KR100364808B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 양성 마스크를 이용하여 음각 패터닝을 할 수 있도록 하여 공정의 단순화 및 미세 패턴 형성이 가능하도록한 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 절연층을 형성하는 단계;상기 절연층상에 제 1 하드 마스크층을 형성하는 단계;상기 제 1 하드 마스크층상에 양성 마스크를 이용하여 감광막 패턴층을 형성하는 단계;상기 감광막 패턴층을 이용하여 제 1 하드 마스크층을 식각하여 제 1 하드 마스크 패턴층을 형성하는 단계;상기 제 1 하드 마스크 패턴층을 제외한 절연층상에 제 2 하드 마스크층을 형성하는 단계;상기 제 1 하드 마스크 패턴층을 제거하고 제 2 하드 마스크층을 이용하여 절연층을 선택적으로 식각하여 음각 패터닝 영역을 형성하는 단계를 포함한다.

Description

듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법{Method for fabricating for semiconductor device using the dual damascene process}
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 양성 마스크를 이용하여 음각 패터닝을 할 수 있도록 하여 공정의 단순화 및 미세 패턴 형성이 가능하도록한 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법에 관한 것이다.
현재 반도체 소자의 제조 공정 중에서 음각 패터닝(Negative Patterning)은 주로 콘택/비아 홀(Contact/Via Hole)이나 트렌치 격리(Trench Isolation)를 구현하는데 이용된다.
최근에는 다층 금속 배선(MLM : Multi-Layer Metalization)을 구현함에 있어 구리 배선을 형성하기 위한 이중 상감 식각(Dual Damascene Etch)공정에서 패터닝을 실시할 때 이 음각 패터닝(Negative Patterning)을 채용한다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 형성에서 주로 채택하는 듀얼 다마신 공정에서의 음각 패터닝 공정에 관하여 설명하면 다음과 같다.
도 1a와 도 1b는 종래 기술의 음성 마스크를 이용한 음각 패터닝 공정 단면도이다.
일반적으로 음각 패터닝을 구현하기 위해서는 음성 마스크(Negative Mask)를 이용하는데, 그 공정은 다음과 같이 진행된다.
먼저, 도 1a에서와 같이, 다마신 공정으로 형성된 하부 배선층(1)상에 IMD층(2)을 형성하고 상기 IMD층(2)상에 포토레지스트 패턴층(3)을 형성한다.
여기서, 포토레지스트 패턴층(3)은 패터닝하고자 하는 형태에 해당되는 부위에 존재하는 포토레지스트를 음성 마스크(Negative Mask)를 이용하여 제거한다.
음성 마스크(Negative Mask)는 패터닝하는 부위의 빛을 통과시키는 특성을 지니고 있기 때문에 이와 같은 패터닝이 가능하다.
패터닝이 완료된 후 활성화된 플라즈마(Plasma)를 이용하여 상기 포토레지스트 패턴층(3)에 의해 보호되지 않는 영역을 제거하면 도 1b에서와 같이 원하는 형태의 음각 패터닝(Negative Patterning)을 구현할 수 있다.
즉, IMD층(2a)이 선택적으로 식각되어 콘택홀(3)이 형성된다.
이와 같은 종래 기술의 듀얼 다마신 공정에서의 음각 패터닝 공정은 다음과 같은 문제가 있다.
첫째, 비아 식각 또는 트렌치 식각들 중의 하나는 상당한 두께의 IMD(Inter Metal Dielectric)층을 식각해야 하기 때문에, 이에 대응하기 위해서는 감광 물질 역시 상당히 두껍게 도포(Coating)해야 한다.
감광 물질을 두껍게 도포한 상태에서 패터닝을 실시할 경우 미세한 패턴 구현이 어려워지기 때문에 고집적도의 칩을 제작하는데 문제가 발생한다.
둘째, 대부분의 경우 이중 상감 식각 공정에서는 비아 또는 트렌치를 형성시킨 후 바로 감광 물질을 다시 패터닝해야 하는데, 이 경우 선행 공정에서 이미 형성된 표면 굴곡(Topology)이 미세한 패턴 구현 및 잔여 감광 물질 제거를 어렵게 한다.
셋째, 구리 배선을 구현할 때는 배선에 의한 신호 전달 지연(RC Delay)을 최소화하기 위해 유전 상수가 낮은 물질(Low-k IMD)을 사용하는데, 이 물질은 식각시 감광 물질과 반응하여 잘 제거되지 않는 금속성 폴리머(Metallic Polymer)를 형성시키는 경향이 있다.
이러한 금속성 폴리머(Metallic Polymer)가 비아 또는 트렌치에 남아 있는 상태에서 배선을 형성하게 되면 저항 증가 및 칩의 동작 불량을 유발하게 된다.
넷째, 필요에 의해 다양한 제품을 소량 생산하는 경우 포토 마스크 제작 비용에 있어서 불리하다.
즉, 동일한 디바이스에 대해서도 다마신/ 비 다마신의 두 가지 프로세스가 동시에 요구되어질 때가 있다.
본 발명은 이와 같은 종래 기술의 듀얼 다마신 공정에서의 음각 패터닝 공정의 문제를 해결하기 위한 것으로, 양성 마스크를 이용하여 음각 패터닝을 할 수 있도록 하여 공정의 단순화 및 미세 패턴 형성이 가능하도록한 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술의 음성 마스크를 이용한 음각 패터닝 공정 단면도
도 2a내지 도 2f는 본 발명에 따른 양성 마스크를 이용한 음각 패터닝 공정 단면도
도 3a내지 도 3k는 본 발명에 따른 음각 패터닝 방법을 적용한 듀얼 다마신 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 하부 배선층 22. IMD층
23. 제 1 하드 마스크층 24. 감광막 패턴층
25. 제 2 하드 마스크층 26. 음각 패터닝 영역
이와 같은 목적을 달성하기 위한 본 발명에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법은 반도체 기판상에 절연층을 형성하는 단계;상기 절연층상에 제 1 하드 마스크층을 형성하는 단계;상기 제 1 하드 마스크층상에 양성 마스크를 이용하여 감광막 패턴층을 형성하는 단계;상기 감광막 패턴층을 이용하여 제 1 하드 마스크층을 식각하여 제 1 하드 마스크 패턴층을 형성하는 단계;상기 제 1 하드 마스크 패턴층을 제외한 절연층상에 제 2 하드 마스크층을 형성하는 단계;상기 제 1 하드 마스크 패턴층을 제거하고 제 2 하드 마스크층을 이용하여 절연층을 선택적으로 식각하여 음각 패터닝 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 양성 마스크를 이용한 음각 패터닝 공정 단면도이고, 도 3a내지 도 3k는 본 발명에 따른 음각 패터닝 방법을 적용한 듀얼 다마신 공정 단면도이다.
본 발명은 반도체 칩 제조 공정 중에서 양성 마스크(Positive Mask)를 이용하여 음각 패터닝(Negative Patterning)을 구현하는데 응용할 수 있다.
특히 본 발명에서 제시하는 공정 방식을 채용하면 기존의 양성-마스크(Positive Mask)를 이용하여 알루미늄 배선과 이중 상감 패턴(Dual Damascene Pattern)을 둘 다 구현할 수 있기 때문에 마스크 제작 비용을 절약할 수 있다.
본 발명에서는 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)공정을 이용하여 평탄화시킨 복합 하드 마스크를 양성 마스크를 이용하여 만든 후, 그 복합 하드 마스크를 구성하는 성분들의 플라즈마(Plasma)식각시 식각 선택비(Etch Selectivity)가 서로 다른 점을 이용하여 음각 패터닝을 구현하는 방법을 제시한다.
구체적인 공정은 다음과 같이 진행한다.
먼저, 도 2a에서와 같이, 하부 배선층(21)상에 IMD층(22)을 형성하고 IMD층(22)에 대해 식각 선택비(Etch Selectivity)가 높은 제 1 하드 마스크층(23)을 형성한다.
그리고 도 2b에서와 같이, 양성 마스크(Positive Mask)를 이용하여 감광막을 양성으로 패터닝하여 감광막 패턴층(24)을 형성한다.
이때 감광막은 제 1 하드 마스크층(23)을 식각하기에 충분한 정도로만 얇게 도포(Coating)한다.
이어, 도 2c에서와 같이, IMD층(22)에 대한 제 1 하드 마스크층(23)의 식각 선택비가 높은 플라즈마를 이용하여 제 1 하드 마스크층(23)을 양성으로 패터닝하여 제 1 하드 마스크 패턴층(23a)을 형성한다.
그리고 도 2d에서와 같이, IMD층(22)과 제 1 하드 마스크 패턴층(23a)에 대해 식각 선택비가 높은 물질을 증착시킨 후 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)를 실시하여 평탄화 시킴과 동시에 제 1 하드 마스크 패턴층(23a)위에 증착된 물질을 완전히 제거하여 제 2 하드 마스크층(25)을 형성한다.
이어, 도 2e에서와 같이, 제 2 하드 마스크층(25)에 대한 제 1 하드 마스크 패턴층(23a)의 식각 선택비가 높은 플라즈마를 이용하여 제 1 하드 마스크 패턴층(23a)을 제거한다.
이와 같은 공정으로 제 2 하드 마스크층(25)은 원하는 형태의 음각 패터닝이 구현된다.
그리고 도 2f에서와 같이, 제 2 하드 마스크층(25)에 대한 IMD층(22)의 식각 선택비가 높은 플라즈마를 이용하여 식각을 진행하여 음각 패터닝 영역(26)을 형성한다.
결과적으로 IMD층(22)에 대해 음각 패터닝(Negative Patterning)을 구현하게 된다.
이와 같은 본 발명에 따른 양성 마스크(Positive Mask)를 이용하여 음각 패터닝(Negative Patterning) 방법을 듀얼 다마신 공정에 적용하는 경우의 공정 진행에 대하여 설명하면 다음과 같다.
먼저, 도 3a에서와 같이, 하부 배선층(31)상에 IMD층(32)을 형성하고 그 위에 텅스텐을 얇게 증착하여 제 1 하드 마스크층(33)을 형성한다.
이어, 도 3b에서와 같이, 감광막을 도포한 후 비아홀 영역을 양각 패터닝하여 제 1 감광막 패턴층(34)을 형성한다.
이때 도포시키는 감광막의 두께는 텅스텐을 식각하는데 필요한 최소한의 두께만큼 얇게 도포한다. 이와 같이 감광막의 두께를 얇게 조절하면 미세 패턴을 구현하기가 용이하다.
그리고 도 3c에서와 같이, IMD층(32)에 대한 텅스텐의 식각 선택비가 높은 SF6플라즈마를 이용하여 제 1 하드 마스크층(33)을 양각으로 패터닝하여 비아홀 영역상에만 남겨 제 1 하드 마스크 패턴층(33a)을 형성한다.
이어, 도 3d에서와 같이, 상기 제 1 하드 마스크 패턴층(33a)상에 티타늄-나이트라이드를 증착시킨 후 화학적 기계적 연마(CMP) 공정을 적용하여 평탄화시킴과 동시에 제 1 하드 마스크 패턴층(33a)상에 존재하는 TiN을 제거하여 제 2 하드 마스크층(35)을 형성한다.
그리고 도 3e에서와 같이, 감광막(Photo-Resist)을 도포한 후 금속 배선 형성 영역상에만 남도록 양각 패터닝을 하여 제 2 감광막 패턴층(36)을 형성한다.
이때 도포시키는 감광막의 두께는 TiN을 식각하는데 필요한 최소한의 두께만큼 얇게 도포한다. 이와 같이 감광막의 두께를 얇게 조절하면 역시 미세 패턴을 구현하기가 용이하다.
이어, 도 3f에서와 같이, IMD층(32) 및 제 1 하드 마스크 패턴층(33a)에 대한 제 2 하드 마스크층(35)의 식각 선택비가 높은 Cl2+ BCl3플라즈마를 이용하여 제 2 하드 마스크층(35)을 양각으로 패터닝하여 제 2 하드 마스크 패턴층(35a)을 형성한다.
그리고 도 3g에서와 같이, 양각으로 패터닝된 제 1,2 하드 마스크 패턴층(33a)(35a)상에 실리콘 옥시나이트라이드(SiON)를 얇게 증착시킨 후 화학적 기계적연마(CMP) 공정을 적용하여 평탄화 시킴과 동시에 제 1,2 하드 마스크 패턴층(33a)(35a)상에 존재하는 SiON을 완전히 제거하여 제 3 하드 마스크층(37)을 형성한다.
이어, 도 3h에서와 같이, IMD층(32),제 2 하드 마스크 패턴층(35a), 제 3 하드 마스크층(37)에 대한 제 1 하드 마스크 패턴층(33a)의 식각 선택비가 높은 SF6플라즈마를 이용하여 남아있는 제 1 하드 마스크 패턴층(33a)을 완전히 제거한다.
결과적으로 제 2 하드 마스크 패턴층(35a), 제 3 하드 마스크층(37) 즉, TiN/SiON의 복합 하드 마스크내에 음각 패터닝(Negative Patterning)된 비아홀 영역을 구현하게 된다.
그리고 도 3i에서와 같이, 복합 하드 마스크에 대한 IMD층(32)의 식각 선택비가 높은 CxFy플라즈마를 이용하여 IMD층(32) 내부에 비아홀(38)을 적정 두께만큼 패터닝한다.
이때 TiN은 CxFy플라즈마에 의해 거의 식각되지 않는 반면, 대부분의 경우 SiON은 일부 식각된다.
이어, 도 3j에서와 같이, IMD층(32) 및 제 3 하드 마스크층(37)에 대한 제 2 하드 마스크 패턴층(35a)의 식각 선택비가 높은 Cl2+ BCl3플라즈마를 이용하여 제 2 하드 마스크 패턴층(35a)을 완전히 제거한다.
그리고 도 3k에서와 같이, 제 3 하드 마스크층(37)에 대한 IMD층(32)의 식각 선택비가 높은 CxFy플라즈마를 이용하여 식각을 진행한다.
결과적으로 IMD층(32)이 식각되어 비아홀(38a) 및 금속 배선이 형성될 트렌치(39)가 동시에 패터닝된 듀얼 다마신 패턴을 얻을 수 있다.
본 발명에서 제시하는 방식은 듀얼 다마신 패턴의 경우에서와 같이 2중 구조를 만드는 공정뿐 만이라, 그 이상의 다중 구조를 구현하는데도 응용할 수 있음은 당연하다.
이와 같은 본 발명에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 반도체 칩의 제조 공정중에서 Low-k IMD(inter Metallic Dielectric) 물질에 대한 이중 상감 식각 방식으로 다층 금속 배선을 형성하는데 응용할 수 있다.
특히 본 발명에서는 패터닝에 사용되는 감광막의 두께를 크게 낮출 수 있고, 감광막에 대한 모든 패터닝이 표면 굴곡(Topology)이 없는 평판위에서 이루어지기 때문에 미세 패턴 구현을 용이하게 한다.
둘째, 감광막이 전혀 없는 상태에서 IMD층에 대한 식각이 이루어지기 때문에 금속성 폴리머가 상대적으로 작게 발생한다.
따라서 식각 완료 후에 진행되는 금속성 폴리머의 제거 공정이 용이하고 이는 비아 페일에 의한 칩의 작동 불량률을 낮출 수 있다.
셋째, 다양한 제품의 소량 생산이 요구되는 경우 본 발명에서는 다마신/비 다마신 두 가지의 프로세스를 동시에 구현할 수 있으므로 마스크 제작 비용을 절감할 수 있다.
넷째, 메탈 라인과 비아홀의 패터닝시에 마스크의 극성에 전혀 영향을 받지 않으므로 반도체 칩의 설계 특성 및 제조 라인의 특성에 맞추어 최적화된 공정을 진행할 수 있다.

Claims (7)

  1. 반도체 기판상에 절연층을 형성하는 단계;
    상기 절연층상에 제 1 하드 마스크층을 형성하는 단계;
    상기 제 1 하드 마스크층상에 양성 마스크를 이용하여 감광막 패턴층을 형성하는 단계;
    상기 감광막 패턴층을 이용하여 제 1 하드 마스크층을 식각하여 제 1 하드 마스크 패턴층을 형성하는 단계;
    상기 제 1 하드 마스크 패턴층을 제외한 절연층상에 제 2 하드 마스크층을 형성하는 단계;
    상기 제 1 하드 마스크 패턴층을 제거하고 제 2 하드 마스크층을 이용하여 절연층을 선택적으로 식각하여 음각 패터닝 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 제 2 하드 마스크층을 제 1 하드 마스크 패턴층과 동일 높이가 되도록 CMP 공정으로 평탄화하여 형성하는 것을 특징으로 하는 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 제 1 하드 마스크 패턴층의 제거 공정은 제 2 하드 마스크층과의 식각 선택비를 이용한 플라즈마 식각 공정을 이용하는 것을 특징으로 하는 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법.
  4. 하부 배선층상에 IMD층,제 1 하드 마스크층을 차례로 형성하는 단계;
    상기 제 1 하드 마스크층상에 양각 패터닝에 의해 비아홀 영역을 정의하는 제 1 감광막 패턴층을 형성하고 이를 이용한 양각 패터닝으로 제 1 하드 마스크층을 식각하여 제 1 하드 마스크 패턴층을 형성하는 단계;
    상기 제 1 하드 마스크 패턴층을 제외한 IMD층상에 제 2 하드 마스크층을 형성하고 양각 패터닝에 의해 금속 배선 형성 영역을 정의하는 제 2 감광막 패턴층을 형성하는 단계;
    상기 제 2 감광막 패턴층을 이용하여 제 2 하드 마스크층을 식각하여 제 2 하드 마스크 패턴층을 형성하는 단계;
    상기 제 1,2 하드 마스크 패턴층을 제외한 부분에 제 3 하드 마스크층을 형성하는 단계;
    상기 제 1 마스크 패턴층을 제거하고 노출된 IMD층을 일정 깊이 식각하는 단계;
    상기 제 2 하드 마스크 패턴층을 제거하고 IMD층을 선택적으로 식각하여 비아홀 및 금속 배선 형성 영역을 동시에 패터닝하는 것을 특징으로 하는 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 제 1,2,3 하드 마스크층은 각각 텅스텐, 티타늄 나이트라이드, 실리콘 옥시나이트라이드로 형성하는 것을 특징으로 하는 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서, 제 1 하드 마스크층, 제 2 하드 마스크층의 식각 공정을 각각 SF6, Cl2+ BCl3플라즈마를 사용하는 것을 특징으로 하는 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법.
  7. 제 4 항에 있어서, 제 2 하드 마스크층, 제 3 하드 마스크층을 제 1 하드 마스크층과 동일 높이를 갖도록 CMP 공정으로 평탄화하여 형성하는 것을 특징으로 하는 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법.
KR1020000084104A 2000-12-28 2000-12-28 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법 KR100364808B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000084104A KR100364808B1 (ko) 2000-12-28 2000-12-28 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000084104A KR100364808B1 (ko) 2000-12-28 2000-12-28 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20020054864A true KR20020054864A (ko) 2002-07-08
KR100364808B1 KR100364808B1 (ko) 2002-12-16

Family

ID=27687592

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000084104A KR100364808B1 (ko) 2000-12-28 2000-12-28 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100364808B1 (ko)

Also Published As

Publication number Publication date
KR100364808B1 (ko) 2002-12-16

Similar Documents

Publication Publication Date Title
KR100386621B1 (ko) 듀얼 다마신 배선 형성방법
KR100720519B1 (ko) 반도체 소자 및 그 제조방법
KR100364808B1 (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법
KR20040061817A (ko) 반도체소자의 금속배선 형성방법
KR100462764B1 (ko) 이종 감광막을 이용한 듀얼 다마신 방법
KR100364807B1 (ko) 듀얼 다마신 공정을 이용한 금속 배선 형성 방법
KR100914450B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100528070B1 (ko) 콘택 플러그 및 스텍 비아 제조 방법
KR19990062003A (ko) 반도체장치의 다층 금속배선 형성방법
KR100470125B1 (ko) 복수레벨의 다마신 패턴 형성 방법
KR100857989B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100688761B1 (ko) 반도체의 금속배선 형성방법
KR100579856B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100358569B1 (ko) 반도체소자의 금속배선 형성방법
KR100440475B1 (ko) 반도체 소자의 제조 방법
KR100450845B1 (ko) 반도체 소자 제조 방법
KR100470197B1 (ko) 금속배선 저항을 줄이는 다마신 방법
KR100269662B1 (ko) 반도체 장치의 도전체 플러그 형성 방법
KR100265972B1 (ko) 반도체장치의다층배선형성방법
KR100393968B1 (ko) 반도체 소자의 이중 다마신 형성방법
KR100198653B1 (ko) 반도체 소자의 금속배선방법
KR100318269B1 (ko) 반도체 소자의 게이트 형성방법
KR20030080317A (ko) 반도체 소자의 다마신 패턴 형성 방법
KR20040060115A (ko) 반도체 소자 제조시 금속간 인터커넥션 형성방법
KR20020002931A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051118

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee