TWI379382B - - Google Patents

Description

1379382 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造技術，尤其係關於適 用於具有MIM(Metal Insulator Metal)結構之電容器的半導 體裝置及其製造技術之有效技術。 【先前技術】 通信用LSI(large-scale integration，大型積體電路）或高 速CMOS(Complementary metal oxide Semiconductor，互補 金屬氧化半導體）邏輯裝置’必須採用使用有層間絕緣臈 之低介電常數化與金屬鑲嵌（Damascene)法之Cu配線，作 為用以實現電路高速動作之技術。又，上述通信用LSI或 高速CMOS邏輯裝置，一般於類比電路中含有河丨]^結構之 電容器。 關於MIM結構之電容器製造技術，例如於日本專利特開 2004-1468 14號公報（專利文獻丨）、日本專利特開2〇〇4_ 253481號公報（專利文獻2)、日本專利特開2〇〇4-24<7520號 公報（專利文獻3)、日本專利特開2004-119461號公報（專利 文獻4)等有所揭示。其中’專利文獻1揭示有以金屬鑲嵌 法形成電容器下部電極之技術。 [專利文獻1]日本專利特開2004-1468 14號公報 [專利文獻2]日本專利特開2004-25348 1號公報 [專利文獻3]日本專利特開2004-247520號公報 [專利文獻4]曰本專利特開2004-1 19461號公報 [發明所欲解決之問題] H0552.doc 1379382 圖18係表示本發明者所研究之MIM結構電容器的半 導體基板之主要部分剖面圖。圖中符號丨係包含單結晶矽 之半導體基板，符號14係氡化石夕m，符號_Si〇c(碳氧 • 化矽）膜，符號22、28係分別包含SiOC膜之層間絕緣膜。 又，符號19係第1層配線，符號26係第2層配線，且均包含 由金屬鑲嵌法所形成之cu膜。 電容器（C)構成為例如’包含氮化欽（TiN)膜之下部電極 • 50 ;包含氮化石夕膜之介電膜51 ;以及包含TiN膜之上部電 極52 ^下部電極50經由形成於層間絕緣膜“上之插塞^而 與第2層配線26電性連接。又’上部電極52與未圖示之上 層配線電性連接。 為形成上述電容器（C)，於層間絕緣膜28上順次堆積 膜、氮化矽膜以及TiN膜以後，將抗蝕膜作為遮罩，順次 對TiN膜、氮化矽膜以及TiN膜進行乾式蝕刻。 而士上所述，以抗勉膜為遮罩順次對3層膜（TiN 籲 膜氣化石夕膜以及TlN膜）乾式银亥"寺，電容器（C)之側壁 附著有包含電極材料（TiN)之蝕刻殘渣的聚合物。因此， 經本發明者研究而顯然可知，並未避免上部電極52與下部 電極5 0經由該聚合物而產生短路之不良情形。 • 作為其對策，考慮例如分兩次對3層膜（TiN膜、氮化矽 • 膜以及TiN膜）進行乾式姓刻，並改變下部電極5〇之尺寸與 上部電極52之尺寸。以此，即使含有電極材料之姓刻殘渣 的聚合物附著於上部電極52之側壁或下部電極5()之側壁， 由於上部電極52之側壁與下部電極5〇之側壁分離，而亦難 I10552.doc 以造成上部電極52與下部電極5〇之短路。 'J如於上述專利文獻2以及專利文獻3中，以使用有第1 • &蝕膜之乾式蝕刻而形成上部電極與介電膜，其後，以使 . 帛有第2抗㈣之乾式㈣而形成下部電極藉此使下部 電極之尺寸大於上部電極及介電膜。 又，於上述專利文獻4中，以使用有第1抗钱膜之乾式钱 彳而形成下部電極’其後，以使用有第2抗钱膜之乾式钱 • 』而形成上邛電極與介電膜，藉此使下部電極之尺寸大於 上部電極及介電膜。 rfn ^ JL 31 寸不同之兩種抗蝕膜進行乾式蝕刻 方法’存在光罩數量增加、且步驟煩雜之問題。又，即名 改變下部電極之尺寸與上部電極之尺寸，由於各自側壁』 殘留有聚合物’故亦難以確實防止兩者之短路。 2發明二的在於提供—種技術，可確實防止具有論

情形極與下部電極之間產生短路之不良 自本說明書之 ^本發明之上述以及其他目的與新穎特徵 §己述以及隨衧圖示而可變明確。 f發明内容】 子本申請案所揭示之發明中 簡單說明，如下所述。 具有代表性發明之㈣ 本發明之半導體裝置具傷包含以下部分之電容器，即： 弟電極；形成於上述第I電極上部之介電胺. 上述介電膜上部之第2電極，…1電膜，以及形成於 第2電極’上述第】電極由埋人形成於半 JI0552.doc 1379382 2體基板上之絕緣膜的槽内部之第1導電膜而構成，上述 介電膜之面積與上述第2電極之面積相同且大於上述第！ 電極之面積。 .· 本發月之半導體裝置之製造方法中，該半導體裝置具備 _ 包含以下部分之電容器，即：第1電極；形成於上述第 極上部之介電膜；以及形成於上述介電膜上部之第2電 極’其包括以下步驟： • ⑷槽形成步驟’形成於半導體基板上之絕緣膜上； ⑻上述第1電極形成步驟，在含有上述槽内部之上述絕 緣膜上形成第！導電膜以後，以化學機械研磨法去除上述 槽外部=上述第！導電膜’並於上述槽内部殘留上述第罇 電膜，藉此於上述槽内部形成上述第丨電極； ⑷第2導電膜形成步驟’於含有上述第極上部之上述 絕緣臈上形成上述介電膜，並於上述介電膜上部形成“ 導電膜；以及 • (叮上-述第2電極形成步驟，將抗餘膜用作遮罩，並對上 述第2導電膜及上述介電膜進行乾式敍刻，藉此於上述第ι 電極之上部，殘留下面積大於上述第】電極之上述介電 膜，並於上述介電膜之上部，形成包含上述第2導電膜、 且面積大於上述第I電極之上述第2電極。 [發明之效果] w對本_請案揭示之發明中代表性發明所獲得之效果的簡 早成明，如下所述。 於絕緣膜之槽内形成有電容器之第1電極，並於該第工電 110552.doc 1379382 極上部形成有面積大於第1電極之;介電膜以及第2電極，藉 此可確實防止第1電極與第2電極產生短路之不良情形。 【實施方式】 以下，根據圖式，詳細說明本發明之實施形態。再者， 於用以說明實施形態之所有圖式中，對同一部件，原則上 賦予同一符號，並省略其重複說明。 本實施形態係表示例如具有3層配線與MIM結構之電容

器的CMOS-LSI，利用圖丨至圖12，按步驟順序說明其製造 方法。 首先’如圖1所不，例如將n通道型MISFET(Metai迅汕齡

Se—Field Effect Transist〇r，金屬絕緣體半導體場效 電晶體XQn)以及p通道型MISFET(Qp)，形成於包含單結日曰 石夕之半導體基板.(以下，僅稱為基板）丨之主面。再者，圖左 側部分係膽卿成區域，右側部分係f Μ形成區 域。又，圖中符號2係元件分離槽，符號4係口型井，符號5 係11型井。元件f離槽2例如將氧切膜3埋入對基板讀行 儀刻而形成之槽内部，作為絕緣膜而形成βρ型井4及η型 井5’藉由將Ρ型雜質㈤及η型雜議）離子注人基板卜 、Γ而對基板1進行熱處理，使該等雜質於基板！中擴散而形 η通道型MISFET(Qn)藉由以下 邛刀而構成.閘極絕緣膜 ^’包含形成於卩型井^之身而认匕 ' m… 表面的氧化矽膜或者氧氮化矽 臈，閘極電極7，包含形成於 ⑺拉絕緣膜6之上部的多έ士曰 矽膜等；側壁分隔件8，包含弗占认日 ^ Ba 成於閘極電極7之側壁的氧 J10552.doc 10 化石夕膜等；以及—對11创主道Mr i i半導體區域（源極、汲極）11等，形 成於閘極電極7之兩側的p型井4上。 •P通道型MISFET(Qp)藉由以下部分而構成：閘極絕緣膜 、閘極電極7 ’側壁分隔件8 ;以及一對p型半導體區域 C原極’及極)12等’其形成於閘極電極7之兩側的n型井5 上。 於構成η通道型MISFET(Qn)之閘極電極7的多結晶石夕膜 中導入n型雜質（磷）’並於構成p通道型MISFET(Qp)之閘 極電極7的多結晶矽膜中，導入p型雜質（硼）。又，在n通道 型MISFET(Qn)之閘極電極7與η型半導體區域（源極、汲 極）11之各自表面，以及ρ通道型MISFET(Qp)之閘極電極7 與P型半導體區域（源極 '汲極）12之各自表面上，以閘極電 極7以及源極、汲極之低電阻化為目的而形成矽化鈷（c〇) 膜9 〇 其次，如圖2所示，將插塞16及第1層配線丨9形成於n通 道型MISFET(Qn)以及ρ通道型MISFET(Qp)之上部，並且將 η通道型MISFET(Qn)以及P通道型MISFET(Qp)與第！層配 線19經由插塞1 6而電性連接。 為形成第1層配線19 ’首先於基板1上以cVD(Chemical Vapor Deposition，化學氣相沈積法）法堆積作為蝕刻擋止 層膜13之氮化矽膜13、以及作為絕緣膜14之氧化石夕膜14以 後，以化學機械研磨法使氧化矽膜14之表面平坦化。繼 而，對η通道型MISFE丁(Qn)之η型半導體區域（源極、汲 極）11、以及ρ通道型MISFET(Qp)之ρ型半導體區域（源極、 110552.doc 1379382 汲極）12之各自上部的氧化矽膜14與氮化矽膜13進行蝕 刻’並形成接觸孔15’其後’將插塞16形成於各自之接觸 孔15之内部。插塞16例如由TiN(氮化鈦）膜與W(鎢）膜之積 層膜而構成。又’ TiN膜亦可作為W膜之障壁金屬膜而發 揮功能，並且由TiN膜與Ti(鈦）膜之積層膜而形成β 其次，藉由CVD法’將例如SiOC(碳氧化石夕）膜17作為絕 緣膜1 7，並將例如氧化矽膜18作為頂蓋絕緣膜丨8而堆積於 氧化矽膜14之上部，其後，以抗蝕膜（未圖示）作為遮罩， 對頂蓋絕緣膜1 8及SiOC膜1 7進行乾式银刻’藉此於氧化石夕 膜14之上部形成配線槽2〇，且使插塞〗6暴露於配線槽2〇之 底部。 其次’藉由減鑛法，將薄（5〇 nm左右）TiN媒、或者ήν 膜與Ti膜之積層膜堆積於配線槽20之内部，作為障壁金屬 膜，繼而藉由濺鍍法或電鍍法，將完全埋入配線槽2〇之内 部的厚（800 nm〜1600 nm左右）Cu膜堆積，其後，以化學機 械研磨法去除配線槽-20外部之(^膜-與障壁金屬膜。利用上 述步驟，於配線槽20内部形成包含障壁金屬膜與Cu膜之積 層膜之第1層配線1 9。此處，上述TiN膜等障壁金屬膜，作 為防止Cu膜擴散至周圍絕緣膜中之障壁膜而發揮功能。作 為障壁膜’除TiN膜以外，可使用如龍(氮化鎢)膜或

TaN(氮化鈕）膜之氮化金屬膜或於該等中添加有以之膜， 或者如Ta膜、Ti膜、…膜' Tiw膜之高熔點金屬膜，或者 該等高熔點金屬膜之積詹膜等，難以與Cu產生反應之各種 導電膜。 110552.doc 12 1379382 其次’如圖3所示’將障壁絕緣膜211間絕緣膜22、 以及頂蓋絕緣膜23堆積於第】層配線19之上部。障壁絕緣 膜21係用以防止第丨層配線19之Cu擴散至層間絕緣膜^中 之絕緣膜，例如藉由使用電漿CVD法而堆積之膜厚Μ nmM 00 nm左右之Sic(碳化矽）膜或SiCN(碳氮化矽）膜所構 成。層間絕緣膜22為降低第！層配線19與之後步驟中形成 於其上層的第2層配線（26)之間所形成之電容，而由介電常 數較低之絕緣膜例如SiOC膜所構成。該Si〇c膜藉由cvd 法而堆積，使其膜厚為460 nm左右。頂蓋絕緣膜23係在利 用化學機械研磨而形成Cu配線時，用以保護包含機械強度 低於氧化矽臈之SiOC膜的層間絕緣膜22之絕緣膜，例如由 以CVD法堆積之膜厚為5〇 nm左右之氧化矽膜而構成。 其次，以抗蝕膜為遮罩，對頂蓋絕緣膜23、層間絕緣膜 22以及障壁絕緣膜進行乾式蝕刻，藉此於氧化矽膜14之上 部形成通孔24，並使第1層配線暴露於通孔24之底部。 其次，如圖4所示，以抗蝕膜為遮罩-，對頂蓋絕緣膜23 以及層間絕緣膜22進行乾式蝕刻，籍此於通孔24之上部形 成配線槽25，繼而於配線槽25及通孔24之内部形成第2層 配線2 6。 為形成第2層配線26，首先藉由濺鍍法，將5〇 nm左右之 薄TiN膜堆積於配線槽25及通孔24之内部’作為障壁金屬 膜。繼而藉由減鍍法或電鐘法，將完全埋入配線槽25及通 孔24内部之厚Cu膜堆積’其後以化學機械研磨法去除配線 槽25外部之Cu膜與障壁金屬膜。 I10552.doc -13 - 1379382 其次，如圖5所示，將障壁絕緣膜27及層間絕緣膜以堆 積於第2層配線26之上部。障壁絕緣膜27例如藉由利用電

&CVD法堆積之膜厚為1〇 nm—ioo 左右之yc膜或ycN 膜而構成，層間絕緣膜28例如藉由利用電漿CVD法堆積之 膜厚為400 nm〜1000 nm&右之氧化矽膜而構成。繼而，以 抗蝕膜為遮罩，對電容器形成區域之層間絕緣膜28進行乾 式蝕刻，藉此形成電極槽29。電極槽29之深度例如為2〇〇 nm左右。 其次，如圖ό所示，以抗蝕膜為遮罩，對電極槽29底部 之層間絕緣膜28以及其下層之障壁絕緣膜27進行乾式蝕 刻’藉此形成至第2層配線26之通孔30。此時，藉由將 MISFET形成區域之層間絕緣膜28以及障壁絕緣膜27同時 進行乾式钱刻，而形成至第2層配線26之通孔3丨。再者， 電極槽29與通孔30、31亦可按照與上述相反之順序而形 成。即，亦可於形成通孔30、3 i以後形成電極槽29。 …圖7係表示於電容器形成—區-域所形成_之-電極槽29.以及通 孔30之平面圖案，沿著該圖中α·α線之剖面圖相當於圖6之 右側。ρ刀（電谷器形成區域）。如圖7所示，於電容器形成區 域，形成有例如ό個電極槽29。各電極槽29之平面形狀例 如係邊長為3 μηι左右之正方形。 其次’如圖8所示’將電容器（C)之下部電極（第！電極）33 形成於電極槽29之内部。下部電極33以與第2層配線26相 同之方法而形成。即，藉由濺鍍法，將薄TiN膜、或者TiN 膜與Ti膜之積層膜堆積於電極槽29以及通孔3〇之内部，繼 110552.doc 14 1379382 而藉由CVD法，將堆積完全埋入電極槽29以及通孔30内部 之較厚之W膜，而後以化學機械研磨法去除電極槽29外部 之〜膜與TiN膜。此時，於MISFET形成區域之通孔31内， 形成由TiN膜（或TiN膜與Ti膜之積層膜）與w膜構成之插塞 34。於電極槽29内部形成之下部電極33，經由電極槽29下 邛之通孔30與第2層配線26電性連接。又，於MISFET形成 區域形成之插塞34，與其下部之第2層配線26電性連接。

埋入有下部電極33之電極槽29之數量與尺寸，可對應預 期電容器（C)之電容值而適當進行設計變更。此時，增大 各電極槽29之尺寸，以化學機械研磨法對埋入電極槽μ内 部之w膜表面進行研磨時，與周邊部之w膜相比，槽“中 心部之W膜被過度研磨之腐蝕現象顯著出現。藉此，於極 端情形下’電極槽29中心部之貿膜消失，下部電極33之面 積減少，因此電容器（C)之電容值小於設計值。另一方

面’若過度縮小各電極槽29之尺寸，則電極槽29之尺寸不 均現象顯著、.藉此，下部-電触之面積亦不均，故電容器 (C)之電容值與設計值不同。 ° 因此，較理想的是，使電極槽29之尺寸最適化，以使」 述腐姓現象及電容值之不均現象不顯著。根據本發明者$ 研究：電極槽29之較好的面積是丨_2〜25陶2，更好的衰 μ 16 μΠΊ。即’藉由使形成下部電極33之電極槽29 =於上㈣_，而以造與料值基本㈣之電容: 又，本實施形態中 為形成下部電極 而分開製作電極槽 I10552.doc 1379382

29與通孔30,其理由以下敍述。假設無電極槽μ之形成牛 驟，使通孔30以口徑與電極槽29具有尺寸相同(上述之： 寸為1 μιη2〜25 μιη2)而形成，則埋入上述通孔3〇之貨臈之厚 度相當厚。該結果’以化學機械研磨法研磨通孔3〇外部之 W膜時，因W膜之研磨量過多而產生研磨殘留，故不能保 證膜厚之均一性。又’作為其他問題，若w膜之膜厚過 厚’有時周邊之配線因來自W膜之應力而受到影響。該情 形時，配線上易產生龜裂，其結果導致斷線等不良情形： 因此，本實施形態中，將電極槽29與通孔3〇分開製作；^以 使下部電極之膜厚不會過厚。 ，其次’如圖9所示，將介電膜35及上部電極（第2電極）36 形成於下部電極33之上部。為形成介電膜35及上部電極 36，首先於包含下部電極33及插塞34之上部的層間絕緣膜 Μ上，例如以CVD法將膜厚為5〇 nm左右之氮化矽膜堆 積，作為電容器之介電膜35，繼而於氮化矽膜上，以濺鍍 法將膜厚為5 0 nm左右之TiN膜堆積，作為電容器之上部電 極36。其次，以抗蝕膜為遮罩’對TiN膜及氮化矽膜進行 乾式蝕刻，藉此於下部電極33之上部殘留下TiN膜及氮化 矽膜。藉由以上步驟，完成電容器（c)，其藉由包含w膜之 下部電極33、包含氮化矽膜之介電膜35以及包含TiN膜之 上部電極36而構成。圖10係表示電容器之平面圖案， 沿著該圖中A-A線之剖面圖相當於圖9之右側部分。 如圖9及圖1〇所示，上部電極36與介電膜35之面積大於 下部電極33，下部電極33之全體配置於上部電極36與介電 H0552.doc 16 1379382 膜35之内側。以此方式，於以抗蝕膜為遮罩，對BN膜及 氮化石夕膜進行乾式㈣時，下部電極33之表面或側壁不會 暴露於上部電極36以及介電膜35之側壁下部。因此在進 =乾式蝕刻時，即使於上部電極36及介電膜35之側壁上附 著有包含上部電極材料（TiN)之蝕刻殘渣的聚合物，亦可 確實防止經由該聚合物而使上部電極36與下部電極D產生 短路之不良情形。 又根據上述電谷器（c)之製造方法，於以化學機械研 磨而使表面平坦化之下部電極33上形成介電膜35，故可提 高介電膜35之膜厚均一性，其結果提高電容器（c)之可靠 性。 再者’介電膜3 5並非限定於氮化石夕膜，亦可由氧化衫膜 而構成。又，亦可由介電常數高於氮化矽膜之高熔點金屬 氧化膜（例如Ta2〇5膜）而構成。而且，上部電極刊並非限定 於ΤιΝ膜’亦可由例如TaN膜之氮化金屬膜或如|膜之高熔 點金屬膜而構成。 其次，如圖11及圖12所示，將最上層配線即第3層配線 37形成於上部電極36之上部。為形成第3層配線37，於包 含上部電極36及插塞34之上部的層間絕緣膜28上，藉由j賤 鍵法將A1(鋁）合金膜堆積以後，以抗蝕膜為遮罩，對八丨合 金膜進行乾式蝕刻。形成於MISFET形成區域形成之第3層 配線37經由插塞34與第2層配線26電性連接。又，於 MISFET形成區域形成之第3層配線37之一部分構成焊接 塾。 110552.doc 1379382 根據上述電容器（c)之結構，下部電極33形成於電極槽 29之内部’且其表面由面積大於下部電極取介電膜加 覆蓋’故即使於上部電極36之上部直接形成第3層配線 ， 37 ’第3層配線37與下部電極33亦不會產生短路。即，根 據上述電容器（c)之結構，無須用以防止下部電極％與第3 ^ I配線37產Μ路之料_成步驟，以及對該絕緣膜進 行蝕刻以使其上部電極36之表面暴露之步驟。 • 再者，本實施形態中，使配線層為3層（第】層配線〗9 ' 第2層配線26以及第3層配線37)，當然亦可為4層以上。 又，本實施形態中，由Α1合金膜構成最上層配線（第3層配 線37) ’亦可與第！層配線丨9以及第2層配線同樣地，以 Cu膜構成。 在以Cu膜構成最上層配線（第3層配線37)之情形時，於 形成電容器（C)以後，首先如圖13所示，將蝕刻擋止層用 絕緣膜38與層間絕緣膜39堆積於上部電極％之上部。絕緣 Φ 膜38由以CVD法堆積後之氮化矽膜或碳氮化矽（SiCN)膜而 構成層間絕緣膜3 9由以CVD法堆積後之氧化矽膜等構 成。 其次，如圖14所示，以抗蝕膜為遮罩，對電容器（c)之 ' 上部之層間絕緣膜39進行乾式蝕刻，藉此形成配線槽40。 • °亥乾式蝕刻為防止上部電極3 6或下層之層間絕緣膜2 8被蝕 刻’而使用絕緣膜38作為蝕刻擋止層。 其次’如圖1 5所示’利用乾式蝕刻去除配線槽4〇底部之 '、色緣膜3 8。此時，即使絕緣膜3 8殘留於電容器（C)之上部 H0552.doc 18 1379382 電極36與介電膜35之側壁，亦無妨礙。 其次’如圖16所示’於配線槽4()之内部形成包含^膜之 第3層配線4卜為形成第3層配線41，以減鍍法將薄蘭膜 堆積於配線槽40之„，繼“讀法或電㈣將完全埋 入配線槽糊部之厚⑽堆積，其後則b學機械研磨法去 除配線槽40外部之Cu膜與TiN膜。

如此’根據本實施形態，可確實防止電容器⑹之上部 電極36與下部電極33產生短路之不良情形，故可提高具有 MIM結構之電容器（c)之⑽可靠性以及製造良 率。 以上，根據實施形態，具體說明本發明者所研製之發 明，毫無疑問，本發明並非限定以上述實施形態，於不脫 離其要旨之範圍内可進行各種變更。 上述實施形態中，電容器（c)之平面形狀為正方形，而 例如圖17所示，亦可使上部電極％、介電膜乃以及下部電 極33之平面·形狀為長方形-。該情形下，使上部電極％以及 介電膜35之面積大於下部電極33，並將下部電極33之全體 配置於上部電極36以及介電膜35之内側。又較理想的 疋使下°卩電極33之尺寸最適化，以使腐钱現象或電容值 之不均現象不顯著。 [產業上之可利用性] 本發明係適用於具有MIM結構之電容器（c)的半導體裝 置並有用者。 【圖式簡單說明】 110552.doc 1379382 圖1係表示作為本發明之一實施形態的半導體裝置之製 造方法的半導體基板之主要部分剖面圖。 圖2係繼圖1表示半導體裝置之製造方法的半導體基板之 主要部分剖面圖。 圖3係繼圖2表示半導體裝置之製造方法的半導體基板之 主要部分剖面圖。 圖4係繼圖3表示半導體裝置之製造方法的半導體基板之 主要部分剖面圖。 圖5係繼圖4表示半導體裝置之製造方法的半導體基板之 主要部分剖面圖β 圖6係繼圖5表示半導體裝置之製造方法的半導體基板之 主要部分剖面圖。 圖7係表示形成於半導體基板上之電極槽以及通孔的平 面圖案之主要部分平面圖。 圖8係繼圖6表示半導體裝置之製造方法的半導體基板之 —主要部分剖面圖--- .. 圖9係繼圖8表示半導體裝置之製造方法的半導體基板之 主要部分剖面圖。 圖10係表示开> 成於半導體基板上之電容器之平面圖案之 主要部分平面圖。 圖11係繼圖9表示半導體裝置之製造方法的半導體基板 之主要部分剖面圖。 圖12係繼圖9表巾半導體裂置之製造方法的半導體基板 之主要部分平面圖。 110552.doc 1379382 圖13係表示作為本發明之其他實施形態的半導體裝置之 製造方法的半導體基板之主要部分剖面圖。 圖14係繼圖13表示半導體裝置之製造方法.的半導體基板 之主要部分剖面圖。 圖15係繼圖14表示半導體裝置之製造方法的半導體基板 之主要部分剖面圖。

圖16係繼圖15表示半導體裝置之製造方法的半導體基板 之主要部分剖面圖。 圖17係表示形成於半導體基板上之電容器的平面圖案另 外例之主要部分平面圖。 圖1 8係表示本發明者所研討之結構電容器的半導體 基板之主要部分剖面圖。 【主要元件符號說明】 1 半導體基板 2 元件分離槽 3 氧化碎膜 4 P型井 5 η型井 6 閘極絕緣膜 7 閘極電極 8 側壁分隔件 9 矽化鈷膜 1 η型半導體區域（源極、汲極） 12 Ρ型半導體區域（源極、汲極） U0552.doc 1379382

13 氮化矽膜 14 氧化矽膜 15 接觸孔 16 插塞 17 碳氧化矽膜 18 頂蓋絕緣膜 19 第1層配線 20 配線槽 21 障壁絕緣膜 22 層間絕緣膜 23 頂蓋絕緣膜 24 通孔 25 配線槽 26 第2層配線 27 障壁絕緣膜 28 一層間絕緣膜 29 電極槽 30, 31 通孔 33 下部電極 34 插塞 35 介電膜 36 上部電極 37 第3層配線 38 絕緣膜 110552.doc -22- 1379382

39 40 41 50 51 52 53 C

Qp 層間絕緣膜 配線槽 第3層配線 下部電極 介電膜 上部電極 插塞 電容器

η通道型MISFET ρ通道型MISFET

110552.doc - 23 -

Claims (1)

1. Γ379382 第095115418號專利申請案 t文申請專利範圍替換本(98年4月） ·： 十、申請專利範圍·· 一種半導體裝置，其具備電容器，上述半導體裝置之特 徵在於：含有 形成於上述半導體基板上之第丨絕緣膜； 形成於上述第1絕緣膜中之複數個配線槽； 於上述複數個配線槽中埋入第1導電膜所形成之複數 個下層配線； 形成於上述複數個下層配線上之第2絕緣膜；

   於上述第2絕緣膜中，以與上述複數個下層配線之一 方相連接之方式所形成的第1通孔； 形成於上述帛2絕緣膜中之電極槽、與面積較該電極 槽之面積小之第2通孔，該第2通孔形成於上述第2絕 緣辕中之上述電極槽之下方，且以與上述電極槽及上述 複數個下層配線之另一方相連接之方式而形成； 於上述第1通孔中埋入第2導電臈所形成之第丨插 塞； 於上述電極槽及上述第2通孔中埋入上述第2導電膜 所形成之第1電極；' 形成於上述第1電極上之介電膜； 形成於上述介電膜上之第2電極；以及 形成於上述第2絕緣膜、上述第丨插塞及上述第2電 極上之複數個上層配線； 上述電容器包含上述第i電極、上述介電媒及上述第 110552.-980422.doc 1379382

   上述複數個上層配線之一方係以與相連 接之方式而形成，上述複數個上層配線之另一方係以覆 蓋上述第2電極之側面及上述介電膜之側面、且與上述 第2電極相連接之方式而形成； 上述介電膜之平面形狀之面積與上述第2電極之平面 形狀之面積彼此相同，且大於上述第丨電極之平面形狀 之面積。 2. 如請求項1之半導體裝置，其中 上述第1電極之面積為1 em2〜25 #m2。 3. 如請求項1之半導體裝置，其中 上述第1電極之面積為4 //m2〜16 /z m2。 4. 如請求項1之半導體裝置，其中 上述下層配線係由以銅為主成分之金屬膜所構成；上 述第1導電臈係由以鎢為主成分之金屬膜所構成；上述 上層配線係由以鋁合金為主成分之金屬膜所構成。 5如凊求項1之半導體裝置，其中 上述下層配線及上述上層配線係由以銅為主成分之金 屬膜所構成；上述第2導電膜係由以鎢為主成分之金屬 膜所構成。 6. 如凊求項1之半導體裝置，其中 上述第2電極係由包含鎢或氮化鈦或者氮化钽之膜所 構成。 7. 如請求項1之半導體裝置，其中 上述介電膜係由氮化矽或氧化矽所形成。 110552.-980422.doc 如請求項1之半導體裝置 ，其中 ㈣月$日修正·補充 之介電率高之高熔點 上述介電膜係由介電率較氮化矽 金屬氧化膜所形成。 如請求項1之半導體裝置，其中 上述上層配線為最上層配線。 ·-種半導體裝置之製造方法，其 其所製造之半導體裝置具

   (a)於半導體基板上形成第丨絕緣膜； (b )於上述第1絕緣臈中形成複數個配線槽； (c) 於包含上述複數個配線槽内部之上述第1絕緣 膜上形成第1導電膜； (d) 利用化學機械研磨法去除形成於上述複數個配 線槽外σ卩之上述第1導電膜」使上述複數個配線槽内部 殘留下上述第1介電膜，藉此於上述複數個配線槽之内 部形成複數個下層配線； (e )於包含上述下層配線之上部之上述第i絕緣膜 上形成第2絕緣膜； (f) 於上述第2絕緣膜中形成第〗通孔及第2通孔； (g) 以與上述第2絕緣膜中之上述第2通孔相連接 之方式，形成平面形狀之面積較上述第2通孔之平面形 狀之面積大的電極槽； 110552.-980422.doc 1379382 (h)於包含上述第

   通孔、上述第2通孔及上述電 極槽内部之上述第2絕緣膜上形成第2導電膜；

   (1)利用化學機械研磨法去除形成於上述第丨通孔、 上述第2通孔及上述電極槽外部之上述第2導電膜，使 it第1通孔' 上述第2通孔及上述電極槽内部殘留下 上述第2導電膜，藉此於上述第1通孔之内部形成與上 述複數個下層配線之一方相連接之第2插塞，並於上述 第2通孔及上述電極槽之内部形成與上述複數個下層配 線之另一方相連接之上述第1電極； (j)於包含上述第1電極及上述第丨插塞上部之上述 第2絕緣膜上形成上述介電膜，並於上述介電膜之上部 形成第3導電膜；

   (k) 將抗蝕膜用作為遮罩來對上述第3導電膜及上 述"電膜進行乾式蝕刻，藉此於上述第丨電極之上部殘 留下平面形狀之面積較上述第丨電極之平面形狀之面積 大的-上述介電臈’並於上述介電膜之上部，形成包含上 述第3導電膜、且平面形狀之面積較上述第丨電極之平 面形狀之面積大的上述第2電極； (l) 去除上述抗蝕膜；以及 (m) 以覆蓋上述第2電極之側面及上述介電膜之側 面之方式，於上述第1插塞上形成複數個上層配線之一 方，並於上述第2電極上形成上述複數個上層配線之另 一方0 11.如請求項1〇之半導體裝置之製造方法，其中 110552.-980422.doc )Z 〜25 β m2 上述第1電極之面積為 〜“ u v m .如請求項10之半導體裝置之製造方法，其中 上述第1電極之面積為4心2〜16 ^2。 13.如請求項1〇之半導體裳置之製造方法，其中 上述下層配線及上述第2導電膜係由以銅為主成分之 金屬膜所構成；上述上層配線係由以紹合金為主成分之 金屬膜所構成。 14·如請求項10之半導體裝置之製造方法，其中 、上述下廣配線、上述第2導電臈及上述上層配線係由 以銅為主成分之金屬膜所構成。 15.如請求項10之半導體裝置之製造方法，其中 上述第2導電膜係由以鎢為主成分之金屬膜所構成。 W如請求$ 10之半導體裝置之製造方法，其中 上述第3導電膜係由以鎢、氣化欽、或者說化组為主 成分之金屬膜所構成。 17·如請求—項1.0之半導體裝置之製造方法，其中 上述介電膜係由氮化矽或氧化矽所形成。 18·如請求項10之半導體裝置之製造方法，其中 上述’I電臈係由介電率較氮化矽之介電率高之金屬氧 化膜所形成》 19. 如請求項18之半導體裝置之製造方法，其中 上述介電率高的金屬氧化膜為Ta2〇5。 20. 如請求項1〇之半導體裝置之製造方法，其中 上述上層配線為最上層配線。 H0552.980422.doc 1379382

   21. —種半導體裝置’其具備包含第1電1^、第2葉~極*及介 電膜之電容器，上述半導體裝置之特徵在於：含有 形成於上述半導體基板上之第1絕緣膜； 形成於上述第1絕緣膜中之複數個配線槽； 於上述複數個配線槽中埋入第1導電膜所形成之下層 配線； 形成於上述複數個下層配線上之第2絕緣膜； 形成於上述第2絕緣膜中之電極槽、與面積較該電極 槽之面積小之通孔，該通孔形成於上述第2絕緣膜中之 上述電極槽之下方，且以與上述電極槽及上述下層配線 相連接之方式而形成； 於上述電極槽及上述通孔中埋入第2導電膜所形成之 上述第1電極； 形成於上述第1電極上之上述介電膜； 形成於上述介電膜上之上述第2電極；以及 形成-於上述第2 _絕緣膜及上述第2電極上之上層配 上述上層配線係以覆蓋上述第2電極之侧面及上述介 電膜之側面、 成； 且與上述第2 電極直接連接之方式而形 形狀之面積彼此相同，且 之面積》 上述介電膜之平面形狀之面積與上述第2電極之平面 且大於上述第1電極之平面形狀 22·如請求項21之半導體裝置，其中 110552.-980422.doc -6 - 1379382 %'年Y月沭日 修正補充 述下層配線係由以銅為主成分之金屬膜所構成； 逃上層配線係由以铭合金為主成分之金屬膜所構 23. 如請求項21之半導體裝置，其中 上述下層配線及上述上層配線係由以銅為主成分之金 屬膜所構成。 24. 如請求項21之半導體裝置，其中 上述第1導電膜係由以鎢為主成分之金屬膜所構成。 25. 如請求項21之半導體裝置，其中 上述第2電極係由包含鎢或氮化鈦或者氮化钽之膜所 構成。 26.如請求項21之半導體裝置，其中 上，介電臈係由氮化石夕、氧化石夕、或者較氮化石夕之介 電率高之金屬氧化膜所形成。

   上 上 成。 27·如請求項21之半導體裝置，其中 上-述_上廣—配線為最.上層配線。 认:種半導體裝置，其具備包含D電極、第2電極及介 膜之電容器，上述半導體裝置之特徵在於：含有 形成於上述半導體基板上之第1絕緣臈； 埋入到上述第！絕緣膜中所形成之上述第^電極； 電=於上述第！絕緣膜上及上述第】電極上之上述介 2電極；以及 ’經圖案化所 於上述介電膜上，經圖案化而形成之第 於上述第2絕緣膜上及上述第2電椏上 ϊ ί 0552.-980422.doc 1379382 舞⑼略修iE) :述第2電極之端部與上述介電膜之端部形成為平面 形成之配線 上述第】電極之端部形成為被上述第 電臈所平面覆蓋； 2電極及上述介 上述第2電極之平面形狀及上述介 於上述第1電極之平面形狀； 電膜之平面形狀大

   上述配線之平面形狀大於上述第2電極之平面形狀及 上述介電膜之平面形狀； 上述配線係以覆蓋上述第2電極之側面及上述介電膜 之側面、且與上述第2電極直接連接之方式而形成。 29·如請求項28之半導體裝置，其中 上述配線係由以紹合金為主成分之金屬膜所構成。 30.如請求項28之半導體裝置，其中 上述第1電極係由以鎢為主成分之金屬膜所構成。 3 1.如請求項28之半導體裝置，其中 上述第2電極係由包含鎢、氮化鈦或氮化钽之膜所構 成。 32. 如請求項28之半導體裝置，其中 上述介電膜係由氮化矽、氧化矽或者較氮化矽之介電 率高之金屬氧化膜所形成。 33. 如請求項28之半導體裝置，其中 上述配線為最上層配線。 34. —種半導體裝置，其具備包含第1電極、第2電極及介 '10552.-980422.doc 1379382 "......... 灰年4心修正 L, 補充 電膜之電容器，上述半導體裝置之特^ 开> 成於上述半導體基板上之第1絕緣膜； 埋入到上述第1絕緣膜中所形成之上述第丨電極； 形成於上述第1絕緣膜上及上述第i電極上之上述介 電膜； 形成於上述介電膜上之第2電極；以及 形成於上述第2絕緣膜上及上述第2電極上之配線，· 上述第2電極之端部與上述介電膜之端部形成為平面 一致； 上述第1電極之端部形成為被上述介電膜所 蓋； 上述第2電極之平面形狀及上述介電膜之平面形狀大 於上述第1電極之平面形狀； 上述配線之平面形狀大於上述第2電極之平面形狀及 上述介電膜之平面形狀； -…上述配線係由覆蓋上述第2電極《侧面及上述介電媒 之側面、且與上述第2電極直接連接之方式而形成；、. 上述配緣為與焊接墊同層之配線。 35. 如請求項34之半導體裝置，其中 ^述配線係由以銘合金為主成分之金屬膜所構成。 36. 如請求項34之半導體裝置，其中 f述第1電㈣由以鶴為主成分之金屬膜所構成。 37. 如請求項34之半導體裝置，其中 上迷第2電極係由包含鶴、氮化鈦或者氮化纽之膜所 110552.-980422.dcM 1379382 構成。 3 8.如請求項34之半導體裝置，其中 上述介電膜係由氮化矽、氧化矽 電率高之金屬氧化膜所形成。 補克j 或者較氮化矽之介

   110552.-980422.doc -10-