TW200820355A - Multi-ground shielding semiconductor package, method of fabricating the package, and method of preventing noise using multi-ground shielding - Google Patents
Multi-ground shielding semiconductor package, method of fabricating the package, and method of preventing noise using multi-ground shielding Download PDFInfo
- Publication number
- TW200820355A TW200820355A TW096125390A TW96125390A TW200820355A TW 200820355 A TW200820355 A TW 200820355A TW 096125390 A TW096125390 A TW 096125390A TW 96125390 A TW96125390 A TW 96125390A TW 200820355 A TW200820355 A TW 200820355A
- Authority
- TW
- Taiwan
- Prior art keywords
- ground
- grounding
- circuit
- noise
- shield
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000000034 method Methods 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000004020 conductor Substances 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000036961 partial effect Effects 0.000 claims description 4
- 238000007789 sealing Methods 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 230000005611 electricity Effects 0.000 claims description 2
- 235000007516 Chrysanthemum Nutrition 0.000 claims 1
- 244000189548 Chrysanthemum x morifolium Species 0.000 claims 1
- 241000282320 Panthera leo Species 0.000 claims 1
- 241000124033 Salix Species 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 5
- 238000010168 coupling process Methods 0.000 abstract description 5
- 238000005859 coupling reaction Methods 0.000 abstract description 5
- 235000012431 wafers Nutrition 0.000 description 26
- 239000012212 insulator Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000001902 propagating effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 241000255925 Diptera Species 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000003307 slaughter Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6688—Mixed frequency adaptations, i.e. for operation at different frequencies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
200820355 24957pif.doc 九、發明說明： 【發明所屬之技術領域】 本發明是有關於半導體裝置以及製造 ϊ件特以及數位c 二體封裝件的方法’以及在半導體封装件 【先前技術】 數位c置的高整合度的推動下，整合有類比以及 數位电路塊㈣導體封裝件近年來受職迎。例如，多數 2路卿紐半導賴裝件例如是，包财航/數位 心«晶片的封裝、包括晶片並排㈤吻_side)安裝 (system in package, SIP) > i的夕堆$封裝（package，MSP )以及其它 類似封裝。特別地，在這些半導體封裝件中，類比以及數 位電路塊形成在一起。 就電源分配網路（power distribution network，PDN) 而a，適當地設計半導體晶片中數位或類比塊的電源以及 接地是报重要的。而且，對於封裝例如是混合訊號晶片封 裝、SIP、MSP或類似封裝的電路板，將數位電路塊的電 源與接地之間作隔離比起將類比電路塊的電源與接地之間 作隔離顯得更加重要。 對SIP而g ’是將遊輯晶片、記憶體晶片或其它類型 的晶片全部封裝在一起。此種結構是將類比電路塊以及數 位電路塊封裝在一起，其中類比訊號包括射頻（radic) 6 200820355 24957pif.doc f鄉^，RF)訊號，此類比訊號 而數位訊號被傳輪至教位電路塊。士至肩比電路塊， .電路塊共存於電路板上，且咏之，類比以及數位 雜音被耦接至數位電路境的+ ^ 4的類比訊號造成的 端以及接地端傳播。:此鬼=二與=，並沿著電源 造成不利的影響。 、番的嘁音對數位電路塊 因此，業界提出了一種將恭 地端與數位電路塊的接地^ &的類比電路塊的接 '音。即使類比以及數位電路 ’以避免此種雜 號高頻雜音還是可能以ΐ磁波的相互隔離，類比訊 頻雜音造成類比電路棱的電源端。因此，高 圖“會C在數位電路塊中產生雜音。 的截面示意圖。如的習知半導體封裝件 路板Μ衫胁電=9縣件包括電 及14。該類比丰導轉 勺眉比及數位半導體晶片13 體晶片14用於數位^片13用於類比電路’且數位半導 比及數位晶片13/4在該習知半導體封裝中，即使類 為解決該til㈣紐„相互祕，亦會造賴魏接問題。 即類比以及數位宰=:= 數位接地_ % g Λ M及21 °如此，麵比以及 接至類比1分職由接線16及導電端子17連 已形成it導體晶片13及14。 板12上形成右八p數位半導體晶片13及Μ的半導體基 1鷂圖案15。該金屬圖案15可避免外界產 200820355 24957pif.doc ί 13 19上的環氧二3由絕緣體18屏蔽，例如電路板 可能^生^類比以及數位晶片的接地相互隔離，仍然 接。換古之板上的類比與數位電路塊之間的訊號叙 雜音造:的二=受;頻雜音的影響。此種由高頻 間或半導體晶片之間’其還可發生在接腳之間或 【發明内容】 槿，ί::施例中，一裝置包括電路板；多數個導電結 至至少路板上’其巾所述多數辦電結構連接 導㈣ί V 電性接地屏蔽’配置於所述多數個 述二：::所述導電性接地屏蔽連接至不同於所 【實施方式】~ 發明=1麵的朗是參相加的m以例示本 ^余〜叙蚊實_。這些實麵Hi是用於描述 可5呈古=杨明不應限定於在此描逑的特定形式，而 他的實施方式。而且，藉由以下提供的實施例 料盡及完整，並使熟料項技藝之人士 充刀了％本發明的概念。在圖中，為了 而採用誇張的晝法。應當了解的是疋當談：；是 位於另-層或基板上時，其可直接位於另—層或基板上， 200820355 24957pif.doc
=件間二間層。·在全文中相同的標號表示相同 日7兀仟因此關於它們的描述將省略。 U 圖2'♦示本發明半導體封步朱 蔽形成於類比與數位電路塊之面^其:接地屏 塊。 七月不限疋於類比與數位電路 導雕=圖=根據本發明的半導體封裝件包括至少-半 ¥脰曰曰片（未繪示）以及電路板議，其中 安裝於該電路板1000上乂及夕 人V日日片 麵、〜 及多數個電路塊形成於電路板 —上°书路板議上的電路塊混合在—起。不過在本 貫％例中，騎示出類比電路塊⑽及數位電路塊200。 混合設置有類比電路塊⑽及數位電路塊的電路板 1000可以是數位混合訊號晶片封裝電路板、sip電 路板、MSP電路板、晶圓級封裝（wafer level package，wLp) 電路板、覆晶（flip chip)封裝電路板、封裝級印刷電路板 (printed circuit b〇ard, PCB )或者類似電路板。 與習知半導體封裝件-樣，類比電路塊1〇〇及數位電 路塊200分別連接至接地以避免雜音。換言之，類比電路 塊100藉由内連線110如導孔（Via)或類似結構，以及凸 塊120連接至類比電路塊1〇〇的接地。如此，凸塊12〇連 接至類比電路塊100的接地。數位電路塊2〇〇亦藉由内連 線210以及凸塊220連接至數位電路接地。然而，如上述 習知技藝所述，即使類比電路塊1〇〇與數位電路塊200形 成接地，仍然難以避免類比電路塊100產生的高頻雜音耦 200820355 24957pif.doc 接至數位電路塊2〇〇的電源以及接地。 因此，在本實施例中，類比電路塊1〇〇及數位 形辆地賴姻簡免類比電路塊⑽與數^ 】鬼00之間的高頻雜音輕接。接地遮蔽300連接至 Γ因ΓΓ與類比及數位電路塊100及200的接地： 比及數位電路塊⑽與的接地以及接地; 接地遮蔽可連接至最穩定的接地，例如安 ^體封裝件的系統板的接地或晶片組級接地，以較 。如果連接至接地遮蔽300的接地 由ΐϋιο 抑#^它電路塊°接地遮蔽300藉 、、、〇連接至凸塊320，而凸塊320是連接至系统板 因二類比電路塊亀 頻雜立2么ypass)至該系統板的接地，以防止高 貝濰9傳輪至數位電路塊200。 亦ft屏敝可與線路同時形成於電路板1_上， 路分開形成。這樣，電路板可以更加合宜與線路 接地屏蔽300。接地㈣3⑽可呈碗挺曲折狀。
St遮蔽·呈碗挺曲折狀’高頻雜音被旁路至系統 渐的路徑可成被延長。因此，高頻雜音的功率可逐 /牛低，以更有效率地移除高頻雜音。 以、登Ϊ ^蔽3 〇 〇與系統板的接地之間可形成高頻濾、波器 ^ ]避免及移除高頻雜音，藉以更有效率地避免雜 200820355 24957pif.doc 音。在此，高賴波器可以為任何濾期 ♦ (electrostatic discharge，ESD )濾波器、使用」放電 電容（RLC)電路的濾'波器或其他 ^感、 波器。 ㈣回頻雜音的濾 圖3緣示圖2中的a部分的詳細平面示音 接地屏蔽300可藉由導孔35〇連接至另_接^屏^。在此」 =，如果#導_裝件鱗疊結構，且因此錢個換言 數個f以及電路板上的導二=可=形成於多 地屏蔽可連至系統板的接地。 所有接 雖然未繞示，如果多數個相鄰區形成 比及數位狀間，每—避錄音的接地㈣ 的類 塊與數位塊之間。接地屏蔽可藉 /成；類比 地的内連線或導孔相互連接y猎由連接至同-系統板的接 圖4繪示根據本發明另一實施例半 蔽形成於類比與數位 - 人僅綠不出類比電路塊及數位電路塊。 丹 如圖4所不，在本實施例的半導體封裝 =1⑽及數位電路塊·在電路板咖上相鄰^置； 比电路塊100及數位電路塊200分別連 電路塊100與數位電路塊之間' /、刚述貝施例的接地屏蔽300稍微不同。 換言之，接地屏蔽300a形成於類比電路塊盥數 塊200之間，且延伸以包圍該類比電路塊100。接 200820355 24957pif.doc 也屏蔽300a與萷述實施例的接地屏蔽3⑻的相同之處在於 接地屏蔽300a藉由内連線310及凸塊320連接至系統板的 接地。
如果接地屏蔽3〇〇a如本實施例這樣完全包圍類比電 路塊1°〇 ’接地屏蔽3〇〇a可避免類比電路塊1〇〇產生的高 頻雜音沿各向傳播。因此，可避免高頻雜音傳輸至數位電 路塊2GG以及相鄰的電路塊。而且，可避免射貞雜音透過 另外路徑進入數位電路塊200。 在本a轭例中，接地屏蔽3〇〇a是包圍類比電路塊1〇〇 的f個部分。然而，接地屏蔽300a的形式並不限定於此。 換。之’接地屏蔽3〇〇a可延伸於類比電路塊1⑽與數位電 路塊200之間’以僅包圍部分類比電路塊1⑽。例如，接 ，屏幣30〇a的—侧可以是開放的。接地屏蔽施可部分 ί完全包圍類比電路塊1⑽，因此可具有多種形式，這形 式端視類比電路塊100的形狀而定。 如前述實施例所述，在本實施例中，接地屏蔽· 狀’或者高職波器可形成於系統板的接糾 與接地屏敝300a之間。 ϋ化本發日胖導體封裝件又—實施例的平面示) f絡 屏蔽形成於舰與數位電路塊之間。在此 僅、、、曰不出類比以及數位電路塊。 不同，’本實施觸半導朗料歸述實施合 塊100及音的接鱗蔽屬延伸吨®類比電鲜 “ $路塊200。具有此形狀的接地#蔽3_箱 200820355 24957pif.doc 由内連線310及凸塊32〇連接至系統板的接地。 如上所述，接地屏蔽鳩包圍類比及數位 及以有效地避免高頻雜音從類比電路塊io〇m 位電路塊。接地屏蔽3㈣可避免高頻雜音從= 塊1〇〇傳輸至其它電路塊，亦可避免其它外 = 位電路塊200。 作曰進入數 •路地屏蔽3GGb並不限定於包圍類比 电路塊100及數位電路塊200的形狀，而可部分 ΐί=Γ及2°0。在另一實施例中，接地屏蔽二 地與接地屏高雜波器可絲Μ統板的接 圖6綠示本發明半導體封裝件另一實施例的平 圖，其中接地屏蔽形成於雜音源的周圍。在此，用於= 雜音的接地屏蔽可形成於財表現為雜音源的部件。' 如圖6所示，在本實施例的半導體封裝件中， 蔽，形成於可產生雜音的雜音源_周圍。雜音源： 可耩由内連線410及凸塊420連接至其接地，或連接至 比電路塊1()()的接地。接地屏蔽·e #由内連線3 ^ 塊320連接至系統板的接地。 、以下將舉例介紹雜音源400。多數個接腳以及多 連線形成於半導體封裝件内以將半導體晶片連接至電路 板。於其間傳輪類比訊號的接腳與連線在運行過程中可& 為高頻雜音源。·，接地屏蔽可完全或部分包圍這些= 腳及連線，免高讎音。在此，接腳及連線可且有^一 13 200820355 24957pif.doc 連線結構或不同的連線結構。 ㈣ϊίΓ及數位電路塊可形成於半導體封裝件的每個 2=片内。對於這樣的半導體封裝件而言，整個類比 :鬥音源。因此，可形成接地屏蔽以整體或部分 =一二x、t晶片以避免高頻雜音耦接至半導體封裝件的其
立、祕/彳蔽不限於上述介紹的範例，而可包圍可成為雜 =任何部分。而且’此形成於雜音源周圍的接地屏蔽 =蜒曲折狀’且高麟波器可形成於线板 接地屏蔽之間。 〃 、、如&些貫施例所描述，接地屏蔽可形成於電路塊之間 =ί ϊ因高頻雜音導致的祕問題。該接地屏蔽將外界源 M (electromagnetic susceptibility )料的電場直接旁路至純板的接地。因此，接地 (simultaneous switching noise, 雷>^ESD、EMS相關的雜音，及改善半導體封裝的整體 冤氣操作屬性。 沾曰ΐ从及7⑽示轉本發㈣—實施·有接地屏蔽 、阳員-級封裝（WLP)的平面示意圖及截面示意圖。如圖 =，在本實施_ WLp巾，形成有多數個凸塊例如 二盔^錫球，這些錫球藉由多數根線路相互連接。在此， 垃為高，雜音源的類比電路塊！〇〇被接地屏蔽3〇〇d包圍。 也屏蔽300d連接至與系統板的接地相連的凸塊55〇。因 此，避免雜音的接地屏蔽3〇〇(1可應用於WLp中以有效地 14 200820355 24957pif.d〇c 避免高頻雜音。將要參照圖7B描述如下，在tp中，形 成於半導體晶片上的線路層與半導體封裝的電路板對應广 而接地屏蔽300d形成於線路層上。 〜 圖7B為WLP的截面示意圖。在此，僅繪示出連接至 接地屏蔽300的線路。 如圖7B所示’ WLP 500包括石夕半導體晶片51〇、鈍 化（pass^ation) 520、第一絕緣體530、接地屏蔽3〇〇d以 鲁 及凸塊5%。鈍化520形成於梦半導體晶片51〇上。第_ 絕緣體530將線路絕緣。凸塊550將wLP 5〇〇連接至系統 板。第一絕緣體530可包括下及上層532及534。接地屏 蔽300(1开>成於下層532上且可與其他線路同時形成。第二 絕緣體560形成於第一絕緣體53〇上以保護整個 500，且凸塊 550 與凸塊底金屬（under bump metallergy， UBM)層540 ’此UBM層540形成於接地屏蔽3〇〇d的一 部分上。 在WLP中，石夕半導體晶片510上的層，特別是第一 絕緣體530對應於半導體封裝件的電路板，且接地屏蔽 • 300d形成於弟一、纟巴緣體530上，其中，線路形成於梦半導 體晶片510上的層上。連接至接地屏蔽3〇〇d的凸塊55〇 是連接至安裝該WLP 500的系統板的接地。 WLP中可形成多層線路。如果這樣，接地屏蔽可為多 層結構’且層之間的接地屏蔽可藉由導孔相互連接。而且， 在WLP中，接地屏蔽可呈蜿蜒曲折狀，且高頻濾波器可 形成於系統板的接地與接地屏蔽3〇〇d之間。 15 200820355 24957pif.doc 圖8A及圖8B分別!會示習知半導體 有接地屏蔽的半導體封裝件。、 " 叙明具 在如圖8A所示的習知半導體 類比電路塊100及數付电路板内的 咏,s L n ,及數位電路塊200藉由絕緣線B相互p 緣。類比及數位電路嫌〗⑽ 互、、、巴 1ΠΠ AA…及200可形成有接地。因此， 舰私路塊1GG㈣源及接 路塊200的電源及接地。.❿鎌日_接至數仅電 而在如圖8B所示的本發明半導體封襄件中 =屏^ 形成於類比電路塊議與數位電路塊2⑻= 間。南頻雜音藉由接地屏蔽300而被旁路。因此，可 地解決因高_音導致的魏塊的電源及接地與另一 2 ，的電源及接地之_純問題。在本實施例巾，接^ 蔽300僅形成於類比與數位電路塊1〇〇與2㈨之間。弁
接地屏蔽3GG可延伸以整體或部分 Z 100及200。 包路塊 、-對類比電路塊1〇〇與數位電路塊200之間的耦接泰办 進仃過測量。根據測量結果，如圖8A所示的習知半 =件的電容為大約3.1G2PF，而本發明的半導體封|的 屯谷為大約〇.561pF。換言之，相較於習知半導體封裝&、， 明採用接地屏蔽的半導體封裝件的耦接大約改盖 圖9繪示根據本發明的實施例具有接地屏 蔽的半導轉 1裝件的製造方法流程圖。如圖9所示，在步驟Sl〇〇中 提供形成有多數個電路塊的電路板。在步驟S2〇〇中， 接 16 200820355 24957pif. doc 地屏蔽形成於電路板内的電路塊之間，特別是類比 電路塊之間。接地屏蔽為與電路塊的接地分開的接地 藉由形成於電路板上的凸塊連接至系統板的接地。 如上所述，接地屏蔽可呈婉挺曲折狀以增加 的路徑，藉以降低高頻雜音的功率。而且 、2 接至接地屏蔽的電路板上。高頻濾心 電路板上’或可直接安裝衫裝有半導體 上。高頻濾波器可與接地屏蔽分開設置。、先板 在本實_中，接地屏蔽軸於已形錢路塊 ίί二二妾ΓΓ在形成電路板的電路塊的線路擊 以降低製造_及製程數目。 m中叫形成 在步驟S300中，半導體 r: =?及類似結構形成於電路== 周圍。接地屏蔽可整體或的部* 分包圍易受雜音影響的雜音敏感區域正體或部 士果半$體封裝件為WLp， 成於石夕半導體晶片上。接著，接路塊例如線路形 在此，接地祕可在該線接=成於電路塊之間。 間及製程數目。 衣^〒问蚪形成以降低製造時 所述，在多數個接地屏蔽半導粬㈣杜* 封裝的方法中及在該封裝内避免雜;=中中 17 200820355 24957pif.doc 二間形成新接地，此新接地與類比及數 分開，例如接地職連接至系統板的接 旁路。_触電路塊纽的高娜音謂由接地屏蔽而 地之間的效轉絲比及録魏塊的電源及接 =’，屏不限定㈣狀類比及數位電路塊 間i線路之Ϊ地屏蔽可形成於雜音源之間，例如於接腳之 盖1f触B。因此，可有效避免高頻雜音，並因此可改 。半¥體封裝件的整體電氣特性。 體封=本ϋ月f—硯點’本發明提供多個接地屏蔽半導 曰片且^ .至少—半導體晶片，及安裝該半導體 曰曰片且形成有多個電路塊的電 ^ 的接二以電路板的系贿 1==^細綱_曲折狀。Ρ 頒比及數位電路塊可混合設置於 千 以是類比/触混合職晶片封裝電^。=板可 MSP電路板、WLp電路板 =反、=笔路板、 導電性接地屏蔽可形成於產 與受雜音影響的雜音敏感電路塊之間L 9源電路塊 導電性接地屏蔽整個或部分包園雜音源電路塊，或整 18 20U82U355 24957pif.doc 個或部分包圍雜音源電路塊及雜 路塊可為㈣電叫塊。雜音源電 如果電路塊形成於每個半導t电曰路f可為數位電路塊。 蔽可形成於半導體晶片之間。導ϋ，則導電性接地屏 音源接腳及雜音敏< 、屯14接地屏蔽可形成於雜 音敏感線路之間，ί;:，或形成於雜音源線路及雜 腳或雜音源線路可為連早s_或不同線型。雜音源接 路’且雜音敏感接腳或雜=電路塊的源接腳或源線 塊的源接腳或源線路。曰破感線路可為連接至數位電路 半導體封裝件的結構中， 結構以堆4電路塊。導電 或電路板呈堆叠 間，且周圍形成右 妾也屏敝可堆疊於電路塊之 接。半導體封裝件;it蔽的層可連接藉由導孔相互連 線路層可與電路板對應。’且的半導體晶片上的 根據本發明另一觀點 屏蔽半導體封裝件的方法，種製造多個接地 電路板上形成多备初带狄匕方法包括：提供電路板，該 地屏蔽，且接地塊’於電路塊之間形成導電性接 接地屏敝與電路塊的接地分開机詈以擗 少-半導體晶片至電路^ 屏蔽半導體封裝件的方* &種製多接地 個電路魂，該晶=有在晶圚，多 間形成導電性接地尸# 泠版日日片，以及於电路塊之 設置·，其2接地屏蔽與電路塊的接地分開 、免接地屏蔽避免雜音在電路塊之間傳播。 19 200820355 24957pif.doc 導電性接地屏蔽可連接至安裝有該 晶片組級接地。在電路塊之間形成導電性i:? =地屏蔽與電路板的接地分開設置以避 ==屏=:::之間形成高頻;二 ΐίϋ而接地屏蔽藉由導孔相互連接。導電性接地 板士的線路的製程中形成，或可單獨形成r蚊 接地或連接至安裝有電路板的系統板的 屏蔽的 包括多數個形成於電 路塊之間形成接地屏蔽且__ _電 設置以避免雜音在電路塊之間傳播I、电路塊的接地分開 的可麵至絲賴電_ :也-飞曰曰片組級接地。高頻濾波器可連接於 系統板的接地之間以避免類比電路塊產生的高频雜 音旦 It 屏蔽可形成於產生雜音的雜音源電路塊與受雜 路il 雜音源電路塊可為類比電 伸以敕I曰破感电路塊可為數位電路塊，且接地屏蔽可延 及數:電：f包圍類比電路塊，或整個或部分包圍類比 雖然本發明已以較佳實施例揭露如上，然其並非用以 20 200820355 24957pif.doc 當在不脫離本發明之精神 範圍當視後附之_ 所^者=本發明之保護 【圖式簡單說明】 间“疋者马竿 截面=圖_@多_ ”體晶片的習μ導體封裳的 r志f ^喊據本㈣—實施綱比與數位電路境之Η 形成屏蔽的半導體封裝件的平面示意圖。間 不圖2中的a部分的詳細平面示意圖。 門开本發明另—實施例類比與數位電路境之 間形也屏蔽的半導體封裝件的平面示意圖塊之 根據本發明又―實施例類比與數 間开1有接地純的半物縣件的平岐意圖。 ㈣ΐΐί不根據本發明另一實施例接地屏蔽形成於雜立 源的+導體封裝件的平面示♦圖。 狀亦隹曰 的晶Z及發… 面示^ ( LP)时導舰裝件辭圖及截 半導=:8B分別繪示習知及本發明具有接地屏蔽的 =9緣利艮據本發明的實施例具有接 封裝件的製造方法流程圖。 ]牛¥肢 【主要元件符號說明】 12 :半導體基板 200820355 24957pif.doc 13 :類比半導體晶片 14 :數位半導體晶片 15 :金屬圖案 16 :接線 17 :導電端子 18 :絕緣體 19 :電路板 20 :類比接地圖案 21 :數位接地圖案 100 :類比電路塊 110 :内連線 120 :凸塊 200 :數位電路塊 210 :内連線 220:凸塊 300 :接地遮蔽 300a :接地屏蔽 300c :接地屏蔽 300d :接地屏蔽 310 :内線路 320 :凸塊 350 :導孔 400 :雜音源 410 :内連線 22 200820355 24957pif.doc 420 :凸塊 500 :晶圓級封裝 510 :矽半導體晶片 520 :鈍化 530 :第一絕緣體 532 :第一絕緣體上層 534 :第一絕緣體下層 0 540 ··凸塊底金屬層 550 :凸塊 1000 :電路板 S100〜S400:半導體封裝件的製造方法之步驟 23
Claims (1)
- 200820355 24957pif.doc 申請專利範圍： L-種具衫健地屏_ Η : 亍版玎衣什匕祜· 至少一半導體晶片 片，所述電路板包 一電路板，其上安裝所述半 括多個電路塊；以及 、紅曰曰 一導電性接地屏蔽，配詈协 電路塊的接地分開設置。所述電路塊之間且與所述 2·如申請專利範圍第1 半導體封裝件，其帽射辣接地屏蔽的 述電路r系統板的接:;!:=== 半導州轉地屏蔽的 接於所、f"頻濾波器，所述高頻濾波器連 組級接=之I㈣所獅板·地或所述晶片 丰導i t+11專她㈣2項所述之具有多個接地屏蔽的 it 其中所述導電性接地屏蔽藉由導孔及配置 ^曰=電路板上的導f凸塊連接至所I钱板的接地或所 述a曰片組級接地。 车、^如申請專利範圍第2項所述之具有多個接地屏蔽的 、¥版封衣件，其中所述系統板是一半導體裝置系統的 刷電路板。 、…t二如申請專利範圍第1項所述之具有多個接地屏蔽的 半^Γ脰封裝件’其中所述導電性接地屏蔽呈一婉蜒曲折狀。 7·如申請專利範圍第1項所述之具有多個接地屏蔽的 24 200820355 24957pif.doc 半導體封裝件，其中戶斤述電路板為其上類比及數位電 混合設置的電路板。 如申請專利範園第7項所述之具有多個接 半導體封褒件，其中戶斤述電路板為類比/數位混合訊號曰勺 片封裝電路板、系統級封裝電路板、多堆疊封裝電路板曰、曰 封電路板、覆晶封裝電路板以及縣級印刷電路 扳其中之一。 半導範=所述之具有多個接地屏蔽的 ，肢封讀’其中所仏電性接地屏蔽配置於 ^雜音源電路塊與㈣切響的—雜音敏感電路= 的本請專繼圍第9項所述之具有多個接地屏蔽 體封裝件，其中所述導電性接地屏蔽整 3 -體電 述類比及數位電路塊。 t &錢或部分包園所 的半i2體如封申^專利範圍第2項所述之具有多個接地屏蔽 日>1卜耻、衣件，其中每個所述電路塊配置於各自半_ 日日！3如且由導電性接地屏蔽配置於所述半導體晶片Ϊ門粗 .申请專利範圍第項所述之具有多個接地^蔽 25 200820355 24957pif.doc 的半導體封裝件，其中所述半導濟s y η十、墓日片包括類比及數位晶 片所仏德接地賴配置__比及數位 間，且所述導電性接址展蔽包圍所he as 及數位晶片其中^地屏圍所杨以片與所述類比 專娜㈣1項所述之具衫個接地屏蔽 t 其中所述導電性接地屏蔽配置於一雜音 -雜音敏感線路之間，所述導電性接地:蔽::原t路與 成一尤崩1 设轉敝具有一早- 型或一不同線型。 的半i5體14項㈣之㈣個接地㈣ : 其中所述導電性接地屏蔽延伸以包圍戶 雜音敏感接腳。個或心包圍所述雜音源接腳及如 的半㈣Λ4項㈣之減多雜地屏裔 為連接至—％ 〃巾所輕音源翻卩賴雜音源線库 為連接至續比琶路塊的一源接腳或一湄峻路，日勝n 音敏感接腳或所述雜立/原線路且所迷菊 源接腳或-源線路： 為連接—數位電路塊的一 的半㈣1之財乡個接地屏藤 電件’其幅料導體封裝件的結構中，所趣 間，且關配置有接地尸疊於所述電路塊之 直啕赉地屏敝的層藉由導孔相互連接。 '^牛/、中所述半導體封裝件為一晶圓級封裝 26 200820355 24957pif.doc 件，且配f於所述晶®級封料的半導體晶片上 對應於所述電路板。 ' 与 19’種製造多個接地屏蔽的半導體封裝件的方法，勺提供二電路板，所述電路板包括多數個電路塊； 於所述，路塊之間形成一導電性接地屏蔽，且所 電性接地屏蔽與所述電路塊的接地分開設置；以及、 女裝至〉、一半導體晶片至所述電路板上。 20·如申請專利範圍第19項所述之製造多個接地屏 的半導體财件的方法，其巾職導躲接地屏蔽連接至 安裝有所述電路板的-线板的接地與m級接地直 中之一。 /、 21·如申請專利範圍第2〇項所述之製造多個接地 ί半導體ΐ裝件的方法，更包括形成—高頻濾波器，所述 高頻濾波器連接於所述導電性接地屏蔽與所述系統板的接 i 也或所述晶片組級接地之間。 22·如申請專利範圍第2〇項所述之製造多個接地屏蔽 的半導體f裝件的方法，其巾形摘述導電性接地屏蔽包 祛在對應多數個層上形成多數個導電性接地屏蔽，其中所 迷多數個接地屏蔽藉由導孔相互連接。 23·如申請專利範圍第19項所述之製造多個接地屏蔽 的半導體封I件的方法，其中所述導電性接地屏蔽呈-碗 4延曲折狀。 24·如申％專利範圍第Μ項所述之製造多個接地屏蔽 27 200820355 24957pif.doc 的半導體封裝件的古 產生雜音的其中所述導電性接地屏蔽形成於 路塊之間。g源電路塊與受雜音影響的一雜音敏感電 的半導利乾圍第24項所述之製造多個接地屏蔽 部分包中所述導電性接地屏蔽整體或 源電路塊及所述路;整體或部分包圍所述雜音 的半項所述之姆個接地屏蔽 電路塊，所述其中所述雜音源電路塊為-類比 地屏蔽整體或邻=路塊為一數位電路塊，且所述接 圍所述類比及數述類比電路塊，或整體或部分包 的半ί體所述之製造多個接地屏蔽 包括同時來成所、f7 ，/、中形成導電性接地屏蔽的製程 路。4所“電性接地屏蔽以及所述電路板的線 括 犹-種製造多個接地屏蔽的半導體封裝件的方法，包 棟；以及成有丨導體晶片的—晶81上形成多數個電路 電性塊之間形成一導電性接地屏蔽，且所述導 電所述電路塊的接地分開設置，其中所ΪΪ ^地屏蔽避鐘音在所述電路塊之間_。 ¥ .如申请專利範圍第28項所述之製造多個接地屏薇 28 200820355 MW/pif.d0C 的半導體封署妹&+、 安裝有所述法，其中所述導電性接地屏蔽連接至 中之—。电路板的一系統板的接地與一晶片組級接地其 的半導體封乾圍第28項所述之製造多個接地屏蔽 產生雜音的其中所述導電性接地屏蔽形成於 路塊之間。曰"、电路塊與文雜音影響的一雜音敏感電 的半i1體如封，項所述之製造多個接地屏蔽 述電:塊的線路的形成過; 的半項所㈣柳接地屏蔽 包括形成所述導電性;地屏== 生，地胸 逑至少其中之一電路塊。敝使付其整個或部分包圍所 中產生雜音固接地屏蔽來避免在半導體封裝件 上的多數個電路塊，所述體封裝件包括-電路板 輿所述電接地㈣，且所述接地屏蔽 I如申請钱電路塊之間的雜音。 蔽來避免在半導體封裝件，所述之使用多數個接地屏 地屏蔽連接至安裝有所述的方法’其中所述接 片組級接地其t之一。路板的一糸統板的接地與一晶 d5.如申請專利範圚 項所述之使用多數個接地屏 200820355 24957pif.doc 蔽來避免在半導體封襞件中產生雜音的方法，更包括形 一南頻濾波器，所述南頻濾波器連接於所述接地屏蔽與所 返糸統板的接或所述晶片組級接地之間。 / 36·如申請專利範圍第33項所述之使用多數個接地 * 蔽來避免在半導體封裝件中產生雜音的方法，其中所述接 * 地屏蔽呈一婉蜒曲折狀。 37.如申請專利範圍第33項所述之使用多數個接地屏 響 蔽來避免在半導體封裝件中產生雜音的方法，其中所述^ 電性接地屏蔽形成於產生雜音的一雜音源電路塊與受雜音 影響的一雜音敏感電路塊之間。 曰 38·如申請專利範圍第37項所述之使用多數個接地屏 蔽來避免在半導體封裝件中產生雜音的方法，其中所述Z 音源電路塊為一類比電路塊，所述雜音敏感電路塊為一數 位電路塊，且所述接地屏蔽整體或部分包圍所述類比電路 塊，或整體或部分包圍所述類比及數位電路塊。 _ 39· —種裝置，包括： 一電路板； 多數個導電結構，配置於所述電路板上，其中所述多 數個導電結構連接至至少一接地；以及 一導電性接地屏蔽，配置於所述多數個導電結構之 間，其中所述導電性接地屏蔽連接至不同於所述至少—接 地的接地。 30
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060105550A KR100817070B1 (ko) | 2006-10-30 | 2006-10-30 | 다중 그라운드 쉴딩 반도체 패키지, 그 패키지의 제조방법 및 그 그라운드 쉴딩을 이용한 노이즈 방지방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW200820355A true TW200820355A (en) | 2008-05-01 |
Family
ID=39329131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW096125390A TW200820355A (en) | 2006-10-30 | 2007-07-12 | Multi-ground shielding semiconductor package, method of fabricating the package, and method of preventing noise using multi-ground shielding |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20080099887A1 (zh) |
| JP (1) | JP2008112992A (zh) |
| KR (1) | KR100817070B1 (zh) |
| CN (1) | CN101174611B (zh) |
| TW (1) | TW200820355A (zh) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8035994B2 (en) * | 2008-05-12 | 2011-10-11 | Mitsubishi Electric Corporation | High frequency storing case and high frequency module |
| US7667302B1 (en) * | 2008-09-09 | 2010-02-23 | Mediatek Inc. | Integrated circuit chip with seal ring structure |
| US9179235B2 (en) | 2008-11-07 | 2015-11-03 | Adobe Systems Incorporated | Meta-parameter control for digital audio data |
| KR101566410B1 (ko) | 2009-04-10 | 2015-11-06 | 삼성전자주식회사 | 그라운드 임피던스를 이용하여 패키지에서의 전력 잡음을 제거한 반도체 패키지 |
| US8629795B2 (en) * | 2009-09-09 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Micro-electro-mechanical systems (MEMS), systems, and operating methods thereof |
| DE112009005142T5 (de) * | 2009-09-17 | 2012-06-21 | Hewlett-Packard Development Company, L.P. | Vorrichtung und Verfahren zum Reproduzieren eines Audiosignals |
| US9054096B2 (en) * | 2012-09-25 | 2015-06-09 | Xilinx, Inc. | Noise attenuation wall |
| US9960124B2 (en) | 2013-10-23 | 2018-05-01 | General Electric Company | Integrated shield structure for mixed-signal integrated circuits |
| CN103607847A (zh) * | 2013-11-20 | 2014-02-26 | 四川九洲电器集团有限责任公司 | 一种用于射频印制板的地平面与压条相结合的隔离方式 |
| JP6369191B2 (ja) * | 2014-07-18 | 2018-08-08 | セイコーエプソン株式会社 | 回路装置、電子機器、移動体及び無線通信システム |
| US9530739B2 (en) * | 2014-12-15 | 2016-12-27 | Qualcomm Incorporated | Package on package (PoP) device comprising a high performance inter package connection |
| CN105791525B (zh) * | 2014-12-25 | 2020-03-17 | 中兴通讯股份有限公司 | 接地调整方法及装置 |
| CN106033755A (zh) * | 2015-03-17 | 2016-10-19 | 晟碟信息科技（上海）有限公司 | 具有电磁干扰屏蔽的半导体器件和基板带 |
| KR101752056B1 (ko) * | 2015-07-24 | 2017-06-28 | 주식회사 스탠딩에그 | Mems 패키지 |
| CN105430885B (zh) * | 2015-12-30 | 2019-03-01 | 广东威创视讯科技股份有限公司 | 一种led电路模块的设计方法、led电路模块及led显示屏 |
| JP6939051B2 (ja) | 2017-04-26 | 2021-09-22 | セイコーエプソン株式会社 | 液体噴射ヘッド及び液体噴射装置 |
| CN107316857A (zh) * | 2017-07-20 | 2017-11-03 | 无锡中感微电子股份有限公司 | 一种敏感电路结构及系统级芯片 |
| CN110335862A (zh) * | 2019-06-17 | 2019-10-15 | 青岛歌尔微电子研究院有限公司 | 一种sip封装的屏蔽工艺 |
| JP7351036B2 (ja) | 2021-02-18 | 2023-09-26 | ヌヴォトンテクノロジージャパン株式会社 | 高周波電力増幅装置 |
| CN114501967B (zh) * | 2022-01-20 | 2023-03-24 | 绵阳惠科光电科技有限公司 | 显示面板及电子设备 |
| CN115457992A (zh) * | 2022-08-25 | 2022-12-09 | 南京新频点电子科技有限公司 | 一种垂直堆叠互连的三维数字储频装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0178971B1 (ko) * | 1990-03-24 | 1999-03-20 | 문정환 | 디지탈 노이즈 방지용 레이아우트 |
| US6014586A (en) * | 1995-11-20 | 2000-01-11 | Pacesetter, Inc. | Vertically integrated semiconductor package for an implantable medical device |
| JPH1174494A (ja) * | 1997-08-28 | 1999-03-16 | Toshiba Corp | 光集積回路装置 |
| JP2001028423A (ja) | 1999-07-15 | 2001-01-30 | Fuji Electric Co Ltd | 半導体集積回路装置 |
| CN1173611C (zh) * | 2000-01-10 | 2004-10-27 | 神达电脑股份有限公司 | 多层印刷电路板 |
| CN2430823Y (zh) * | 2000-07-03 | 2001-05-16 | 利阳电子股份有限公司 | 分歧器阻隔板结构 |
| JP2002313980A (ja) | 2001-04-16 | 2002-10-25 | Niigata Seimitsu Kk | 半導体装置 |
| JP2005183696A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
2006
- 2006-10-30 KR KR1020060105550A patent/KR100817070B1/ko not_active IP Right Cessation
- 2006-11-29 US US11/564,760 patent/US20080099887A1/en not_active Abandoned
-
2007
- 2007-07-12 TW TW096125390A patent/TW200820355A/zh unknown
- 2007-08-03 CN CN2007101402168A patent/CN101174611B/zh not_active Expired - Fee Related
- 2007-10-10 JP JP2007264111A patent/JP2008112992A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20080099887A1 (en) | 2008-05-01 |
| JP2008112992A (ja) | 2008-05-15 |
| CN101174611A (zh) | 2008-05-07 |
| KR100817070B1 (ko) | 2008-03-26 |
| CN101174611B (zh) | 2012-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW200820355A (en) | Multi-ground shielding semiconductor package, method of fabricating the package, and method of preventing noise using multi-ground shielding | |
| US8748287B2 (en) | System on a chip with on-chip RF shield | |
| TWI396255B (zh) | 積體電路的封環結構 | |
| TW558929B (en) | Flip chip type semiconductor device and method for manufacturing the same | |
| TWI345270B (en) | A semiconductor device and manufacturing method thereof | |
| US8450836B2 (en) | Semiconductor device | |
| US20120018895A1 (en) | Active chip on carrier or laminated chip having microelectronic element embedded therein | |
| JP5638205B2 (ja) | 半導体装置 | |
| CN206250192U (zh) | Esd 保护电路用半导体装置 | |
| TW200818451A (en) | Semiconductor device | |
| JP2004079579A (ja) | 半導体装置 | |
| TW200832673A (en) | Wiring substrate, manufacturing method thereof, and semiconductor device | |
| WO2005112114A2 (en) | Universal interconnect die | |
| WO2010050091A1 (ja) | 半導体装置 | |
| TWI840623B (zh) | 主動3d堆疊技術中的電感器設計 | |
| CN104955260B (zh) | 部件内置电路板 | |
| SG183648A1 (en) | A wafer level package and a method of forming the same | |
| CN207800597U (zh) | 半导体装置 | |
| TWI529872B (zh) | 射頻裝置封裝及其製造方法 | |
| CN101159261A (zh) | 半导体器件及其制造方法 | |
| US20060145350A1 (en) | High frequency conductors for packages of integrated circuits | |
| TWI285426B (en) | Integrated structure of the chip and the passive component(s) embodied in the board | |
| JP4000815B2 (ja) | 半導体装置 | |
| TW201205744A (en) | Package structure and manufacturing method thereof | |
| US20170169934A1 (en) | Patterned magnetic shields for inductors and transformers |