TW200812236A - Circuit configurations having four terminal JFET devices - Google Patents

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Description

200812236 九、發明說明： 【發明所屬之技術領域】 發明領域 Λ 本發明大致有關於半導體電路，更特別地，係有關於 V 5使用接面場效電晶體(JFET)裝置的半導體電路。
L· ityT J 發明背景 習知的接面場效電晶體(jFETs)是眾所周知的。第19圖 顯示一種習知卜通道JFET 1900的示意圖。習知η-通道jFET 10運作如一個三端子裝置，包括一個控制閘極1910、汲極 1920、和源極1930。在運作時，習知JFET 1900作用如一個 空乏模式裝置，提供一個相當低的阻抗路徑在源極1930與 沒極1920之間。響應於一個施加在控制閘極丨91〇的電壓， 一 一個空乏區域會被改變俾可變更在源極1930與汲極1920之 15 間的導電率。 y
_ 目前，就很大規模積體電路而言，由於超越像是JFET 般之其他電晶體類型的優點，金屬氧化物半導體(MOS)類 型電晶體是被使用。現在，大多數具有邏輯函數的積體電 路是以互補式MOSFETs (CMOS)技術來被製成。p-型 20 M0SFET和η·型M0SFET兩者CMOS都使用。藉由如此做， 在一個穩態條件下至少一種類型的MOSFET會被關閉。這 樣，穩態電流會被降低成電晶體漏電流。 CMOS技術長久地提供有利的電流洩漏特性。然而， 由於裝置特徵尺寸減小，CMOS技術趨近縮尺繪製極限。例 5 200812236 如’由於〇刪電晶體的通道長度減小，閘極絕緣 :被減小俾可提供在通道方面之適當的控制(而因此;: 土把該裝置關）。該等相極絕緣層會變得難 戈 製作昂貴及/或在運作時或者在時間方面失去完整^或者 【劈^明内容迴 圖式簡單說明
第1A圖疋為本發明之實施例之一種四個端子〜通道接 面场效電晶體(4TNFET)的電路示意圖。第酿㈣是為顯 示與第1A圖之那個相同之4TNFET之例子的不同圖示/ 1〇 第糊是縣發明之實施例之-種四個端子η_通道接 面FET (4Τ NFET)的電路示意圖。第2Β至2F圖是為顯示與第 2A圖之那個相同之4TNFET之例子的不同圖示。 第3A和3B圖是為與第2A圖之那個相似之4T NFET的 電流-電壓轉移特性。第3C和3D圖是為本發明之實施例之一 15種單一閘極空乏(SD) 4T NFET的電流-電壓特性。第犯和3F 圖是為本發明之實施例之一種單一閘極增強（SE) 4T nfet 的電流-電壓特性。 第4A至4D圖是為不同實施例之邏輯電路的電路示意 圖。第4E至4H圖顯示互補式金屬氧化物半導體(CM〇s)邏輯 20電路功能是如何能夠被轉化成互補式4T FET電路配置。第 41圖是為本發明之實施例之一種三輸入端邏輯電路的電路 示意圖。 第5圖是為本發明之實施例之複雜邏輯閘的電路示意 200812236 第6圖是為本發明之實施例之動態邏輯電路的電路示 意圖。 第7圖是為本發明之另一實施例之另一動態邏輯電路 的電路不意圖。 5 第8A圖是為一種以MOS技術實現之習知多工器電路 的示意圖。第8B圖是為本發明之實施例之多工器電路的示 意圖。第8C圖是為一個顯示第8B圖之電路之運作的圖表。 第9A圖是為一種四至一多工器的方塊圖。第9B圖是為 一種習知CMOS四至一多工器的電路示意圖。第9C圖是為 10 本發明之實施例之一種四至一多工器的電路示意圖。 第10圖是為本發明之實施例之一種三態驅動器的電路 示意圖。 第11A圖是為本發明之實施例之一種正反器的電路示 意圖。第11B圖是為一種能夠包括與第11A圖之那個相似之 15 正反器之兩_璋記憶體細胞的方塊示意圖。 第12 A圖是為本發明之實施例之一種前導相位偵測器 的電路示意圖。第12B圖是為本發明之實施例之一種落後相 位偵測器的電路示意圖。第12C圖是為一個描繪第12A圖之 前導相位偵測器之運作的時序圖。第12D圖是為一個描繪 20 12B圖之落後相位偵測器之運作的時序圖。 第13A圖是為本發明之實施例之雙模式邏輯電路的方 塊示意圖。第13B圖是為一個描繪第13A圖之雙模式邏輯電 路之運作的時序圖。 第14圖是為一個顯示本發明之實施例之雙模式邏輯的 7 200812236 方塊示意圖。 第15圖是為本發明之實施例之振幅調制電路的方塊示 意圖。 第16圖是為一個顯示第15圖之電路之運作的時序圖。 5 第17圖疋為本發明之貫施例之一個放大器/解調制器 的方塊示意圖。 第18A圖是為本發明之實施例之脈衝寬度調制(pwM) 電路的方塊示意圖。第18B圖是為一個顯示第18A圖之電路 之運作的時序圖。 10 第19圖是為一種習知η-通道JFET的示意圖。 【實施冷式】 較佳實施例之詳細說明 本發明之不同的實施例現在將會配合若干圖式來詳細 地作說明。該等實施例顯示形成有四_端子(4Τ)接面場效電 15晶體(JFET)，包括互補式4Τ JFET，的電路。 被揭露的實施例能夠包括形成有η_通道或者ρ-通道傳 導性類型4Τ JFET的電路。藉著一個閘極電位和一個，，後，，閘 極電位的施加，該等裝置提供一個在源極與汲極之間之通 逼的獨立控制。該等裝置之其中兩種最有可能的結構是被 20顯示在第1Α至2Β圖中。 第1Α圖是為本發明之實施例之一種4Τ η-通道JFET的 示意圖，於此後該4Tn-通道JFET是被稱為4TNFET而且是 由標號100標示。一個4T NFET 100可以包括一個前閘極 110、一個源極120、一個汲極130、一個後閘極(在這例子 8 200812236 中為一個井）140和通道區域i5〇。前閘極11〇和後閘極14〇 皆可以被用來控制在源極120與汲極13〇之間的通道阻抗。 第1B圖以橫截面圖方式顯示一種4t nfET 100B的一 個例子。在這特定結構中，一個前閘極11〇能夠由p_型摻雜 5半導體材料（即，多晶矽或者非晶質矽)形成在一個包括一個 η-型通道150的基體之上。源極和汲極（13〇和12〇)可以是在 通道150之相對側的咼度摻雜η_型區域。一個後閘極“ο可 以是一個相對於η-型通道150來與前閘極丨1〇相對地形成的 ρ-型區域。 10 第1C圖以橫截面圖方式顯示另一種4τ NFET 100C的 例子。在這特定結構中，一個前閘極11〇能夠由一個在一個 半導體基體中的擴散ρ-型摻雜區域形成。一個η-型通道15〇 可以被形成於在相同之基體之内的前閘極11〇下面。一個源 極和汲極（130和120)可以是在通道150之相對側的高度摻雜 15 型區域。一個後閘極140可以是一個相對於在該基體之内 之η-型通道150來與前閘極11〇相對地形成的p—型區域。 弟1D圖以橫截面圖方式顯示第三種4τ NFET 100D的 例子。第1D圖的例子顯示一種以矽_在—絕緣體上（s〇I)技術 實施的裝置。一個源極和汲極（13〇和120)可以是在一個n-20型通道150之相對側的高度摻雜η-型區域。一個後閘極140 可以是一個相對於在該基體之内之η-型通道15〇來與前閘 極110相對地形成的ρ_型區域。通道1、源極/淡極 130/120、和後閘極140全部能夠形成在半導體材料的一個 隔離部份内（一個，，平台（mesa)，，或者_個，，島(island)，，），其之 9 200812236 側表面是由隔離材料170所包圍，而下表面由隔離層i72隔 離。 一個前閘極110可以由一個形成在該平台之上的少型 換雜區域形成，或者可以是一個在該平台之内的擴散型 5區域，或者是其之某些組合。 在第IB、1C和1D圖的例子中，可以了解的是一個接點 可以被造成到每個後閘極俾可允許後閘極相對於前閘極的 獨立控制。 第1E和1F圖顯示以”鰭式(fin)” FET似之結構實施的4丁 10 NFET 100E的第四例子。第1E圖是為一個4τ ·Ετ裝置的簡 化側視橫截面圖，在其中，一個卜型前閘極11〇可以在一個 絶緣基體182之上於一個n_型通道區域15〇的一側延伸。一 個P-型後閘極14〇是類似地設置在通道區域15〇的相對側。 第1F圖是為相同之電晶體的頂視圖，而且進一步顯示 15 、個源極區域130和汲極區域120。可以了解的是，源極區 域130 /及極區域12〇、和通道區域15〇可以形成在半導體材 料的一個相同部份中，在絕緣基體182的一個表面之上延 伸。前閑極110和後閘極⑽可以由相同的半導體材料層形 成（例如，多晶矽及/或非晶質矽），沉積在包含源極區域 2〇 130、汲極區域120與通道區域MO之材料的部份之上。如此 的閘極材料可以祕刻、化學·機械研磨、或者用其他方法 來平面化俾可形成兩個獨立的前和後閘極電極。 第2A圖是為一個4T p-通道JFET (pFET) 2〇〇的示意 圖。第2B至2F圖是為像第2A圖之那個之4T pFET之例子的 10 200812236 不同圖示。一個4T PFET 200可以包括與第1八至117圖之 NFET相同的大體結構，但具有相反的傳導性類型區域。據 此，相似的結構是以相同的標號標示，但第一個數字是 以”2’，代替，，1”。 5 4T NFET 100和4T PFET 200能夠以通道傳導性來運 作，其能夠根據施加在前閘極或者後閘極的電位來改變。 現在凊參閱第3A圖和第3B圖所示，像第1A至1F圖之那個， 4TNFET的電流-電壓轉移特性是以圖表顯示。 第3 A圖顯示一個4T NFET的電流對數(Id)對前閘極_至 1〇 •源極電壓(V^)，在這情況中，其可以是在前閘極11〇與源 極130之間的電壓。第3A圖包括兩條線：線31〇和32〇。線 是當一個後閘極140被固定在高供應電壓VDD (或者Vdd) 時的電流-電壓轉移特性。一個供應電壓(VDD)是被理解為 稍微在由别閘極/通道與後閘極/通道所形成之接面的開 15啟二極體電壓下面。矽基底接面的開啟電壓是為大約 0.7V。因此’如此之石夕基底電路的vDD可以是大約〇.^或 者更低。據此，針對本文件的餘下部份，VDD (和Vdd)將 會相當於這個值。線320是為當該後閘極14〇被固定在地電 位（即，零伏特）時的電流_電壓轉移特性。如在線31〇中所 2 0 目 見’當一個後閘極電壓是處於一個高供應電位(Vw=Vdd) k JFET 100會具有一個臨界電壓VtnO。然而，如在線320 中所見，當該後閘極電壓是為零(Vw=0)時，JFET 100會具 有一個臨界電壓Vtnl，其巾，〇是比Vtni小。 第3旧圖顯示該4T NFET的電流對後閘極-至-源極電壓 11 200812236 (Vws)，其是為一個在後閘極140與源極130之間的電壓。第 3B圖包括兩條線。線330是為當前閘極no被固定在高供應 電位(Vdd)時的電流-電壓轉移特性而線34〇是為當前閘極 110被固定在地電位（即，零伏特）時的電流-電壓轉移特性。 5如在線330所見，當前閘極6壓Vg=Vdd時，4T NFET 100會 具有一個臨界電壓Vtn2。然而，如在線34〇中所見，當前閘 極電壓Vg=0時，4T NFET 100會具有一個臨界電壓vtn3， 其中，Vtn2是比Vtn3小。
-徊或者pFET可以經由前閘極電壓、 10 後閘極電壓，或者兩者來被控制。 根據一個施加閘極電壓及/或一個製造臨界電壓，一個 4T FET能夠以各式各樣不同的模式運作。兩個特定的模式 現在將會作說明。-個4T FET可以響應於一個前間極或者 後閘極電壓來運作俾提供一個低阻抗路後。如此的裝置於 Μ此中將會被稱為一個“單一閘極空乏寰置“(sd)。因^，在 -個SD4TNFET的情況中，當一個前間極與後閘極其中_ 者或者兩者❹m源極電壓是處於_個高偏壓電壓時 (例如’比p-n接面正向偏壓電壓小但比零大），那麼該沁饤 鹏τ—會被打開（即，提供一個相當低傳導性路妈。然而， 2〇當該前閘極與後雜皆相對於源極在零伏特下被偏壓時 =通道是被“夾止“而該SD4T鹏τ被關閉（即，提供一個相 當咼傳導性路徑在汲極與源極之間）。 _ iSD4T贿的運作是由第料祀圖中的圖表表 不。弟3C圖顯示-個前閘極電壓陶即使在一個後間極 12 200812236 (Vws)被偏壓到零伏特時是如何能夠在沒有必須超過一個 供應私壓\03〇下提供一個高汲極電流。相似地，第3D圖顯 不一個後閘極電壓(Vws)即使在一個前閘極(Vgs)被偏壓到 令伏特時是如何能夠提供一個處於VDD下面之位準的高汲 5 極電流。 同樣地，在一個SD4TPFET的情況中，當一個前閘極 與後閘極的閘極-至源極電壓皆處於一個高偏壓電壓時⑽ 如，VDD)，那麼該4T PFET會被關閉。然而，當該前閘極 與後閘極中之一者或者兩者是相對於源極（且在p_N接面的 10打開電壓下面）在一個低供應電壓（例如，0伏特）下被偏壓 時，那麼該SD4TPFET能夠被打開。 -個4T FET亦可以響應於在一個電源範圍之内的一個 前閘極和後閘極電壓來運作俾可提供一個低阻抗路徑。如 此的裝置於此中將會被稱為一個“單一閘極增強模式裝置 15 “(SE)。 、
因此，在一個SE4TNFET的情況中，當前閘極和後閘 極的閘極-至源極電壓是處於一個高偏壓電壓時(例如，比一 個p-n接面順向偏壓電壓小但比零大），那麼該SE 會被打開（即，提供一個相當低傳導性路徑）。然而，當一個 2〇閘極是在零伏特下被偏壓時，該SE4TNFET會維持關閉， 不管其他閘極電壓（假設一個在VDD之内之有限的運作電 壓範圍)。 :個SE 4TNFET的運作是由第犯和邛圖中的圖表表 示。第3E圖顯示一個前閘極電壓(Vgs)在一個㈣極(^) 13 200812236 被偏制VDD時是如何能夠提供—個高沒極電流。然而， 如果-個後閘極電堡(Vws)被偏制零伏特的話，那麼一個 前閘極電壓（Vgs)必須超過一個電源電壓vdd俾可提供一 個高汲極電流。類似地，第3D圖顯示一個後間極電壓 5即使在一個前閘極(Vgs)被偏制VDD時是如何能夠提供 -個南沒極電流，而當―個前閘極被偏壓到零伏特時是如 何不會提供-鑛於在VDD下面之位準的高③極電流。 田然如同單一閘極空間裝置或者單一閘極增強裝置 之4TPFET的運作由於以上的討論而是得到理解的。即，就 10 SE4TPFE而言，如果一個閘極被偏壓到一個低供應電壓的 話，藉由在一個低供應電壓下驅動其他閘極，該SE4tpfet 僅會和:供個鬲沒極電流。如同稍後會注意的一樣，本實 施例的4TJFET能夠在中間模式下運作，而不是單單切換模 式（即’開或關）。
15 這樣，電路能夠包括互補式4TJFET裝置。即，4T JFET 裝置能夠使用η-型和p_型傳導性。 藉由使用互補式4T FET，如上所述，邏輯函數能夠以 比習知CMOS手段少的裝置來執行。雖然後面的實施例顯示 特定的邏輯電路，這些電路是為能夠由熟知此項技術之人 2〇仕所理解之很多可能實施的例子。本發明並不受限於這些 特定例子。 現在請參閱第4A圖所示，本發明之實施例之一個兩裝 置邏輯電路的示意電路圖被提出而且是以標號4〇〇標示。邏 輯電路400包括互補式4T FET，包括一個4T PFET 410和一 14 200812236 個4T NFET 420。4T PFET 410可以具有一個連接至一個電 源Vdd的源極、一個連接至一個輸出節點v〇ut的汲極、一個 連接至一個第一輸入節點Vinl的前閘極、和一個連接至一 個弟一輸入郎點Vin2的後閘極(例如，井）。4t NFET 420可 5以具有一個連接至一個接地電極的源極、一個連接至一個 輸出節點Vout的汲極、一個連接至一個第一輸入節點vinl 的前閘極、和一個連接至第二輸入節點Vin2的後閘極（井）、 以及一個連接至一個低電源位準从88的源極。 弟一輸入節點Vinl可以是概念化為連接至FET (410 10和42〇)的“前閘極“。第二節點Vin2可以是概念化為連接至 4T FET (410和 420)的“後閘極“。 供應到以及自邏輯電路400輸出的邏輯位準實質上可 以是邏輯1的電源電壓Vdd，而邏輯〇實質上可以是為接地或 者零伏特。兩裝置邏輯電路400能夠依據在下面表〗所示的 15 真值表(truth table)來作用。
Vinl ~Ϋϊη2
Vout
Vdd 從上表可以理解，兩裝置邏輯電路4〇〇能夠提供一個2 相器相對於一個訊號的邏輯函數（藉由維持另一個訊號4 一個固定位準)。然而，相同的邏輯電路400，僅併合兩$ 裝置，亦作用如一個NAND閘。這與需要四個電晶體（兩4 η-通道M0SFET和兩個p-通道M0SFET)的習知互補式金屬 15 20 200812236 氧化物-半導體(CMOS) NOR閘成很明顯的對比。這樣，使 用互補式4T JFET裝置，一個兩裝置電路4〇〇能夠以比 CMOS實施更少之電晶體提供一個等效功能。這樣，積體電 路的尺寸能夠被縮減超越習知CMOS手段。 5 要了解的是，在以上的配置中，4TNFET 420運作如一 個單一閘極增強模式裝置，而4TPFET410運作如一個單一 閘極空乏模式裝置。 第4B圖顯示與第4A圖之那個相似的另一個兩裝置電 路440。然而，在第4B圖中，4T pFET 442可以是一個單一 10閘極空乏（SD)裝置而4T NFET 444可以是一個單一閘極增 強（SE)裝置。從以上的討論可以了解的是，電路44〇可以運 作如一個NOR閘。再者，與包括四個河〇§電晶體的cM〇s 實施成對比，如此的裝置可以包括兩個4T FET裝置。 第4C圖顯示本發明之一個實施例之三裝置邏輯電路 15 450的電路示意圖。邏輯電路45〇包括三個4T FET，包括一 個 4T PFET 452、一 個第一 4T NFET 454、和一個第二4T NFET 456。4Τ PFET 452可以具有-個連接至電源vdd的源 極、個連接至輸出節點Vout的沒極、一個連接至第一輸 入節點Vml的前閘極、和一個連接至第二輸入節點…心的 20 後閘極(例如，井）。 與第4A或4B圖的配置不同，在第4C圖的實施例中，該 等4TFET全部是SD4TFET。因此，第一4TNFET 454可以 具有一個連接至輸出節點v〇ut的汲極、一個連接至4TNFET 456之汲極的源極、-個連接至第一輸入節點㈣的前閉極 16 200812236 和後閘極。第二4TNFET456可以具有一個連接至低電源節 點Vss的源極、-個連接至第二輪入節點㈤的前閘極和後 閘極。 在以上的配置中，该二電晶體電路可以運作如一個 5 NOR閘。第4D圖顯示本發明之又另_個實施例之三裝置邏 輯電路460的電路示意圖。邏輯電路46〇包括三個4丁㈣， 包括一個第一4T PFET 462、——個第二4T PFET 464、和一 個4T NFET 466。第-们服462可以具有一個連接至電 源Vdd的源極、一個連接至第二4T pFE丁 464之源極的汲 10極、一個連接至第二輸入節點Vin2的前閘極、和一個連接 至低邏輯位準(LOGIC LOW“的後閘極(例如，井）。第二4T PFET 464可以具有一個連接至輸出節點^饥的汲極、一個 連接至弟一輸入郎點Vin2的前閘極、和一個連接至“LOGIC LOW“的後閘極。 15 再者，與第4A和4B圖的配置不同，在第4D圖的實施例 中，所有的4T FET是為單一閘極空乏裝置。 在以上的配置中，該三電晶體電路可以運作如一個 NAND閘。這樣，邏輯電路可以僅由se^4tfet形成。 如SE或SD裝置之4T FET的運作能夠致使在習知 20 CM0S邏輯電路與如於此中所揭露之以4T FET形成之邏輯 電路之間之相當簡單的轉變。如此之轉變的一個例子是被 顯示在第4E至4H圖中。 第4E圖顯示兩個具有互相並聯配置之源極-汲極路徑 之CMOS p-通道MOSFET的邏輯機能是如何能夠被轉變成 17 200812236 一個單一SD 4T PFET 470。同樣地，第4F圖顯示兩個具有 互相並聯配置之源極-汲極路徑之CMOS η-通道MOSFET的 邏輯機能是如何能夠被轉變成一個單一SD 4TNFET 472。 第4G圖顯示顯示兩個具有互相串聯配置之源極·汲極 5 路徑之CMOS ρ-通道MOSFET的邏輯機能是如何能夠被轉 變成一個單一SE 4T PFET 474。同樣地，第4F圖顯示兩個 具有互相串聯配置之源極-汲極路徑之CMOS η-通道 MOSFET的邏輯機能是如何能夠被轉變成一個單一 se 4Τ NFET 476 〇 10 當然，在以上的例子中，該等4T FET是被理解在以上 所述之限制電壓位準之内運作，不是標準CMOS位準。 第41圖顯示一個會包括六個MOSFET電晶體的三輸入 CMOS NAND閘是如何能狗被轉變成一個具有四個4T fet 的電路。特別地，一個習知3-輸入CMOS NAND閘在高電源 15 電壓與輸出節點之間會包括三個具有互相並聯配置之源極 -汲極路徑的PMOS裝置。如此的三個PMOS裝置可以被轉變 成具有互相並聯配置之源極-汲極路徑的一個SD 4T ΡΡΕΤ 492和一個 4Τ PFET 494。一個 4Τ PFET 494可以是 _ 個 SD 戋 者SE裝置。 20 同樣地，一個習知3-輸入CMOS NAND閘在輪出節點與
低電源節點之間會包括三個具有互相並聯配置之源極及 極路徑的NMOS裝置。如此的三個NMOS裝置可以被轉變成 具有互相串聯配置之源極-汲極路徑的一個SE 4T NPFT 496和一個4tnFET 498。 18 200812236 現在請參閱第5圖所示’本發明之實施例之一個更複雜 邏輯電路的電路示意圖是被提出且是以標號500標示。複雜 邏輯電路500可以具有三個輸入電極(Vinl至Vin3)而且經由 輸出電極Vout供應一個輸出訊號。
5 複雜邏輯電路5〇〇可以包括4T PFET (510和520)及4T
NFET (530和540)。要注意的是，在第5圖的結構中，當該 等4T FET僅由它們的前閘極控制時，該電路配置沿用2-輸 入NAND閘的電路配置。然而，當一個或者多個如此的裝 置是獨立地由前和後閘極控制時，不同的電路功能會被實 10 施。在所示的例子中，4T FET (510和530)可以實質上以與 第4圖之兩個-輸入反相器400之相同的方式構築，除了 4T
NFET 530的源極會連接到4T NFET 540的汲極之外。4T ?£丁（510和530)的前閘極會連接到4丁娜£丁 540的汲極。4丁 FET (510和530)的後閘極會連接到第一輸入節點vin2 D 4T 15 PFET 520會具有一個連接至電源Vdd的源極、一個連接到 輸出節點Vout的汲極及具有一個連接到輸入節點vinl的前 閘極’而4T NFET 540會具有一個連接至JFET 530之源極的 汲極 '一個接地的源極，及一個連接至第一輸入節點乂^^ 的前閘極。 20 要注意的是，4T FET (520和540)可以被構築來在一個 三電極模式下運作。例如，4TPFET 520會具有一個接地的 後間極’藉此允許前閘極控制該裝置的運作。同樣地，4T NFET 540會具有一個連接到高電源vdd的後閘極，藉此允 許前閘極控制該裝置的運作。 19 200812236 複雜邏輯電路500可以根據在下面所示之表的真值 表來運作。
乂松，各式各樣的靜態邏輯閘涵數能夠利用互補式4T FET來產生，與M〇s型裝置比較起來，其會具有降低很多 的裝置電流。 10 树明不限於僅僅靜態邏輯實施。其他的實施例能夠 指向動態邏輯電路。其中一種很可能的動態邏輯電路是被 提出在第6圖中的電路示意圖中而且是以標號6〇〇標示。 動態邏輯電路600會經由第一至第四輸入節點vinl至 Vin4來接收輸入訊號，以及一個時鐘訊號。一個輸出訊號 15會被供應在輸出節點Vout。或者，4TPFET 610會具有一個 連接至Vdd的後閘極。動態邏輯電路6〇〇可以包括4丁 ρρΕΤ 610、若干4TNFET(620,630，和640)、一個放電4TNFET 650、及一個反相器IV600。 4T PFET 610會具有共同連接至時鐘輸入ci〇ck的一個 20 前和後閘極、一個連接至電源Vdd的源極、和一個連接至反 20 200812236 - 5 ❿ 相器IV600之輸入的汲極。4T NFET 620會具有一個連接至 反相器IV600之輸入的汲極、一個連接至4T NFET 63〇之汲 極的源極、及一個連接至第四輸入節點Vin4的前閘極。4T NFET 630會具有一個連接至第二輸入節點vin2的前閘極、 一個連接至第三輸入節點Vin3的後閘極、及一個連接至4T NFET 640之汲極的源極。4T NFET 640會具有一個連接至 第一輸入節點Vinl的閘極和一個連接至4T NFET 650之汲 極的源極。4T NFET 650會具有共同連接至時鐘節點clock 的一個前和後閘極及一個接地的源極。或者，4T NFET 650 10 會具有一個接地的後閘極。 如上所述，4T NFET 620和640亦可以被構築來在一個 三電極模式下運作。 15 反相器600可以在輸出節點v〇ut供應一個輸出訊號。 仍請參閱第6圖所示，動態邏輯閘600可以形成一個多 米諾(domino)型邏輯電路。當在節點cl〇ck的時鐘訊號是處 於低邏輯位準時，4TPFET 610會處於低阻抗狀態而反相器 IV600的輸入會被預先充電到一個高位準，而4了 NFET 650 會處於高阻抗狀態。隨後，當在節點clock的時鐘訊號轉態 成高邏輯位準時，4TPFET610會被置於高阻抗狀態，而4T 20 NFET 650會被置於低阻抗狀態。藉著處於低阻抗狀態的4T NFET 650，餘下的4T NFET (620,630,和640)會依據在輸入 節點Vinl至Vin4的邏輯值來把反相器IV600的輸入拉到低 位準或者保持反相器600的輸入在預先充電（高）狀態。 動態邏輯閘600可以形成後面的邏輯涵數，其中，Vinl 21 200812236 =A，Vin2 = B，Vin3 = C，Vin4 = D而 Vout = Q。
Q =A(B+〇D 然而，藉由構築其他4T NFET (例如，620或640)中之 任一者在四電極模式下運作，額外的複雜邏輯涵數能夠被 5 實施。作為其中一種很可能的涵數，如果4TNFET 640被變 化來在其之後閘極接收輸入訊號(E)而4T NFET 620被變化 來在其之後閘極接收輸入訊號(F)的話.，一個具有如下之邏 輯涵數的更複雜動態邏輯閘能夠被產生： Q = (A+E)(B+C)(D+F) 10 一個動態邏輯閘，與在第6圖中所描繪的那個相同，會 具有以較少裝置(JFET)形成複雜邏輯涵數的優點。再者， 藉由準備4TFET(例如，650)為一個致能裝置，與邏輯決定 裝置(例如，620,630，和640)串聯地形成，干擾與電力消耗會 減少。 15 現在請參閱第7圖所示，本發明之實施例的動態邏輯閘 是在一個電路示意圖中提出而且是以標號700標示。
動態邏輯閘700在時鐘輸入clock接收一個時鐘訊號，在 第一至第四輸入節點Vinl至Vin4接收輸入訊號，並且供應 一個輸出訊號。動態邏輯閘700可以包括4T PFET 710、4T 20 雨£丁（720,730，和740)、及一個反相器1¥700。 4T PFET 710會具有一個連接至電源節點Vdd的源極、
一個連接至反相器IV700之輸入的汲極、而且會具有共同連 接至時鐘節點clock的前和後閘極。4T NFET 720會具有一 個連接至反相器IV700之輸入的沒極、一個連接至4t NFET 22 200812236 . 5 730之沒極的源極、一個連接至輸入節點¥1114的前閘極、和 一個連接至輸入節點Vin3的後閘極。4T NFET 7 3 0會具有一 個連接至輸入節點Vinl的前閘極、一個連接至輸入節點 Vin2的後閘極、和一個連接至4tnfET 740之汲極的源極。 4T NFET 740會具有共同連接至時鐘節點clock的前和後閘 極及一個接地的源極。反相器IV700會在節點v〇ut供應一個 輸出訊號。 以與第6圖之動態邏輯閘600相同的形式，動態邏輯閘 700運作如一個由在節點ci〇ck之時鐘訊號供以時鐘的多米 10 諾邏輯電路。然而，如果在節點Vinl的輸入訊號相當於 “A“、在節點Vin2的輸入訊號相當於“B“、在節點Vin4的輸 入訊號相當於“/A“ (A的顛倒）且在節點Vin3的輸入訊號相當 於“/B“(B的顛倒）的話，那麼動態邏輯閘可以形成一個互斥 OR(XOR)閘。如此的閘能夠依據後面的關係來運作，眾所 15 • 周知為互斥OR(XOR)功能： Q=(A+B) · (/A+B)或 Q=( A · /B+/A · B)=A ㊉ B 本發明不受限為具有在一個單一臨界電壓下運作之裝 置的邏輯電路。藉由改變一個閘極(例如，後或者前），一個 4T FET的臨界電壓可以被改變。實施這技術之其中一個很 20 可能的電路是被顯示在第8A至8C圖。第8A圖顯示一個以標 準M0SFET技術實施之習知資料開關800的一部份。N-通道 MOSFET (NMOS)電晶體T80和T81被用來把資料DATA X 帶領到反相緩衝器B80。當到反相緩衝器B80之輸入電壓超 過該反相缓衝器的切換臨界電壓(Vs)時，該反相緩衝器B80 23 200812236 會切換一個輸出值位準。當data X變成高電源電壓 Vdd(conv)時，在反相緩衝器b8〇之輸入端的電壓會是 Vdd(conv)-Vth，其中，vth是電晶體T80和T81的臨界電壓。 與在該等不同之實施例中提到的VDD位準相對，電壓 5 Vdd(conv)可以是習知高電源電壓位準。假使[v^konv) 一 Vth] > Vs，該反相緩衝器切換該輸出值。 第8B圖顯示本發明之一個實施例的資料開關。在第8B 圖中’一個單一4T NFET裝置可以被使用取代兩個NMOS 電晶體。在所顯示的例子中，一個資料開關8〇2可以包括4T 10 NFETT0，其具有一個連接在輸入節點dATax與一個至反 相缓衝器B0之輸入端之間的源極_汲極路徑。多工運作可以 藉由選擇地以輸入Va和Vb偏壓前閘極及/或後閘極來改變 4T NFET T0的臨界電壓來達成。在所顯示的特定例子中， 一個後閘極能夠以一個電位Vb來偏壓俾可改變由4T NFET 15所呈現的臨界電壓。更詳細地，當一個後閘極偏麼電壓vb 是低时’ 一個S品界電壓(Vth)會是相當高，而'一個到反相緩 衝器B0的最終最大輸入電壓(Vin)會被限制如下：
Vb=Low，Vth=Vt_high，Vin l=Vdd-Vth—high 在這個偏壓配置中，如果Vin_l < Vs，反相緩衝器B〇不切 20 換。 然而’當後閘極偏壓電壓Vb是高時，臨界電壓(vth)會 相當低，而一個到反相緩衝器B0的最終輸入電壓(Vin)會被 增加如下：
Vb=High，Vth=Vt_low，Vin_2=Vdd-Vt—low 24 200812236 (其中，Vt—high〉Vt_low)。 在這偏壓配置中，如果Vin^2<Vs的話，反相緩衝器BO改變 狀態。 第8C圖顯示與在第8B圖中所示之那個相似之電路的 5 反應。 這樣，任一閘極(例如，前或後)可以被偏壓來引起在電 路之4T JFET中的臨界電壓變化。 現在請參閱第9A圖所示，本發明之實施例的又另一個 電路是被顯示在一個方塊圖中而且是以標號9〇〇標示。第9A 10 圖顯示一個4-至·1多工器(MUX)的一個例子。4-至-1 MUX 900可以包括2-至-1 MUX 902,904,和906。4-至-1 MUX 900 可以接收輸入訊號(Χ0至Χ3)、選擇訊號(Α0和Α1)並且提供 一個輸出訊號OUT。2-至1 MUX 902可以接收輸入訊號(XI 和XI)、選擇訊號A0並且提供一個輸出作為一個到2-至1 15 MUX 906的輸入。2_至1 MUX 904可以接收輸入訊號(X2和 X3)、選擇訊號A0並且提供一個輸出作為一個到2-至1 MUX 906的另一個輸入。2-至1 MUX 906可以接收選擇訊號A1並 且提供輸出訊號OUT。 4_至1 MUX 900可以根據選擇訊號(A0至A1)的值來運 2〇作俾可把四個輸入訊號(X0至X3)中之一者傳遞到該輸出訊 號 OUT 〇 現在請參閱第9B圖所示，一個習知CMOS 4-至1 MUX 的電路示意圖被提出而且是以標號910標示。習知〇14084-至-1 MUX 910具有與4·至·1多工器900相同的邏輯函數。 25 200812236 習知CMOS 4-至-1多工器910包括2-至-1 MUX 902b，904b，和906b。習知CMOS 4-至-1 MUX 910接收輸入訊 號(X0至X3)、互補式選擇訊號(Α0，/Α0和A1，/A1)並且提供一 個輸出訊號OUT。2·至-1 MUX 902b接收輸入訊號(χ〇和 5 XI)、互補式選擇訊號(A0和/A0)並且提供一個輸出作為一 個到2-至-1 MUX 906的輸入。2-至-1 MUX 904b接收輸入訊 號(X2和X3)、互補式選擇訊號(A0和/A0)並且提供一個輸出 作為一個到2-至-1 MUX 906的輸入。2-至-1 MUX 906b接 收互補式選擇訊號(A1和/A1)並且提供輸出訊號OUT。 10 現在請參閱第9C圖所示，本發明之實施例之一個4·至 -1 MUX的電路示意圖被提出且是以標號930標示。4-至-1 多工器930使用4T互補式FET。 4-至1- MUX 930可以接收輸入訊號(X0至X3)、互補式 選擇訊號(AO,/A0和A1，/A 1)並且提供一個輸出訊號OUT。4· 15 至-1 MUX 930具有與第9A和9B圖之4-至-1多工器（900和 910)相同的邏輯函數。 4-至-1 MUX 930可以包括4T NFET 932,934,936，和938 和一個緩衝器940。4T NFET(932,934,936，和938)各可以是 具有一個前閘極和一個後閘極的四電極η-通道JFET。 2〇 4Τ NFET 932可以具有一個被連接來接收選擇訊號Α〇 的前閘極、一個被連接來接收選擇訊號Α1的後閘極、一個 被連接來接收輸入訊號Χ0的第一汲極/源極、和一個連接到 缓衝器940之輸入端的第二汲極/源極。4TNFET 934具有一 個被連接來接收選擇訊號/A0的前閘極、一個被連接來接收 26 200812236 選擇訊號A1的後閘極、一個被連接來接收輸入訊號XI的第 一汲極/源極、和一個連接到緩衝器940之輸入端的第二汲 極/源極。4T NFET 936具有一個被連接來接收選擇訊號A0 的前閘極、一個被連接來接收選擇訊號/A1的後閘極、一個 5 被連接來接收輸入訊號X2的第一汲極/源極、和一個連接到 緩衝器940之輸入端的第二汲極/源極。4TNFET 938具有一 個被連接來接收選擇訊號/A0的前閘極、一個被連接來接收 選擇訊號/A1的後閘極、一個被連接來接收輸入訊號X3的第 一汲極/源極、和一個連接到緩衝器940之輸入端的第二汲 10 極/源極。緩衝器940供應輸出訊號OUT。 四個輸入多工器930可以依據在表III中所示的真值表 來運作。
表III "ΑΪ A0 OUT 0 0 X3 0 1 X2 1 0 XI 1 1 X0 如所見的一樣，與一個習知CMOS 4-至-1多工器910比
15 較起來一個4-至-1多工器930可以實質上減少裝置總數。 本發明之各式各樣的實施例亦可以被使用來強加高阻 抗狀態在特定的節點。一個如此的電路的例子是被顯示在 第10圖中。 第1〇圖是為本發明之實施例之三-態驅動器1000的電 20 路不意圖。 三-態驅動器1000接收一個輸入訊號Vin、一個三-態致 27 200812236 . 5 • 能訊號Vtristate並且提供一個輸出訊號V〇ut。三-態驅動器 1000可以包括一個4T NFET 1010和一個4T PFET 1020。4T NFET 1010具有一個被連接來接收輸入訊號vin的前閘極、 一個被連接來接收一個互補式三-態致能訊號/Vtristate的後 閘極、一個連接至輸出訊號Vout的沒極、和一個接地的源 極。4T PFET 1020具有一個被連接來接收輸入訊號Vin的前 閘極、一個被連接來接收三-態致能訊號Vtristate的後閘 極、一個連接至電源Vdd的源極、和一個連接至輸出訊號 Vout的沒極。 10 當三-態致能訊號Vtristate是為邏輯低而互補式三-態 致能訊號/Vtristate是為邏輯高時，三-態驅動器1000會運作 如一個驅動器/反相器。然而，當三-態致能訊號Vtristate是 為邏輯高而互補式三-態致能訊號/Vtd state是為邏輯低時， 三-態驅動器1000可以是處於一個三-態狀態，因為4T FET 15 • 1020和1010會被置於高阻抗狀態。 這樣，互補式4T FET可以被使用來把一個電路節點置 於南阻抗狀態。 第11A圖是為本發明之實施例之正反器11〇〇的電路示 意圖。 20 正反器1100可以分別在節點N3和N4接收輸入訊號 (Vinl和Vin2)作為輸入。正反器1100包括4T NFET(1120和 140)及4T PFET(1110和 1130)。4T PFET U10具有一個連接 至卽點N3的前閘極、一個連接至一個内部閂節點]ST2的後閘 極、一個連接至電源Vdd的源極、和一個連接至一個内部閃 28 200812236 節點N1的汲極。4TNFET1120具有一個連接至節點N1的前 閘極、一個連接至内部閂節點N2的後閘極、一個接地的源 極、和一個連接至内部閂節點N1的汲極。4T PFET 1130具 有一個連接至郎點N4的前閘極、一個連接至内部節點n 1的 5 後閘極、一個連接至電源Vdd的源極、和一個連接至内部節 點N2的汲極。4TNFET 1140具有一個連接至節點N4的前閘 極、一個連接至一個内部節點]^的後閘極、一個連接至内 部卽點N2的沒極、和一個接地的源極。 4T JFET (1110和1120)可以形成一個第一反相電路而 10 4T JFET(1130和1140)可以形成一個第二反相電路。該第一 反相電路會準備内部節點N1作為一個到第二反相電路之在 後閘極之輸入的輸出，而第二反相電路準備内部節點N2作 為至第一反相電路之在共同連接之後閘極之輸入的輸出。 這樣，一個閂電路會被形成。 15 可以了解的是，任一輸入訊號(Vinl和Vin2)，或者該等 處於互補形式的訊號，可以被用來把一個資料值寫入至正 反器1100。 第11B圖顯示與在第11A圖中所示之那個相似之正反 器的一個特定應用。第11B圖是為一個兩-埠記憶體細胞 20 1150的方塊示意圖。在所顯示的例子中，兩-埠記憶體細胞
1150可以包括一個與第11A圖之那個相似的正反器11〇〇。如 此的正反器1100可以包括由4T NFET 1156連接至位元線 /BL2的節點N1、由4T NFET 1152連接至位元線BL2的節點 N2、由4TNFET1154連接至位元線BL1的節點N3、和由4T 29 200812236 NFET 1158連接至位元線/BL1的節點N4。 裝置1152和1156可以具有共同連接至一條第一字線 1160的閘極。裝置1154和1158可以具有共同連接至一條第 一字線1162的閘極。在如此的配置中，一個正反器11〇〇為 5 了 5貝寫運作可以經由字線1162和位元線BL1與/BL1，或者 經由字線1160和位元線BL2與/BL2來被存取。 本發明亦可以被使用來偵測在不同周期性訊號之間的 變化。如此的實施例會有利地使用一個4T FET的所有電 極。如此之配置的例子是被顯示在第12a至12D圖中。 10 請參閱第12A圖所示，本發明之實施例之領先相位偵測 器的電路示意圖是為提出而且是以標號12〇〇標示。 領先相位偵測器1200可以接收時鐘訊號Clk和參考時 鐘訊號/CLKR而且可以供應一個領先訊號/LEAD。領先相
位偵測器1200可以包括4T NFET 1202和一個負載1204。4T IS NFET 1202可以在前閘極接收時鐘訊號CLK而在後閘極接 收參考時鐘訊號/CLKR。4T FET 1202可以具有一個接地的 源極和一個被連接來供應領先訊號/LEAD的汲極。負載 1204可以連接在電源Vdd與供應領先訊號/LEAD的節點之 間。 20 請參閱第12B圖所示，本發明之實施例之落後相位偵測 器的電路示意圖被提出而且是以標號121〇標示。
落後相位偵測器1210可以接收時鐘訊號/CLK和參考 時鐘訊號CLKR而且可以供應一個落後訊號/LAG。落後相 位偵測裔1210可以包括4丁 NFET 1212和一個負載1214。4T 30 200812236 NFET 1212可以在前閘極接收時鐘訊號/CLK而在後閘極接 收參考時鐘訊號CLKR。4T FET 1212可以具有一個接地的 源極和一個被連接至落後訊號/LAG的汲極。負載1214可以 連接在電源Vdd與一個供應落後訊號/LAG的節點之間。 5 現在請參閱第12C圖所示，——個時序圖顯示第12A圖之
領先相位偵測器1200的運作。當時鐘訊號CLK領先參考時 鐘訊號CLKR時(參考時鐘訊號/CLKR是為被反相的參考時 鐘訊號CLKR)，4T NFET 1202會被打開而領先訊號/LEAD 在領先的時間期間會轉態成低。 10 現在請參閱第12D圖所示，一個描繪落後相位偵測器 1210之運作的時序圖是被提出。當時鐘訊號clk(時間訊號 /CLK是為被反相的時鐘訊號CLK)落後參考時鐘訊號CLKR 時，4T NFET 1212被打開而落後訊號/LAG在落後的時間期 間轉態成低。 15 各式各樣的實施例能夠進一步包括邏輯方塊控制電 路。 現在請參閱第13 A圖所示，本發明之實施例的雙模式邏 輯電路是被提出在一個方塊示意圖中而且是以標號1300標 示。雙模式邏輯電路1300可以包括一個低功率邏輯電路 20 1310和一個可變速度邏輯電路1320。低功率邏輯電路1310 可以接收一個時序訊號Timing Signal而且可以提供一個致 能訊號Enable。$變速度邏輯電路1320可以接收致能訊號 Enable和邏輯輸入Logic Inputs，而且可以根據邏輯輸入 Logic Inputs的邏輯值來提供一個或者多個輸出OUTPUT。 31 200812236 現在請參閱第13 B目所示…個购本發明之實施例之 雙模式邏輯電路1300之運作的時序圖是被提出。當時序訊 號Timing Signa丨被不作動時，低功率邏輯電路i3i〇提供具 有-個不作動位準的致能訊號Enable。例如，當一個積體 5電路是處於低功率模式及/或低功率邏輯電路i3i〇不是正 在輸出任何有效訊號時，致能訊號Enable會被不作動。
虽致能sfl號Enable處於一個低邏輯位準時，可變速度 邏輯電路mo能夠在一個低功率，或者慢模式下運作。X 一相對地¥日守序訊號疋作動時，低功率邏輯電路131 〇 1〇會供應一個被作動的致能訊號Enable。例如，當一個積體 電路是處於一個高功率模式及/或低功率邏輯電路是 正在輸出有效訊號時，致能訊號Enable會被作動。 當致能訊號Enable被作動時，可變速度邏輯電路132〇 會從-個慢模式切換到-個快模式(即，較高的切換電流）。 15這樣’當時序不是關鍵或者當邏輯輸入未被穩定化時，例 如，可變速度邏輯電路丨320會在一個低功率模式下運作， 而且電力消耗會被降低。 可變速度邏輯電路1320可以包括4T FET裝置而且致能 訊號Enable(或者其之顛倒，依據該裝置的傳導性而定）可以 2 〇被供應到選擇之jF ET裝置的一個閘極（最好是後閑極)俾可 調制被選擇之裝置的驅動強度。這樣，電力消耗和快邏輯 電路的速度會在預定時間增加。 現在請參閱第14圖所示，與在第13A圖中之那個 相似之雙模式邏輯的一個例子是被顯示在一個方塊示意 32 200812236 圖，而且是以標號1400標示。雙模式邏輯14〇〇可以包括一 組4T PFET 1402和一組4T NFET 1404。在該組 1402之内， 每個4T PFET中之一者可以接收一個輸入訊號或者被連接 至一個内部邏輯節點俾可提供一個想要的函數。同時，每 5個如此之4T PFET的另一個閘極可以藉著切換電路1406來 連接至兩個低偏壓電壓Vbias L01或Vbias L02中之一者。 低偏壓電MVbias L02在電位上可以比vbias L01低。 仍請參閱第14圖所示，在該組14〇4之内，每個4TNFET 的一個閘極可以接收一個輸入訊號或者連接至一個内部邏 10輯節點來提供一個想要的函數。同時，每個如此之4TNFET 的另一個閘極可以藉著切換電路14〇8來連接至兩個高偏壓 電壓Vbias HI 1或Vbias HI2中之一者。高偏壓電壓vbias HI2 在電位上可以比Vbias HI 1高。 根據όίΐ號Enable和其之互補式訊號/£nabie，每個切換 15電路1406和1408可以提供低阻抗路徑到一個對應的偏壓電 壓。 這樣’在苐一運作模式中（例如，低功率、低速度），4τ FET可以具有由閘極電壓vbias L01和Vbias HI1影響的通 道傳導性。然而，在第二運作模式中（例如，高功率、高速 20度）’ 4T FET可以具有由閘極電壓vbias L02和Vbias ΗΠ影 響的通道傳導性，其能夠增加通道傳導性超越第一運作模 式。 要/主思的疋4T JFET裝置’根據該等實施例，可以包括 在一個閘極與源極/汲極之間的p_n接面。為了這原因，一個 33 200812236 電源電壓可以被設定不大於〇·6伏特俾可防止這些接面的 順向偏壓。電源電壓可以實質上比0.6伏特低。 根據本發明的其他實施例，4Τ JFET裝置可以形成供不 同應用用的類比電路，包括但不限於訊號產生及/或訊號處 5理。如此之實施例之其中兩個很可能的例子是被顯示在第 15和16圖中。 請參閱第15圖所示，一個振幅調制(am)電路是被顯示 在一個方塊示意圖而且是以標號1500標示。一個八]\1電路 1500可以包括一個4TNFET 1502、一個供前閘極用的第一 10偏壓電路1504、一個偏壓/負載電路1506、和一個供後閘極 用的第二偏壓電路1508。偏壓電路15〇4至1508可以偏壓4T NFET 1502來在一個線性模式下運作。一個線性模式區域 IMPLY THAT該沒極電流是與該輸入電壓成線性比例。 4TNFET可以在前閘極接收一個第一輸入訊號vu、在 15後閘極接收一個弟二輸入訊號Vi2、並且在一個於没極與偏 壓/負載電路1506之間的節點提供一個輸出訊號y〇ut。 第15圖之電路的運作是被顯示在第16圖中。一個訊號 Vil可以是一個周期性載體訊號。一個訊號vi2可以是一個 資料訊號。由於該資料訊號Vi2改變，4TNFET的通道阻抗 20會對應地改變。結果，在4T NFET 1502之汲極引出的電流 將會改變，調制該輸入訊號來產生一個振幅調制輸出訊號 Vcrnt。汲極電流(Id)能夠跟隨後面的關係：
Id = KiVil + K2Vi2 其中，Ki是為相對於前閘極的線性轉移特性，而是為相 34 200812236 對於後閘極的線性轉移特性。 當然，該等實施例不被限定為具有在線性運作模式下 運作的4T】FET裝置。其_實關可叫括在祕性模式 下運作的4TJFET裝置。其中-個很可能的例子是被顯示在 5 第17圖中。 第17圖顯示一個μ級放大器/解調制器電路17〇〇，其具 有一個4TNFET 1702、一個第一偏壓電路17〇4、一個偏壓/ 負載電路1706、-個第二偏壓電路17〇8、和一個滤波器電 路1710 〇 ° 在第17圖的配置中，一個4T NFET可以被偏壓來在一 個非線性杈式下運作。結果，一個汲極電流跟隨後面的關 係
Id = KjVil, + K2Vi2b， 其中，a关1且b关1。 5 在所描述的應用中，輸入訊號會如下面所示變化，導 致在4TNFET 1702之汲極的電壓（v〇1)是如下所示：
Vil = V〇isin(6Jit + 0 0,
Vi2 = V02sin(〇2t + 02)， V〇l =/{“ + ω2)，（ωι 一 ω2)··_} 〇 濾波器電路1710然後可以過濾訊號ν〇1俾可輸出想要 的頻率成分。作為一個例子，濾波器電路171〇可以運作如 一個低通濾波器來產生一個輸出訊號v〇2如下： ν〇2=/(ωι - ω2) 或者，該濾波器電路1710可以運作如一個高通/帶通濾波器 35 200812236 來產生一個輸出訊號V〇2如下： ν〇2—,(〇ι + 〇2) 在又另一個實施例中，本發明亦可以被使用於脈衝寬 度調制。一個如此的例子是被顯示在第18Α圖中。 5 現在請參閱第18Α圖所示，本發明之實施例之脈衝寬度 调制電路的電路示意圖是被提出而且是以標號1800標示。 脈衝寬度調制電路1800可以接收一個輸入訊號Vi和一 個參考訊號Vref而且可以提供一個調制輸出訊號v〇ut。脈衝 寬度調制電路1800可以包括一個偏壓電路1810、一個偏壓 10負載、和一個4T NFET 1830。偏壓電路1810可以在一 個電極接收電源Vdd而且可以連接至4T NFET 1830的前閘 極。4T NFET 1830可以在前閘極接收輸入訊號vi而在後閘 極接收參考訊號Vref。4T NFET 1830可以具有一個連接至 該供應輸出訊號Vout之節點的汲極和一個接地的源極。偏 15壓負載1820可以在一個電極接收電源Vdd而且可以具有另 一個連接至該供應輸出訊號Vout之節點的電極。 現在請參閱第18B圖所示，一個描繪本發明之實施例之 脈衝寬度調制電路1800之運作的時序圖是被提出。
偏壓電路1810可以供應一個DC偏移偏壓到4T NFET 20 1830的前閘極。輸入訊號Vi可以供應一個AC訊號到該DC 偏移偏壓。該DC偏移偏壓電壓可以相對於4T NFET 1830 的臨界電壓來被選擇。參考訊號Vref可以被供應到4T NFET 的後閘極來調制4TNFET 1830的前閘極臨界電壓。 輸入訊號Vi的工作週期可以據此被調制來供應調制輸 36 200812236 出訊號Vout。這能夠被描繪在第18B圖中，當參考訊號Vref 處於一個相當低的電壓位準時，4T NFET Vref的前閘極臨 界電壓會位移在該由偏壓電路181〇所供應的DC偏壓之上 而輸出訊號Vout可以具有一個如在時間tl與t2之間所描繪 5之較窄的低脈衝寬度。然而，當參考訊號Vref是處於一個 相當高的電壓位準時，4T NFET 1830的前閘極臨界電壓可 以位移在該由偏壓電路1810所供應的DC偏壓下面而輸出 訊號Vout可以具有一個如在時間〇與料之間所描繪之較寬 的低脈衝寬度。這樣，一個脈衝寬度調制電路18〇〇可以藉 10由實質地使用一個藉由根據輸入訊號Vi與4T NFET 1830之 調制臨界電壓之交點來決定一個調制輸出訊號之相交方法 (intersective method)來調制輸入訊號Vi的脈衝寬度。 這樣，一個4T JFET可以在一個線性模式或者非線性模 式下運作來提供不同的類比電路函數。在以上的說明中， 15為了說明目的，很多特定細節是被提出俾可提供本發明的 貝祕了解。然而，對於熟知此項技術的人仕而言很顯然的 是’本發明能夠在沒有這些特定細節之下被實施。在其他 的例子中，眾所周知的電路、結構、和技術可能未被詳細 地顯示或者能夠以方塊圖形式顯示俾可避免不必要地模糊 20 這說明的理解。 在說明書中的“一個實施例“或者“一實施例“意思為一 個與5亥實施例相關地描述的特定特徵、結構、或者特性是 被包括在本發明的至少一個實施例内。在說明書中不同之 地方之片語“在一個實施例中“的呈現不必是全部指向相同 37 200812236 的實施例。於此中所使用的名詞“連接“或者“電氣連接“可 以包括直接連接和經由一個或多個中間組件來間接連接。 此外，要了解的是，本發明的實施例可以在無一個未 被特別揭露的元件或者步驟下被實施。即，本發明的發明 5 特徵可以包括一個元件的消除。 雖然於此中所提出之各式各樣的特定實施例業已被詳 細描述，本發明在沒有離開本發明的精神與範圍下能夠遭 遇各式各樣的改變、替代、和修改。據此，本發明是傾向 於僅受由後附之申請專利範圍所界定的限制。 10 【圖式簡單說明】 弟1A圖疋為本發明之實施例之一種四個端子n_通道接 面場效電晶體(4TNFET)的電路示意圖。第⑺至⑺圖是為顯 示與第1A圖之那個相同之4TNFET之例子的不同圖示。 第2A圖是為本發明之實施例之一種四個端子η·通道接 15面FET (4T NFET)的電路示意圖。第2B至2F圖是為顯示與第 2A圖之那個相同之4TNFET之例子的不同圖示。
第3A和3B圖是為與第2A圖之那個相似之4T NFET的 電流-電壓轉移特性。第3C和3D圖是為本發明之實施例之一 種單一閘極空乏(SD) 4T NFET的電流-電壓特性。第犯和3F
20圖疋為本發明之實施例之一種單一閘極增強（SE) 4T NFET 的電流-電壓特性。 第4A至4D圖是為不同實施例之邏輯電路的電路示意 圖。第4E至犯圖顯示互補式金屬氧化物半導體(CM〇s)邏輯 電路功能是如何能夠被轉化成互補式4T !^丁電路配置。第 38 200812236 • 5 41圖是為本發明之實施例之一種三輸入端邏輯電路的電路 示意圖。 第5圖是為本發明之實施例之複雜邏輯閘的電路示意 圖。 第6圖是為本發明之實施例之動態邏輯電路的電路示 意圖。 第7圖是為本發明之另一實施例之另一動態邏輯電路 的電路示意圖。 第8A圖是為一種以MOS技術實現之習知多工器電路 10 的示意圖。第8B圖是為本發明之實施例之多工器電路的示 意圖。第8C圖是為一個顯示第8B圖之電路之運作的圖表。 第9A圖是為一種四至一多工器的方塊圖。第9B圖是為 一種習知CMOS四至一多工器的電路示意圖。第9C圖是為 本發明之實施例之一種四至一多工器的電路示意圖。 15 • 第10圖是為本發明之實施例之一種三態驅動器的電路 示意圖。 第11A圖是為本發明之實施例之一種正反器的電路示 意圖。第11B圖是為一種能夠包括與第11A圖之那個相似之 正反器之兩-埠記憶體細胞的方塊示意圖。 20 第12 A圖是為本發明之實施例之一種前導相位偵測器 的電路示意圖。第12B圖是為本發明之實施例之一種落後相 位偵測器的電路示意圖。第12C圖是為一個描繪第12A圖之 前導相位偵測器之運作的時序圖。第12D圖是為一個描繪 12B圖之落後相位偵測器之運作的時序圖。 39 200812236 第13A圖是為本發明之實施例之雙模式邏輯電路的方 塊示意圖。第13B圖是為一個描繪第13A圖之雙模式邏輯電 路之運作的時序圖。 第14圖是為一個顯示本發明之實施例之雙模式邏輯的 5 方塊示意圖。 第15圖是為本發明之實施例之振幅調制電路的方塊示 意圖。 第16圖是為一個顯示第15圖之電路之運作的時序圖。 第17圖是為本發明之實施例之一個放大器/解調制器 10 的方塊示意圖。 第18A圖是為本發明之實施例之脈衝寬度調制（pwM) 電路的方塊示意圖。第18B圖是為-麵示第18A圖之電路 之運作的時序圖。
1900 f^n-ititJFET 150 通道區域 1910 控制閘極 1920 沒極
100B 4TNFET 100C 4TNFET 170 隔離區域 1930 源極 100 4TNFET 110 前閘極 172 隔離層 100D 4TNFET 182 絕緣基體 120 源極
200 4Tp-通道JFET 130 沒極 310 線 140 後閘極 320 線 40 200812236
330 線 610 4TPFET 620 4TNFET 340 線 630 4TNFET 640 4TNFET 400 邏輯電路 650 放電4TNFET 410 420 4TPFET 4TNFET IV600 反相器 440 兩裝置電路 700 邏輯閘 442 4TPFET 710 4TPFET 444 4TNFET 720 4TNFET 450 邏輯電路 730 740 4TNFET 4TNFET 452 454 4TPFET 4TNFET IV700 反相器 456 4TNFET 800 資料開關 460 邏輯電路 462 4TPFET 802 資料開關 464 466 4TPFET 4TNFET 900 4-至-1多工器 470 單一 SD4TPFET 902 2-至-1多工器 472 單一 SD4TNFET 904 2-至-1多工器 474 單一 SE4TPFET 906 2-至4多工器 476 單一 SE4TNFET 910 習知CMOS Φ至-1多工器 492 494 SD4TPFET 4TPFET 902b 2-至-1多工器 496 498 SE4TNFET 4TNFET 904b 2-至-1多工器 500 邏輯電路 906b 2-至-1多工器 510 520 4TPFET 4TPFET 930 4-至-1多工器 530 4TNFET 932 4TNFET 540 4TNFET 934 4TNFET 600 邏輯電路 936 938 4TNFET 4TNFET 41 200812236 940 1000 1010 1020 1100 1120 1140 1110 1130 1150 1152 1154 1156 1158 1160 1162 1200 1202 1204 1210 1212 1214 1300 1310 1320 1400 1402 1404 緩衝器 三態驅動器 4TNFET 4TPFET 正反器
ΕΤΕΤΕΤΕΓ紺ETETETET NFNFPFEPFEiNFNFNFNF 4T4T4T4T.4T4T4T4T 胞
字線 字線 領先相位偵測器 4TNFET 負載 落後相位偵測器 4TNFET 負載 雙模式邏輯電路 低功率邏輯電路 可變速度邏輯電路 雙模式邏輯電路 4TPFET 4TNFET 1406 切換電路 1408 切換電路 1500 振幅調制電路 1502 4TNFET 1504 第一偏壓電路 1506 偏壓/負載電路 1508 第二偏壓電路 1700 1-級放大器/解調制器電路 1702 4TNFET 1704 第一偏壓電路 1706 偏壓/負載電路 1708 第二偏壓電路 1710 滤、波器電路 1800 脈衝寬度調制電路 1810 偏壓電路 1820 偏壓負載 1830 4TNFET Vdd 電源 Vout 輸出節點 Vrnl 第一輸入節點 Vm2 第二^入節點 Vss 低電源位準 42 200812236
Vm3 輸入節點 T80 NMOS電晶體 T81 NMOS電晶體 DATAX :資料 B80 輸入緩衝器 TO 4TNFET Vs 輸入 Vb 輸入 XO 輸入訊號 XI 輸入訊號 X2 輸入訊號 X3 輸入訊號 AO 選擇訊號 A1 選擇減 OUT 輸出訊號 /AO 選擇訊號 /A1 選擇訊號 Vtristate三-態致能訊號 /Vtristate三-態致能訊號 N1 節點 N2 節點 N3 節點 N4 節點 /BL2 位元線 BL2 位元線 BL1 位元線 /BL1 位元線 CLK 時鐘訊號 /CLKR 參考日梅訊號 /LEAD 領先虎 /CLK 時鐘訊號 CLKR 參考日梅訊號 /LAG 勤灸訊號 VbiasLOl 低偏壓電壓 VbiasL02低偏壓電壓 VbiasHIl 高偏壓電壓 VbiasHI2 高偏壓電壓 Vil 第一輸入訊號 Vi2 第二^入訊號 Vref 爹考訊號 43

Claims (1)

  1. 200812236 十、申請專利範圍： 1.一種邏輯電路，包含： 至少一個輸入節點； 至少一個輸出節點；及 5 至少一個連接在該至少一個輸入節點與輸出節點之 間的接面場效電晶體(JFET)，其包括第一傳導性類型的第 一閘極和第二閘極及在該第一閘極與第二閘極之間之第 二傳導性類型的通道區域，該通道區域把皆為第二傳導性 類型的源極區域和汲極區域連接。 10 2.如申請專利範圍第1項所述的邏輯電路，其中； 該JFET是從由一個η-通道裝置和一個p-通道裝置構 成的組別選擇出來。 3. 如申請專利範圍第1項所述的邏輯電路，其中： 該邏輯電路包含數個具有第一和第二閘極的JFET， 15 包括至少一個具有一個連接在一個第一内部節點和一個 低電源節點之間之源極-汲極路徑的η-通道JFET和至少一 個具有一個連接在一個第一内部節點與一個高電源節點 之間之源極_沒極路徑的p-通道JFET。 4. 如申請專利範圍第3項所述的邏輯電路，其中： 20 該至少一個p-通道JFET具有一個連接至一個第一輸 入節點的前閘極和一個連接至一個第一預定電位的後閘 極，而該至少一個η -通道J F E T具有一個連接至該第一輸入 節點的前閘極和一個連接至一個第二預定電位的後閘 極，該第一内部節點是連接至該輸出節點，而該邏輯電路 44 200812236 供應一個反相器函數。 5·如申請專利範圍第1項所述的邏輯電路，其中· 該邏輯電路包含至少一個第一 至少一 第二傳導性類型的JFET， 得 >性類型的JFET和
    10 15
    20 :第::導性類型的JFET是為一個單—閘極空乏模 式衣置，其響應於一個在該第—傳導性類型肿τ之前閉 極或後閘極的第-邏輯位準來提供_個低阻抗路径，且 該第二傳導性類型的JFET是為—個單一間極增強模 式裝置，其僅響應於-個在該第二傳導性類型肌τ之前 閘極和後閘極的第二邏輯位準來提供—個低阻抗路徑。 6.如申請專利範圍第1項所述的邏輯電路，其中： 該邏輯電路包含數個具有第一和第二間極的jfet， 包括數個各具有一個連接在一個第一電源節點與一個内 部節點之間之源極·没極路徑之第—通道傳導性類型的 JFET ’至4 -個第—通道傳導性類型的具有一個連 接至一個第一輸入節點的前閘極和一個連接至一個第二 輸入節點的後閘極，及數個各具有一個互相串聯地配置在 該内部節點與-個第二電源節點之間之源極没極路徑之 第一通道傳導性類型的】FET，至少—個第二通道傳導性 類型的JFET具有-個連接至該第一輸入節點的前間極和 一個連接至該第二輸入節點的後閘極。 7·如申請專利範圍第1項所述的邏輯電路，其中： 該至少一個JFET包括 至少一個動態預先充電JFET，其具有一個連接至一 45 200812236 個電源節點的源極-汲極路徑和共同地連接至一個周期性 地在邏輯位準之間改變之時鐘訊號的一個前閘極與後閘 極，及 至少一個邏輯決定JFET，其具有一個與動態預先充 5 電】!^丁之源極-汲極路徑串聯連接的源極-汲極路徑、一個 連接至一個第一輸入訊號節點的前閘極和一個連接至一 個第二輸入訊號節點的後閘極。 8·如申請專利範圍第1項所述的邏輯電路，其中： 該至少一個JFET包括一個輸入切換JFET，其具有一 10 個連接至一個第一輸入節點之源極-汲極路徑的第一端、 一個連接至一個第一訊號節點的前閘極和一個連接至一 個第二訊號節點的後閘極，該第一輸入節點和第二輸入節 點改變該至少一個JFET的臨界電壓；及 一個具有一個連接至該源極-汲極路徑之第二端之輸 15 入的驅動器電路，其依據該至少一個JFET的臨界電壓來 驅動在至少第一與第二位準之間的驅動器輸出訊號。 9·如申請專利範圍第1項所述的邏輯電路，其中： 該至少一個JFET包括 一個第一JFET，其具有一個連接在一個第一輸入節 20 點與一個第一輸出節點之間的源極-汲極路徑、一個被連 接來接收一個第一多工器（MUX)控制訊號的前閘極、一個 被連接來接收一個第二MUX控制訊號的後閘極，及 一個第二JFET，其具有一個連接在一個第二輸入節 點與該第一輸出節點之間的源極-沒極路徑、一個被連接 46 200812236 來接收一個反相第一MUX控制訊號的前閘極、一個被連 接來接收一個反相第二MUX控制訊號的後閘極。 10. 如申請專利範圍第1項所述的邏輯電路，其中·· 該前閘極與後閘極中之一者是被連接來接收一個把 5 該至少一個JFET置於一個相當高阻抗狀態的三-態訊號 而該前閘極與後閘極中之另一者是被連接來接收一個輸 入訊號。 11. 如申請專利範圍第1項所述的邏輯電路，其中： 該至少一個JFET包括 10 一個第一通道傳導性類型的第一JFET，其具有一個 連接至一個第一電源節點的源極、一個連接至一個第一 閂節點的沒極和一個連接至一個第一輸入節點的閘極， 一個第一通道傳導性類型的第二JFET，其具有一個 連接至該第一電源節點的源極、一個連接至一個第二閂 15 節點的汲極和一個連接至一個第二輸入節點的閘極， 一個第二通道傳導性類型的第一JFET，其具有一個 連接至一個第二電源節點的源極、一個連接至該第一閂 節點的汲極和一個連接至該第一輸入節點的閘極，及 一個第二通道傳導性類型的第二JFET，其具有一個 20 連接至該第二電源節點的源極、一個連接至該第二閂節 點的汲極和一個連接至該第二輸入節點的閘極。 12. 如申請專利範圍第1項所述的邏輯電路，其中·· 該至少一個JFET包括數個JFET，各個如此的JFET 具有一個被連接來接收一個致能訊號的後閘極，在第一 47 200812236 運作模式中該致能訊號增加該通道的傳導性而在第二運 作模式中該致能訊號降低該通道的傳導性。 13·如申睛專利範圍第1項所述的邏輯電路，其中： 該至少一個JFET包括一個形成於一個半導體基體 5 上之第一傳導性類型的多晶矽閘極，該半導體基體包括 通道&域、汲極區域、源極區域、和第二鬧極。 14.如申晴專利範圍第1項所述的邏輯電路，其中： 該至少一個JFET包括一個形成於該通道區域之第 一側之第一傳導性類型的第一多晶矽閘極，和一個形成 10 於與該通道區域之第一側相對之通道區域之第二侧之第 一傳導性類型的第二多晶矽閘極。 15·—種藉著兩個被獨立控制之控制電極之運作來改變一 個電晶體通道之傳導性的電路，包含： 至少一個接面場效電晶體(JFET)，其具有一個連接 15 至一個訊號輸出節點的源極-汲極路徑、一個被連接來接 收一個第一輸入訊號之第一傳導性類型的第一閘極、一 個被連接來接收一個與該第一輸入訊號不同之第二輸入 訊號之第一傳導性類型的第二閘極、和一個第二傳導性 類蜇的通道區域是設置在該第一閘極與第二閘極之間， 2〇 該通道區域把同樣為第二傳導性類型的一個源極區域與 一個汲極區域連接；及 一個連接在該至少一個JFET之汲極與一個第一電 源節點之間的負載電路。 16.如申請專利範圍第I5項所述的電路，其中： 48 200812236 該第一閘極是被連接來接收一個第一周期性訊號， 該第二閘極是被連接來接收一個第二周期性訊號， 及 該汲極產生一個輸出訊號，該輸出訊號表示在該第 5 一周期性訊號與第二周期性訊號之間的至少一種類型相 位差。 Π.如申請專利範圍第15項所述的電路，更包括： 一個連接至該汲極的濾波器電路，其過濾掉該輸出 訊號之至少一個頻率範圍。 10 18.如申請專利範圍第15項所述的電路，其中： 該至少一個JFET包括一個形成於一個半導體基體 之上之第一傳導性類型的多晶矽閘極，該半導體基體包 括通道區域、汲極區域、和源極區域。 19.一種積體電路，包含： 15 數個形成在一個半導體基體中的接面場效電晶體 (JFET)，每個JFET包括第一傳導性類型的一個第一閘極 和一個第二閘極、一個在第二傳導性類型之第一閘極與 第二閘極之間之把同樣為第二傳導性類型之一個源極區 域與一個汲極區域連接的通道區域，至少一個第一 20 JFET，其具有根據一個第一訊號來被控制的第一閘極和 根據一個第二訊號來被控制的第二閘極； 數個包括η-通道JFET的JFET，在其中，第一傳導性 類型是為P-型而第二傳導性類型是為η-型；及 數個更包括Ρ-通道JFET的JFET，在其中，第一傳導 49 200812236 性類型是為η-型而第二傳導性類型是為p-型。 20. 如申請專利範圍第19項所述的積體電路，其中： 該等JFET中之至少一者是為一個單一閘極空乏模 式裝置，其響應於其之第一閘極與第二閘極中之處於一 5 個第一邏輯位準之一者來提供一個低阻抗源極-汲極路 徑。 21. 如申請專利範圍第19項所述的積體電路，其中： 該等JFET中之至少一者是為一個單一閘極增強模 式裝置，其響應於其之皆處於一個第一邏輯位準之第一 10 閘極和第二閘極來提供一個低阻抗源極-汲極路徑，但當 僅該第一與第二閘極中之一者是處於該第一邏輯位準時 不提供該低阻抗源極-汲極路徑。 22. 如申請專利範圍第19項所述的積體電路，其中： 該第一JFET是為第一傳導性類型的JFET ;且 15 該數個JFET包括至少一個第二傳導性類型的第二 JFET，其之第一閘極是依據一個第三訊號來被控制而其 之第二閘極是依據一個第四訊號來被控制。 50
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