TW200539180A - Semiconductor memory device without decreasing performance thereof even if refresh operation or word line changing operation occur during burst operation - Google Patents

Semiconductor memory device without decreasing performance thereof even if refresh operation or word line changing operation occur during burst operation Download PDF

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Description

200539180 九、發明說明： L 明戶斤屬^^支4軒々真3 相關申請案對照 本申請案是以於2004年5月25日提出申請之早前曰本 5專利申請案第2004_154561號案為基礎並且主張該曰本專 利申請案之優先權的利益，該日本專利申請案的整個内容 是被併合於此中作為參考。 發明領域 本發明有關於一種半導體記憶體裝置及一種控制半導 10體記憶體裝置的方法，更特別地，是有關於一種^求高速 處理之使用DRAM記憶體核心的半導體記憶體裝置及一種 控制該半導體記憶體裝置的方法。 L先前冬舒;3 發明背景 15 料來，叢發運作財被麟對-半導體記憶體裝置 (記憶體）的快速存取。叢發運作是傾向於在高速下齡從 外部的資料輪入/至外部的資料輸出。在叢發運作中在: 個讀取或者寫入命令是從外部提供時所提供的—個位址是 被設定為-初始值而在那個之後，後續必需的位址是内部 20地產生而且是與一個外部訊號（時鐘訊號：CLK)同步 化。例如，同步DRAM (SDRAM)具有如此的功能。在一 種習知的半導體記憶體裝置中，-個在感應_放大之後從記 憶體核心輪出資料的讀取/寫入訊號（CL)是自” CLK，，產 生c疋用末作動6亥感應放大為俾可在讀取運作（read) 200539180 的情況中從該記憶體核心讀取資料，及在寫入運作 (WRITE)的情況中用來把資料寫入到該記憶體核心。 此外’例如，在偽靜態RAM (SRAM)界面的情況中， 一個恢復運作（REF)是在READ或WRITE的間隔中被執 5行。在一個於其中，一個具有不受限之叢發長度（BL)之 叢發運作是有可能之半導體記憶體裝置的情況中，一個列 位址能夠在該叢發運作期間被改變而這需要字線的改變。 该REF與該字線的改變會妨礎一個來自”clk”的周期 性讀取/寫入訊號要求（CL要求）。如果該REF和該字線的 10改變運作具有優先權的話，一個恢復時間與一個週期性能 被犧牲而且這降低該半導體記憶體裝置的性能。 關於具有叢發模式的習知記憶體，一種記憶體被建 議，在其中，供處理用之資料匯流排的遮蔽控制是響應於 一個要求預定之寫入運作之禁止的遮蔽訊號來被執行藉此 15 高速讀取被造成有可能（例如，請參閱日本未審查專利公 告（Kokai)第 11-283385號案）。 此外，習知地，一種記憶體裝置業已被建議，在其中， 一個寫入放大器控制電路在根據一個命令來寫入時作動一 個寫入放大器，而且當寫入時響應於一個資料遮蔽訊號來 20 不作動該寫入放大器’及一個行解碼器控制電路控制一個 行解碼器的作動因此該行解碼器響應於該資料遮蔽訊號不 被作動（例如’請參閱曰本未審查專利公告（K〇kai)第 2000-113671 號案）。 再者，一種半導體積體電路業已被建議，在其中，一 200539180 们内^甩路於取件一個命令訊號之前在接收一個位址訊號 寺p幵1始4固運作而一個位址改變電路在接收一個内部命令 I虎或者㈣鐘城時禁止該位址訊制該内部電路的 傳輸俾可致使-個高速運作並且允許在電力消耗上的降低 5 (例如，明參閱曰本未審查專利公告⑽㈣第 2001-167576 號案）。 $知技術及其之相關的問題稍後將會配合附圖詳細地 作描述。 【潑^明内容】 10 發明概要 根據本發明，一種半導體記憶體裝置被提供，在其中， -個叢發運作是湘-個記憶體核心來被執行，該半導體 記憶體裝置包含-個在該叢發運作期間自一個預定之時序 汛號產生個頃取/寫入訊號要求的讀取/寫入觸發訊號產 15生電路，及一個從該讀取/寫入觸發訊號產生電路接收一個 輸出訊號’並且於一個剛在該輸出訊號之接收被完成及一 個列側之後續作動被完成之前之核心運作之後輸出一個讀 取/寫入訊號的讀取/寫入訊號產生電路。 該半導體記憶體裝置更可以包含一個自一時鐘訊號產 20 生一時鐘觸發訊號的時鐘觸發訊號產生電路，其中，當該 時鐘觸發訊號產生電路的輸出訊號和該讀取/寫入觸發產 生電路的輸出訊號皆被接收時，該讀取/寫入訊號產生電路 產生該讀取/寫入訊號。 此外，根據本發明，一種半導體記憶體裝置被提供， 200539180 在其中，-個叢發運作是利用一個記憶體核心來被執行， 其中，-個讀取/寫入訊號要求是在該叢發運作期間自一個 預定時序訊號產生，但是無讀取/寫人訊號被產生直到剛在 該讀取/寫入訊號要求之產生被完成及一個列側之後續作 5動被完成的該核心運作為止。 10 15 該預定時序訊號可以是一個時鐘訊號或者是_個内部 時序afl號在4叢|運作期間，_個行位址與_個列位址 可以是内部地產生而且，當該行位址是在頂部時，該列側 的重置運作可以被執行而且緊在其後，下_個列位址的字 線可以被作動以致於該叢發運作可以被連續地持續。該讀 取/寫入訊號的產生在讀取與寫人運作中可以被保持等待。 該讀取/寫入訊號會在一個自一命令訊號產生的讀取/ 寫入觸發訊號與-個自—時鐘訊號產生的時鐘觸發訊號被 接收時被產生。如果_個第—讀取/寫人訊號被輸出的話， -個第二讀取/寫人訊號觸發訊號會被產生，其是與一個自 從忒第凟取/寫入訊號取用一個時序之命令訊號產生 的第一碩取/寫入觸發訊號相等，而且當該第二讀取/寫入訊 唬與一個在下一個時鐘時序產生的時鐘觸發訊號皆被接收 時，一個後續的讀取/寫入訊號會被產生。 當一個行位址與一個列位址在該叢發運作期間被内部 地產生而且一個重置運作是在該行位址在頂部之瞬間被執 /亍而且’緊在其後’下一個列位址的字線被作動俾持續該 叢發運作時，一個第三讀取/寫入觸發訊號可以藉由自一個 子線起動訊號取用時序來被產生，而且當該第三讀取/寫入 20 200539180 觸發訊號與一個在下一個時鐘時序中產生的時鐘觸發訊號 被接收時，一個後續的讀取/寫入訊號會被產生。 該半導體記憶體裝置可以是DRAM。該DRAM可以被 構築如一個偽SRAM。 5 根據本發明，一種控制半導體記憶體裝置的方法亦被 提供，在該半導體記憶體裝置中，一個叢發運作是利用一 個需要恢復運作的記憶體核心來被執行，其中，一個讀取/ 寫入訊號要求是在該叢發運作期間自一個預定時序訊號產 生但是一個讀取/寫入訊號不被產生直到該最後的核心運 10作被完成且一個列側的後續作動被完成為止。 該預定時序訊號可以是一個時鐘訊號或者是一個内部 時序訊號。在該叢發運作期間，一個行位址與一個列位址 可以是内部地產生，而且當該行位址是在頂部時，該列側 的重置運作可以被執行而且，緊在其後，該下一個列位址 15的字線可以被作動以致於該叢發運作可以被連續地持續。 該讀取/寫入訊號的產生在讀取與寫入運作中會被保持等 待。該項取/寫入訊说會在一個自一命令訊號產生的讀取/ 寫入觸發訊號與一個自一時鐘訊號產生的時鐘觸發訊號被 接收時被產生。 20 如果一個第一讀取/寫入訊號被輸出的話，一個第二读 取/寫入机號觸發5凡號會被產生’其是與一個自一取用兮第 一讀取/寫入訊號之時序的命令訊號產生的第一讀取/寫入 觸發訊號相等，而且當該第二讀取/寫入觸發訊號與_個在 下一個時鐘時序產生的時鐘觸發訊號被接收時，該後續的 200539180 貝取寫人錢會被產生。當—個行位址與—個列位址是在 該叢發運作期間被内部地產生而且—個重置運作是在該行 位址，頂D p之瞬間被執行且下—個列位址的字線被作動俾 可持貝謂發運作4，—個第三讀取/寫人觸發訊號可以取 5用一字線㈣《的時縣被產生，而且當該第三讀取/寫 入觸發喊與-個在下—個時鐘時序產生的時鐘觸發訊號 時，該後續的讀取/寫人訊號會被產生。 該半導體記顏I置可叹DRAM。腳RAM可以被 構築如一個偽SRAM。 10 圖式簡單說明 本^月將會由於在下面配合該等附圖所陳述之較佳實 施例的描述而得到更清楚了解，在該等附圖中： 、 第1A圖和第1B圖顯示在一習知半導體記憶體裝置中 15
當一個恢《作是在-個叢發運作期間被執 作訊號波形的例子；
第2圖顯示在一習知半導體記憶體裝置中在-個字線 改變是在一個叢發運作期門站批—士 ^ 似子深 的例子· / θ被執仃時之寫入運作訊號波形 20 第3圖是為一個示意地顯示本發明之半 置之實施例的方塊圖； 導體記憶體裝 =圖是為一個顯示在第3圖中之半導體記憶體裝置内 之項取/寫人觸發_產生電路之例子的電路圖； ^圖是為-個顯示在第3圖中之半導體記憶體裝置内 之頃取/寫人觸發訊號產生電路之例子的電路圖； 10 200539180 广、第日圖、丁在本發明之半導體記憶體裝置中當-個恢 —、乍疋自叢發運仙間被執行時之寫人運作訊號波 形的例子；及 、，弟7圖顯不在本發明之半導體記憶體裳置之實施例中 田個字線文文疋在一個叢發運作期間被執行時之寫入運 作訊號波形的例子。 C實施冷式】 較佳實施例之詳細說明 在進行本發明之較佳實施例的詳細描述之前，習知的 -員丁的装置與顯不II軸方法以及它們的相關問題將會配 合第1Α圖、第1Β圖和第2圖作描述。 ，第1 Α圖#第1 Β圖顯示在-個習知半導體記憶體裝置 中田在一個叢發運作期間被恢復時寫入運作訊號波形的例 子。第1Α圖顯示一個時鐘訊號（CLK)與一個晶片致能訊 15唬（/CE1)的大致關係，而第1B圖顯示當一個恢復運作 (ref)疋在一字線〇 (WL 〇)的叢發運作（wRITE)與一字 線1 (WL-1)的叢發運作之間被執行時在該寫入運作 (WRITE)中的訊號波形。在該等圖式中，一個CL要求是在 個對應於第1B圖中之四個CLK脈衝的CLK週期自”CLK，， 〇產生而在其時該CL要求被產生的”CLK”是由”CL_CLK，，表 示。 如在第1B圖中所示，在一種習知的半導體記憶體裝置 中’ REF (恢復運作）是在先前的，，WRITE，，（對字線WL-0的 寫入運作）與後續的”WRITE”（對字線1 WL-1的寫入運作) 200539180 之間被執行，因此，該第一CL訊號（CL1)必須在時序T-1 之後被產生，在該時序T-1中，於該叢發位址之字線（WLq) 上的脈衝是在被完成的REF之後上升。 據此，’’CL-CLK”（來自CLK的CL要求：CL-1)必須在 5該時序τ-1之後被產生，而結果，這降低了該半導體記憶體 裝置的性能以致於一個執行rEF的恢復時間被延長，隨後 的命令輸入被延遲，該半導體記憶體之等待時間的值被增 加，或者一個從一個外部控制訊號輸入到一個内部 作開始的時間被延遲。在第1B圖中，該等待時間是為3，而 鲁 10且在/CE1是為低位準’’L”之後，外部資料拿取被開始而且 REF要求被執行，如果它是在，，/CE1，，從高位準”H，，轉移至低 位準”L”之前被產生的話。如果一個REF要求是在該轉移之 後被產生的話，該REF是在一個叢發運作被完成之後被執 行0 第2圖顯示在一個習知半導體記憶體裝置中如果一條 字線是在該叢發運作期間被改變的話寫入運作訊號波形的 例子。在第2圖中，一個CL要求是在一個對應於四個CLK 脈衝的週期自一個CLK產生，而且該”CLK，，，在那裡該CLK 要求被產生，是表示。 如在苐2圖中所示，在一個於其中，一個具有不受限之 叢發長度（BL)之叢發運作是有可能的半導體記憶體裝置 中’如果字線改變在4CLKs之内不完成的話，字線改變 的’’CL-CLK”間隔必須被設定為4CLK，即，CLK週期是需 要設定長，而因此，這降低該半導體記憶體裝置的性能。 12 200539180 有鑑於如上所述之習知半導體記憶體裝置的問題，本 發明之目的是為提供-種g卩使_個恢復運作與—個字 變運作是在—個錢減行亦沒有降低料 導體記憶體裝置。特別地，本發明旨在提供—種= 憶體裝置及該半導體㈣體裝置的控制方法，其中，例= 如果一個恢復運作與1字線改變運作是在-個叢發運作 期間被執灯的^’ 1性能降級，像延長—個執行咖的 I*灰復時間L遲Ik唆之命令的輸人、增加該半導體記憶體 裝置之等待時間的值、延遲—個從—外部控制訊號之輸入 10
到-内部CLK運作之開始的時間、或者延長—時鐘訊號的 週期般，是不會發生。 在下面’本發明之半導體記憶體裝置及一種控制半導 體吕己憶體裝置之方★的實_將會配合該等附圖詳細地作 描述。 15 第3圖是為一個示意地顯示本發明之半導體記憶體裝
置之實施例的方塊圖。標號丨標示一個内部恢復訊號產生電 路、標號2標不一個内部命令訊號產生電路、標號3標示一 個字線改變要求訊號產生電路、標號4標示一個時鐘觸發訊 號產生電路、標號5標示一個讀取/寫入觸發訊號產生電 20路、及標號6標示一個讀取/寫入訊號產生電路。 如在第3圖中所示，在該實施例的半導體記憶體裝置 中，一個來自外部的時鐘訊號（CLK)被輸入至一個時鐘觸 發訊號產生電路4而且，例如，一個時鐘觸發訊號 (CLK-trig: —個脈衝訊號）是在一個對應於四個”clk，，脈 13 200539180 衝的週期被產生。藉著把它内部地恢復，該内部恢復訊號 產生電路1是用來維持被儲存於一個被用作，例如，一個偽 SRAM之DRAM核心的資料。一個來自該内部恢復訊號產生 電路1的訊號是與一個來自該字線改變要求訊號產生電路 5的字線改變要求訊號（wlchp) —起被輸入到該時鐘觸發訊 號產生電路4。 一個外部控制訊號（CNTL)被輸入到該内部命令訊號 產生電路2内俾可在一個命令被輸入時根據一個讀取/寫入 (READ/WRITE)來產生一個内部命令訊號（Cmd :脈衝 10 A號）與一個狀態訊號（wrt，write)。該狀態訊號”wrt，，是 當一個晶片致能訊號（/CE1)是關閉時於一個時序改變，而 且该狀態訊號”write”是當一個字線選擇訊號（WL_Line) 是關閉時於一個時序改變（請參閱第6圖所示）。 该字線改變要求訊號產生電路3不僅產生如上所述 15的”Wlchp”且亦產生一個輸入到該讀取/寫入觸發訊號產生 電路5之表示該字線之改變的狀態訊號”WL-change”。來自 該時鐘觸發訊號產生電路4的CLK-trig及來自該讀取/寫入 觸發訊號產生電路5的讀取/寫入觸發訊號（CL-trig)是輸 入到该讀取/寫入訊號產生電路6。一個當該半導體記憶體 2〇裝置起動時執行一個重置處理的起動訊號”stt”、一個列位 址選通訊號”ras，，、該等狀態訊號”wrt”和”write”是輸入到該 呑買取/寫入訊號產生電路6俾可輸出該讀取/寫入訊號 (CL) °該”CL”被回饋到該字線改變要求訊號產生電路3與 该5買取/寫入觸發訊號產生電路5。如果該CNTL是在一個恢 14 200539180 復運作（REF)期間被輸入且該”CMD”是根據 READ/WRITE來被產生的话，來自該内部命令訊號產生電 路2之’’CMD”的產生是保持等待直到該REF被完成為止。該 等細節將會於此後配合第6圖作描述。 5 接著，例如，在一個於其中，具有未受限之叢發長度 是有可能的半導體記憶體裝置中，如果一個寫入運作是對 一條字線執行（例如，WL-0)而且一個行位址是最頂部的 話，該字線改變要求訊號產生電路3在那個時間自，，CL，，產生 WL-change和，，wlchp”。如果該”wlchp，，被產生的話，該字線 1〇被切換（例如，從WL-0切換成…^丨），而且一個”cmd” 是再次從該内部命令訊號產生電路輸出。一個供該字線改 變用的第一” CL-tng”是自該” CMD，，輸出。該讀取/寫入訊號 產生電路6自該”CLK-trig”與，，CL_trig，，產生一個”CL，，。該等 細節將會於此後配合第7圖作描述。 15 第4®是為—個顯*於在第3®巾財之半導體記憶體 裝置内之讀取/寫人觸發訊號產生電路之例子的電路圖。 如在第4圖中所不，該讀取/寫人觸發訊號產生電抑是 破構築俾可設置有，例如，延遲電路Μ,”、反相器如心 及NOR閘 55,56。 2〇 ,當—個命令被輸人時’ltd找藉由以該延遲電路52 自CMD取知時序來被產生。―旦”⑴，被產生，”①啤” 是藉著以該延遲電路51取得時序來被連續地產生。該延遲 電路52決定從該字線之選擇（起動）到感應放大器之作動 、貝料輸出準備之完成的時間，*且該延遲電路Η決定在 200539180 該第一 CL輸出被運作之後保持CL輸出等待直到一個核心 電路完成後續之CL輸出準備為止的時間（對應於在第6圖 中的延遲時間D1)。當該字線被改變時，，，WL-change”自該 CL輸出到字線改變的完成是處於高位準”H，，，而且來 5自”CL”之”CL-trig，，的輸出是在那個時間被停止。 第5圖顯示一個顯示於在第3圖中所示之半導體記憶體 裝置内之讀取/寫入訊號產生電路之例子的電路圖。 如在第5圖中所示，例如，該讀取/寫入訊號產生電路6 包含一個延遲電路61、反相器621至623、NOR閘631，632、 10 及NAND閘641至648。該等NAND閘642和643構成一個第一 正反器FF1，而該等NAND閘646和647構成一個第二正反器 FF2 ° 該第一正反器FF1是由，，CLK-trig，，設定而該第二正反 器FF2是由，，CL-trig”設定。當正反器FF1，FF2被設定時，一 15個其之寬度是由該延遲電路61所決定的脈衝是被輸出作為 CL。訊號”wrt”與，，write”在寫入狀態中變成高位準，Ή，，， 而 ”wrt” 與 CLK (/CE1)同步且 write 與”CL”（WL-Line)同 步。然而，它們不是經常相等而因此，”wrt，，與write*不同。 此外，”ras”在該字線的脈衝被提升時是處於高位準，而且 20 在該字線的脈衝被輸出時必定重置該第二正反器FF2。，，Stt” 僅在電力被施加時處於高位準” H，，而且通常是處於低位 準，，L，，。 第6圖顯示當本發明被應用於以上所述之第1B圖中所 示之運作時在恢復運作是於在本發明之半導體記憶體裝置 16 200539180 内之叢毛運作』間被執行時在寫入運作中之訊號之波形的 例子。 首先ΰ亥曰曰片致能訊號/CE1是改變成低位準”L”而且是 被作動，該時鐘訊號（CLK)是輸人龍時鐘觸發訊號產生 5私路4内而JL ’例如，該時鐘觸發訊號（clk-吨：脈衝 P11,P12)疋在個對應於四個CLK脈衝的週期被輸出。例 如，於在第4圖中所示的讀取/寫入觸發訊號產生電路5中， 該讀取/寫入訊號（CL)在一個初始狀態是設定低位 準而一個處於高位準（H)的訊號是經由該反相器53 10和延遲電路51供應到該NOR閘55的一個輸入端，因此，該 NOR閘55輸出低位準”l”，不管代表字線改變之狀態訊號 (WL-change)的位準。據此，該讀取/寫入觸發訊號產生電 路5根據來自該内部命令訊號產生電路2之在該延遲電路52 中延遲了延遲時間D2的内部命令訊號（CMD :脈衝P22) 15 來產生該讀取/寫入觸發訊號（CL-trig :脈衝P31)。 在那之後，例如，在第5圖中所示之讀取/寫入訊號產 生電路6從該時鐘觸發訊號產生電路4接收”CLK-trig”及從 該讀取/寫入訊號產生電路6接收以上所述的”CLK-trig”並 且輸出”CL”。即，如上所述，於在第5圖中所示的讀取/寫 20 入訊號產生電路6中，該第一正反器FF1是由”CLK-trig”設 定，而該第二正反器FF2是由’’CL-trig”設定。當正反器 FF1，FF2皆被設定時，來自該NAND閘644的輸出從高位 準，Ή”改變成低位準”L，，，該脈衝寬度被決定由該延遲電路 61延遲延遲時間D3而且在那之後，該位準是從高位準” H” 17 200539180 改變成低位準”L，，。來自該NAND閘644的輸出是在反相器 622内被反相而且是被輸出作為該第一訊號”CL”（脈衝 P41)。 如上所述，根據本發明的半導體記憶體裝置，即使， 5 例如，”CLCLK”是在該字線（WL-1)的脈衝於REF之後被 提升之前被產生，”CL”能夠被保持等待直到”CL-trig”被輸 出為止。結果，該訊號/CE1是比在第1A圖和第1B圖中所示 之前述運作早處於低位準，而因此該恢復時間會被縮減。 據此，如果”CL”（脈衝P41) —旦被產生，後續的脈衝 10 15 20
(脈衝P42)是自最後的”cl”產生。即，例如，在該讀取/寫 入觸發訊號產生電路5中，具有該脈衝P41的” cl”被供應到 該反相器53。然而，” CMD”是已處於低位準” L，，，而且一個 是藉由把”CL”（脈衝P41)延遲時間⑴來被造成的訊號（脈 衝P32)疋被輸入到，例如，在第5圖中所示的讀取/寫入郭 喊產生電路6作為後續的訊號CL-trig。該讀取/寫入訊號產
生電路6在來自該時鐘觸發訊號產生電路4之”CLK_trig， (脈衝P12)的輸人之後產生後續的，，CL”（脈衝P42)。 例如’在—個叢發寫入運作（write)巾，根據如上 :產生的”CL” ’例如，資料的每四個字是被寫人該記憶體 、宣从 例如，該WRITE是由於來自外部之叢發寫入 運作，成命令的輸人而被完成。 -第7圖顯示當本發明被應用於以上所述之在第2圖中所 =:==變是於在本發明之半導體記刪 舍運作期間被執行的話寫入運作訊號減 18 200539180 形的例子。即，在第7圖中，顯示在該於其中，具有未受限 叢發長度（BL)之叢發運作是有可能之半導體記憶體裝置 中之一個於其中，該叢發寫入運作是全面自一個對一條字 線（例如，WL-0)到下一條字線（例如，WL-1)之寫入運 5作來被執行的波形。在該叢發運作中，該行位址與該列位 址是内部地產生而且，當該行位址是處於頂部時，於列側 的重置運作（預先充電運作）是被執行而且緊在那之後下 一個列位址的字線是被作動以致於該叢發運作能夠持續。 首先，當一個” CLK-trig，，（脈衝P13)是自該於其中，該 10 CL要求是在一個對應於四個CLK脈衝之週期自”CLK”產生 的’’CL-CLK”輸出而且”WL-change”從低位準，，L”改變到高 位準”H”時，該訊號CL (脈衝P43)是據此被輸出。如果該 字線改變要求訊號（wlchp :脈衝P51)是從該字線改變要 求訊號產生電路3輸入到該内部命令訊號產生電路2而且一 15個表示該字線之改變的狀態訊號從低位準”L”改變到高位 準”H”的話，於第4圖中所示之讀取/寫入觸發訊號產生電路 5的NOR閘55是低位準”L”，而經由該n〇R閘56與反相器54 輸出的讀取/寫入觸發訊號（CL_trig:脈衝P33)是對應於 一個藉由延遲” CMD，，（脈衝P23)該延遲時間D2來被造成 20 的訊號。
與配合第6圖之以上描述相似，在第5圖中所示的讀取/ 寫入訊號產生電路6中，該第一正反器FF1是由” CLK-trig，， (脈衝P14)設定而第二正反器FF2是由，，CL-trig，，（脈衝P33) 設定，而且當正反器FF1和FF2皆被設定時，來自該NAND 19 200539180 閘644的輸出自高位準”h”改變成低位準”L”且一個脈衝寬 度是被決定由該延遲電路61延遲該延遲時間D3，而且在那 之後，該讀取/寫入訊號產生電路6自高位準” H”改變成低位 準’’L”。來自該NAND閘644的輸出是在該反相器622中被反 5相而且是被輸出作為”CL”（脈衝P44)。如果”CL”（脈衝P44) 被產生的話’後面的’’CL”是與配合第6圖之以上描述相似 利用自最後之” CL”產生的，，CL-trig”（脈衝P34 :相當於第6 圖中的P32)來被產生。 如上所述，根據本發明的半導體記憶體裝置，例如， 10如果”CL-CLK”是在改變一條字線期間被產生的話，”CL” 的產生能夠被保持等待”CL-trig”的輸出。結果，該〇1^週 期會比在第2圖中所述的運作短。如果”CL_trig，，是剛在字線 改變之前被輸出的話，”CL”是緊於在字線改變期 間”CLK-trig”的產生之後被輸出，而因此，，，CL_trig，，在字線 15 被改變時不被產生。 以上的說明不僅能夠應用到半導體記憶體裝置的叢發 寫入運作，且亦能夠應用到叢發讀取運作，而且在相同電 路中所產生的”CL”能夠被用來處理。再者，以上所述之實 施例的電路結構藉由保持CL輸出等待而能夠被隱藏一個從 2〇 一外部控制訊號之輸入到一内部CLK運作之起動的時間。 根據本發明，如果一個恢復運作與—個字線改變運作 能夠在-個叢發運作期間發生的話，—半導體記憶體裝置 的性能能夠避免衰退。 本發明能夠被廣泛地應用於在其中，叢發運作是被執 200539180 行的半導體記憶體裝置，例如，本發明能夠應用到可以被 使用與利用DRAM核心記憶體之SRAM —樣好的偽 SRAM、各式各樣之在其中，一個要求恢復運作與叢發運作 之記憶體核心是被執行的半導體記憶體裝置、或者各式各 5 樣之在其中，一叢發運作對數條字線執行的半導體記憶體 裝置。 本發明之很多不同的實施例可以在沒有離開本發明的 範圍下被構築而成，而且應要了解的是，除了在後附之申 請專利範圍中所界定的之外，本發明不受限於在這說明書 10 中所描述的特定實施例。 【圖式簡單說明】 第1A圖和第1B圖顯示在一習知半導體記憶體裝置中 當一個恢復運作是在一個叢發運作期間被執行時之寫入運 作訊號波形的例子； 15 第2圖顯示在一習知半導體記憶體裝置中在一個字線 改變是在一個叢發運作期間被執行時之寫入運作訊號波形 的例子； 第3圖是為一個示意地顯示本發明之半導體記憶體裝 置之實施例的方塊圖； 20 第4圖是為一個顯示在第3圖中之半導體記憶體裝置内 之讀取/寫入觸發訊號產生電路之例子的電路圖； 第5圖是為一個顯示在第3圖中之半導體記憶體裝置内 之讀取/寫入觸發訊號產生電路之例子的電路圖； 第6圖顯示在本發明之半導體記憶體裝置中當一個恢 21 200539180 復運作是在一個叢發運作期間被執行時之寫入運作訊號波 形的例子；及 第7圖顯示在本發明之半導體記憶體裝置之實施例中 當一個字線改變是在一個叢發運作期間被執行時之寫入運 5 作訊號波形的例子。 【主要元件符號說明】 1 内部恢復訊號產生電路 631 NOR閘 2 内部命令訊號產生電路 632 NOR閘 3 字線改變要求訊號產生電 641 NAND 閘 路 642 NAND 閘 4 時鐘觸發訊號產生電路 643 NAND 閘 5 讀取/寫入觸發訊號產生電 644 NAND 閘 路 645 NAND 閘 6 讀取/寫入訊號產生電路 646 NAND 閘 51 延遲電路 647 NAND 閘 52 延遲電路 648 NAND 閘 53 反相器 CLK 時鐘訊號 54 反相器 /CE1 晶片致能訊號 55 NOR閘 WRITE 寫入運作 56 NOR閘 REF 恢復運作 61 延遲電路 WL-0 字線 621 反相器 WL-1 字線 622 反相器 CL1 第一 CL訊號 623 反相器 T-l 時序
22 200539180
wlchp 字線改變要求訊號 D2 延遲時間 CLK-trig 時鐘觸發訊號 D3 延遲時間 CNTL 外部控制訊號 P11 脈衝 CMD 内部命令訊號 P12 脈衝 wrt 狀態訊號 P22 脈衝 write 狀態訊號 P23 脈衝 WL-Line 字線選擇訊號 P31 脈衝 WL-change狀態訊號 P32 脈衝 stt 起動訊號 P33 脈衝 CL-trig起動訊號 P41 脈衝 CL 讀取/寫入訊號 P42 脈衝 ras 列位址選通訊號 P43 脈衝 FF1 第一正反器 P51 脈衝 FF2 第二正反器 D1 延遲時間 23

Claims (1)

  1. 200539180 十、申請專利範圍： 1. 一種半導體記憶體裝置，在該半導體記憶體裝置中，一 個叢發運作是利用一記憶體核心來被執行，該半導體記 憶體裝置包含： 5 一個讀取/寫入觸發訊號產生電路，該讀取/寫入觸發 訊號產生電路在該叢發運作期間自一個預定時序訊號產 生一個讀取/寫入訊號要求；及 一個讀取/寫入訊號產生電路，該讀取/寫入訊號產生 電路從該讀取/寫入觸發訊號產生電路接收一個輸出訊 10 號，並且在一個剛在該輸出訊號之接收之前之核心運作 被完成及一列側之後續作動被完成之後輸出一個讀取/寫 入訊號。 2. 如申請專利範圍第1項所述之半導體記憶體裝置，更包 含： 15 一個自一時鐘訊號產生一時鐘觸發訊號的時鐘觸發 訊號產生電路，其中，當該時鐘觸發訊號產生電路的輸 出訊號與該讀取/寫入觸發訊號產生電路的輸出訊號皆被 接收時，該讀取/寫入訊號產生電路產生該讀取/寫入訊 號。 20 3.如申請專利範圍第1項所述之半導體記憶體裝置，其中， 該半導體記憶體裝置是為DRAM。 4. 如申請專利範圍第3項所述之半導體記憶體裝置，其中， 該DRAM是被構築如一偽SRAM。 5. —種半導體記憶體裝置，在該半導體記憶體裝置中，一 24 200539180 個叢發運作是利用一記憶體核心來被執行，其中，一個 讀取/寫入訊號要求是在該叢發運作期間自一個預定時序 訊號產生，且無讀取/寫入訊號被產生直到剛在該讀取/寫 入訊號要求之產生之前的核心運作被完成及一列側的後 5 續作動被完成為止。 6. 如申請專利範圍第5項所述之半導體記憶體裝置，其中， 該預定時序訊號是為一個時鐘訊號或者一個内部時序訊 號。 7. 如申請專利範圍第5項所述之半導體記憶體裝置，其中， 10 在該叢發運作期間，一個行位址與一個列位址是内部地 產生而且，當該行位址是在頂部時，該列側的重置運作 是被執行而且緊在其之後，下一個列位址的字線被作動 以致於該叢發運作是連續地持續。 8. 如申請專利範圍第5項所述之半導體記憶體裝置，其中， 15 該讀取/寫入訊號的產生在讀取與寫入運作中皆被保持等 待。 9. 如申請專利範圍第5項所述之半導體記憶體裝置，其中， 該讀取/寫入訊號是在一個自一命令訊號產生的讀取/寫 入觸發訊號與一個自一時鐘訊號產生的時鐘觸發訊號被 20 接收時被產生。 10. 如申請專利範圍第5項所述之半導體記憶體裝置，其 中·· 如果一個第一讀取/寫入訊號被輸出的話，一個第 二讀取/寫入訊號觸發訊號是自該第一讀取/寫入訊號取 25 200539180 得個時序來被產生，其是與一個自一命令訊號產生的 第一讀取/寫入觸發訊號相等，而且當該第二讀取/寫入 觸發訊號與一個在下一個時鐘時序被產生的時鐘觸發訊 唬旮被接收時，一個後續的讀取/寫入訊號被產生。 11·如申請專利範圍第5項所述之半導體記憶體裝置，其中， 當一個行位址與一個列位址是在該叢發運作期間被内部 地產生且-個重置運作是在該行位址在頂部的瞬間被執 行時而且’緊在其之後’下—個列位址的字線是被作動 俾可持續該叢發運作， -個第三讀取/寫人觸發訊號是藉由自—個字線起 動訊號取㈣序來被產生，而且#該第三讀取/寫入觸發 Λ號與-個在下-個時料序巾所產生的時鐘觸發訊號 被接收時…個後續的魏/寫人訊號被產生。 12·如申請專利範圍第5項所述之半導體記憶體裝置，其 中，該半導體記憶體I置是為DRAM。 3·如申#專利範圍第12項所述之半導體記憶體裳置，其 中，該DRAM被構築如-個偽SRAM。 K-種控料‘體記憶體裝置㈣法，在該半導體記憶體 裝置中’彳®叢發運作是彻_個要求恢復運作之記憶 體核心來被執行，其中： duu取/胃人訊號要求是在該叢發運作期間自一 個預疋時序Λ就產生且_個讀取/寫人訊號不被產生直 到最後的核心運作被完成且1側之後續的作動被完成 為止。 26 200539180 15. 如申請專利範圍第14項所述之控制半導體記憶體裝置 的方法，其中，該預定時序訊號是為一個時鐘訊號或者 一個内部時序訊號。 16. 如申請專利範圍第14項所述之控制半導體記憶體裝置 5 的方法，其中，在該叢發運作期間，一個行位址與一個 列位址是内部地產生，而且當該行位址是在頂部時，該 列側的重置運作是被執行而且，緊在其之後，下一個列 位址的字線被作動以致於該叢發運作被連續地持續。 Π.如申請專利範圍第14項所述之控制半導體記憶體裝置 10 的方法，其中，該讀取/寫入訊號的產生在該讀取與寫入 運作中皆被保持等待。 18. 如申請專利範圍第14項所述之控制半導體記憶體裝置 的方法，其中，該讀取/寫入訊號是在一個自一命令訊號 產生的讀取/寫入觸發訊號與一個自一時鐘訊號產生的 15 時鐘觸發訊號被接收時被產生。 19. 如申請專利範圍第14項所述之控制半導體記憶體裝置 的方法，其中，如果一個第一讀取/寫入訊號被輸出的 話，一個第二讀取/寫入訊號觸發訊號是自該第一讀取/ 寫入訊號取得一時序來被被產生，其是與一個自一命令 20 訊號產生的第一讀取/寫入觸發訊號相等，而且當該第二 讀取/寫入觸發訊號與一個在下一個時鐘時序被產生的 時鐘觸發訊號被接收時，該後續的讀取/寫入訊號被產 生。 20. 如申請專利範圍第14項所述之控制半導體記憶體裝置 27 200539180 的方法，其中，當一個行位址與一個列位址是在該叢發 運作期間被内部地產生且一重置運作是在該行位址於頂 部之瞬間被執行時及下一個列位址的字線是被作動俾持 續該叢發運作， 5 —個第三讀取/寫入觸發訊號是藉由自一字線起動 訊號取得時序來被產生，而且當該第三讀取/寫入觸發訊 號與一個在下一個時鐘時序被產生的時鐘觸發訊號被接 收時，該後續的讀取/寫入訊號是被產生。 21. 如申請專利範圍第14項所述之控制半導體記憶體裝置 10 的方法，其中，該半導體記憶體裝置是為DRAM。 22. 如申請專利範圍第21項所述之控制半導體記憶體裝置 的方法，其中，該DRAM是被構築如一偽SRAM。 28
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