TW200529406A - Semiconductor apparatus - Google Patents

Semiconductor apparatus Download PDF

Info

Publication number
TW200529406A
TW200529406A TW094100058A TW94100058A TW200529406A TW 200529406 A TW200529406 A TW 200529406A TW 094100058 A TW094100058 A TW 094100058A TW 94100058 A TW94100058 A TW 94100058A TW 200529406 A TW200529406 A TW 200529406A
Authority
TW
Taiwan
Prior art keywords
semiconductor wafer
support member
semiconductor
semiconductor device
circuit substrate
Prior art date
Application number
TW094100058A
Other languages
English (en)
Inventor
Shinya Tokunaga
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of TW200529406A publication Critical patent/TW200529406A/zh

Links

Classifications

    • H10W70/68
    • H10W90/00
    • H10W70/655
    • H10W70/656
    • H10W70/682
    • H10W72/07236
    • H10W72/5449
    • H10W72/877
    • H10W72/884
    • H10W74/00
    • H10W90/20
    • H10W90/231
    • H10W90/291
    • H10W90/724
    • H10W90/732
    • H10W90/754

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

200529406 九、發明說明: 【發明所屬之技術領域】 本發明係有關一種具有使複數個半導體晶片層合及容 納於一封裝中之型態的半導體裝置,以及特別是有關於一 種半導體裝置,其中一第一階半導體晶片係以面朝下方式 來配置,及一第二階或較後晶片係大於一下階晶片。 【先前技術】
當第二晶片大於第一晶片時,一傳統支撐部件係藉由在 該第一晶片之週邊上使用第一晶片之底膠填充,及藉由使 用該底膠填充之樹脂來製造(例如:見日本專利早期公開第 2000-299431 號(JP-Α-2000-299431)(第卜 10 頁及圖 1))。 並且,亦具有下列情況,在該第一晶片之週邊上,將一 薄層構件(table member)藉由黏著劑安裝在一電路基板上 (例如:見日本專利早期公開第 2 0 0 1 - 3 2 0 0 1 4 號 (JP-A- 2 0 0 1 - 3 2 0 0 1 4 )(第 1-5 頁及圖 1))。 在使複數個半導體晶片層合及容納於一封裝之情況 中,以及在一第二階半導體晶片在至少一側邊上係大於一 第一階半導體晶片(圖1之結構),下列各點會成為問題所 在。 從依據最近先進之半導體技術要求層合晶片之數目的 增加及半導體裝置之最小化方面來看,需要進一步使半導 體晶片之厚度比過去更薄。由於此原因,半導體晶片在製 造損害之抵抗特性會變得愈來愈差。 如果將一第二階半導體晶片以面朝上形態層合於該第 6 326\專利說明書(補件)\94-04\94100058 200529406 一階半導體晶片上,其中該第二階半導體晶片之外側尺寸 大於一第一階半導體晶片,則必需使該第二半導體晶片之 焊線接合墊位於比該第一半導體晶片更外側之第二半導體 晶片的一突出部中。
在此情況中,如果焊接該第二半導體晶片,則該第二階 半導體晶片之加熱會變得困難,並且在接合時之衝擊(超音 波負荷)會集中在該第二半導體晶片之突出部,其中該第一 半導體晶片之一角部與該第二半導體晶片之突出部接觸, 以致於會有使該第二半導體晶片破裂之情況。 並且,只有該第一階半導體晶片可以面朝下形態連接至 一電路基板,以及該第二階或較後半導體晶片藉由焊線接 合連接至該電路基板,因此,其必需以面朝上形態來層合。 在此情況中,依據所要層合之半導體晶片的尺寸會對層合 順序產生一限制條件。 【發明内容】 本發明係有鑑於像這樣的問題所提出,且欲提供一種半 導體裝置,其縱使在一上層半導體晶片在其至少一側邊上 之尺寸大於一下層半導體晶片的情況中可實施焊線接合而 不會損壞一半導體晶片,及可減輕半導體晶片之層合順序 的限制。 為了達成上述目的,在依據較佳具體例之發明中,一半 導體裝置包括:一電路基板;一第一半導體晶片,以覆晶 方式接合(flip-chip-bonded)於該電路基板上;一第二半 導體晶片,層合於該第一半導體晶片上,該第二半導體晶 7 326\專利說明書(補件)\94-04\94100058 200529406 片藉由一導電焊線連接至該電路基板,並且大於該第一半 導體晶片,以便該第二半導體晶片從該第一半導體晶片之 至少一側邊突出以成為一突出部;以及一凸支撐部件,用 以從該第二半導體晶片之下表面支撐該突出部,該凸支撐 部件與該電路基板整合成一體。
依據此具體例,因為該第二半導體晶片係由與該電路基 板整合成一體之凸支撐部件所支撐,所以在該第二半導體 晶片與該電路基板之焊線接合的情況中,可充分地經由該 凸支撐部件將熱轉移至該第二半導體晶片,以及可有效地 對該第二半導體晶片實施加熱。並且,可減缓在從該第一 半導體晶片之至少一側邊上突出之突出部上所施加之衝 擊。結果,可防止該第二半導體晶片之損壞。再者,因為 該凸支撐部件及該電路基板係整合成一體,所以可容易地 使用該電路基板之簡單製造方法以精確地製造該凸支撐部 件,以致於可省略一使用一具有底膠填充之複雜製造方法 來製造一傳統支撐部件的製造步驟,以減少該半導體裝置 之製造成本。 並且,依據一較佳具體例之發明的特徵在於:該第二半 導體晶片從該第一半導體晶片之所有側邊突出,以及該凸 支撐部件支撐在該第二半導體晶片之所有側邊上所形成之 突出部。 依據此具體例,因為該第二半導體晶片係由在該第二半 導體晶片之所有側邊上的凸支撐部件所支撐,所以可更穩 定地安裝該第二半導體晶片。 8 326\專利說明書(補件)\94-04\94100058
200529406 並且,依據一較佳具體例之發明的特徵在於:該凸 部件支撐該第二半導體晶片之外側邊緣。 依據此具體例,因為該第二半導體晶片係由在該第 導體晶片之外側邊緣上之凸支撐部件所支撐,所以可 定地安裝該第二半導體晶片。 並且,依據一較佳具體例之發明的特徵在於:該凸 部件支撐該第二半導體晶片之突出部的一部分。 依據此具體例,可縮小在該電路基板之上表面上的 撐部件,以及可改善在該第二半導體晶片下方之密封 的填充之容易度。 並且,依據一較佳具體例之發明的特徵在於··該半 裝置進一步包括:一接合電極,形成於該第二半導體盖 該接合電極藉由該導電焊線連接至該電路基板,其中 支撐部件從位於該接合電極下方之第二半導體晶片的 面支撐該突出部。 依據此具體例,因為該凸支撐部件剛好在該接合電 方支撐該第二半導體晶片,其中該接合電極在該第二 體晶片與該電路基板間之焊線接合時用以接收接合衝 所以可更容易地減緩接合衝擊。結果,可更容易地防 第二半導體晶片之損壞。 並且,依據一較佳具體例之發明的特徵在於:該第 導體晶片具有一從該第一半導體晶片突出一特定值的 部,以及該凸支撐部件只支撐從該第一半導體晶片突 特定值之突出部。 326\專利說明書(補件)\94-04\94100058 9 支撐 二半 更穩 支撐 凸支 樹脂 導體 片, 該凸 下表 極下 半導 擊, 止該 二半 突出 出該
200529406 依據此具體例,因為該第一半導體晶片係足夠強地支 從該第一半導體晶片突出小於該特定值之第二半導體晶 的突出部,所以該凸支撐部件只支撐從該第一半導體晶 突出該特定值的突出。因此,可減少該半導體裝置之 造成本。 並且,依據一較佳具體例之發明的特徵在於:該第二 導體晶片之中心係以從該第一半導體晶片之中心偏移一 定距離方式來配置。 依據此具體例,可縮小在該電路基板上表面的凸支撐 件,以及從該偏移第一半導體晶片之一端至該電路基板 上表面上之支撐該第二半導體晶片之下表面的凸支撐部 間之距離會變大,以及可一起改善所有密封樹脂之填充 容易度。 並且,依據第8具體例之發明的特徵在於:該第二半 體晶片具有一從該第一半導體晶片突出一特定值之突 部,以及該凸支撐部件只支撐從該第一半導體晶片突出 該特定值之突出部。 並且,依據一較佳具體例的發明的特徵在於:該凸支 部件包括複數個圓柱支撐部件,且各圓柱支撐部件支撐 突出部。 依據此具體例,因為該第二半導體晶片係由該複數個 柱支撐部件所支撐,所以在該第一半導體晶片與該第二 導體晶片間填充密封樹脂時,該密封樹脂可從該複數個 柱支撐部件之任何兩個相鄰對間的間隙來填充,因而可 326\專利說明書(補件)\94-04\94100058 10 撐 片 片 製 半 特 部 之 件 的 導 出 有 撐 該 圓 半 圓 容
200529406 易地實施該密封樹脂之填充。 並且,依據一較佳具體例之發明的特徵在於:該複數 圓柱支撐部件係以不均勻方式配置於該第二半導體晶片 週邊上。 依據此具體例,因為該不均勻配置之複數個圓柱支撐 件剛好在該接合電極下方支撐該第二半導體晶片,其中 接合電極在該第二半導體晶片與該電路基板之間實施焊 接合時用以接收接合衝擊,所以可更容易地減緩接合 擊。結果,可防止該第二半導體晶片之損壞。 並且,依據一較佳實施例之發明的特徵在於:該複數 圓枉支撐部件之圓柱支撐部件係沿著該第二半導體晶片 一側邊以平均間隔形成。 依據此具體例,因為使該複數個圓柱支撐部件之圓柱 撐部件係沿著該第二半導體晶片之一側邊平均配置,所 在該第一半導體晶片與該第二半導體晶片間填充密封樹 時,該密封樹脂可從該複數個圓柱支撐部件之任何兩個 鄰對間的間隙來填充,因而可容易地實施該密封樹脂之 充。 並且,依據一較佳具體例之發明的特徵在於:一強化 件係配置在任何相鄰圓柱支撐部件間,其距離為一特定 離或更大時之該距離位置上。 依據此具體例,因為將該強化構件適當地加入兩個相 圓柱支撐部件間之距離成為一特定距離或更大之位置上 所以當使用像此加強式圓柱支撐部件作為該第二半導體 326\專利說明書(補件)\94-04\94100058 11 個 之 部 該 線 衝 個 之 支 以 脂 相 填 構 距 鄰 晶 200529406 片之支座及支撐該突出第二半導體晶片之下表面時,可確 保該苐二半導體晶片安裝之穩定性。 並且,依據一較佳具體例之發明的特徵在於:該凸支撐 部件上端角落處具有一彎曲表面部。 依據此具體例,該彎曲表面部係形成於該凸支撐部件之 一上端角落處,其中該凸支撐部件係該第二半導體晶片之 支座,因此,可避免在接合衝擊時該第二半導體晶片之應 力集中,以及可穩定地安裝該第二半導體晶片。
並且,依據一較佳具體例之發明的特徵在於:該凸支撐 部件在其根部處具有一彎曲表面部。 依據此具體例,該彎曲表面部係形成於該凸支撐部件之 根部處,其中該凸支撐部件係該第二半導體晶片及該電路 基板之支座,因而可防止密封樹脂之無法填充,以及可穩 定地安裝該第二半導體晶片。 並且,依據一較佳具體例之發明的特徵在於:該凸支撐 部件係梯形的,其中該凸支撐部件之寬度朝上面變窄。 依據此具體例,使作為該第二半導體晶片之支座的凸支 撐部件成為一梯形支撐部件,其中該梯形支撐部件朝上面 變窄,因而可更穩定地安裝該第二半導體晶片。 並且,依據一較佳具體例之發明的特徵在於該半導體裝 置進一步包括:一第三半導體晶片,層合於該第二半導體 晶片上,該第三半導體晶片藉由一第二導電焊線連接至該 電路基板,以及大於該第二半導體晶片,以便該第三半導 體晶片從該第二半導體晶片之至少一側邊突出成為一第二 12 326\專利說明書(補件)\94-04\94100058 200529406 突出部;以及一支撐部件,用以從該第三半導體晶片之下 表面支撐該第二支撐部,該支撐部與該電路基板整合成一 體。 依據此具體例,即使在一具有三個或更多半導體晶片層 合且容納於一封裝之型態的半導體裝置中,可獲得上述具 體例之操作及優點。
並且,依據一較佳具體例之發明中,一半導體裝置包 括:一電路基板;一第一半導體晶片,以覆晶方式接合於 該電路基板上;一第二半導體晶片,層合於該第一半導體 晶片上,該第二半導體晶片經由一形成於該第二半導體晶 片之下表面上的突出電極連接至該電路基板,以及大於該 第一半導體晶片,以便使該第二半導體晶片從該第一半導 體晶片之至少一側邊突出成為一突出部;一凸支撐部件, 用以從該第二半導體晶片之下表面支樓該突出部,該凸支 撐部件與該電路基板整合成一體;一凸塊連接部件(bump connection part),形成於該凸支撐部件上,該凸塊連接 部件連接至該突出電極;一外部端,形成於該電路基板之 下表面上;以及一電氣佈線(electricwiring),將該第二 半導體晶片之下表面上的突出電極經由在該凸支撐部件上 所形成之凸塊連接部件連接至該外部端。 並且,依據一較佳具體例之發明的特徵在於:該電氣佈 線包括一通過該凸支撐部件之内部的佈線。 並且,依據一較佳具體例之發明的特徵在於:該電氣佈 線包括一沿著該凸支撐部件之一表面所形成之佈線。 13 326\專利說明書(補件)\94-04\94100058
200529406 依據這些具體例,因為該第二半導體晶片之突出電 該電路基板之外部端係經由該電氣佈線及該凸塊連接 來連接,所以對該第二半導體晶片之焊線接合便成為 要,以及可進一步減緩在安裝時之晶片限制。 【實施方式】 以下,將參考圖式來說明本發明之一半導體裝置的 模式。 (第一實施模式) 圖 2 ( a )係有關於本發明之第一實施模式的一半導 置之示意橫剖面圖,以及圖3 ( a )係其示意平面圖。 有關於第一實施模式之半導體裝置係一具有使兩 導體晶片層合及容納於一封裝中之型態的半導體裝置 且,一上側(第二階)第二半導體晶片1 0 3係大於一下4 一階)第一半導體晶片,以及該第二半導體晶片之至少 分從該第一半導體晶片之一側邊突出。 再者,詳細描述其結構,如圖2 ( a)所示之有關於第 施模式的半導體裝置藉由下列配置而成:一絕緣電路 101,其在上表面具有一電路佈線111及在下表面上具 數個外部端 1 0 8,其係經由介層 1 1 2連接至該電路 1 1 1 ; 一第一半導體晶片1 0 2,其係經由電路基板1 0 1 面之突出電極 1 0 4 (例如:金凸塊電極)將突出電極表 置在下側之面朝下方式,以安裝及連接至該電路基板 之電路佈線1 1 1 ; 一底膠填充材料1 0 7,其係填充該第 導體晶片 1 0 2與該電路基板 1 0 1間之間隙及包括絕 326\專利說明書(補件)\94-04\94100058 14 極及 部件 不需 實施 體裝 個半 。並 “第 一部 一實 基板 有複 佈線 上表 面放 101 一半 緣樹 200529406 月旨;一第二半導體晶片 1 0 3,其係以使其主面向下擺設之 面朝上方式經由黏膠(未顯示於圖中)層合及安裝於該第一 半導體晶片1 0 2上;金屬薄焊線1 0 5,其係導電薄焊線, 用以藉由焊線接合連接該電路基板1 0 1上之電路佈線1 1 1 及該第二半導體晶片103之接合電極(未顯示於圖中);以 及密封樹脂 1 0 6 (例如:絕緣環氧樹脂),其係用以密封在 該電路基板101之一上表面上的第^一半導體晶片102、第 二半導體晶片1 0 3及金屬薄焊線1 0 5的區域,且一凸支撐 ® 部件1 1 0係配置在該電路基板1 0 1之上表面,其係為相同 於該第一半導體晶片102之上表面的表面。 亦即,在此實施模式之半導體裝置中,該凸支撐部件11 0 係形成於該電路基板1 0 1之上表面,以便該第二半導體晶 片1 0 3之外周圍橫跨在該凸支撐部件Π 0上,以及藉此將 該凸支撐部件1 1 0配置成為一用以容納該第二半導體晶片 103之下表面的支座。
該凸支撐部件1 1 0係配置在該電路基板1 0 1之上表面, 以便該凸支撐部件11 0與該電路基板1 0 1整合成一體。該 凸支撐部件110從該第二半導體晶片103之下表面支撐該 第二半導體晶片103之從該第一半導體晶片102突出之突 出部。 並且,該第二半導體晶片103之主表面上的接合電極係 位於晶片外側周圍上,以及該第二半導體晶片1 0 3之外周 圍部分從安裝及層合在其下側之第一半導體晶片1 0 2突出, 然而該突出第二半導體晶片103之下表面藉由在該電路基 15 326\專利說明書(補件)\94-04\94100058 200529406 板1 0 1之上表面上的凸支撐部件1 1 0所配置而成的支座來 支樓’措此可確保該第二半導體晶片1 0 3安裝之穩定性。 接下來,第一實施模式之半導體裝置的一修改範例的示 意橫剖面圖係顯示於圖2 ( b )中,以及其示意平面圖係顯示 於圖3 ( b )中。
在此修改範例中,該凸支撐部件1 1 0係形成於該電路基 板1 0 1之上表面,以便該凸支撐部件1 1 0位於該第二半導 體晶片1 0 3之外側周圍部分的内側及直接位於該第二半導 體晶片1 0 3之接合電極的下方,該突出第二半導體晶片1 0 3 之下表面藉由在該電路基板101之上表面上的凸支撐部件 110所配置而成的支座來支撐,可確保該第二半導體晶片 1 0 3安裝之穩定性。 以該第二半導體晶片1 0 3之外側周圍部分從該第一半導 體晶片1 0 2突出的尺寸,可從接合時之衝擊及熱轉移來判 斷,以決定支座之位置,其中在該支座中該電路基板 101 之上表面的凸支撐部件110支撐該第二半導體晶片103之 下表面。 (第二實施模式) 接下來,將說明本發明之第二實施模式。 圖4係有關於第二實施模式的一半導體裝置之示意橫剖 面圖。此實施模式係一具有使該密封樹脂1 0 6填充之配置 變得容易的實施模式。 該實施模式相似於第一實施模式之配置,以下只說明不 同之處。 16 326\專利說明書(補件)\94-04\94100058 200529406 如圖 4所不’在該貫施模式中,該弟一半導體晶片102 並非如同第一實施模式中由該電路基板1 0 1之上表面的凸 支撐部件11 0所包圍,然而,由於在該電路基板1 0 1之上 表面的第一半導體晶片1 0 2與該凸支撐部件11 0之間隙而 填充該密封樹脂1 0 6之目的,在凸支撐部件1 1 0之四個角 落配置分割部件(c u t p a r t s ),以及藉由以該等分割部件獨 立地配置在每一側邊上之凸支撐部件1 1 0的支座來支撐該 第二半導體晶片1 〇 3之突出部的下表面,因此,可確保該 ® 第二半導體晶片1 0 3安裝之穩定性。同時,圖4之範例係 顯示該等分割構件係配置在該支撐部件1 1 0之所有四個角 落,然而亦可在四個角落中之至少一角落中配置分割部 件。並且,當分割部件之數目增加時,可使該密封樹脂1 0 6 之填充變得比較容易。 (第三實施模式) 接下來,將說明本發明之第三實施模式。
圖5係有關於第三實施模式之一半導體裝置的示意平面 圖。 如圖5 ( a)所示,在此實施模式之半導體裝置中,將該第 二半導體晶片 1 0 3層合及安裝至該第一半導體晶片 102 上,其中在該第二半導體晶片1 0 3中,只有一側邊之外則 尺寸大於該第一半導體晶片1 0 2之一外側尺寸。 再者,使該電路基板1 0 1之上表面上的凸支撐部件1 1 0 只形成於該第二半導體晶片1 0 3之一側邊上,其中該側邊 之外惻尺寸大於該第一半導體晶片1 0 2之外側尺寸。 17 326\專利說明書(補件)\94-04\94100058 200529406 該第二半導體晶片103之突出部的下表面藉由在該電路 基板1 0 1之上表面上的凸支撐部件1 1 0所配置而成的支座 來支撐,其中該第二半導體晶片1 0 3之一側邊的外側尺寸 大於該第一半導體晶片1 0 2之外側尺寸,藉此可確保該第 二半導體晶片1 0 3安裝之穩定性。 此實施模式之一修改範例係顯示於圖5 ( b )中。 如圖5 ( b )所示,在該修改範例之半導體裝置中,將該第 二半導體晶片 103層合及安裝在該第一半導體晶片102 ® 上,其中該第二半導體晶片103具有大於該第一半導體晶 片1 0 2之外側尺寸。 在此時,當該第二半導體晶片1 0 3之突出的尺寸小於一 預定尺寸時,即使未支撐該第二半導體晶片 1 0 3之下表 面,亦可確保該第二半導體晶片1 0 3安裝之穩定性。
因此,亦可使該電路基板1 0 1之上表面上的凸支撐部件 1 1 0只形成於該第二半導體晶片1 0 3之具有一預定尺寸, 或更大且大於該第一半導體晶片 1 0 2之外側尺寸的側邊 上。 在圊5 ( b)中所示之範例中,該第二半導體晶片1 0 3朝著 長邊方向突出,其中該側邊為該預定尺寸或大於該第一半 導體晶片1 0 2之外側尺寸,以及該第二半導體晶片1 0 3之 突出部的兩個短邊之下表面藉由在該電路基板101之上表 面上的凸支撐部件1 1 0所配置而成的支座來支撐,可確保 該第二半導體晶片1 〇 3安裝之穩定性。 (第四實施模式) 18 326\專利說明書(補件)\94-04\94100058 接下來,將說明本發明之第四實施模式。 圖6係有關於第四實施模式之一半導體裝置的示 圖。 此實施模式具有相似於該第一實施模式之配置, 說明在該電路基板1 0 1之上表面上的凸支撐部件1 成位置,其不同於該第一實施模式之部分。 如圖6所示,在該實施模式之半導體裝置中,將 半導體晶片103層合及安裝在該第一半導體晶片1 # 其中該第二半導體晶片103具有一大於該第一半導 1 0 2之外側尺寸。
200529406 如圖6所示,當該第二半導體晶片1 0 3係一在至 邊上不存在有接合電極之晶片配置時,沒有必要在 有該接合電極之側邊上藉由在該電路基板1 0 1之上 的凸支撐部件110來支撐該第二半導體晶片103之 的下表面,因此,在該第二半導體晶片103之一存 接合電極之側邊上藉由在該電路基板1 0 1之上表面 支撐部件110所配置而成之支座來支撐該第二半導 1 0 3的突出部之下表面,可確保該第二半導體晶片 裝之穩定性。 依據最近快速進步之半導體技術,進行薄厚度及 之導體晶片的成長,因此,該第二半導體晶片103 尺寸係遠大於該第一半導體晶片1 0 2之外側·尺寸, 深怕該第二半導體晶片1 0 3會因本身重量而彎曲, 像這樣的情況中,藉由在該電路基板1 0 1之上表面 326\專利說明書(補件)\94-04\94100058 意平面 以及將 1 0之形 該第二 02上, 體晶片 少一側 不存在 表面上 突出部 在有該 上的凸 體晶片 103安 小尺寸 之外側 因而, 特別在 上的凸 19 200529406 支撐部件1 1 0來支撐該第二半導體晶片1 0 3之突出部的下 表面以獲得穩定性之優點就顯得明顯。 (第五實施模式) 接下來,將說明本發明之第五實施模式。 圖7係有關於第五實施模式之一半導體裝置的示意平面 圖0
第五實施模式具有相似於第一實施模式之配置,且將說 明安裝晶片之配置及在該電路基板1 0 1之表面上的支撐部 件11 0的形成位置,其係不同於第一實施模式之部分。 如圖7 ( a)所示,在該實施模式之半導體裝置中,將該第 二半導體晶片 103層合及安裝至該第一半導體晶片 102 上,其中該第二半導體晶片1 0 3具有一外側尺寸大於該第 一半導體晶片1 0 2之外側尺寸。 再者,該第二半導體晶片1 0 3係以從該第一半導體晶片 1 ◦ 2之中心朝圖7 ( a )之Y方向偏移至前側邊的方式來安裝。 將該第二半導體晶片1 0 3之位移置設定在一即使在該電 路基板1 0 1之上表面上沒有支撐部件1 1 0配置成支座亦可 穩定地安裝一在圖7 ( a )之Y方向上之後側邊的範圍。縮小 在該電路基板 101之上表面上的凸支撐部件110,且在圖 7 ( a)之Y方向上之前側邊上,從該第一半導體晶片1 0 2至 該電路基板1 0 1之上表面上的凸支撐部件1 1 0之距離會變 大,其中該凸支撐部件11 0用以支撐該第二半導體晶片1 0 3 之下表面,亦可一起改善該密封樹脂1 0 6填充的容易度。 並且,即使晶片之位置如圖7 (b)之兩個X及Y方向上移 20 326\專利說明書(補件)\94-04\94100058 200529406 位晶片,亦不會有任何問題。
圖8係顯示第五實施模式之一修改範例的示意平面圖。 如圖8 ( a )所示,將該第二半導體晶片1 0 3配置在該電路 基板1 0 1之中心,其中該第二半導體晶片1 0 3具有一外側 尺寸大於該第一半導體晶片1 0 2之外側尺寸,以及藉由朝 圖 8 ( a )之 Y方向移位至後側邊來安裝該第一半導體晶片 1 0 2。將該第一半導體晶片1 0 2之位移量設定在一即使在該 電路基板101之上表面上沒有凸支撐部件110配置成支座 亦可穩定地安裝一在圖8 ( a)之Y方向之後側邊的範圍。 可縮小在該電路基板 101 之上表面上的凸支撐部件 1 1 0,以及從位於圖8 ( a)之Y方向的前側邊上的第一半導 體晶片102的一端至該電路基板101之上表面上的凸支撐 部件1 1 0的距離會變大,其中該凸支撐部件1 1 0用以支撐 該第二半導體晶片1 0 3之下表面,亦可一起改善該密封樹 脂1 0 6填充的容易度。 並且,即使晶片之位置如圖8 (b)之兩個X及Y方向上移 位晶片,亦不會有任何問題。 (第六實施模式) 接下來,將說明本發明之第六實施模式。 圖9係有關於第六實施模式之一半導體裝置的示意平面 圖,以及圖1 0係從圖9之方向2 0 1上所看到之示意橫剖面 圖0 此實施模式具有相似於該第一實施模式之配置,以及將 說明在該電路基板1 0 1之上表面上的凸支撐部件1 1 0的形 21 326\專利說明書(補件)\94-04\94100058 200529406 狀,其係不同於該第一實施模式之部分。 如圖 1 0 ( a )所示,在該實施模式之半導體裝置中,將該 第二半導體晶片1 〇 3上之接合電極1 2 0以非均勻方式配置 在該第二半導體晶片103之週邊。 形成複數個圓柱支撐部件 1 2 2 ( 1 2 2 a〜1 2 2 h )作為用以支 撐該第二半導體晶片1 0 3之下表面的支座,以便該複數個 圓柱支撐部件1 2 2分別直接位於該第二半導體晶片1 0 3上 之接合電極1 2 0的下方。
在此方式中,當藉由該複數個圓柱支撐部件 122(122a〜122h)來支撐第二半導體晶片103之突出部的下 表面時,可確保該第二半導體晶片1 0 3安裝之穩定性,其 中該複數個圓柱支撐部件1 2 2係分別直接形成於該等接合 電極1 2 0之下方以作為該第二半導體晶片1 0 3之支座。 圖 1 0 ( b )係顯示第六實施模式之一修改範例的示意橫剖 面圖。 如圖1 0 ( b )所示,該複數個圓柱支撐部件1 2 2 ( 1 2 2 a〜1 2 2 h ) 係以平均間隔方式形成,該等間隔係依據該第二半導體晶 片 1 0 3之突出量及該密封樹脂 1 0 6之填充的容易度來計 算,而無視於在該第二半導體晶片1 0 3上之接合電極1 2 0。 在該等接合電極1 2 0之間距為窄的情況中,此可用以防 止圖 1 0 ( a )之複數個圓柱支撐部件間的距離變得比所需要 的還窄。 在此方式中,當藉由該複數個圓柱支撐部件1 2 2來支撐 第二半導體晶片1 0 3之突出部的下表面時,可穩定地安裝 22 326\專利說明書(補件)\94-04\94100058 200529406 該第二半導體晶片 1 0 3,其中該複數個圓柱支撐部件 1 2 2 係以均勻間隔方式所形成,以作為該第二半導體晶片103 之支座。 (第七實施模式) 接下來,將說明本發明之第七實施模式。 圖1 1係從圖9之方向2 01上所看到之有關於第七實施 模式之一半導體裝置的示意橫剖面圖。
此實施模式具有相似於該第六實施模式之配置,以及將 說明在該電路基板101之上表面上的凸支撐部件110的形 狀,其係不同於該第六實施模式之部分。 如圖 11所示,在該實施模式之半導體裝置中,將該第 二半導體晶片1 0 3上之接合電極1 2 0以非均勻方式配置在 該第二半導體晶片1 0 3之週邊。形成複數個圓柱支撐部件 122(122a〜122h)作為用以支撐該第二半導體晶片103之下 表面的支座,以便該複數個圓柱支撐部件1 2 2分別直接位 於該第二半導體晶片103上之接合電極120的下方。 在此實施模式中,為了增加該等圓柱支撐圓件1 2 2之強 度,在該等圓柱支撐部件間適當地加入強化構件。 該強化構件之寬度大致上相同於該圓柱支撐部件1 2 2之 寬度,以及依據該等相鄰圓柱支撐部件間之距離及有關該 第一半導體晶片1 0 2與該等圓柱支撐部件1 2 2間之密封樹 脂1 0 6的填充之容易度來計算該強化構件之高度。例如: 在圖1 1之範例中,將一強化構件1 2 3 a加入該等圓柱支撐 部件1 2 2 a及1 2 2 b之間,以及將一強化構件1 2 3 b加入該等 23 326\專利說明書(補件)\94-04\94100058
200529406 圓柱支撐部件1 2 2 f及1 2 2 g之間。 在此方式中,藉由該複數個圓柱支撐部件1 2 2來 二半導體晶片103之突出部的下表面,因而可確保 半導體晶片1 0 3安裝之穩定性,其中該等圓柱支撐部 係藉由該等圓柱支撐部件間之強化構件來強化,以作 第二半導體晶片103之支座。 (第八實施模式) 接下來,將說明本發明之第八實施模式。 圖 1 2係有關於第八實施模式之一半導體裝置的示 面圖,以及圖1 3係說明圖1 2之部分2 0 2的橫剖面形 實際部分橫剖面圖。 此實施模式具有相似於該第一實施模式之配置,以 說明在該電路基板1 0 1之上表面上的凸支撐部件1 1 0 面形狀,其係不同於該第一實施模式之部分。 如圖 13所示該實施模式之半導體裝置中,在作為 二半導體晶片103之支座的凸支撐部件110之上端的 處形成彎曲表面部1 3 0及1 3 1,藉此可避免在接合衝 該第二半導體晶片1 0 3之應力集中,以及可穩定地安 第二半導體晶片1 0 3。 並且,在以下作為該第八實施模式之一修改範例中 該電路基板 101之上表面上用以作為該第二半導體 1 0 3的支座之凸支撐部件1 1 0位於該第二半導體晶片 之接合電極的内側之情況中,亦可藉由在該電路基板 之上表面上的凸支撐部件1 1 0以穩定地安裝該第二半 326\專利說明書(補件)\94-04\94100058 24 撐第 第二 122 為該 意平 狀之 及將 的剖 該第 角落 擊時 裝該 ,在 晶片 103 10 1 導體 200529406 晶片1 0 3,其中只形成位於該電路基板1 0 1之上表面上的 凸支撐部件1 1 0之外側的彎曲表面部1 3 0,以及内側則留 下一角部。 並且,在該電路基板101之上表面上用以作為該第二半 導體晶月1 0 3的支座之凸支撐部件1 1 0位於該第二半導體 晶片1 0 3之接合電極的外側之情況中,會有一相反之配置。 (第九實施模式) 接下來,將說明本發明之第九實施模式。
圖 1 4係有關於第九實施模式之一半導體裝置的實際部 分橫剖面圖,及用以說明圖1 2之部分2 0 2的橫剖面形狀。 此實施模式具有相似於該第一實施模式之配置,以及將 說明在該電路基板1 0 1之上表面上的凸支撐部件1 1 0的橫 剖面形狀,其係不同於該第一實施模式之部分。 如圖 14所示,在該實施模式之半導體裝置中,在作為 該第二半導體晶片1 〇 3之支座的凸支撐部件1 1 0之根部處 形成彎曲表面部1 3 2及1 3 3,以防止該密封樹脂1 0 6之無 法填充,以及可穩定地安裝該第二半導體晶片1 0 3。 並且,在作為第八及第九實施模式之一修改範例中,如 圖 1 5之實際部分剖面圖所示,可藉由該凸支撐部件 110 來安裝該第二半導體晶片1 0 3,其中該等彎曲表面部1 3 0 及1 3 1係形成於該凸支撐部件1 1 0之上端的角落處,以及 該等彎曲表面部1 3 2及1 3 3係形成於該凸支撐部件1 1 0之 根部處。 並且,在作為第八及第九實施模式之又一修改範例中, 25 326\專利說明書(補件)\94-04\94100058 200529406 如圖1 6之實際部分剖面圖所示,亦可將該凸支撐部件1 1 0 製作成為一梯狀支撐部件1 3 4,該梯狀支撐部件1 3 4之寬 度朝上方變窄。 (第十實施模式) 接下來,將說明第十實施模式。 圖1 7係有關於第十實施模式之一半導體裝置的實際部 分橫剖面圖,及用以說明圖1 2之部分2 0 2的橫剖面形狀。
如圖 1 7所示,該實施模式之半導體裝置在該支撐部件 1 3 4之上方處配置有一凸塊連接部件1 4 1,而該凸塊連接部 件1 4 1係電性連接至該第二半導體晶片1 0 3 (處於一覆晶形 態)之一突出電極1 4 0。 藉由一電氣佈線1 4 2連接此凸塊連接部件1 4 1及在該電 極基板1 0 1之下表面上的外部端1 0 8,其中該電氣佈線1 4 2 係配置在該支撐部件1 3 4及該電路基板1 0 1之内部。 在此方式中,該支撐部件134成為一用以支撐該第二半 導體晶片1 0 3之配置,其係大於該第一半導體晶片1 0 2, 同時電性連接該第二半導體晶片1 0 3 (處於一覆晶形態)。 在此情況中,焊線接合對該第二半導體晶片1 0 3而言變 得不需要,因而在安裝時可進一步減緩晶片限制。 同時,在此實施模式之半導體裝置中的電路基板101之 上表面上的支撐部件1 3 4之形狀亦可以不是梯形。 並且,該第十實施模式之一修改範例的實際部分橫剖面 圖將顯示於圖1 8中。 在此修改範例中,如第1 8圖所示,該凸塊連接部件1 41 26 326\專利說明書(補件)\94-04\94100058
200529406 及在該電路基板1 0 1之上表面上的外部端1 0 8係藉由一 置在該支撐部件134之一表面及該電路基板101之内部 電氣佈線1 4 3來連接。 (第十一實施模式) 接下來,將說明本發明之第十一實施模式。 此實施模式之一半導體裝置係一將三件半導體晶片 裝起來之情況。 圖 1 9係有關於本發明之第十一實施模式的半導體裝 之示意橫剖面圖,以及圖2 0係其示意平面圖。 如圖1 9及圖2 0所示,在該第二半導體晶片1 0 3大於 第一半導體晶片102,及一第三半導體晶片150大於該 二半導體晶片1 0 3之結構的情況中,在該電路基板1 0 1 上表面上形成兩個凸支撐部件1 1 0及1 5 1。 直到安裝該第二半導體晶片1 0 3為止之模式係如同在 一至十實施模式中所述。 調整在該電路基板1 0 1的上表面上之用以作為該第三 導體晶片1 5 0的支座之支撐部件1 5 1的高度,以便不會 該第二半導體晶片1 0 3之金屬薄焊線1 0 5接觸,以便能 該第二半導體晶片1 0 3與該第三半導體晶片1 5 0之間實 該密封樹脂1 0 6之填充。 同時,圖式中1 5 2係表示一金屬薄焊線,其係一用以 該第三半導體晶片1 5 0電性連接至該電路基板1 0 1之導 薄焊線。 同時,本發明可應用於一具有複數個晶片層合及容納 326\專利說明書(補件)\94-04\94100058 27 配 的 封 置 該 第 之 第 半 與 在 施 將 電 於 200529406 一封裝中之半導體裝置,以及在封裝四個或更多半導體晶 片情況中,亦可依據半導體晶片之數目形成更多支撐部件。 一有關本發明之半導體裝置在一電路基板上具有一支 撐部件,以及該支撐部件與該電路基板係整合成一體,以 及由於複數個半導體晶片之層合,因而可用以作為高密度 封裝等。並且,本發明適合於使用例如模組封裝之應用。 【圖式簡單說明】 圖1係顯示一傳統半導體裝置之示意橫剖面圖。
圖 2 ( a )及 2 ( b )係顯示本發明之第一實施模式的一半導 體裝置之示意橫剖面圖。 圖 3 ( a )及 3 ( b )係顯示本發明之第一實施模式的半導體 裝置之示意平面圖。 圖4係顯示本發明之第二實施模式的一半導體裝置之示 意平面圖。 圖 5 ( a )及 5 ( b )係顯示本發明之第三實施模式的一半導 體裝置之示意平面圖。 圖6係顯示本發明之第四實施模式的一半導體裝置之示 意平面圖。 圖 7 ( a )及 7 ( b )係顯示本發明之第五實施模式的一半導 體裝置之示意平面圖。 圖 8 ( a )及 8 ( b )係顯示本發明之第五實施模式的一修改 範例之一半導體裝置的示意平面圖。 圖9係顯示本發明之第六實施模式的一半導體裝置之示 意橫剖面圖。 28 326\專利說明書(補件)\94-04\94100058 200529406 圖1 0 ( a )及1 0 ( b )係從圖9之2 0 1方向上所觀看之示意 橫剖面圖。 圖1 1係顯示本發明之第七實施模式的一半導體裝置之 示意橫剖面圖。 圖1 2係顯示本發明之第八實施模式的一半導體裝置之 示意平面圖。 圖1 3係顯示本發明之第八實施模式的半導體裝置之實 際部分橫剖面圖。
圖1 4係顯示本發明之第九實施模式的一半導體裝置之 實際部分橫剖面圖。 圖 15 係顯示本發明之第九實施模式的一修改範例之一 半導體裝置的實際部分橫剖面圖。 圖 1 6係顯示本發明之第八及第九實施模式的一修改範 例之一半導體裝置的實際部分橫剖面圖。 圖 1 7係顯示本發明之第十實施模式的一半導體裝置之 實際部分橫剖面圖。 圖 18係顯示本發明之第十實施模式的一修改範例之一 半導體裝置的實際部分橫剖面圖。 圖1 9係顯示本發明之第十一實施模式的一半導體裝置 之示意橫剖面圖。 圖 2 0係顯示本發明之第十一實施模式的半導體裝置之 示意橫剖面圖。 【主要元件符號說明】 10 1 絕緣電路基板 29 326\專利說明書(補件)\94-04\94100058 200529406 1 02 1 03 1 04 1 05 1 06 1 07 1 08 110
112 120 1 22 1 2 2 a 〜1 2 2 h 123a 1 23b
13 1 132 1 33 134 140 14 1 142 15 0 第一半導體晶片 第二半導體晶片 突出電極 金屬薄焊線 密封樹脂 底膠填充材料 外部端 凸支撐部件 電路佈線 介層 接合電極 圓柱支撐部件 圓柱支撐部件 強化構件 強化構件 彎曲表面部 彎曲表面部 彎曲表面部 彎曲表面部 梯狀支撐部件 突出電極 凸塊連接部件 電氣佈線 第三半導體晶片 326\專利說明書(補件)\94-04\94100058 200529406
15 1 支撐部件 1 52 金屬薄焊線 20 1 方向 2 0 2 部分 326\專利說明書(補件)\94-04\94100058 31

Claims (1)

  1. 200529406 十、申請專利範圍: 1. 一種半導體裝置,包含: 一電路基板; 一第一半導體晶片,以覆晶方式接合於該電路基板上; 一第二半導體晶片,層合於該第一半導體晶片上,該第 二半導體晶片藉由一導電焊線連接至該電路基板,並且大 於該第一半導體晶片’以便該第二半導體晶片從該第一半 導體晶片之至少一側邊突出以成為一突出部;以及
    一凸支撐部件,用以從該第二半導體晶片之下表面支撐 該突出部,該凸支撐部件與該電路基板整合成一體。 2.如申請專利範圍第1項之半導體裝置,其中該第二半 導體晶片從該第一半導體晶片之所有側邊突出,且該凸支 撐部件係支撐該第二半導體晶片之所有側邊上所形成之突 出部。 3. 如申請專利範圍第2項之半導體裝置,其中該凸支撐 部件支撐該第二半導體晶片之外側邊緣。 4. 如申請專利範圍第1項之半導體裝置,其中該凸支撐 部件支撐該第二半導體晶片之突出部的一部分。 5. 如申請專利範圍第1項之半導體裝置,進一步包含: 一接合電極,形成於該第二半導體晶片,該接合電極藉 由該導電焊線連接至該電路基板, 其中該凸支撐部件從該接合電極下方之第二半導體晶 片的下表面支撐該突出部。 6. 如申請專利範圍第1項之半導體裝置,其中該第二半 32 326\專利說明書(補件)\94-04\94100058
    200529406 導體晶片具有一從該第一半導體晶片突出一特定值的突 部,且該凸支撐部件只支撐從該第一半導體晶片突出該 定值之突出部。 7 .如申請專利範圍第1項之半導體裝置,其中該第二 導體晶片之中心係以從該第一半導體晶片之中心偏移一 定距離而設置。 8 .如申請專利範圍第7項之半導體裝置,其中該第二 導體晶片具有一從該第一半導體晶片突出一特定值之突 ® 部,且該凸支撐部件只支撐從該第一半導體晶片突出該 定值之突出部。 9 .如申請專利範圍第1項之半導體裝置,其中該凸支 部件包括複數個圓柱支撐部件,且各複數個圓柱支撐部 係支撐該突出部。 1 0 .如申請專利範圍第 9項之半導體裝置,其中該複 個圓柱支撐部件係以不均勻方式設置於該第二半導體晶 之週邊。 Π .如申請專利範圍第 9項之半導體裝置,其中該複 個圓柱支撐部件之圓柱支撐部件係沿著該第二半導體晶 之一側邊以平均間隔形成。 1 2 .如申請專利範圍第 9項之半導體裝置,其中一強 構件係設置於任何相鄰圓柱支撐部件間之距離為一特定 更大距離之位置上。 1 3 .如申請專利範圍第1項之半導體裝置,其中該凸 撐部件在其上端角落具有一彎曲表面部。 326\專利說明書(補件)\94-04\94100058 33 出 特 半 特 半 出 特 撐 件 數 片 數 片 化 或 支 200529406 1 4 .如申請專利範圍第 1項之半導體裝置,其中該凸支 撐部件在其根部具有一彎曲表面部。 1 5 .如申請專利範圍第1項之半導體裝置,其中該凸支 撐部件係為梯形,其中該凸支撐部件之寬度朝上部變窄。
    1 6 .如申請專利範圍第1項之半導體裝置,進一步包含: 一第三半導體晶片,層合於該第二半導體晶片上,該第 三半導體晶片藉由一第二導電焊線連接至該電路基板及大 於該第二半導體晶片,以便該第三半導體晶片從該第二半 導體晶片之至少一側邊突出成為一第二突出部;以及 一支撐部件,用以從該第三半導體晶片之下表面支撐該 第二支撐部,該支撐部與該電路基板整合成一體。 17. —種半導體裝置,包含: 一電路基板; 一第一半導體晶片,以覆晶方式接合於該電路基板上; 一第二半導體晶片,層合於該第一半導體晶片上,該第 二半導體晶片經由一形成於該第二半導體晶片之下表面上 的突出電極連接至該電路基板及大於該第一半導體晶片, 以便使該第二半導體晶片從該第一半導體晶片之至少一側 邊突出成為一突出部; 一凸支撐部件,用以從該第二半導體晶片之下表面支撐 該突出,該凸支撐部件與該電路基板整合成一體; 一凸塊連接部件,形成於該凸支撐部件上,該凸塊連接 部件係連接至該突出電極; 一外部端,形成於該電路基板之下表面上;以及 34 326\專利說明書(補件)\94-04\94100058 200529406 一電氣佈線,將該第二半導體晶片之下表面上的突出電 極經由在該凸支撐部件上所形成之凸塊連接部件連接至該 外部端。 1 8 .如申請專利範圍第1 7項之半導體裝置,其中該電氣 佈線包括一通過該凸支撐部件之内部的佈線。 1 9 .如申請專利範圍第1 7項之半導體裝置,其中該電氣 佈線包括一沿著該凸支撐部件之一表面所形成之佈線。
    326\專利說明書(補件)\94-04\94100058 35
TW094100058A 2004-01-08 2005-01-03 Semiconductor apparatus TW200529406A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004002747A JP2005197491A (ja) 2004-01-08 2004-01-08 半導体装置

Publications (1)

Publication Number Publication Date
TW200529406A true TW200529406A (en) 2005-09-01

Family

ID=34747058

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094100058A TW200529406A (en) 2004-01-08 2005-01-03 Semiconductor apparatus

Country Status (4)

Country Link
US (1) US20050156323A1 (zh)
JP (1) JP2005197491A (zh)
CN (1) CN1638118A (zh)
TW (1) TW200529406A (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
US20070075419A1 (en) * 2005-09-06 2007-04-05 Denso Corporation Semiconductor device having metallic lead and electronic device having lead frame
KR100764682B1 (ko) * 2006-02-14 2007-10-08 인티그런트 테크놀로지즈(주) 집적회로 칩 및 패키지.
JP3942190B1 (ja) * 2006-04-25 2007-07-11 国立大学法人九州工業大学 両面電極構造の半導体装置及びその製造方法
US20090032926A1 (en) * 2007-07-31 2009-02-05 Advanced Micro Devices, Inc. Integrated Support Structure for Stacked Semiconductors With Overhang
JP5205867B2 (ja) * 2007-08-27 2013-06-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2009035849A2 (en) 2007-09-10 2009-03-19 Vertical Circuits, Inc. Semiconductor die mount by conformal die coating
WO2009039550A1 (en) * 2007-09-25 2009-04-02 Silverbrook Research Pty Ltd Method of wire bond encapsulation profiling
JP5529371B2 (ja) 2007-10-16 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP5184132B2 (ja) * 2008-02-15 2013-04-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8178978B2 (en) 2008-03-12 2012-05-15 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US8923004B2 (en) * 2008-07-31 2014-12-30 Micron Technology, Inc. Microelectronic packages with small footprints and associated methods of manufacturing
US20100044861A1 (en) * 2008-08-20 2010-02-25 Chin-Tien Chiu Semiconductor die support in an offset die stack
CN102473697B (zh) * 2009-06-26 2016-08-10 伊文萨思公司 曲折配置的堆叠裸片的电互连
US8552546B2 (en) * 2009-10-06 2013-10-08 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor package structure including the semiconductor package, and mobile phone including the semiconductor package structure
KR20110041313A (ko) * 2009-10-15 2011-04-21 에스티에스반도체통신 주식회사 적층형 고상 드라이브 및 그 제조 방법
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
US20110193243A1 (en) * 2010-02-10 2011-08-11 Qualcomm Incorporated Unique Package Structure
JP5453678B2 (ja) * 2010-06-29 2014-03-26 新光電気工業株式会社 半導体パッケージおよびその製造方法
KR20120062366A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 멀티칩 패키지의 제조 방법
JP5840479B2 (ja) * 2011-12-20 2016-01-06 株式会社東芝 半導体装置およびその製造方法
US9287249B2 (en) * 2012-04-11 2016-03-15 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
KR101906269B1 (ko) 2012-04-17 2018-10-10 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
ITTO20120854A1 (it) * 2012-09-28 2014-03-29 Stmicroelectronics Malta Ltd Contenitore a montaggio superficiale perfezionato per un dispositivo integrato a semiconduttori, relativo assemblaggio e procedimento di fabbricazione
JP5814965B2 (ja) * 2013-03-15 2015-11-17 株式会社東芝 半導体装置
KR102065648B1 (ko) * 2013-08-14 2020-01-13 삼성전자주식회사 반도체 패키지
CN105514080B (zh) * 2014-10-11 2018-12-04 意法半导体有限公司 具有再分布层和加强件的电子器件及相关方法
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
JP2018037465A (ja) * 2016-08-29 2018-03-08 ウシオ電機株式会社 半導体パッケージおよびその製造方法
KR102592327B1 (ko) * 2018-10-16 2023-10-20 삼성전자주식회사 반도체 패키지
CN112117242B (zh) * 2019-06-20 2023-01-31 江苏长电科技股份有限公司 芯片封装结构及其制造方法
JP2021048195A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及び半導体装置の製造方法
KR102785840B1 (ko) * 2019-12-13 2025-03-26 삼성전자주식회사 반도체 패키지
JP2022034947A (ja) * 2020-08-19 2022-03-04 キオクシア株式会社 半導体装置およびその製造方法
JP7781571B2 (ja) * 2020-11-20 2025-12-08 キヤノン株式会社 モジュールおよび機器
KR20240032303A (ko) 2022-09-02 2024-03-12 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
US6731009B1 (en) * 2000-03-20 2004-05-04 Cypress Semiconductor Corporation Multi-die assembly
JP2001320014A (ja) * 2000-05-11 2001-11-16 Seiko Epson Corp 半導体装置及びその製造方法
JP3499202B2 (ja) * 2000-10-16 2004-02-23 沖電気工業株式会社 半導体装置の製造方法
TWI231977B (en) * 2003-04-25 2005-05-01 Advanced Semiconductor Eng Multi-chips package

Also Published As

Publication number Publication date
CN1638118A (zh) 2005-07-13
US20050156323A1 (en) 2005-07-21
JP2005197491A (ja) 2005-07-21

Similar Documents

Publication Publication Date Title
TW200529406A (en) Semiconductor apparatus
US8222716B2 (en) Multiple leadframe package
JP5176507B2 (ja) 半導体装置
US8786102B2 (en) Semiconductor device and method of manufacturing the same
US8450149B2 (en) Stacked leadframe implementation for DC/DC convertor power module incorporating a stacked controller and stacked leadframe construction methodology
TWI222731B (en) Semiconductor device
TW407365B (en) Semiconductor device with reduced thickness
US9583455B2 (en) Semiconductor device
JP2009099697A (ja) 半導体装置及びその製造方法
KR20190099815A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
JP6850938B1 (ja) 半導体装置、及びリードフレーム材
JP2009506571A (ja) インターポーザー基板に接続するための中間コンタクトを有するマイクロ電子デバイスおよびそれに関連する中間コンタクトを備えたマイクロ電子デバイスをパッケージする方法
TWI343097B (en) Packaging configurations for vertical electronic devices using conductive traces disposed on laminated board layers
TW579560B (en) Semiconductor device and its manufacturing method
JP3958156B2 (ja) 電力用半導体装置
JP5533983B2 (ja) 半導体装置
CN111524873A (zh) 嵌入式封装模块及其封装方法
JP2004119550A (ja) 半導体装置およびその製造方法
TW541673B (en) Semiconductor device formed by mounting semiconductor chip on support substrate, and the support substrate
US20150333041A1 (en) Semiconductor device and manufacturing method therefor
TW201238012A (en) Cassette type multi flip-chip package and its fabricating method
JP2005268299A (ja) 半導体パッケージ及びその製造方法
JP2005353704A (ja) 積層型半導体装置及びその製造方法
US7759791B2 (en) High density IC module
JP2025073636A (ja) 半導体装置