KR20240032303A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20240032303A
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semiconductor chip
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Abstract

반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 제1 칩 패드들이 형성된 전면이 상기 패키지 기판을 향하도록 배치되고 상기 제1 칩 패드들 상에 형성된 도전성 범프들에 의해 상기 패키지 기판에 전기적으로 연결되는 제1 반도체 칩, 상기 패키지 기판 상에서 상기 제1 반도체 칩을 둘러싸도록 연장하며 상기 제1 반도체 칩이 수용되는 트렌치를 갖는 댐 구조물, 상기 댐 구조물 상에서 상기 제1 반도체 칩을 커버하며 상기 트렌치를 채우는 접착 필름, 상기 접착 필름 상에 부착되는 복수 개의 제2 반도체 칩들, 상기 제2 반도체 칩들을 상기 패키지 기판에 전기적으로 연결시키는 본딩 와이어들, 및 상기 패키지 기판 상에 상기 제2 반도체 칩들을 커버하는 밀봉 부재를 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 패키지 기판 상에 서로 다른 복수 개의 칩들이 적층된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
스마트폰, 태블릿 PC와 같은 모바일 기기는 내장 메모리를 이용하여 정보를 저장할 수 있다. 상기 내장 메모리로서 유니버설 플래시 스토리지(Universal Flash Storage, UFS) 패키지가 사용될 수 있다. 상기 유니버설 플래시 스토리지와 같은 멀티칩 패키지(MCP, Multi-Chip Package)에 있어서, 상대적으로 작은 크기의 컨트롤러 칩 상에 메모리 칩들을 적층하기 위하여 돌멘(dolmen) 구조의 스페이서 칩을 상기 컨트롤러 칩 둘레에 배치시킬 수 있다.
하지만, 이러한 스페이서 칩을 형성하고 조립하기 위한 부가적인 공정 및 소재가 요구되므로 가공비와 재료비가 증가하여 패키지 비용이 상승시되는 문제점이 있다. 또한, 상기 컨트롤러 칩과 상기 스페이서 칩 사이의 높이 차이로 인하여 접착 필름이 하부의 상기 컨트롤러 칩 상부면으로부터 들뜨는 현상이 발생하여 에폭시 몰딩 콤파운드(EMC)와 같은 밀봉재가 침투하여 품질이 저하되는 문제점이 있다.
본 발명의 일 과제는 패키지 제조 비용을 감소시키고 공정 불량을 방지할 수 있는 구조를 갖는 반도체 패키지를 제공하는데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 칩 실장 영역에 배열된 제1 기판 패드들 및 일측부를 따라 배열된 제2 기판 패드들을 갖는 패키지 기판, 상기 패키지 기판의 상기 칩 실장 영역 상에 실장되며 상기 제1 기판 패드들 상에 배치되는 도전성 범프들에 의해 전기적으로 연결되는 제1 반도체 칩, 상기 패키지 기판 상에서 상기 제1 반도체 칩을 둘러싸도록 연장하며 상기 제1 반도체 칩이 수용되는 트렌치를 갖는 지지 프레임 패턴, 상기 지지 프레임 패턴 상에서 상기 제1 반도체 칩을 커버하면서 상기 지지 프레임 패턴의 상기 트렌치 내부를 채우도록 부착되는 접착 필름, 상기 접착 필름 상에 부착되는 복수 개의 제2 반도체 칩들, 상기 제2 반도체 칩들의 제2 칩 패드들을 상기 패키지 기판의 상기 제2 기판 패드들에 전기적으로 연결시키는 본딩 와이어들, 및 상기 패키지 기판 상에 상기 제2 반도체 칩들을 커버하는 밀봉 부재를 포함한다. 상기 지지 프레임 패턴은 상기 패키지 기판으로부터 제1 높이를 갖고, 상기 제1 반도체 칩은 상기 패키지 기판으로부터 상기 제1 높이보다 큰 제2 높이를 갖는다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 제1 칩 패드들이 형성된 전면이 상기 패키지 기판을 향하도록 배치되고 상기 제1 칩 패드들 상에 형성된 도전성 범프들에 의해 상기 패키지 기판에 전기적으로 연결되는 제1 반도체 칩, 상기 패키지 기판 상에서 상기 제1 반도체 칩을 둘러싸도록 연장하며 상기 제1 반도체 칩이 수용되는 트렌치를 갖는 댐 구조물, 상기 댐 구조물 상에서 상기 제1 반도체 칩을 커버하며 상기 트렌치를 채우는 접착 필름, 상기 접착 필름 상에 부착되는 복수 개의 제2 반도체 칩들, 상기 제2 반도체 칩들을 상기 패키지 기판에 전기적으로 연결시키는 본딩 와이어들, 및 상기 패키지 기판 상에 상기 제2 반도체 칩들을 커버하는 밀봉 부재를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 서로 반대하는 상부면 및 하부면을 가지며 상기 상부면 상에 폐루프 형상으로 연장하는 지지 프레임 패턴이 형성된 패키지 기판, 상기 패키지 기판 상에서 상기 지지 프레임 패턴에 의해 둘러싸이도록 배치되며 도전성 범프들을 매개로 하여 플립 칩 본딩 방식에 의해 실장되는 제1 반도체 칩, 상기 지지 프레임 패턴 상에서 상기 제1 반도체 칩을 커버하도록 부착되는 제1 접착 필름, 상기 제1 접착 필름에 의해 상기 지지 프레임 패턴 상에 부착되며 본딩 와이어들에 의해 상기 패키지 기판에 전기적으로 연결되는 복수 개의 제2 반도체 칩들, 및 상기 패키지 기판의 상부면 상에서 상기 제2 반도체 칩들을 커버하는 밀봉 부재를 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 패키지 기판 상에 칩 실장 영역을 둘러싸도록 연장하는 지지 프레임 패턴을 형성한다. 상기 패키지 기판의 상기 칩 실장 영역 상에 도전성 범프들을 매개로 하여 제1 반도체 칩을 실장시킨다. 상기 지지 프레임 패턴 상에 상기 제1 반도체 칩을 커버하는 접착 필름을 형성한다. 상기 접착 필름 상에 복수 개의 제2 반도체 칩들을 부착시킨다. 복수 개의 제2 반도체 칩들을 도전성 연결 부재들을 이용하여 상기 패키지 기판에 전기적으로 연결시킨다. 상기 패키지 기판 상에 상기 복수 개의 제2 반도체 칩들을 커버하는 밀봉 부재를 형성한다.
예시적인 실시예들에 따르면, 반도체 패키지는 폐루프 형상으로 연장하는 지지 프레임 패턴을 갖는 패키지 기판, 상기 패키지 기판 상에서 상기 지지 프레임 패턴에 의해 둘러싸이도록 배치되며 도전성 범프들을 매개로 하여 실장되는 제1 반도체 칩, 상기 지지 프레임 패턴 상에서 상기 제1 반도체 칩을 커버하도록 부착되는 제1 접착 필름, 상기 제1 접착 필름에 의해 상기 지지 프레임 패턴 상에 부착되며 본딩 와이어들에 의해 상기 패키지 기판에 전기적으로 연결되는 복수 개의 제2 반도체 칩들, 및 상기 패키지 기판 상에서 상기 제2 반도체 칩들을 커버하는 밀봉 부재를 포함할 수 있다.
상기 제1 접착 필름이 부착된 복수 개의 제2 반도체 칩들 중에서 최하층의 제2 반도체 칩은 열 압착 공정에 의해 상기 지지 프레임 패턴 및 상기 제1 반도체 칩 상에 부착될 수 있다. 상기 열 압착 공정에서의 압력과 온도에 의해 유동성을 갖는 상기 제1 접착 필름(DAF)의 일부분은 상기 지지 프레임 패턴의 트렌치 내부를 채울 수 있다.
상기 지지 프레임 패턴은 상기 제1 반도체 칩 둘레에 배치되고 상기 패키지 기판 및 상기 제2 반도체 칩들 사이에 배치되어 상기 제2 반도체 칩들을 지지하는 역할을 수행할 수 있다.
이에 따라, 상기 지지 프레임 패턴이 기존의 스페이서 칩을 대체함으로써 가공비와 재료비를 감소시켜 전체 패키지 비용을 감소시킬 수 있다. 더욱이, 상기 제1 접착 필름이 상기 지지 프레임 패턴과 상기 제2 반도체 칩 사이 그리고 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 공간을 완벽하게 채우므로, 상기 제1 반도체 칩과 상기 지지 프레임 패턴 사이의 높이 차이로 인하여 접착 필름이 하부의 상기 제1 반도체 칩의 상부면으로부터 들뜨는 현상을 방지하여 품질을 향상시킬 수 있다.
더욱이, 상기 제1 접착 필름이 상기 패키지 기판과 상기 제1 반도체 칩 사이의 공간을 채우므로, 상기 제1 반도체 칩 하부의 상기 도전성 범프들 사이의 공간을 채우기 위한 캐필러리 언더필(Capillary Underfill) 공정을 생략할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 2의 반도체 패키지에서 밀봉 부재 및 복수 개의 제2 반도체 칩들이 제거된 상태를 나타내는 평면도이다.
도 4 내지 도 11은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 12는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 13은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 평면도이다. 도 3은 도 2의 반도체 패키지에서 밀봉 부재 및 복수 개의 제2 반도체 칩들이 제거된 상태를 나타내는 평면도이다. 도 1은 도 2의 A-A' 라인을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(100)는 지지 프레임 패턴(160)을 갖는 패키지 기판(110), 제1 반도체 칩(200), 복수 개의 제2 반도체 칩들(300), 도전성 연결 부재들(330) 및 밀봉 부재(400)를 포함할 수 있다. 또한, 반도체 패키지(100)은 외부 접속 부재들(500)을 더 포함할 수 있다.
또한, 반도체 패키지(100)는 서로 다른 종류의 반도체 칩들을 포함하는 유니버설 플래시 스토리지(UFS)와 같은 멀티-칩 패키지(Multi-Chip Package, MCP)일 수 있다. 반도체 패키지(100)는 하나의 패키지 안에 복수 개의 반도체 칩들을 적층 또는 배열하여 하나의 독립된 기능을 갖는 시스템 인 패키지(System In Package, SIP)일 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(110)은 서로 마주보는 상부면(112)과 하부면(114)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(110)은 인쇄회로기판(PCB), 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다. 패키지 기판(110)은 제1 반도체 칩(200)과 제2 반도체 칩들(300)과의 전기적 연결을 위한 채널들로서의 내부 배선들을 포함할 수 있다.
패키지 기판(110)은 상부면(112)과 직교하고 제2 방향(Y 방향)과 평행한 방향으로 연장하며 서로 마주하는 제1 측부(S1) 및 제2 측부(S2) 그리고 상기 제2 방향과 직교하는 제1 방향(X 방향)과 평행한 방향으로 연장하며 서로 마주하는 제3 측부(S3) 및 제4 측부(S4)를 포함할 수 있다.
패키지 기판(110)은 중심 영역에 칩 실장 영역(MR)을 가질 수 있다. 후술하는 바와 같이, 칩 실장 영역(MR)은 컨트롤러 칩으로서의 제1 반도체 칩(200)이 실장되는 영역일 수 있다. 칩 실장 영역(MR)은 사각 형상을 가질 수 있다.
예를 들면, 패키지 기판(110)의 제1 방향(X 방향)으로의 폭은 10mm 내지 15mm의 범위 이내에 있고, 패키지 기판(110)의 제2 방향(Y 방향)으로부터 폭은 4mm 내지 7mm의 범위 이내에 있을 수 있다. 칩 실장 영역(MR)의 일변은 2mm 내지 4mm의 범위 이내의 길이를 가질 수 있다.
패키지 기판(110)은 칩 실장 영역(MR) 내에 배열된 제1 기판 패드들(120) 및 패키지 기판(110)의 일측부(S2)를 따라 배열되는 제2 기판 패드들(122)을 포함할 수 있다. 제1 및 제2 기판 패드들(120, 122)은 상기 배선들에 각각 연결될 수 있다. 상기 배선들은 패키지 기판(110)의 상부면(112) 또는 내부에서 연장할 수 있다. 예를 들면, 상기 배선의 적어도 일부분이 랜딩 패드로서 상기 기판 패드로 사용될 수 있다.
상기 도면들에는 몇 개의 기판 패드들만이 도시되어 있으나, 상기 기판 패드들의 개수, 형상 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판 패드들을 비롯한 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
패키지 기판(110)의 상부면(112) 상에는 제1 및 제2 기판 패드들(120, 122)을 노출시키는 제1 절연막(140)이 형성될 수 있다. 제1 절연막(140)은 제1 및 제2 기판 패드들(120, 122)을 제외한 패키지 기판(110)의 상부면(112) 전체를 커버할 수 있다. 예를 들면, 상기 제1 절연막은 솔더 레지스트를 포함할 수 있다.
예시적인 실시예들에 있어서, 지지 프레임 패턴(160)은 패키지 기판(110) 상에서 칩 실장 영역(MR)을 둘러싸도록 연장할 수 있다. 지지 프레임 패턴(160)은 폐루프 형상으로 갖도록 연장하여 내부에 칩 실장 영역(MR) 상에 실장되는 상기 제1 반도체 칩이 수용되는 트렌치(162)를 정의할 수 있다. 지지 프레임 패턴(160)은 직사각형 프레임 형상을 가질 수 있다. 예를 들면, 지지 프레임 패턴(160)은 패키지 기판(110)의 상부면(112)으로부터 제1 높이(H1)를 가질 수 있다. 지지 프레임 패턴(160)의 제1 높이(H1)는 90㎛ 내지 120㎛의 범위 이내에 있을 수 있다. 지지 프레임 패턴(160)은 솔더 레지스트와 같은 절연 물질을 포함할 수 있다.
이에 따라, 패키지 기판(110)의 칩 실장 영역(MR)은 지지 프레임 패턴(160)의 트렌치(162)에 의해 노출될 수 있다. 후술하는 바와 같이, 지지 프레임 패턴(160)은 패키지 기판(110) 및 다른 전자 부품들 사이에 배치되어 다른 전자 부품들을 지지하는 역할을 수행할 수 있다.
평면도에서 보았을 때, 칩 실장 영역(MR)과 트렌치(162)의 측벽 사이의 거리는 적어도 350㎛일 수 있다. 상기 제1 반도체 칩과 상기 트렌치 측벽 사이의 거리, 상기 지지 프레임 패턴의 폭과 높이, 상기 트렌치의 면적 등은 상기 제1 반도체 칩의 크기, 상기 지지 프레임 패턴 상에 도포되는 접착 필름의 넓이 및 두께 등을 고려하여 결정될 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 패키지 기판(110)의 칩 실장 영역(MR) 상에 실장될 수 있다. 제1 반도체 칩(200)은 도전성 범프들(230)을 매개로 하여 패키지 기판(110) 상에 실장될 수 있다. 제1 반도체 칩(200)은 제1 칩 패드들(210)이 형성된 전면(202), 즉, 활성면이 패키지 기판(110)을 향하도록 배치될 수 있다. 제1 반도체 칩(200)은 평면도에서 보았을 때 4개의 측면을 갖는 사각 형상을 가질 수 있다. 제1 칩 패드들(210)은 제1 반도체 칩(200)의 전면(202) 전체에 어레이 형태로 배열될 수 있다.
제1 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 상기 제1 반도체 칩은 CPU, GPU, SOC와 같은 호스트(Host)로서의 ASIC, AP(Application Processor)와 같은 프로세서 칩일 수 있다.
제1 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(110) 상에 실장될 수 있다. 제1 반도체 칩(200)의 제1 칩 패드들(210)은 도전성 범프들(230), 예를 들면, 솔더 범프들에 의해 패키지 기판(110)의 제1 기판 패드들(120)과 전기적으로 연결될 수 있다.
예를 들면, 제1 반도체 칩(200)의 두께(T1)는 90㎛ 내지 110㎛의 범위 이내에 있을 수 있다. 패키지 기판(110)의 상부면(112)으로부터 도전성 범프(230)의 높이는 35㎛ 내지 60㎛의 범위 이내에 있을 수 있다. 제1 반도체 칩(200)은 패키지 기판(110)의 상부면(112)으로부터 제2 높이(H2)를 가질 수 있다. 제1 반도체 칩(200)의 제2 높이(H2)는 135㎛ 내지 160㎛의 범위 이내에 있다. 제1 반도체 칩(200)의 제2 높이(H2)는 지지 프레임 패턴(160)의 제1 높이(H1)보다 더 클 수 있다. 평면도에서 보았을 때, 제1 반도체 칩(200)과 트렌치(162)의 측벽 사이의 거리는 적어도 350㎛일 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제2 반도체 칩들(300)은 접착 필름(320)을 이용하여 지지 프레임 패턴(160) 상에 부착될 수 있다. 상기 복수 개의 제2 반도체 칩들 중 최하층의 제2 반도체 칩(300a)은 제1 접착 필름(320a)을 이용하여 지지 프레임 패턴(160) 상에 부착될 수 있다. 상기 복수 개의 제2 반도체 칩들 중 나머지 칩들(300b, 300c, 300d)은 제2 접착 필름들(320b, 320c, 320d)을 이용하여 최하층의 제2 반도체 칩(300a) 상에 순차적으로 부착될 수 있다.
상기 제2 반도체 칩은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 상기 제2 반도체 칩은 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리(flash memory) 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
제2 반도체 칩(300a)은 다이 어태치 공정에 의해 다이 어태치 필름(DAF)과 같은 제1 접착 필름(320a)을 이용하여 지지 프레임 패턴(160) 및 제1 반도체 칩(200) 상에 부착될 수 있다.
제2 반도체 칩(300a)은 제2 칩 패드들(310)이 형성된 전면에 반대하는 후면, 즉, 비활성면이 패키지 기판(110)을 향하도록 배치될 수 있다. 제2 반도체 칩(300a)은 평면도에서 보았을 때 4개의 측면을 갖는 사각 형상을 가질 수 있다.
예를 들면, 제1 접착 필름(320a)이 부착된 제2 반도체 칩(300a)은 열 압착 공정에 의해 지지 프레임 패턴(160) 및 제1 반도체 칩(200) 상에 부착될 수 있다. 제2 반도체 칩(300a)은 다이 어태치 기구(die attaching tool)에 의해 지지 프레임 패턴(160) 상으로 가압되고, 패키지 기판(110)을 지지하는 지지 시스템 내의 히터 블록에 의해 고온으로 가열될 수 있다. 제1 접착 필름(320a)의 두께는 60㎛ 내지 120㎛의 범위 이내에 있을 수 있다. 이러한 압력과 온도에 의해 유동성을 갖는 DAF의 일부분은 지지 프레임 패턴(160)의 트렌치(162) 내부를 채우게 된다.
예시적인 실시예들에 있어서, 제1 접착 필름(320a)은 지지 프레임 패턴(160)의 상부면을 커버하는 제1 커버부(P1), 트렌치(162)의 측벽(162a)과 제1 반도체 칩(200) 사이의 공간을 채우는 제2 커버부(P2), 트렌치(162)의 저면(162b)과 제1 반도체 칩(200) 사이의 공간을 채우는 제3 커버부(P), 및 제1 반도체 칩(200)의 상부면, 즉, 후면을 커버하는 제4 커버부(P)를 포함할 수 있다. 제1 커버부(P1)의 두께는 제4 커버부(P4)의 두께보다 더 클 수 있다. 제1 커버부(P1)의 두께는 적어도 40㎛일 수 있다.
제2 접착 필름들(320b, 320c, 320d)을 이용하여 상기 복수 개의 제2 반도체 칩들 중 나머지 칩들(300b, 300c, 300d)을 최하층의 제2 반도체 칩(300a) 상에 순차적으로 부착할 수 있다. 제2 반도체 칩들(300b, 300c, 300d)은 다이 어태치 공정에 의해 다이 어태치 필름(DAF)과 같은 제2 접착 필름(320b, 320c, 320d)을 이용하여 최하층의 제2 반도체 칩(300a) 상에 순차적으로 부착될 수 있다. 제2 접착 필름들(320b, 320c, 320d)의 두께들은 10㎛ 내지 20㎛의 범위 이내에 있을 수 있다.
상기 제2 반도체 칩의 평면적은 상기 제1 반도체 칩 또는 상기 지지 프레임 패턴의 평면적보다 더 클 수 있다. 따라서, 제2 반도체 칩들(300a, 300b, 300c, 300d)은 패키지 기판(110) 상에서 지지 프레임 패턴(160)에 의해 지지되어 탑재될 수 있다.
복수 개의 제2 반도체 칩들(300a, 300b, 300c, 300d)은 순차적으로 오프셋 정렬될 수 있다. 예를 들면, 제2 반도체 칩들(300a, 300b, 300c, 300d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제2 반도체 칩들(300a, 300b, 300c, 300d)은 패키지 기판(110)의 제1 측면 방향(좌측 방향)으로 순차적으로 오프셋 정렬될 수 있다.
상기 제2 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 도면들에는 몇 개의 제2 칩 패드들만이 도시되어 있으나, 상기 제2 칩 패드들의 구조, 형상 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 제2 반도체 칩들(300)은 도전성 연결 부재들(330)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다.
구체적으로, 제2 반도체 칩들(300)의 제2 칩 패드들(310)은 본딩 와이어들(330)에 의해 패키지 기판(110)의 상부면(112) 상의 제2 기판 패드들(122)에 연결될 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(400)는 패키지 기판(110)의 상부면(112) 상에서 지지 프레임 패턴(160), 제2 반도체 칩들(300) 및 본딩 와이어들(330)을 커버할 수 있다. 상기 밀봉 부재는 열경화성 수지, 예를 들면, 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(110)의 하부면(114) 상에는 전기 신호를 제공하기 위한 외부 접속 패드들(130)이 형성될 수 있다. 외부 접속 패드들(130)은 제2 절연막(150)에 의해 노출될 수 있다. 상기 제2 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 패키지 기판(110)의 외부 접속 패드(130) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재(500)가 배치될 수 있다. 예를 들면, 외부 연결 부재(500)는 솔더 볼일 수 있다. 반도체 패키지(100)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 반도체 패키지(100)는 폐루프 형상으로 연장하는 지지 프레임 패턴(160)을 갖는 패키지 기판(110), 패키지 기판(110) 상에서 지지 프레임 패턴(160)에 의해 둘러싸이도록 배치되며 도전성 범프들(230)을 매개로 하여 실장되는 제1 반도체 칩(200), 지지 프레임 패턴(160) 상에서 제1 반도체 칩(200)을 커버하도록 부착되는 제1 접착 필름(320a), 제1 접착 필름(320a)에 의해 지지 프레임 패턴(160) 상에 부착되며 복수 개의 본딩 와이어들(330)에 의해 패키지 기판(110)에 전기적으로 연결되는 복수 개의 제2 반도체 칩들(300), 및 패키지 기판(110) 상에서 제2 반도체 칩들(300)을 커버하는 밀봉 부재(400)를 포함할 수 있다.
제1 접착 필름(320a)이 부착된 복수 개의 제2 반도체 칩들(300) 중에서 최하층의 제2 반도체 칩(200a)은 열 압착 공정에 의해 지지 프레임 패턴(160) 및 제1 반도체 칩(200) 상에 부착될 수 있다. 상기 열 압착 공정에서의 압력과 온도에 의해 유동성을 갖는 제1 접착 필름(DAF)의 일부분은 지지 프레임 패턴(160)의 트렌치(162) 내부를 채울 수 있다.
지지 프레임 패턴(160)은 제1 반도체 칩(200) 둘레에 배치되고 패키지 기판(110) 및 제2 반도체 칩들(300) 사이에 배치되어 제2 반도체 칩들(300)을 지지하는 역할을 수행할 수 있다.
이에 따라, 상기 지지 프레임 패턴이 기존의 스페이서 칩을 대체함으로써 가공비와 재료비를 감소시켜 전체 패키지 비용을 감소시킬 수 있다. 또한, 제1 접착 필름(320a)이 지지 프레임 패턴(160)과 제2 반도체 칩(300a) 사이 그리고 제1 반도체 칩(200)과 제2 반도체 칩(300a) 사이의 공간을 완벽하게 채우므로, 상기 제1 반도체 칩과 상기 지지 프레임 패턴 사이의 높이 차이로 인하여 접착 필름이 하부의 상기 제1 반도체 칩의 상부면으로부터 들뜨는 현상을 방지하여 품질을 향상시킬 수 있다.
더욱이, 제1 접착 필름(320a)이 패키지 기판(110)과 제1 반도체 칩(200) 사이의 공간을 채우므로, 제1 반도체 칩(200) 하부의 도전성 범프들(230) 사이의 공간을 채우기 위한 캐필러리 언더필(Capillary Underfill) 공정을 생략할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 11은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 4 및 도 6 내지 11은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 도 5는 도 4의 평면도이다. 도 4는 도 5의 B-B' 라인을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 패키지 기판(110) 상에 댐 구조물로서의 지지 프레임 패턴(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(110)은 서로 마주보는 상부면(112)과 하부면(114)을 갖는 기판일 수 있다. 예를 들면, 패키지 기판(110)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다. 패키지 기판(110)은 후술하는 제1 반도체 칩과 제2 반도체 칩들과의 전기적 연결을 위한 채널들로서의 내부 배선들을 포함할 수 있다.
패키지 기판(110)은 상부면(112)과 직교하고 제2 방향(Y 방향)과 평행한 방향으로 연장하며 서로 마주하는 제1 측부(S1) 및 제2 측부(S2) 그리고 상기 제2 방향과 직교하는 제1 방향(X 방향)과 평행한 방향으로 연장하며 서로 마주하는 제3 측부(S3) 및 제4 측부(S4)를 포함할 수 있다.
패키지 기판(110)은 중심 영역에 칩 실장 영역(MR)을 가질 수 있다. 후술하는 바와 같이, 칩 실장 영역(MR)은 컨트롤러 칩으로서의 제1 반도체 칩(200)이 실장되는 영역일 수 있다. 칩 실장 영역(MR)은 사각 형상을 가질 수 있다.
예를 들면, 패키지 기판(110)의 제1 방향(X 방향)으로의 폭은 10mm 내지 15mm의 범위 이내에 있고, 패키지 기판(110)의 제2 방향(Y 방향)으로부터 폭은 4mm 내지 7mm의 범위 이내에 있을 수 있다. 칩 실장 영역(MR)의 일변은 2mm 내지 4mm의 범위 이내의 길이를 가질 수 있다.
패키지 기판(110)은 칩 실장 영역(MR) 내에 배열된 제1 기판 패드들(120) 및 패키지 기판(110)의 일측부(S2)를 따라 배열되는 제2 기판 패드들(122)을 포함할 수 있다. 제1 및 제2 기판 패드들(120, 122)은 상기 배선들에 각각 연결될 수 있다. 상기 배선들은 패키지 기판(110)의 상부면(112) 또는 내부에서 연장할 수 있다. 예를 들면, 상기 배선의 적어도 일부분이 랜딩 패드로서 상기 기판 패드로 사용될 수 있다.
상기 도면들에는 몇 개의 기판 패드들만이 도시되어 있으나, 상기 기판 패드들의 개수, 형상 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판 패드들을 비롯한 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 도시 및 설명을 생략하기로 한다.
패키지 기판(110)의 상부면(112) 상에는 제1 및 제2 기판 패드들(120, 122)을 노출시키는 제1 절연막(140)이 형성될 수 있다. 제1 절연막(140)은 제1 및 제2 기판 패드들(120, 122)을 제외한 패키지 기판(110)의 상부면(112) 전체를 커버할 수 있다. 예를 들면, 상기 제1 절연막은 솔더 레지스트를 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(110) 상에 칩 실장 영역(MR)을 둘러싸도록 연장하는 지지 프레임 패턴(160)을 형성할 수 있다. 지지 프레임 패턴(160)은 폐루프 형상으로 갖도록 연장하여 내부에 칩 실장 영역(MR) 상에 실장되는 상기 제1 반도체 칩이 수용되는 트렌치(162)를 정의할 수 있다. 지지 프레임 패턴(160)은 직사각형 프레임 형상을 가질 수 있다. 지지 프레임 패턴(160)은 패키지 기판(110)의 상부면(112)으로부터 제1 높이(H1)를 가질 수 있다. 지지 프레임 패턴(160)의 제1 높이(H1)는 90㎛ 내지 120㎛의 범위 이내에 있을 수 있다.
예를 들면, 지지 프레임 패턴(160)은 솔더 레지스트와 같은 절연 물질을 포함할 수 있다. 패키지 기판(110)의 상부면(112) 상에 감광성 수지인 솔더 레지스트를 도포하고, 도포된 솔더 레지스트 상에 노광 공정을 수행하여 사각 형상의 프레임 형상을 갖는 부분을 경화시키고, 경화되지 않은 부분을 제거하여 지지 프레임 패턴(160)을 형성할 수 있다.
이에 따라, 패키지 기판(110)의 칩 실장 영역(MR)은 지지 프레임 패턴(160)의 트렌치(162)에 의해 노출될 수 있다. 지지 프레임 패턴(160)은 패키지 기판(110) 및 다른 전자 부품들 사이에 배치되어 다른 전자 부품들을 지지하는 역할을 수행할 수 있다.
평면도에서 보았을 때, 칩 실장 영역(MR)과 트렌치(162)의 측벽 사이의 거리는 적어도 350㎛일 수 있다. 상기 제1 반도체 칩과 상기 트렌치의 측벽 사이의 거리, 상기 지지 프레임 패턴의 폭과 높이, 상기 트렌치의 면적 등은 상기 제1 반도체 칩의 크기, 상기 지지 프레임 패턴 상에 도포되는 접착 필름의 넓이 및 두께 등을 고려하여 결정될 수 있다.
도 6을 참조하면, 패키지 기판(110)의 칩 실장 영역(MR) 상에 제1 반도체 칩(200)을 실장시킬 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 도전성 범프들(230)을 매개로 하여 패키지 기판(110) 상에 실장될 수 있다. 제1 반도체 칩(200)은 제1 칩 패드들(210)이 형성된 전면(202), 즉, 활성면이 패키지 기판(110)을 향하도록 배치될 수 있다. 제1 반도체 칩(200)은 평면도에서 보았을 때 4개의 측면을 갖는 사각 형상을 가질 수 있다. 제1 칩 패드들(210)은 제1 반도체 칩(200)의 전면(202) 전체에 어레이 형태로 배열될 수 있다.
제1 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 상기 제1 반도체 칩은 CPU, GPU, SOC와 같은 호스트(Host)로서의 ASIC, AP(Application Processor)와 같은 프로세서 칩일 수 있다.
제1 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(110) 상에 실장될 수 있다. 제1 반도체 칩(200)의 제1 칩 패드들(210)은 도전성 범프들(230), 예를 들면, 솔더 범프들에 의해 패키지 기판(110)의 제1 기판 패드들(120)과 전기적으로 연결될 수 있다.
예를 들면, 제1 반도체 칩(200)의 두께(T1)는 90㎛ 내지 110㎛의 범위 이내에 있을 수 있다. 패키지 기판(110)의 상부면(112)으로부터 도전성 범프(230)의 높이는 35㎛ 내지 60㎛의 범위 이내에 있을 수 있다. 제1 반도체 칩(200)은 패키지 기판(110)의 상부면(112)으로부터 제2 높이(H2)를 가질 수 있다. 제1 반도체 칩(200)의 제2 높이(H2)는 135㎛ 내지 160㎛의 범위 이내에 있다. 제1 반도체 칩(200)의 제2 높이(H2)는 지지 프레임 패턴(160)의 제1 높이(H1)보다 더 클 수 있다. 평면도에서 보았을 때, 제1 반도체 칩(200)과 트렌치(162)의 측벽 사이의 거리는 적어도 350㎛일 수 있다.
도 7 내지 도 9를 참조하면, 접착 필름(320)을 이용하여 지지 프레임 패턴(160) 상에 복수 개의 제2 반도체 칩들(300)을 부착시킬 수 있다.
도 7 및 도 8에 도시된 바와 같이, 제1 접착 필름(320a)을 이용하여 최하층의 제2 반도체 칩(300a)을 지지 프레임 패턴(160) 상에 부착시킬 수 있다. 제2 반도체 칩(300a)은 다이 어태치 공정에 의해 다이 어태치 필름(DAF)과 같은 제1 접착 필름(320a)을 이용하여 지지 프레임 패턴(160) 및 제1 반도체 칩(200) 상에 부착될 수 있다.
제2 반도체 칩(300a)은 제2 칩 패드들(310)이 형성된 전면에 반대하는 후면, 즉, 비활성면이 패키지 기판(110)을 향하도록 배치될 수 있다. 제2 반도체 칩(300a)은 평면도에서 보았을 때 4개의 측면을 갖는 사각 형상을 가질 수 있다.
상기 제2 반도체 칩은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 상기 제2 반도체 칩은 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리(flash memory) 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
예를 들면, 제2 반도체 칩(300a)의 후면 상에 제1 접착 필름(320a)을 부착시키고, 제1 접착 필름(320a)이 부착된 제2 반도체 칩(300a)은 열 압착 공정에 의해 지지 프레임 패턴(160) 및 제1 반도체 칩(200) 상에 부착될 수 있다. 제2 반도체 칩(300a)은 다이 어태치 기구(die attaching tool)에 의해 지지 프레임 패턴(160) 상으로 가압되고, 패키지 기판(110)을 지지하는 지지 시스템 내의 히터 블록에 의해 고온으로 가열될 수 있다. 제1 접착 필름(320a)의 두께는 60㎛ 내지 120㎛의 범위 이내에 있을 수 있다.
이러한 압력과 온도에 의해 유동성을 갖는 DAF의 일부분은 지지 프레임 패턴(160)의 트렌치(162) 내부를 채우게 되고, 상기 DAF 일부분이 지지 프레임 패턴(160) 외부로 흘러 나가는 것을 방지할 수 있다. 가압 경화 공정에서, 패키지 기판(110)은 가압 챔버 내로 로딩된 후 상기 가압 챔버 내에서 높은 압력을 받게 되어 상기 트렌치 내의 DAF 내부와 DAF와 부착된 부분에서의 보이드(void)를 외부로 배출할 수 있다.
예시적인 실시예들에 있어서, 제1 접착 필름(320a)은 지지 프레임 패턴(160)의 상부면을 커버하는 제1 커버부(P1), 트렌치(162)의 측벽(162a)과 제1 반도체 칩(200) 사이의 공간을 채우는 제2 커버부(P2), 트렌치(162)의 저면(162b)과 제1 반도체 칩(200) 사이의 공간을 채우는 제3 커버부(P), 및 제1 반도체 칩(200)의 상부면, 즉, 후면을 커버하는 제4 커버부(P)를 포함할 수 있다. 제1 커버부(P1)의 두께는 제4 커버부(P4)의 두께보다 더 클 수 있다. 제1 커버부(P1)의 두께는 적어도 40㎛일 수 있다.
도 7 및 도 8에 도시된 바와 같이, 제2 접착 필름들(320b, 320c, 320d)을 이용하여 상기 복수 개의 제2 반도체 칩들 중 나머지 칩들(300b, 300c, 300d)을 최하층의 제2 반도체 칩(300a) 상에 순차적으로 부착할 수 있다. 제2 반도체 칩들(300b, 300c, 300d)은 다이 어태치 공정에 의해 다이 어태치 필름(DAF)과 같은 제2 접착 필름(320b, 320c, 320d)을 이용하여 최하층의 제2 반도체 칩(300a) 상에 순차적으로 부착될 수 있다. 제2 접착 필름들(320b, 320c, 320d)의 두께들은 10㎛ 내지 20㎛의 범위 이내에 있을 수 있다.
상기 제2 반도체 칩의 평면적은 상기 제1 반도체 칩 또는 상기 지지 프레임 패턴의 평면적보다 더 클 수 있다. 따라서, 제2 반도체 칩들(300a, 300b, 300c, 300d)은 패키지 기판(110) 상에서 지지 프레임 패턴(160)에 의해 지지되어 탑재될 수 있다.
복수 개의 제2 반도체 칩들(300a, 300b, 300c, 300d)은 순차적으로 오프셋 정렬될 수 있다. 예를 들면, 제2 반도체 칩들(300a, 300b, 300c, 300d)은 카스케이드(cascade) 구조로 적층될 수 있다. 제2 반도체 칩들(300a, 300b, 300c, 300d)은 패키지 기판(110)의 제1 측면 방향(좌측 방향)으로 순차적으로 오프셋 정렬될 수 있다.
상기 제2 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 도면들에는 몇 개의 제2 칩 패드들만이 도시되어 있으나, 상기 제2 칩 패드들의 구조, 형상 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
도 10을 참조하면, 도전성 연결 부재들(330)에 의해 제2 반도체 칩들(300)을 패키지 기판(110)에 전기적으로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 와이어 본딩 공정을 수행하여 본딩 와이어들(330)에 의해 제2 반도체 칩들(300)의 제2 칩 패드들(310)을 패키지 기판(110)의 상부면(112) 상의 제2 기판 패드들(122)에 연결시킬 수 있다.
도 11을 참조하면, 패키지 기판(110)의 상부면(112) 상에 지지 프레임 패턴(160), 제2 반도체 칩들(300) 및 본딩 와이어들(330)을 커버하는 몰딩 부재(400)를 형성할 수 있다. 상기 밀봉 부재는 열경화성 수지, 예를 들면, 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
이어서, 패키지 기판(110)의 하부면(114) 상의 외부 접속 패드들(130) 상에 외부 접속 부재들을 형성하여 도 1의 반도체 패키지(100)를 완성할 수 있다.
예를 들면, 상기 외부 접속 부재들은 솔더 볼을 포함할 수 있다. 상기 외부 접속 부재들은 솔더 볼 어태치 공정에 의해 패키지 기판(110)의 하부면(114)의 외부 접속 패드들(130) 상에 각각 형성될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 상기 반도체 패키지는 제2 반도체 칩들의 추가 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 12를 참조하면, 반도체 패키지(101)의 패키지 기판(110)은 패키지 기판(110)의 서로 마주하는 제1 및 제2 측부들(S1, S2)을 따라 배열되는 제2 기판 패드들(122a, 122b)을 포함할 수 있다. 복수 개의 제2 반도체 칩들(300)은 접착 필름(320)을 이용하여 지지 프레임 패턴(160) 상에 부착될 수 있다.
제2 반도체 칩들(300)은 순차적 또는 지그재그 방향으로 오프셋 정렬될 수 있다. 예를 들면, 제1 그룹의 제2 반도체 칩들(300a, 300b, 300c, 300d)는 제1 카스케이드(cascade) 구조로 적층될 수 있다. 제1 그룹의 제2 반도체 칩들(300a, 300b, 300c, 300d)은 패키지 기판(110)의 제1 측면 방향(좌측 방향)으로 순차적으로 오프셋 정렬될 수 있다. 제2 그룹의 제2 반도체 칩들(300e, 300f, 300g, 300e)은 제2 카스케이드 구조로 적층될 수 있다. 제2 그룹의 제2 반도체 칩들(300e, 300f, 300g, 300e)은 패키지 기판(110)의 제2 측면 방향(우측 방향)으로 순차적으로 오프셋 정렬될 수 있다. 제2 반도체 칩들(300)은 DAF와 같은 접착 필름을 이용하여 지지 프레임 패턴(160) 및 제1 반도체 칩(200) 상에 부착될 수 있다.
제1 그룹의 제2 반도체 칩들(300a, 300b, 300c, 300d)의 제2 칩 패드들(310)은 제1 측부(S1)를 따라 배열되는 제2 기판 패드들(122a)에 전기적으로 연결될 수 있다. 제2 그룹의 제2 반도체 칩들(300e, 300f, 300g, 300e)의 제2 칩 패드들(310)은 제2 측부(S2)를 따라 배열되는 제2 기판 패드들(122b)에 전기적으로 연결될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 상기 반도체 패키지는 스페이서 칩의 추가 구성 및 제2 반도체 칩들의 배치를 제외하고는 도 12를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 13을 참조하면, 반도체 패키지(102)는 지지 프레임 패턴(160)을 갖는 패키지 기판(110), 제1 반도체 칩(200), 스페이서 칩(250), 복수 개의 제2 반도체 칩들을 포함하는 제1 및 제2 적층 구조물들(G1, G2), 도전성 연결 부재들(330) 및 밀봉 부재(400)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 접착 필름(320a)은 지지 프레임 패턴(160) 상에서 제1 반도체 칩(200)을 커버하면서 지지 프레임 패턴(160)의 트렌치(162) 내부를 채우도록 부착될 수 있다. 스페이서 칩(250)은 제1 접착 필름(320a)에 의해 지지 프레임 패턴(160) 및 제1 반도체 칩(200) 상에 부착될 수 있다. 스페이서 칩(250)은 실리콘 웨이퍼를 절단하여 형성될 수 있다. 제1 접착 필름(320a)이 부착된 스페이서 칩(250)은 열 압착 공정에 의해 지지 프레임 패턴(160) 및 제1 반도체 칩(200) 상에 부착될 수 있다. 스페이서 칩(250)은 패키지 기판(110) 및 제1 및 제2 적층 구조물들(G1, G2) 사이에 배치되어 상기 제2 반도체 칩들을 지지하는 지지 구조물로서의 역할을 수행할 수 있다.
제1 및 제2 적층 구조물들(G1, G2)은 스페이서 칩(250) 상에 부착될 수 있다. 제1 및 제2 적층 구조물들(G1, G2)은 스페이서 칩(250) 상에서 서로 이격 배치될 수 있다. 제1 및 제2 적층 구조물들(G1, G2)은 스페이서 칩(250) 상에서 서로 나란히 배열될 수 있다.
제1 적층 구조물(G1)은 제1 그룹의 제2 반도체 칩들(300a, 300b, 300c, 300d)을 포함할 수 있다. 제1 그룹의 제2 반도체 칩들(300a, 300b, 300c, 300d)은 제3 접착 부재들(322a)을 이용하여 스페이서 칩(250) 상에 순차적으로 부착될 수 있다. 예를 들면, 상기 제3 접착 부재들은 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제1 그룹의 제2 반도체 칩들(300a, 300b, 300c, 300d)은 제2 도전성 연결 부재들(330a)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(330a)는 제1 그룹의 제2 반도체 칩들(300a, 300b, 300c, 300d)의 제2 칩 패드들(310)을 패키지 기판(110)의 제2 기판 패드들(122a)에 전기적으로 연결할 수 있다. 예를 들면, 제2 도전성 연결 부재(330a)는 본딩 와이어를 포함할 수 있다. 따라서, 제1 그룹의 제2 반도체 칩들(300a, 300b, 300c, 300d)은 제2 도전성 연결 부재들(330a)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다.
제2 적층 구조물(G2)은 제2 그룹의 제2 반도체 칩들(300e, 300f, 300g, 300h)을 포함할 수 있다. 제2 그룹의 제2 반도체 칩들(300e, 300f, 300g, 300h)은 제3 접착 부재들(322b)을 이용하여 스페이서 칩(250) 상에 순차적으로 부착될 수 있다. 예를 들면, 상기 제3 접착 부재들은 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다.
제2 그룹의 제2 반도체 칩들(300e, 300f, 300g, 300h)은 제2 도전성 연결 부재들(330b)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다. 구체적으로, 제2 도전성 연결 부재(330b)는 제2 그룹의 제2 반도체 칩들(300e, 300f, 300g, 300h)의 제2 칩 패드들(310)을 패키지 기판(110)의 제2 기판 패드들(122b)에 전기적으로 연결할 수 있다. 예를 들면, 제2 도전성 연결 부재(330b)는 본딩 와이어를 포함할 수 있다. 따라서, 제2 그룹의 제2 반도체 칩들(300e, 300f, 300g, 300h)은 제2 도전성 연결 부재들(330b)에 의해 패키지 기판(110)에 전기적으로 연결될 수 있다.
제1 적층 구조물(G1)의 상기 제2 반도체 칩들의 개수는 제2 적층 구조물(G2)의 상기 제2 반도체 칩들의 개수와 동일할 수 있다. 하지만, 상기 제2 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 101, 102: 반도체 패키지 110: 패키지 기판
120: 제1 기판 패드 122, 122a, 122b: 제2 기판 패드
130: 외부 접속 패드 140: 제1 절연막
150: 제2 절연막 160: 지지 프레임 패턴
162: 트렌치 200: 제1 반도체 칩
210: 제1 칩 패드 230: 도전성 범프
250: 스페이서 칩 300: 제2 반도체 칩
310: 제2 칩 패드 320: 접착 필름
320a: 제1 접착 필름 320b, 320c, 320d: 제2 접착 필름
322a, 322b: 제3 접착 필름 330: 본딩 와이어
400: 밀봉 부재 500: 외부 연결 부재

Claims (10)

  1. 칩 실장 영역에 배열된 제1 기판 패드들 및 일측부를 따라 배열된 제2 기판 패드들을 갖는 패키지 기판;
    상기 패키지 기판의 상기 칩 실장 영역 상에 실장되며 상기 제1 기판 패드들 상에 배치되는 도전성 범프들에 의해 전기적으로 연결되는 제1 반도체 칩;
    상기 패키지 기판 상에서 상기 제1 반도체 칩을 둘러싸도록 연장하며 상기 제1 반도체 칩이 수용되는 트렌치를 갖는 지지 프레임 패턴;
    상기 지지 프레임 패턴 상에서 상기 제1 반도체 칩을 커버하면서 상기 지지 프레임 패턴의 상기 트렌치 내부를 채우도록 부착되는 접착 필름;
    상기 접착 필름 상에 부착되는 복수 개의 제2 반도체 칩들;
    상기 제2 반도체 칩들의 제2 칩 패드들을 상기 패키지 기판의 상기 제2 기판 패드들에 전기적으로 연결시키는 본딩 와이어들; 및
    상기 패키지 기판 상에 상기 제2 반도체 칩들을 커버하는 밀봉 부재를 포함하고,
    상기 지지 프레임 패턴은 상기 패키지 기판으로부터 제1 높이를 갖고, 상기 제1 반도체 칩은 상기 패키지 기판으로부터 상기 제1 높이보다 큰 제2 높이를 갖는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 지지 프레임 패턴의 상기 제1 높이는 90㎛ 내지 120㎛의 범위 이내에 있고, 상기 제1 반도체 칩의 상기 제2 높이는 135㎛ 내지 160㎛의 범위 이내에 있는 반도체 패키지.
  3. 제 1 항에 있어서, 평면도에서 보았을 때, 상기 제1 반도체 칩과 상기 트렌치의 측벽 사이의 거리는 적어도 350㎛인 반도체 패키지.
  4. 제 1 항에 있어서, 상기 접착 필름은
    상기 지지 프레임 패턴의 상부면을 커버하는 제1 커버부;
    상기 트렌치의 측벽과 상기 제1 반도체 칩 사이의 공간을 채우는 제2 커버부;
    상기 트렌치의 저면과 상기 제1 반도체 칩 사이의 공간을 채우는 제3 커버부; 및
    상기 제1 반도체 칩의 상부면을 커버하는 제4 커버부를 포함하는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 제1 커버부의 두께는 상기 제4 커버부의 두께보다 더 큰 반도체 패키지.
  6. 제 4 항에 있어서, 상기 제1 커버부의 두께는 적어도 40㎛인 반도체 패키지.
  7. 제 1 항에 있어서, 상기 패키지 기판으로부터 상기 도전성 범프의 높이는 35㎛ 내지 50㎛의 범위 이내에 있는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 접착 필름은 다이 어태치 필름(DAF)을 포함하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제2 반도체 칩의 두께는 45㎛ 내지 65㎛의 범위 이내에 있는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 복수 개의 제2 반도체 칩들 중에서 최하층의 제2 반도체 칩은 상기 접착 필름에 의해 상기 지지 프레임 패턴 상에 부착되고,
    상기 복수 개의 제2 반도체 칩들의 나머지 칩들은 제2 접착 필름들에 의해 상기 최하층의 제2 반도체 칩 상에 순차적으로 부착되는 반도체 패키지.
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