TW200529358A - Device and methodology for reducing effective dielectric constant in semiconductor device - Google Patents

Device and methodology for reducing effective dielectric constant in semiconductor device Download PDF

Info

Publication number
TW200529358A
TW200529358A TW094101987A TW94101987A TW200529358A TW 200529358 A TW200529358 A TW 200529358A TW 094101987 A TW094101987 A TW 094101987A TW 94101987 A TW94101987 A TW 94101987A TW 200529358 A TW200529358 A TW 200529358A
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
lithographic
mask
insulating
Prior art date
Application number
TW094101987A
Other languages
English (en)
Other versions
TWI355710B (en
Inventor
Daniel C Edelstein
Matthew E Colburn
Edward C Cooney Iii
Timothy J Dalton
John A Fitzsimmons
P Gambino Jeffrey
Elbert E Huang
Michael W Lane
Vincent A Mcgahay
Lee M Nicholson
Satyanarayana V Nitta
Sampath Purushothaman
Sujatha Sankaran
Thomas M Shaw
Andrew H Simon
Anthony K Stamper
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200529358A publication Critical patent/TW200529358A/zh
Application granted granted Critical
Publication of TWI355710B publication Critical patent/TWI355710B/zh

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Inorganic Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

200529358 九、發明說明： 【發明所屬之技術領域】 是關種Λ導财置及·造方法，尤其 $於，+，裝置及介電材料中次微影特徵之製造 方法，供降低此介電材料之有效介電常數。 【先前技術】 為了製造如積體電路（ic)之微電子裝置，需 金屬層及絕緣層選擇性地沉積於梦要:ς 能是如二氧化石夕、氮氧化石夕，匕石夕玻璃(FSG) Ϊ 者二如内層介電層（ILD)，沉積於金 ^層以及作為金屬之電氣絕緣或具有其他習知功 月b。14些層以習知技術，如加強式化學氣相沉 (PECVD)、化學氣相沉積(CVD)或其他製程沉積。、 藉由蝕刻金屬層間之絕緣層形成介層窗(％郎)，併將之 連接分別位於介電(絕緣） 曰 為達成此目的，至屬及絕緣之堆疊層經過微影势 程，以提供具有預定1C設計之圖案阻抗。舉例來說，^ 結構之頂層可能覆蓋光活性複合材料之光阻層，以藉由 罩而圖案化。之後，微影製程使用可見光或紫外線^過遮 罩至光阻層，以將之曝光於遮罩圖案。可能在晶圓基材之 頂部使用一抗反光塗層(ARC)，使至光阻抗層之光反射最 小，，提供一致的處理程序。執行的蝕刻可能為非等向性 ，等向性及濕或乾蝕刻，將視材料之物理及化學特性而 疋。若不管製造程序，為了使超大積體電路中之装置組件 之集積度最大化，則必須增加組件之密度。
理慈 4旧M/04147TW 200529358 雖然一氧化梦因其熱穩定及機械強度，已被使用為絕 緣材料，然而最近幾年發現有一種低介電常數(l〇W-k)材料 可達到更好的裝置效能。藉由使用一低介電常數材料，可 使結構之電容降低，增加裝置速度。然而，相較於典型之 介電材料(如二氧化矽），使用有機低介電常數材料(如 SiLK，由 Dow Chemical Co·，Midland，Ml 製造)傾向具有 較低機械強度。在某些應用中，發現與在裝置中其他材料 組合之下列之材料具有一特定有效介電常數，舉例來說·· (1)未摻雜的矽玻璃(USG)，具有K為4·1及Keff約《3 ; ⑼USG及氟化石夕玻璃(FSG)(K為3.6)之雙層，具有Keff 約3·8;(iii)有機矽玻璃(0SG)，具有κ為2·9及Keff約3.0， 以及(iv)多孔OSG，具有多孔〇sg及〇SG之雙層，Keff 約 2·4 〇 藉由建立具有l〇W-k介電或混合low-k介電堆疊之裝 置，線路電容耦合之大的内層線至線組件將會減少，因^ 將lo:k材料之正向優點最大化，同時增進最終結構之整 個堅貫及可#度。相較於”全部1〇w_k，，介電材料堆疊，混 合的氧化物/low-k介電堆疊結構較為堅實，且由於有機及 半有機low-k材料之高CTE(熱膨脹係數)產生之熱循環應 力’、已知此合的氧化物/l〇W-k介電堆疊結構對於介層窗阻 值劣化及介層窗分層相對地更為敏感H在低介電 數，介電材料的整體強度明顯降低。
理慈 4 旧 M/04147TW 即使具f低介電常數材料，如混合氧化物/低介電堆疊 、，構，仍可藉由㈣連線及介層糊之介紐射空 心(^ded)通道，降地多層結構之有效哪两或介電材料 之K，以進-纽善裝置之電子·。這些通道以直空 介料數麟丨。齡她t道，可使用較高 8 200529358 二“數材料，增加結構之整體缝，而不會降低電子特 已t的,統中’可使用次解析度微影製程以建立此 中，也需要在費。在次解析度郷製程 容’軸這魏道建域的線-線電 置的整個電St;生存在，氣的二層電容；當然，這會影響裝 這騎成電鍍槽及金«人i些ϊ ^ 連線之底部，使其無支擇或浮 動因此降低裝置之整體結構及電子效能。 本發明意欲解決這些及其他問題。 【發明内容】 -絕造:種結構之方法，包含提供具有 靜成一次微影模板遮罩於絕緣層上，絕 =='嶋，峨輸 Γ'4 本
理慈 4 旧 IW04147TW ，遮罩選擇性_阻礙結構及絕緣二於== 200529358 成次微影特徵。 在本發明之另一方面，一種半導體裝置包含一 緣^具有至少—縫_成於其中且 於内 連線之一最小間隙。 【實施方式】 Γ祕關於—種半導體裝置及製造方法，提供在介電 ί ίϋ料之通道(或孔洞），以改善整體裝置效能，本發明 材料製程步驟或機台設定’亦不需要引用新的 2 '最、的建構中’且進—步避免次解析度微影製程中 之缺點。 再者’本發明之方法易於與任一材料一同使用，益办 是混合，構或具有高介電常數之材料。本發明-方面^ 内連線洋動’ i降财效介電常數Keff，以轉内連線之 層-層垂直電容。使用本發明之方法也可能維持整體裝置強 圖1揭示一般用於製造一半導體裝置之結構，此仕 構’標示為元件符號100，為一單階(level)結構，即声口 (wiring layer)，用於說明本發明之目的。然而，習知技^ 人士所共知的是，在此揭露或所述之結構可能是具夕 T =之多階結構。在此所述之製造方法亦適於;苗述二 圖1之結構100包含一基材110，可為任何適 知材料(如矽）。此基材可能是建立為線階之一積體 =
理慈 4 旧 M/04147TW 絕緣層120使用任何習知方法，如電漿加強式化風=^ ±\^Λ/ηΑΛΑ7Ύ\Μ 予现目〉) 200529358 積(PECVD)、化學氣相沉積(CVD)或其他製程，而沉積於 基材110上。絕緣層120可能為(i)未摻雜的矽玻璃(USG)， (u)USG及氟化矽玻璃(fsg)，（iii)有機矽玻璃(〇sg)，（iv) 多孔OSG及OSG，（v)包含這些材料的組合物或其他習知 介電材料。絕緣層120,在某一實施例中，較佳為〇S(}或 OSG及多孔-OSG之層結構。擴散阻障層135，可能為sic、 SiN或其他在此述及之已知材料，可能沉積於絕緣層12〇 上’以保護内連線130。擴散絕緣層丨35可能額外作為之 後製知之餘刻遮罩。擴散阻障層〗35可能具有範圍介 埃至500埃之厚度，或其他厚度，視其細而定。、 圖2揭示本發明之方法之第—步驟。在此步驟令，一 匕阻抗14〇(上微影阻抗)係沉積或形成 於擴政阻&層135上。阻礙圖案化阻抗140在-實施例中 $J 2000>埃至1微米之厚*，且以習知手段沉積。阻礙 圖案化阻抗可能是任一習知光阻材料。阻礙圖案化阻抗 1 二包含大於最娜析度特徵之孔洞或特徵，也就是在一 貫把例中，阻礙圖案化阻抗14〇大於内連線13〇間之間隙。 圖3揭示本發明之第二步驟。在圖3中， J米模板_汰―啊nan〇t l j^ 部分擴散阻障層135上。塊狀 t例中，塊狀絲物奈賴板⑼之特徵 之間隙。塊狀共聚物奈米模板150之材 緣共聚物奈米模板150可能是自 :了早層她化夕孔或可滲透之細。塊狀共聚物 _f_5=能以電子束、料線或以熱·。可進確^
11 ，A 200529358 的是在一實施例中，阻礙圖案化阻抗140可能形成於塊狀 共聚物奈米模板150上。
广在一實施例中，塊狀共聚物奈米模板15〇之孔洞之直 徑約為20nm，孔洞間之間距約為2〇nm。在其他實施例中， 特徵及間距之範®可能從小於5nm至lGGnm。塊狀共聚物 奈米模板150之厚度在一實施例中約為2〇nm，且由具有 篩孔(mesh)或孔洞之有機材料基質所組成。可以了解^是 塊狀共聚物奈米模板15〇(及阻礙阻抗)之厚度將視絕緣層 之厚度、所需賴徵解減及其侧素而定，這些全^ 由習知技藝者參考在此之說明而確定。 “圖4揭示本發明之一蝕刻步驟。現在塊狀共聚物奈米 模板150及雙塊狀(diblock)圖案化阻抗ι4〇形成於基材 上在實施例中，係使用RIE之钱刻，以在内連線Go 間形成通道160或奈米管柱。在此步驟中，當在塊狀共聚 物奈米模板150之孔洞間蝕刻絕緣體12〇，可能故意侵蝕 絕緣層120，以在鄰近的内連線間形成一或多夺米g柱。 在其他實施例中，可能侵蝕絕緣層12〇至基材或更低層 階。在此步驟中，因為無法無限地選擇一姓刻步驟，塊& 共聚物奈米模板150也可能開始被腐姓，然而，塊狀共聚 物奈米模板150的特徵已被轉移至擴散阻障層135，^ ，將作為具有轉移圖案之遮罩。也可能^成一底、切 (undercut)於内連線下方。 如圖4所示’小孔洞135a約與通道16〇相 =絕緣材料m之絲，基本上是蝴應於塊狀共聚物寺 米权板150之特徵大小’舉例來說，小孔洞135 約在20埃到200埃之級數。再者， 聰4IBM/04147TW 4功间 J月匕从 12 200529358 内連線130之侧壁蝕刻絕緣材料12〇a，但在之後以進一步 的沉積步驟再次沉積。在一實施例中，侧壁姓刻絕緣材料 12(b之厚度範圍介於5埃至2〇〇埃，在接近塊狀共聚物奈 米模板150或擴散阻障層135處具有較厚的側壁。可為習 知技藝者所了解的是為了控制圖案，遮罩13〇、15〇及蝕 刻步驟可能被，因此齡了接近介層触地㈣㈣ 之，隙及其相似者的可能。同樣地，藉由調整银刻製程， 通道160可能部份或完全延伸而穿過絕緣層120，或接近 ^連線之絕緣層可能完全或實質上完全被舰。在後者的 情況下，在形成一較高内連線層之後續步驟時，可能在接 近側壁處沉積絕緣材料。 雜料向性侧，主要垂直往下_，以侧絕 ，物而形成通道16〇。可能在後執行濕式潔淨(wet 步驟產生的任何聚合物殘留物移除。此 含—侧劑’持續非等向性侧絕緣層， 方之底切(圖5)。若使用稀釋的氨氣酸 i例3W或FSG的絕緣層，其速度相對較慢。 ί每分鐘_i02QHi比例為200:15時之侧速率可能
列、岽使用DHF_0SG時具有非常低化學姓 雷* π、'/1法^得。在QSG的實施例中，使用RIE 面二ί供或:破壞，’(damage)暴露的0sg表 魏i ΐίίΐ 而’ #使用賴〇2，可能破壞0SG 侧^修!^然此购可藉由提供對破壞部分的其他
理慈 4 旧 M/04147TW 13 200529358 圖5呈現除了提供一底切於形成的通道外，以 蝕刻擴大奈米管柱至一單一較大管柱16〇a，單一較大管柱 160a大於塊狀共聚物奈米模板1兄之原始空洞。在此步 J，藉由加入如〇2以改變應。在此步驟，#向性侧形 :底切160b，但應不會钱刻内連線底部之全部區域。再 人可以凋整韻刻以提供更極端(extreme)的底切，這將視 =期待的整體裝置之效能而定。然而，此底城佳不會包
線130底部之全部區域。在一實施例，此底切將降 低兄線之垂直電容。 二圖6呈現本發日月之其他製造步驟，舉例來說，在底切 二、之後，將塊狀共聚物奈米模板15〇及阻礙階圖案化阻 抗140侧或剝離，並留下小孔洞⑽。這些遮罩^能在 經部份或完全被舰，因此留下紐阻播層 、為遮罩。濕姓刻製程也可與溶劑DHp或其他可將前 述f刻任何介電材料之酸一併使用。在一實施例中，DHF j濃度約，刪：1至: 1之_ : HF。在本發明之另 使ft藉寬通道16。’之後將具有獨介電常數及 ’、 貝如咼延展性、高破裂動性(fracture toughness)等 之材料回填於通道中。 仍然參考圖6，之後以—般沉積方法，如PECVD沉 ^二，緣層170於形成的結構上。此第二絕緣層可能包 LHcap) ’在沉積一些於内連線13〇(如銅線)及擴散 上之後’此罩蓋將除了密封通道外，並形成縮 ，區域5。在—實施例中，此罩蓋將侧貌(topography) ί小些縮減可能使介於鄰近層之間任何階至階之電 曰 1 _ ， * I ^ Mi
理慈 4IBM/04147TW 200529358 所、、在絕緣材料之初始沉積期間，小尺寸的孔洞135a實 質消除沉，於管柱、足夠厚的材料的需求。第二絕緣層17〇 之材料可能為(i)未摻雜的矽玻璃(USG)，（ii)USG及氟化矽 玻璃(FSG) ’ (111)有機矽玻璃(OSG)，(iv)多孔OSG及OSG， (v)包含>這些材料的組合物或其他習知介電材料。在一實施 例中，第二絕緣層17〇較佳為〇SG或多孔〇SG及〇sg 之層結構，此層結構以0scwt為密封管柱之罩蓋。
固殉不根據本發明所形成之結構之上視圖。在此圖 :’阻礙阻抗圖案175可能使用阻礙目案化阻抗140而形 阻礙阻抗圖案175可能用於額外強化形成於通道外的 ，、他位置之結構。在某一範例的方法中，阻礙阻抗圖案】乃 可能形成於切割道(scribe line)或介層、洞上，以提供額外強 度及預防在錯截操作(Sawing 〇perati〇n)附近區域 ，認知的是在_道上的通道可能_碎=料二 3予巧失效，在同時發生極端的挖切時，阻礙阻抗 能使介電質強化，且避免或預防在鄰近介層
可以了解的是如前所述，本發明之步驟及裝 更面階絕緣層重複著。因此，如圖7所示，可能 = 明之方法形成具有介層洞、内連線及通 X ，以被了解的是藉由提供通道， 數可以降低，而不會顯著影響整個裝置的完整性、 =。^實上，藉由具有2.77或更大的Keff，本發明之方 二H到2.G或更小的Keff。再者，藉由使用本發μ 方法，可以避免於絕緣層中使用多孔材料，因此， ^ 置之機械強度及熱性能，即可使熱往下傳 Θ、+， 結構可藉由其他描述於此的方法所形成。、土 廷^
理慈 4IBM/04147TW 200529358 ® =至14揭示本發明之另一個實施例。圖9為一結 構之示意圖，此結構具有前述任一種類之兩絕緣層200、 210。舉例來說，此絕緣層可以是Si02、FSG、SiCOH、 SlLK或其他材料。絕緣層200包含一内連線220，且絕緣 層包含一介層洞230及數個内連線240。一介電罩蓋，如 SiN、SiC、SiCOH等(擴散層)252沉積於絕緣層210及内 士，上二在一實施例中，罩蓋之厚度範圍從5奈米至50 =米1若内連線，如銅線，被罩蓋住，則提供Si〇2作為罩 蓋。這些材料或任一組合物之多層可能與本發明一同使 現在參考圖10至14，在厚度介於5奈米至5〇奈米之 Au、Ag、In、Sn或Ga沉積層之後，別〇2之毯覆沉積層 260提供於罩蓋250上。可以了解的是，阻礙圖案化阻抗 可能沉積於沉積層260及270之間，或也可在沉積層27〇 亡。在前述之實施财，阻礙_她抗應為—上微影遮 罩’供丽在裝置中形成大範圍的縫隙。可以輕易溶解於 酸、酸的麵級液巾，如Sn或In可驗驗本發明中、， 以更容易於後續步驟移除。然而，其他金屬也可以一起使 用於本發明中。如以回火處理層27〇，產生聚結 (agglomeration)(即串珠），以形成介於lnm至5〇nm之次 微影特徵。在此手段中，奈米島(island)27〇a從層27〇形 作為進-步製程步驟之遮罩。層27〇具有介於^至如聰 之厚度且在-實施射，具有介於5nm至施m之厚度。 在圖11，在層15〇中之細孔被飿刻。此姓刻之執行一 般可藉由RIE。奈米島270a由濕或餘刻剝離，且以迎 ，刻持續至層250。-下層硬遮罩，如罩蓋25Q，在移 理慈之齡麟賴下騎構。励_形成钱 200529358 道或細孔250a(圖12)。蝕刻持續至二氧化矽層21〇，形成 細孔或奈米通道210a’實質與層270之次微影特徵具有相 同尺寸，介於Inm至50nm。在一實施例中，rje為非等 向性姓刻。 沉積於絕緣層210上之介電罩蓋層28〇，乃以pECVD 或任一習知方法沉積二氧化矽，供密封通道25〇a(圖14)。 在本發明之一方面，此介電罩蓋層280可能具有範圍介於 5nm至50nm之厚度(當然可用於此的材料之其他厚度也要 考慮進去)。此介電罩蓋280可同樣可為其他材料，如Sic、 SiCOH或SiN。在某一實施例中，此奈米通道可以在被罩 蓋介電層密封前，以堅固介電材f所填充。縮減部分可能 形成於罩蓋介電層280中。 此實施例之一方面，在阻抗中無規則的孔洞圖案可能 使用電子束、X光或EUV微影而形成。在此例中，此阻 抗將留下介電層的區域遮罩，且垂直細孔或管柱被姓刻至 介電層中。當介電質為有機材料，如矽化物之遮罩可能用 於阻抗下方。 在進步的實施例中’具有造孔劑^porogen)之二維 聚合物遮罩中的無規則孔洞圖案，可能用於形成細孔。為 了製造此遮罩，使用聚合物，且之後以高溫硬化或以溶 知丨或=4知技術移除造孔劑。如此形成次微影孔洞以供 進一f製程，將不需要用於此或其他製程之光學微影曝 光。k些垂直細孔或奈米管柱之後將以上述之手段蝕刻。 …具有如金屬溶膠(sol)之細微金屬顆粒之旋塗薄膜也可 能使用於形成所需的孔洞，以於層27〇代表。在此製程中， 理慈 4IBM/04147TW 土丁 17 9 200529358 ，自溶膠的細微金屬顆粒之單層可能藉由界面活性劑預 層260而沉積，界面活性劑在表面形成單層，且吸引 顆粒至表面’使形成轉職之單層。也就是說，此 ^將^燒掉，訂金制粒於表面，其之後將可作為遮 Lr刀離旋佈溶液，如塊狀共聚物，也可用作為遮罩。 選擇性的遮罩可以用於選擇二 〜加曰日片關鍵區域之堅固性’如參相7所討論的部分。 雖然本發明已如前實施例所討論 =離本發明之精神及範圍下，將可了 【圖式簡單說明】 圖1使用於本發明之初始結構之示意 圖2為根據本發明之製程步驟之示音^ 圖3為根據本發明之製程步驟之示音圖 圖4為根據本發明之製程步驟之“二. 圖5為根據本發明之製程步驟之二图， 圖6為根據本發明（及形成的二秦f ’ 圖7為根據本發明所形成的結步驟之示意圖； 圖8為根據本發明逖形成的多 ， 圖9為根據本發明之製程步驟之一側剖面圖； 圖10為根據本發明之製程步驟^*立® ; 圖11為根據本發明之製程步=圖； 圖12 圖13 圖14 為根據本發明之製程步=圖 為根據本發明之製程;:以， 驟之示意圖 為根據本發明(及形成的結構^程步
理慈 4 旧M/04147TW 18 200529358 【主要元件符號說明】 100結構 120、200、210 絕緣層 135擴散阻障層 150塊狀共聚物奈米模板 135a小孔洞 160b底切 230介層洞 260、270沉積層 250a細孔 110基材 130、220、240 内連線 140、175阻礙圖案化阻抗 160通道 160a較大管柱 170第二絕緣層 252、280介電罩蓋層 270a奈米島
理慈 4旧M/04147TW 19

Claims (1)

  1. 200529358 十、申請專利範圍： 1·-气製造-結構之方法，包含下列步驟： 内連Ϊ供一結構，該結構具有一絕緣層，該絕緣層具有至少一 巧成一次微影模板遮罩於該絕緣層上； 越 ^該次微影模板遮罩，選擇性#刻該絕緣層，以形成跨 Μ > —内連線之一側壁的次微影特徵。
    2·如印求項1所述之方法 之實質垂直管柱。 ’其中該次微影特徵為在該絕緣層中 之方法’其巾該次郷特徵進—步包含複數 且且有次微影模板鮮下之—罩蓋㈣Ping)層中， 二 直仅或截面(Cr〇SSsecti〇n)小於該至少一内連線之一 徑或截φ，且也與該絕緣層巾之該實縣直管柱實質上相 等0 t如ΪΪ!1所述之方法，其中該侧步驟為一非等向性钱 刻，形成複數個次微影特徵並定義為奈米管柱。 5如請求項4所述之方法，其中該侧步驟包含—等向性银 刻，j結合(meld)至少鄰近之奈米管柱，並於該至少一内 之下&供一底切(undercut)。 6.如請求項1所述之方法，其中： 該次微影特徵為在該絕緣層中之實質垂直管柱；以及 该次微影特徵進一步包含複數個孔洞，具有一直 連ΐΐτ直徑，且與該絕緣層中之該實質垂：管柱°實 貝上相等，且该孔洞之一頂部是漸尖的。 理慈 4 旧 M/04147TW 20 200529358 1所述之方法，於該形成步驟前，ϋ-^人 層ΐ步驟’且縮減罩3沉積 成具有—次微影直獲之縮減結構。 曰之叫，以形 之步驟’ i形:iSi構進-步包含沉積'絕緣層於該頂部 至少法’料觀齡_彡舰緣材料於兮 刻:内連線之賴壁，在該侧步驟_該絕緣材虫該 10·如睛求項1所述之方法，苴嗲 _ck)共聚物奈米模板，形成於一擴散t塊狀 遮罩’該料具有娜絲細岭频板轉作為— 具有 11.如請求項10所述之方法，其巾該塊 小於鄰近内連線間之距離的特徵 4物不未椟板 12=請求項1()所述之方法，其_該塊狀共聚物 組合(self assembly)本身成實質均今开彡办厂棋板為自 的一材料。 錢只貝均勾形狀且隔開的孔洞或特徵 13.如請求項1〇所述之方法，其中該塊狀共聚 特徵150在小於5奈米至100奈米之一範圍。”、板之垓 磉 =如請求項m述之方法，其中該塊狀共聚物 ^列之-⑴部分覆蓋該絕緣層上之—阻礙 在該阻礙阻抗下，該阻礙阻抗包含大於鄰近内連 g) 理慈 4 旧 M/04147TW 21 200529358 15.如請求項14所述之方法’進—步包含在該絕緣層中之該次 微影特徵形成之後’移除該塊狀絲物奈雜板及醜阻抗之 舟属聚。 16·如請求項15所述之方法， 層覆蓋該絕緣層上。 進一步包含提供一罩蓋(capping) 17·如=求項1所述之方法，其巾該次微影模板遮罩為一 沉積層，該金屬沉積處理以產生聚結㈣_rati〇n)。 广，求項17所述之方法，其中該金屬沉積層為—包含权 Ag、In、Sn及Ga其中之—的材料。 ϋ月H! 之方法’其中該聚結係藉由回火以形成， 該U生耗圍在1奈米至50奈米之次微影特徵。 ’其中該回火產生奈米島(isiand)， 以作為一姓刻步驟中之一遮罩。 求項17所述之方法，其中該金屬沉積層係沉積於一罩 22·如睛求項21所述之方法 SiOH其中之一材料所形成。 其中該罩蓋層係由SiN、SiC及 23.如請21所述之方法，進—步包含下列步驟： 芸芦猎二屬沉積層之該次微影模板遮罩，蝕刻該罩 二對ί ΐ金屬沉積射之該特徵而形成細孔(卿），· 移除該金屬沉積層；以及 理慈 4旧M/04147TW 22 200529358 以遠罩蓋層作為一遮罩，餘刻該絕緣層以形成該次微影特 24·如請求項23所述之方法，其中該次微影特徵為實質垂直之 細孔。 、、 25·如請求項24所述之方法，進一步包含將該至少一内連 之鄰近實質垂直細孔結合(meld)在一起。 、 進一步包含提供一密封罩蓋於該 其中该次微影特徵以一第二材料 27·如請求項23所述之方法， 次微影特徵之上的步驟。 28·如請求項1所述之方法， 而非該絕緣層回填。
    29.如請求項27所述之方法，^ ^ 沉的-材料，且具有範圍在5 或 —絕緣材包含將具有—不同特徵之 31·如請求項1所述之方法， 子束、X光或ECV微影，你=4t该次微影模組遮罩係使用電 成。 阻抗中之一無規則孔洞圖案所形 32·如晴求項1所述之方法， 理慈 4IBM/04147TW 其令該次微影模組遮罩使用一造 23 200529358 孔劑在二維聚合物遮罩中之一無規則孔洞圖案。 ^ μ含在該鄉她遮罩之 3寸5大之方法，針社微魏罩供防止在尺 寸大於一最小内連線間隙之至少一區域形成縫隙（gap)。 36.種製造一結構之方法，包含下列步驟： 内連Ϊ供—結構’ 構具有—絕緣層，該絕緣層具有複數個 形成一絕緣擴散阻障層於該絕緣層上： 形成一阻礙結構於該絕緣擴散阻障層上； 模板娜嶋散嶋上，該次微影 n遽板料，選擇性侧該絕緣擴散阻障層及 该絕緣層，以於該絕緣層中形成次微影特徵。 早曰及 綠’射魏錄獅狀該次微影 38·如請求項％所述之方法，其中該次微影特徵 :匕洞，該複數個孔洞具有一直徑小於每一該丄 t個 直徑，且小於形成於該絕緣層上之垂直管柱。 ’、 非等向 36所述之方法，其巾祕刻步驟包含· 24 200529358 一〗 等向性钱刻，以溶解該次微影特徵間之隔間，且提 供一展切於至少一該複數個内連線之下。 40. 求項36所述之方法，其中·· f影特徵為在該絕緣層中之實質垂直管柱； 洞，談玫進一步包含在該絕緣擴散層巾之複數個孔 實質垂直紐目等截面幼触絕騎中之該 ί罩方法’進—步包含：以—罩蓋層縮減 42·，$36所述之方法，其中： 聚物ΐίίϊϊίί遮罩具有—塊狀共聚物奈米難，該塊狀共 奈米至_奈米之特徵- 輯之綠’巾該錢賴錢罩為一金屬 声島屬崎層被處朗私躲，該雜產生夺米尺 度島’以作為該_步驟中之_遮罩。 不卞 4而述之方法’財該次微雜伽—第二材料 45^=所述之方法，進一步包含下列步驟： 縮減ΪΪ及到軍蓋於該絕緣層中之該次微影特徵上，以形成 /儿積一絕緣材料於該密封罩蓋層上。 理慈 4IBM/04147TW 200529358 46·如請求項36所述之方法，其中該次微影模板遮罩由下列之 一所形成①在阻抗中之一無規則的孔洞圖案，係使用電子束、 X光或EUV微影，（ii)使用造孔劑在二維聚合物遮罩中之一無 規則孔洞圖案。 47·如請求項36所述之方法，其中該蝕刻步驟將該絕緣材料 - 從該複數個内連線之側壁移除，且該絕緣材料之後重新沉積於 其上。 ® 48.如請求項36所述之方法，進一步包含沉積絕緣材料於該 次微影特徵之上，以形成縮減區域，以及提供絕緣材料於一些 該複數個内連線之該側壁上。 49·一種半導體結構，包含： 一絕緣層，具有至少一内連線特徵；以及 至夕縫隙形成於$亥絕緣層中’該縫隙跨越大於該内連線 ^ 間之一最小間隙。 V • 50.如請求項49所述之半導體結構，進一步包含複數個次微 影特徵，形成於該絕緣層之一頂部且與該至少一縫隙連通 (communicating)，該複數個次微影特徵具有小於該至少一缝 隙之一直徑。 ' 體結構，其中該次微影結構為連通 52.如請求項51所述之半導體結構，進—步包含一密封層，形 成於遠纟巴緣層上，供縮減每一該至少一缝隙。 理慈 4旧M/04147TW 26 200529358 53.如明求項52所述之半導體結構，其中該縮 擴散阻障層之巾，該擴散轉·沉積闕_$形成於一 54·如明求項51所述之半導體結構，豆中該至少 近於該至少-内連線特徵之一4上的二緣，撕1隙包含鄰 =;以之=體，’其恤少-縫隙及該複 寻徵具有一截面，小於該至少一内連線之截面 =請求項49所述之半導體結構，其中在—切割道不存在該 該=长Μ 49所述'半導體結構，其$在接近介層洞不存在
    理慈 4 旧 M/04147TW
    27
TW094101987A 2004-01-30 2005-01-24 Device and methodology for reducing effective diel TWI355710B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/707,996 US7405147B2 (en) 2004-01-30 2004-01-30 Device and methodology for reducing effective dielectric constant in semiconductor devices

Publications (2)

Publication Number Publication Date
TW200529358A true TW200529358A (en) 2005-09-01
TWI355710B TWI355710B (en) 2012-01-01

Family

ID=34807364

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094101987A TWI355710B (en) 2004-01-30 2005-01-24 Device and methodology for reducing effective diel

Country Status (4)

Country Link
US (5) US7405147B2 (zh)
JP (1) JP4378297B2 (zh)
CN (1) CN100428422C (zh)
TW (1) TWI355710B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720058B (zh) * 2015-12-16 2021-03-01 美商英特爾股份有限公司 用以提供有序的多孔性之方法及設備

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405147B2 (en) * 2004-01-30 2008-07-29 International Business Machines Corporation Device and methodology for reducing effective dielectric constant in semiconductor devices
US7708924B2 (en) * 2005-07-21 2010-05-04 Asml Netherlands B.V. Imprint lithography
US7692771B2 (en) * 2005-05-27 2010-04-06 Asml Netherlands B.V. Imprint lithography
US7629225B2 (en) 2005-06-13 2009-12-08 Infineon Technologies Ag Methods of manufacturing semiconductor devices and structures thereof
US7432189B2 (en) * 2005-11-30 2008-10-07 Lam Research Corporation Device with self aligned gaps for capacitance reduction
US7485581B2 (en) * 2005-11-30 2009-02-03 Lam Research Corporation Device with gaps for capacitance reduction
US7396757B2 (en) * 2006-07-11 2008-07-08 International Business Machines Corporation Interconnect structure with dielectric air gaps
US7544608B2 (en) * 2006-07-19 2009-06-09 International Business Machines Corporation Porous and dense hybrid interconnect structure and method of manufacture
US20080026541A1 (en) * 2006-07-26 2008-01-31 International Business Machines Corporation Air-gap interconnect structures with selective cap
US7863150B2 (en) * 2006-09-11 2011-01-04 International Business Machines Corporation Method to generate airgaps with a template first scheme and a self aligned blockout mask
US7592247B2 (en) * 2006-10-04 2009-09-22 International Business Machines Corporation Sub-lithographic local interconnects, and methods for forming same
US7560222B2 (en) * 2006-10-31 2009-07-14 International Business Machines Corporation Si-containing polymers for nano-pattern device fabrication
US7544578B2 (en) * 2007-01-03 2009-06-09 International Business Machines Corporation Structure and method for stochastic integrated circuit personalization
US7767099B2 (en) * 2007-01-26 2010-08-03 International Business Machines Corporaiton Sub-lithographic interconnect patterning using self-assembling polymers
US7871923B2 (en) * 2007-01-26 2011-01-18 Taiwan Semiconductor Maufacturing Company, Ltd. Self-aligned air-gap in interconnect structures
US8083953B2 (en) 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
US20080217730A1 (en) * 2007-03-07 2008-09-11 Toshiharu Furukawa Methods of forming gas dielectric and related structure
US8557128B2 (en) 2007-03-22 2013-10-15 Micron Technology, Inc. Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers
FR2907598A1 (fr) * 2007-03-27 2008-04-25 Commissariat Energie Atomique Procede de fabrication d'un circuit integre comprenant des cavites d'air
US8173537B1 (en) 2007-03-29 2012-05-08 Novellus Systems, Inc. Methods for reducing UV and dielectric diffusion barrier interaction
US8294139B2 (en) 2007-06-21 2012-10-23 Micron Technology, Inc. Multilayer antireflection coatings, structures and devices including the same and methods of making the same
US8097175B2 (en) 2008-10-28 2012-01-17 Micron Technology, Inc. Method for selectively permeating a self-assembled block copolymer, method for forming metal oxide structures, method for forming a metal oxide pattern, and method for patterning a semiconductor structure
US7959975B2 (en) * 2007-04-18 2011-06-14 Micron Technology, Inc. Methods of patterning a substrate
US8372295B2 (en) 2007-04-20 2013-02-12 Micron Technology, Inc. Extensions of self-assembled structures to increased dimensions via a “bootstrap” self-templating method
JP2008294335A (ja) * 2007-05-28 2008-12-04 Panasonic Corp 半導体装置の製造方法
US8404124B2 (en) 2007-06-12 2013-03-26 Micron Technology, Inc. Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces
JP2008311585A (ja) * 2007-06-18 2008-12-25 Elpida Memory Inc 配線構造及び半導体装置、並びにそれらの製造方法
US8080615B2 (en) 2007-06-19 2011-12-20 Micron Technology, Inc. Crosslinkable graft polymer non-preferentially wetted by polystyrene and polyethylene oxide
US20090001045A1 (en) * 2007-06-27 2009-01-01 International Business Machines Corporation Methods of patterning self-assembly nano-structure and forming porous dielectric
US7737049B2 (en) * 2007-07-31 2010-06-15 Qimonda Ag Method for forming a structure on a substrate and device
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
JP2009094378A (ja) * 2007-10-11 2009-04-30 Panasonic Corp 半導体装置及びその製造方法
US20090117360A1 (en) * 2007-11-01 2009-05-07 International Business Machines Corporation Self-assembled material pattern transfer contrast enhancement
US7884477B2 (en) * 2007-12-03 2011-02-08 International Business Machines Corporation Air gap structure having protective metal silicide pads on a metal feature
US8083958B2 (en) * 2007-12-05 2011-12-27 International Business Machines Corporation Patterning method using a combination of photolithography and copolymer self-assemblying lithography techniques
US8999492B2 (en) 2008-02-05 2015-04-07 Micron Technology, Inc. Method to produce nanometer-sized features with directed assembly of block copolymers
US8101261B2 (en) 2008-02-13 2012-01-24 Micron Technology, Inc. One-dimensional arrays of block copolymer cylinders and applications thereof
JP2009194286A (ja) * 2008-02-18 2009-08-27 Panasonic Corp 半導体装置及びその製造方法
US8426313B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8425982B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Methods of improving long range order in self-assembly of block copolymer films with ionic liquids
US8124522B1 (en) * 2008-04-11 2012-02-28 Novellus Systems, Inc. Reducing UV and dielectric diffusion barrier interaction through the modulation of optical properties
US8114301B2 (en) 2008-05-02 2012-02-14 Micron Technology, Inc. Graphoepitaxial self-assembly of arrays of downward facing half-cylinders
TWI407491B (zh) * 2008-05-09 2013-09-01 Advanced Optoelectronic Tech 分離半導體及其基板之方法
US8227336B2 (en) * 2009-01-20 2012-07-24 International Business Machines Corporation Structure with self aligned resist layer on an interconnect surface and method of making same
JP5173863B2 (ja) * 2009-01-20 2013-04-03 パナソニック株式会社 半導体装置およびその製造方法
DE102009010845B4 (de) * 2009-02-27 2016-10-13 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten und wieder aufgefüllten Luftspaltausschließungszonen
US8398868B2 (en) * 2009-05-19 2013-03-19 International Business Machines Corporation Directed self-assembly of block copolymers using segmented prepatterns
US8114306B2 (en) * 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
US7939446B1 (en) 2009-11-11 2011-05-10 International Business Machines Corporation Process for reversing tone of patterns on integerated circuit and structural process for nanoscale fabrication
US8247332B2 (en) 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US8399350B2 (en) * 2010-02-05 2013-03-19 International Business Machines Corporation Formation of air gap with protection of metal lines
US8456009B2 (en) * 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8502329B2 (en) * 2011-09-01 2013-08-06 Solid State System Co., Ltd. Micro-electro-mechanical systems (MEMS) device and method for fabricating the same
CN103094191B (zh) * 2011-11-01 2015-04-15 中芯国际集成电路制造(上海)有限公司 降低层间介质层介电常数的方法
US8900963B2 (en) 2011-11-02 2014-12-02 Micron Technology, Inc. Methods of forming semiconductor device structures, and related structures
CN103165522B (zh) * 2011-12-15 2015-01-21 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US10325773B2 (en) 2012-06-12 2019-06-18 Novellus Systems, Inc. Conformal deposition of silicon carbide films
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
US10832904B2 (en) 2012-06-12 2020-11-10 Lam Research Corporation Remote plasma based deposition of oxygen doped silicon carbide films
US10211310B2 (en) 2012-06-12 2019-02-19 Novellus Systems, Inc. Remote plasma based deposition of SiOC class of films
US9105634B2 (en) 2012-06-29 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in interconnect structures and methods for forming the same
CN102751237A (zh) * 2012-07-03 2012-10-24 上海华力微电子有限公司 金属互连结构的制作方法
US8715917B2 (en) 2012-10-04 2014-05-06 International Business Machines Corporation Simultaneous photoresist development and neutral polymer layer formation
US9087699B2 (en) 2012-10-05 2015-07-21 Micron Technology, Inc. Methods of forming an array of openings in a substrate, and related methods of forming a semiconductor device structure
US9337068B2 (en) 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans
US8921167B2 (en) 2013-01-02 2014-12-30 International Business Machines Corporation Modified via bottom for BEOL via efuse
US8993404B2 (en) * 2013-01-23 2015-03-31 Intel Corporation Metal-insulator-metal capacitor formation techniques
CN104022069B (zh) * 2013-02-28 2017-09-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US8859433B2 (en) * 2013-03-11 2014-10-14 International Business Machines Corporation DSA grapho-epitaxy process with etch stop material
US9229328B2 (en) 2013-05-02 2016-01-05 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures
US10297442B2 (en) 2013-05-31 2019-05-21 Lam Research Corporation Remote plasma based deposition of graded or multi-layered silicon carbide film
US8901621B1 (en) 2013-06-18 2014-12-02 International Business Machines Corporation Nanochannel process and structure for bio-detection
US9177795B2 (en) 2013-09-27 2015-11-03 Micron Technology, Inc. Methods of forming nanostructures including metal oxides
FR3021321B1 (fr) * 2014-05-26 2016-06-03 Commissariat Energie Atomique Procede de realisation de motifs par auto-assemblage de copolymeres a blocs
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
US10068844B2 (en) * 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure and method of forming
US9449871B1 (en) 2015-11-18 2016-09-20 International Business Machines Corporation Hybrid airgap structure with oxide liner
US10002787B2 (en) 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
US9837270B1 (en) 2016-12-16 2017-12-05 Lam Research Corporation Densification of silicon carbide film using remote plasma treatment
KR102594413B1 (ko) * 2018-03-30 2023-10-27 삼성전자주식회사 반도체 장치
CN113013141A (zh) 2019-12-18 2021-06-22 台湾积体电路制造股份有限公司 半导体结构
US11355430B2 (en) * 2019-12-18 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Capping layer overlying dielectric structure to increase reliability
US20230402317A1 (en) * 2022-06-09 2023-12-14 Globalfoundries Singapore Pte. Ltd. Structure including discrete dielectric member for protecting first air gap during forming of second air gap

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4650544A (en) * 1985-04-19 1987-03-17 Advanced Micro Devices, Inc. Shallow groove capacitor fabrication method
US5204280A (en) * 1992-04-09 1993-04-20 International Business Machines Corporation Process for fabricating multiple pillars inside a dram trench for increased capacitor surface
US5538592A (en) * 1994-07-22 1996-07-23 International Business Machines Corporation Non-random sub-lithography vertical stack capacitor
US5869880A (en) * 1995-12-29 1999-02-09 International Business Machines Corporation Structure and fabrication method for stackable, air-gap-containing low epsilon dielectric layers
US5759913A (en) * 1996-06-05 1998-06-02 Advanced Micro Devices, Inc. Method of formation of an air gap within a semiconductor dielectric by solvent desorption
US5695810A (en) 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
JP3623061B2 (ja) * 1996-12-12 2005-02-23 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2957543B1 (ja) * 1998-04-13 1999-10-04 九州日本電気株式会社 半導体装置およびその製造方法
US6346584B1 (en) * 1999-09-09 2002-02-12 Univation Technologies, Llc Catalyst modifiers and their use in the polymerization of olefins(s)
US6214496B1 (en) 1999-03-29 2001-04-10 Infineon Technologies North America Corp. Method for reducing corner rounding in mask fabrication utilizing elliptical energy beam
JP3461761B2 (ja) 1999-08-16 2003-10-27 松下電器産業株式会社 半導体装置の製造方法
JP3314762B2 (ja) 1999-08-19 2002-08-12 日本電気株式会社 電子線露光用マスク及びこれを用いる電子線露光方法と電子線露光装置並びにデバイスの製造方法
US6498399B2 (en) * 1999-09-08 2002-12-24 Alliedsignal Inc. Low dielectric-constant dielectric for etchstop in dual damascene backend of integrated circuits
US6153935A (en) 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
JP3979791B2 (ja) 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6265321B1 (en) * 2000-04-17 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Air bridge process for forming air gaps
US6495479B1 (en) * 2000-05-05 2002-12-17 Honeywell International, Inc. Simplified method to produce nanoporous silicon-based films
US6342445B1 (en) * 2000-05-15 2002-01-29 Micron Technology, Inc. Method for fabricating an SrRuO3 film
US6509623B2 (en) * 2000-06-15 2003-01-21 Newport Fab, Llc Microelectronic air-gap structures and methods of forming the same
US6387818B1 (en) 2000-07-21 2002-05-14 Advanced Micro Devices, Inc. Method of porous dielectric formation with anodic template
US6346484B1 (en) * 2000-08-31 2002-02-12 International Business Machines Corporation Method for selective extraction of sacrificial place-holding material used in fabrication of air gap-containing interconnect structures
US6358813B1 (en) * 2000-11-15 2002-03-19 International Business Machines Corporation Method for increasing the capacitance of a semiconductor capacitors
US6646302B2 (en) * 2000-11-21 2003-11-11 Cornell Research Foundation, Inc. Embedded metal nanocrystals
JP4252237B2 (ja) 2000-12-06 2009-04-08 株式会社アルバック イオン注入装置およびイオン注入方法
US6451712B1 (en) * 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
US6376366B1 (en) * 2001-05-21 2002-04-23 Taiwan Semiconductor Manufacturing Company Partial hard mask open process for hard mask dual damascene etch
TW544806B (en) * 2001-05-30 2003-08-01 Asahi Glass Co Ltd Low dielectric constant insulating film, method of forming it, and electric circuit using it
JP4953523B2 (ja) * 2001-06-29 2012-06-13 ローム株式会社 半導体装置およびその製造方法
US20030073302A1 (en) * 2001-10-12 2003-04-17 Reflectivity, Inc., A California Corporation Methods for formation of air gap interconnects
JP2003258095A (ja) * 2002-03-06 2003-09-12 Sony Corp 基台上の絶縁膜およびその製造方法
JP2003347401A (ja) 2002-05-30 2003-12-05 Mitsubishi Electric Corp 多層配線構造を有する半導体装置およびその製造方法
US6838354B2 (en) 2002-12-20 2005-01-04 Freescale Semiconductor, Inc. Method for forming a passivation layer for air gap formation
US7405147B2 (en) * 2004-01-30 2008-07-29 International Business Machines Corporation Device and methodology for reducing effective dielectric constant in semiconductor devices
US7087532B2 (en) * 2004-09-30 2006-08-08 International Business Machines Corporation Formation of controlled sublithographic structures
US7670895B2 (en) * 2006-04-24 2010-03-02 Freescale Semiconductor, Inc Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer
US7528078B2 (en) * 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
US20080026541A1 (en) * 2006-07-26 2008-01-31 International Business Machines Corporation Air-gap interconnect structures with selective cap
US7863150B2 (en) * 2006-09-11 2011-01-04 International Business Machines Corporation Method to generate airgaps with a template first scheme and a self aligned blockout mask
US7553760B2 (en) * 2006-10-19 2009-06-30 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
US7560222B2 (en) * 2006-10-31 2009-07-14 International Business Machines Corporation Si-containing polymers for nano-pattern device fabrication
TW200834968A (en) * 2007-02-13 2008-08-16 Harvatek Corp Method of making light-emitting diode structure with high heat dissipation effect and structure made thereby
US7741721B2 (en) * 2007-07-31 2010-06-22 International Business Machines Corporation Electrical fuses and resistors having sublithographic dimensions
US7879728B2 (en) * 2008-01-23 2011-02-01 International Business Machines Corporation Sub-lithographic printing method
US7943480B2 (en) * 2008-02-12 2011-05-17 International Business Machines Corporation Sub-lithographic dimensioned air gap formation and related structure
US8227336B2 (en) * 2009-01-20 2012-07-24 International Business Machines Corporation Structure with self aligned resist layer on an interconnect surface and method of making same
US8247904B2 (en) * 2009-08-13 2012-08-21 International Business Machines Corporation Interconnection between sublithographic-pitched structures and lithographic-pitched structures
US8120179B2 (en) * 2009-11-10 2012-02-21 International Business Machines Corporation Air gap interconnect structures and methods for forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720058B (zh) * 2015-12-16 2021-03-01 美商英特爾股份有限公司 用以提供有序的多孔性之方法及設備

Also Published As

Publication number Publication date
US8129286B2 (en) 2012-03-06
US7405147B2 (en) 2008-07-29
US20080254630A1 (en) 2008-10-16
US20110111590A1 (en) 2011-05-12
CN1649107A (zh) 2005-08-03
US7592685B2 (en) 2009-09-22
US20080038923A1 (en) 2008-02-14
US7892940B2 (en) 2011-02-22
JP2005217420A (ja) 2005-08-11
US20080038915A1 (en) 2008-02-14
TWI355710B (en) 2012-01-01
US8343868B2 (en) 2013-01-01
US20050167838A1 (en) 2005-08-04
JP4378297B2 (ja) 2009-12-02
CN100428422C (zh) 2008-10-22

Similar Documents

Publication Publication Date Title
TW200529358A (en) Device and methodology for reducing effective dielectric constant in semiconductor device
US7947907B2 (en) Electronics structures using a sacrificial multi-layer hardmask scheme
TWI307544B (en) Structure comprising tunable anti-reflective coating and method of forming thereof
TWI338932B (en) Method for producing a self-aligned nanocolumnar airbridge and structure produced thereby
TWI241682B (en) A method for forming dummy structures for improved CMP and reduced capacitance
US6479391B2 (en) Method for making a dual damascene interconnect using a multilayer hard mask
CN104136994B (zh) 双硬掩模光刻工艺
US20110163446A1 (en) Method to generate airgaps with a template first scheme and a self aligned blockout mask and structure
TWI254379B (en) Method for manufacturing a semiconductor device
US20030207207A1 (en) Method of fabricating a semiconductor multilevel interconnect structure
JP5334616B2 (ja) 相互接続を作製するための方法
CN108074799B (zh) 使用半双向图案化形成半导体器件的方法
CN108074808B (zh) 使用半双向图案化和岛形成半导体器件的方法
CN107464812A (zh) 一种半导体器件的制造方法
TW200525627A (en) Semiconductor device production method and semiconductor device
CN1119834C (zh) 半导体存储器件的制造方法及其结构
TW451405B (en) Manufacturing method of dual damascene structure
US20080026541A1 (en) Air-gap interconnect structures with selective cap
TW200532847A (en) Method of manufacturing a semiconductor device having damascene structures with air gaps
JP4476171B2 (ja) 半導体装置の製造方法
JP2006339584A (ja) 半導体装置およびその製造方法
TW418447B (en) Process for forming multilevel interconnection structure
JP2001085523A (ja) 二重ダマシン構造を有する集積回路およびその製造工程
JP4278497B2 (ja) 半導体装置の製造方法
TW200304687A (en) Method for manufacturing semiconductor device using dual-damascene techniques

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees