JP4953523B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特に低誘電率の無機誘電体膜に関する。
【0002】
【従来の技術】
半導体装置の高速化・低消費電力化には、層間絶縁膜の低誘電率化が重要な課題である。そして低誘電率化を目的として種々の工夫がなされているが、従来の半導体装置では、
(1)無機絶縁膜であるシリカ膜にフッ素を添加する。
(2)母体材料として低誘電率である有機絶縁材料を形成する。
(3)意図的にポーラスな膜を形成する。
などの方法が提案されている。
【0003】
しかしながら、(1)の方法の場合、絶縁膜の耐熱性が劣化するために、元素比でせいぜい数%しか添加できないため、比誘電率は従来のシリカ系層間絶縁膜よりも10%から15%しか低減することが出来ないと言う問題がある。
【0004】
また(2)の方法の場合、有機材料であるために耐湿性および機械的強度が従来のシリカ系層間絶縁膜よりも格段に劣化し、半導体素子の信頼性低下につながるという問題がある。
【0005】
さらにまた(3)の場合、ポーラスな構造がランダムであるために層間絶縁膜の機械的強度が著しく低下し、パッケージングに際し、破損しやすく、半導体素子の信頼性低下の原因となっていた。
【0006】
また、ポーラスな構造が閉じていない場合が多く、閉じていないと層間絶縁膜の耐湿性が著しく低下し、半導体素子の信頼性低下の原因となっていた。
【0007】
さらにまた、半導体装置の微細化および高集積化が進むにつれて配線層間の容量のみならず配線間容量も深刻な問題となっている。
【0008】
【発明が解決しようとする課題】
このように従来の絶縁膜では、十分に誘電率を下げることができず、また、機械的強度も充分でないという問題があった。
【0009】
本発明は前記実情に鑑みてなされたもので、誘電率が低くかつ機械的強度の強い絶縁膜を提供することを目的とする。
【0010】
さらにまた、半導体装置の微細化および高集積化に際しても配線層間の容量および配線間容量両方を低減することのできる半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
そこで本発明では、基板表面に形成され、2種以上の異なるサイズの空孔を含み、少なくとも第1のサイズの空孔が周期的に配列された周期的ポーラス構造を有する無機絶縁膜を含むことを特徴とする。
【0012】
また望ましくは、前記無機絶縁膜は、第1および第2のサイズの空孔を含み、前記第2のサイズの空孔はランダム配置されていることを特徴とする。
【0013】
また望ましくは、前記無機絶縁膜は、第1および第2のサイズの空孔を含み、前記1および第2のサイズの空孔はいずれも周期的に配列され、複合的な周期的ポーラス構造を有することを特徴とする。
【0014】
かかる構成によれば、少なくとも第1のサイズの空孔が周期的に配列された周期的ポーラス構造を有するように異なるサイズの空孔を含んでいるため、より多くの空孔を含むことができる。空気の誘電率は低いためフッ素を添加したりするよりもさらに誘電率を低下せしめることができ、絶縁膜の極限的な低誘電率化をはかることが可能となり、また複数種の周期的ポーラス構造を有するため、ポアの開口部をドメインで互いに閉じるかたちにすることができ、機械的強度を高めることができ、信頼性の高い絶縁膜を得ることが可能となる。
【0015】
また望ましくは、前記無機絶縁膜は、円柱状の空孔が周期的に配列され、かつ多数の小孔を有する骨格構造からなる第1のポーラス構造ドメインと、基板表面に垂直な方向に層状の空孔が周期的に配列され、かつ多数の小孔を有する骨格構造からなる第2のポーラス構造ドメインとが繰り返し配列されていることを特徴とする。
【0016】
かかる構成によれば、小孔を有する骨格構造を有しており、より多くの空孔を含むことができ、さらなる誘電率の低減を図ることが可能となる。また、円柱状の空孔が周期的に配列された第1のポーラス構造ドメインと、基板表面に垂直な方向に層状の空孔が周期的に配列された第2のポーラス構造ドメインとが繰り返し配列されているため、特に層間絶縁膜として用いる場合には、空孔が、上層配線および下層配線に対して開口部を持たない閉じた構造をとることができ、耐湿性に優れ信頼性の高い有効な低誘電率薄膜としての役割を奏効する。また、均一な電気的特性を得ることが可能となる。
【0017】
また、ドメイン毎に異なる方向にポーラス構造が配向しているため、空孔の開口部を互いに閉じることが可能になり、緻密な膜の耐湿性と同程度の優れた耐湿性を有し、かつ周期構造により機械的強度にも優れた究極的に低い誘電率をもつ低誘電率薄膜を得ることが可能となる。さらにまた、層間の空間を隣接する層が支えることで、通常不安定と考えられる層状の周期的ポーラス形状を安定かつ優れた機械的強度で構築することが可能となる。
【0018】
また望ましくは、前記無機絶縁膜は、円柱状の空孔が周期的に配列され、かつ多数の小孔を有する骨格構造からなる第1のポーラス構造ドメイン層と、層状の空孔が基板表面に平行に周期的に配列され、かつ多数の小孔を有する骨格構造からなる第2のポーラス構造ドメイン層とが基板表面に平行に繰り返し積層されていることを特徴とする。
【0019】
かかる構成によれば、上記効果に加え、特に層間絶縁膜として用いる場合には、空孔が、上層配線および下層配線に対して開口部を持たない閉じた構造をとることができ、耐湿性に優れ極めて信頼性の高い有効な低誘電率薄膜としての役割を奏効する。
【0020】
また望ましくは、前記無機絶縁膜は、半導体基板または半導体基板上に形成された第1層配線導体と、第2層配線導体との間に介在せしめられる層間絶縁膜であることを特徴とする。
【0021】
かかる構成によれば、低容量絶縁膜を形成することができるため、寄生容量の低減をはかり、半導体装置の高速化を図ることが可能となる。
【0022】
望ましくは、前記層間絶縁膜は、前記第1層配線導体上に形成され、前記第1層配線導体にコンタクトするようにコンタクトホールを有する第1の層間絶縁膜領域と、前記第1の層間絶縁膜上に形成される第2層配線導体の配線間領域に充填される第2の層間絶縁膜とからなり、前記第1の層間絶縁膜は、層状の空孔が周期的に配列され、かつ多数の小孔を有する骨格構造からなる第2のポーラス構造ドメインから構成されることを特徴とする。
【0023】
かかる構成によれば、コンタクトホールを囲む領域では層状の空孔が周期的に配列され、かつ多数の小孔を有する骨格構造からなる第2のポーラス構造ドメインを構成しているため、層間の容量をさらに低減することができる。
【0024】
また望ましくは、層間絶縁膜は、前記第1層配線導体上に形成され、前記第1層配線導体にコンタクトするようにコンタクトホールを有する第1の層間絶縁膜と、前記第1の層間絶縁膜上に形成される第2層配線導体の配線間領域に充填される第2の層間絶縁膜とからなり、前記第1の層間絶縁膜は、層状の空孔が周期的に配列され、かつ多数の小孔を有する骨格構造からなる第2のポーラス構造ドメインから構成されるとともに、前記第2の層間絶縁膜は円柱状の空孔が周期的に配列され、かつ多数の小孔を有する骨格構造からなる第1のポーラス構造ドメインから構成されることを特徴とする。
【0025】
かかる構成によれば、コンタクトホールを囲む領域では層状の空孔が周期的に配列され、かつ多数の小孔を有する骨格構造からなる第2のポーラス構造ドメインを構成しているため、層間の容量を大幅に低減することができる一方、線間絶縁膜を構成する上層配線領域では線間方向に円柱状の空孔が配列されているため、線間方向の容量がより大幅に低減される。また望ましくは、円柱状の空孔の配列方向が配線方向と平行となるように配向した第1のポーラス構造ドメインを用いることにより、配線間の短絡の問題もなく、信頼性の高い半導体装置を提供することが可能となる。
【0026】
また望ましくは、前記層間絶縁膜は、前記第1層配線導体上に形成され、前記第1層配線導体にコンタクトするようにコンタクトホールを有する第1の層間絶縁膜と、前記第1の層間絶縁膜上に形成される第2層配線導体の配線間領域に充填される第2の層間絶縁膜とからなり、前記第1の層間絶縁膜は、前記基板表面に平行となるように形成された層状の空孔が周期的に配列され、かつ多数の小孔を有する骨格構造からなる第2のポーラス構造ドメインから構成されるとともに、前記第2の層間絶縁膜は前記基板表面にほぼ垂直となるように形成された層状の空孔が周期的に配列され、かつ多数の小孔を有する骨格構造からなる第3のポーラス構造ドメインから構成されることを特徴とする。
【0027】
かかる構成によれば、コンタクトホールを囲む領域では層状の空孔が基板表面に平行となるように周期的に配列され、かつ多数の小孔を有する骨格構造からなる第2のポーラス構造ドメインを構成しているため、層間の容量を大幅に低減することができる一方、線間絶縁膜を構成する上層配線領域では層状の空孔が基板表面にほぼ垂直となるように周期的に配列されているため、線間方向の容量がより低減され、また配線間の短絡の問題もなく、信頼性の高い半導体装置を提供することが可能となる。
【0028】
本発明の半導体装置の製造方法では、層間絶縁膜の製造工程が、6員環以上のシロキサン骨格を有するシリカ誘導体と界面活性剤を含み、空孔が周期的に配列されるような組成比をもつように前駆体溶液を生成する工程と、前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記予備架橋工程で架橋反応の開始された前記前駆体溶液を基板表面に接触させる接触工程と、前記前駆体溶液が接触せしめられた基板を焼成し、前記界面活性剤を分解除去する工程とを含み絶縁膜を形成するようにしたことを特徴とする。
【0029】
かかる方法によれば、6員環以上のシロキサン骨格を有するシリカ誘導体を用いているため、骨格構造自体が小孔を有するように形成され、機械的強度を維持しながら更なる誘電率の低減を図ることが可能となる。
【0030】
また本発明の半導体装置の製造方法では、層間絶縁膜の製造工程が、6員環以上のシロキサン骨格を有するシリカ誘導体と界面活性剤を含み、空孔が周期的に配列されるような組成比をもつように前駆体溶液を生成する工程と、前記前駆体溶液を基板表面に接触させる接触工程と、前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記基板を焼成し、前記界面活性剤を分解除去する工程とを含み絶縁膜を形成するようにしたことを特徴とする。
【0031】
かかる方法によれば、6員環以上のシロキサン骨格を有するシリカ誘導体を用いているため、骨格構造自体が小孔を有するように形成され、機械的強度を維持しながら更なる誘電率の低減を図ることが可能となる。
【0032】
また本発明の方法では、6員環以上のシロキサン骨格を有するシリカ誘導体と界面活性剤を含み、空孔が周期的に配列されるような第1の組成比をもつように第1の前駆体溶液を生成する工程と、6員環以上のシロキサン骨格を有するシリカ誘導体と界面活性剤を含み、空孔が周期的に配列されるような第2の組成比をもつように第2の前駆体溶液を生成する工程と、前記第1及び第2の前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、前記予備架橋工程で架橋反応の開始された前記第1及び第2の前駆体溶液を基板表面に接触させる接触工程と、前記第1及び第2の前駆体溶液が接触せしめられた基板を焼成し、前記界面活性剤を分解除去する工程とを含み絶縁膜を形成するようにしたことを特徴とする。
【0033】
かかる構成によれば、機械的強度を維持しつつ更なる誘電率の低減をはかることができ、極めて制御性よく機械的強度に優れ究極的に低い誘電率をもつ絶縁膜を提供することが可能となる。また、円柱状の空孔が周期的に配列された第1のポーラス構造ドメイン層と、層状の空孔が基板表面に平行に周期的に配列された第2のポーラス構造ドメイン層とが基板表面に平行に繰り返し積層されている層間絶縁膜など、2種以上の異なる周期的構造を有する層間絶縁膜を容易に形成することが可能となる。
【0034】
また低温下での形成が可能であるため、集積回路の層間絶縁膜として用いる場合にも下地に影響を与えることなく信頼性の高い絶縁膜を形成することが可能となる。500℃以上の加熱工程を得ることなく形成することができるため、アルミニウム配線を用いる場合にも適用可能である。
【0035】
また、液体の接触によって形成することができるため、微細な領域にも高精度のパターン形成を行うことが可能であるため、信頼性の向上を図ることが可能となる。
【0036】
さらにまた、前駆体溶液の濃度を調整することにより空孔度は適宜変更可能であり、極めて作業性よく所望の誘電率の絶縁体薄膜を形成することが可能となる。
【0037】
また本発明の方法では、前記第1及び第2の前駆体溶液を基板表面に接触させたのちに、予備架橋反応を開始するようにしたことを特徴とする。
【0038】
かかる方法によれば、容易に効率よく空孔が2種以上の周期性をもって形成された無機絶縁膜を形成することが可能となる。
【0039】
望ましくは、前記接触工程は、基板を前記第1および第2の前駆体溶液に順次繰り返し浸せきする工程であることを特徴とする。
【0040】
かかる構成によれば、生産性よく、異なるポーラス構造ドメインの積層された低誘電率絶縁膜を形成することが可能となる。
【0041】
また望ましくは、前記接触工程は、基板を前記第1の前駆体溶液に浸せきし、所望の速度で引き上げる工程と前記第2の前駆体溶液に浸せきし、所望の速度で引き上げる工程とを含むことを特徴とする。
【0042】
また望ましくは、前記接触工程は、前記第1および第2の前駆体溶液を基板上に順次繰り返し塗布する工程であることを特徴とする。
【0043】
更に望ましくは、前記接触工程は、前記第1および第2の前駆体溶液を基板上に滴下し、前記基板を回転させる回転塗布工程であることを特徴とする。
【0044】
かかる構成によれば、膜厚や空孔率を容易に調整可能であり、生産性よく低誘電率絶縁膜を形成することが可能となる。
【0045】
また本発明の方法では、シリカ誘導体を選択することにより、さらなる空孔度の向上を図ることが可能となる。
【0046】
【発明の実施の形態】
本発明に係る半導体装置およびその製造方法の一実施形態を図面を参照しつつ詳細に説明する。
実施形態1
本発明の第1の実施形態として、この多数の小孔を含む骨格構造を有する低誘電率薄膜を層間絶縁膜として用いた多層配線構造の半導体装置について説明する。
【0047】
この半導体装置は、図1に示すように、層間絶縁膜を2層構造の低誘電率絶縁膜で構成し、第1の配線層12にコンタクトするコンタクトホールHを有する第1の層間絶縁膜13aを層状の空孔が基板表面に平行となるように周期的に配列され、多数の小孔を含む骨格構造を有する第2のポーラス構造ドメインで構成するとともに、前記第1の層間絶縁膜13a上に形成される上層側の第2の配線層14の配線間領域に充填される第2の層間絶縁膜13bを、円柱状の空孔が周期的に配列され多数の小孔を含む骨格構造を有する第1のポーラス構造ドメインで構成したことを特徴とするものである。
【0048】
すなわち、シリコン基板1S表面に形成された素子分離絶縁膜(図示せず)で囲まれた素子領域表面に形成された第1の配線層12と第2の配線層14との間に、形成される層間絶縁膜の下層側を、層状の空孔が基板表面に平行となるように周期的に配列され多数の小孔hを含む骨格構造を有する第1の層間絶縁膜13aとし、上層側の第2の配線層の配線パターン間領域に線間絶縁膜として形成される第2の層間絶縁膜13bを、円柱状の空孔が周期的に配列され、かつ多数の小孔を含む骨格構造を有する第1のポーラス構造ドメインで構成している。
【0049】
他の部分については図示および説明を省略するが通常の構造である。
【0050】
図2(a)乃至(d)にこの層間絶縁膜の製造工程について説明する。
【0051】
まず、図2(a)に示すように、通常の方法で、シリコン基板1s表面に所望の半導体領域を形成し、第1の配線層を形成する。
【0052】
続いて、本発明の方法で、基板表面に平行となるように層状の空孔が基板表面に平行となるように周期的に配列された第2の周期的ポーラス構造ドメインからなるメゾポーラスシリカ薄膜を形成する(図2(b))。
【0053】
すなわち、図3(a)に示すように、まず界面活性剤として陽イオン型のセチルトリメチルアンモニウムブロマイド(CTAB:C1633+(CH33Br-)と、シリカ誘導体としてハイドロジェンシロセスキオクサン(HSQ:Hydrogen silosesquioxane)と、酸触媒としての塩酸(HCl)とを、H2O/アルコール混合溶媒に溶解し、混合容器内で、前駆体(プレカーサー)溶液を調整する。この前駆体溶液の仕込みのモル比は、溶媒を100として、界面活性剤0.5、シリカ誘導体0.01、酸触媒2として混合し、この混合溶液内に前記第1の配線層12の形成された基板を浸せきし図3(b)に示すように、混合容器を密閉したのち、30から150℃で1時間乃至120時間保持することによりシリカ誘導体を加水分解重縮合反応で重合させて(予備架橋工程)、界面活性剤の周期的な自己凝集体を形成する。
【0054】
この自己凝集体は図4(a)に示すようにC16H33N+(CH33Br-を1分子とする複数の分子が凝集してなる球状のミセル構造体(図4(b))を形成し、高濃度化により凝集度が高められるにつれて(図4(c))、空孔が配向してなる層状構造体(図4(d))が形成される。
【0055】
そして基板を引き上げ、水洗、乾燥を行った後、400℃の窒素雰囲気中で3時間加熱・焼成し、鋳型の界面活性剤を完全に熱分解除去して純粋なメゾポーラスシリカ薄膜を形成する。
【0056】
このようにして、図2(b)に示すように基板表面に平行な層状の空孔が配列された第1の層間絶縁膜13aが形成される。拡大説明図を図4(f)に示す。ここでは図4(d)に示すような高濃度の自己凝集体を形成し、これを焼成することにより多数の小孔を有する骨格構造を持つ層状の空孔が配列された無機絶縁膜を形成することができる。
【0057】
そして図2(c)に示すようにこの第1の層間絶縁膜13aにスルーホールHを形成し、通常の方法により、第2の配線層14を形成する。
【0058】
この後、第2の層間絶縁膜13bを形成する。形成に際しては、前記第1の層間絶縁膜13aの形成工程と同様に形成するが、前駆体溶液の組成のみを、変えたものを用いる。ここでは、前駆体溶液の仕込みのモル比は、溶媒を100として、界面活性剤0.05、シリカ誘導体0.1、酸触媒2として混合する。他の工程はまったく同様にして形成する。
【0059】
このようにして、図2(d)に示すように円柱状の空孔が周期的に形成され、かつ多数の小孔を有する骨格構造をもつ第2の層間絶縁膜13bを得る。
【0060】
ここではC16H33N+(CH33Br-を1分子とする複数の分子が凝集してなる球状のミセル構造体をさらに、高濃度化して、空孔が配向してなる円筒体を形成し、図4(c)に示したような自己凝集体を形成し、焼成することにより、図4(e)に拡大説明図を示すような円柱状の空孔が周期的に配列された第1のポーラス構造ドメインからなる第2の層間絶縁膜13bを得るようにしたものである。
【0061】
図5はこの状態での断面状態を示す構造説明図である。この図からあきらかなように空孔が層状に形成され、かつ多数の小孔を含む骨格構造を有するポーラスな薄膜からなる第1の層間絶縁膜13aと円柱状の空孔が周期的に配列されかつ多数の小孔を含む骨格構造を有する第2の層間絶縁膜13bとから構成されていることがわかる。
【0062】
このようにして形成された多層配線構造を備えた半導体装置は、層間絶縁膜が、コンタクトホールHを囲む領域では層状の空孔が周期的に配列された第2のポーラス構造ドメインを構成しているため、層間の容量を低減することができる。また、線間絶縁膜を構成する上層配線領域では配線間に平行に層状の空孔が配列されているため、配線間方向の容量が低減される。そしてこの上層側の第2の層間絶縁膜である線間絶縁膜は、円柱状の空孔の配列方向が第2の配線層14の配線パターンの配線方向と平行となるように配向しているため、配線間の短絡の問題もなく、信頼性の高い半導体装置を提供することが可能となる。
実施形態2
なお、前記第1の実施形態では、層間絶縁膜を2層構造の低誘電率絶縁膜で構成し、下層側を層状の空孔が基板表面に平行となるように周期的に配列された第2のポーラス構造ドメインで構成するとともに、上層側を円柱状の空孔が周期的に配列された第1のポーラス構造ドメインで構成したが、上層側をこの円柱状の空孔をもつものに代えて、基板表面に垂直であって主配線と平行に走行する第3のポーラス構造ドメインで構成するようにしてもよい。
【0063】
この構造を図6に示す。すなわちこの半導体装置は、図6に示すように、層間絶縁膜を2層構造の低誘電率絶縁膜で構成し、第1の配線層12にコンタクトするコンタクトホールHを有する第1の層間絶縁膜13aを層状の空孔が基板表面に平行となるように周期的に配列され、かつ多数の小孔を含む骨格構造を有する第2のポーラス構造ドメインで構成するとともに、前記第1の層間絶縁膜13a上に形成される上層側の第2の配線層14の配線間領域に充填される第2の層間絶縁膜13Sを、前記第2の層間絶縁膜は基板表面にほぼ垂直な層状の空孔が周期的に配列された第3のポーラス構造ドメインで構成したことを特徴とするものである。
【0064】
すなわち、シリコン基板1s表面に形成された素子分離絶縁膜(図示せず)で囲まれた素子領域表面に形成された第1の配線層12と第2の配線層14との間に、形成される層間絶縁膜の下層側を、層状の空孔が基板表面に平行となるように周期的に配列された第1の層間絶縁膜13aとし、上層側の第2の配線層の配線パターン間領域に線間絶縁膜として形成される第2の層間絶縁膜13Sを、基板表面に垂直であって主配線と平行に走行する第3のポーラス構造ドメインで構成している。
【0065】
他の部分については図示および説明を省略するが前記第1の実施形態とまったく同様に形成されている。
【0066】
かかる構成によれば、空孔を多数含んでいる上、小孔を多数有する骨格構造をなしているため、線間容量をより小さくすることができ、さらには主配線と平行に走行しているため、配線間には多層の絶縁ウォールが存在し配線間の短絡もより良好に防止される。
実施形態3
本発明の第3の実施形態として、低誘電率薄膜を層間絶縁膜として用いたFRAMについて説明する。
【0067】
このFRAMは、図7(a)に示すように、シリコン基板1表面に形成された素子分離絶縁膜2で囲まれた素子領域に形成されたスイッチングトランジスタと、強誘電体キャパシタとからなるもので、本発明ではスイッチングトランジスタと強誘電体キャパシタの下部電極9との間に層間絶縁膜として本発明の低誘電率薄膜7を用いたことを特徴とするもので、この低誘電率薄膜は、図7(b)に要部拡大斜視図を示すように、円柱状の空孔が周期的に配列され多数の小孔hを含む骨格構造を有する第1のポーラス構造ドメイン7cからなることを特徴とする。
【0068】
かかる構成によれば、上記効果に加え、特に層間絶縁膜として用いる場合には、空孔が、上層配線および下層配線に対して開口部を持たない閉じた構造をとることができ、耐湿性に優れ極めて信頼性の高い有効な低誘電率薄膜としての役割を奏効する。
【0069】
他は通常の方法で形成される。このスイッチングトランジスタはシリコン基板1表面にゲート絶縁膜3を介して形成されたゲート電極と、このゲート電極を挟むように形成されたソース領域5およびドレイン領域6と、このドレイン領域6にコンタクト8を介して下部電極9が接続されており、一方ソースドレイン領域はビット線BLに接続されている。
【0070】
一方強誘電体キャパシタは下部電極9と上部電極11との間にPZTからなる強誘電体薄膜10を挟んでなるものである。
【0071】
図8(a)乃至(d)にこのFRAMの製造工程について説明する。
【0072】
まず、通常の方法で、シリコン基板1表面にゲート絶縁膜3を介して形成されたゲート電極4を形成するとともに、このゲート電極をマスクとして不純物拡散を行いソース領域5およびドレイン領域6を形成する(図8(a))。
【0073】
続いて、本発明の方法で、基板表面に平行となるように一方向に配向せしめられた円柱状の空孔を含む周期的ポーラス構造ドメインを複数含むようにメゾポーラスシリカ薄膜を形成する(図8(b))。
【0074】
すなわち、図3(a)に示したように、まず界面活性剤として陽イオン型のセチルトリメチルアンモニウムブロマイド(CTAB:C1633+(CH33Br-)と、シリカ誘導体としてメチルシルセスキオキサン(MSQ:Methyl silsesquioxane)と、酸触媒としての塩酸(HCl)とを、H2O/アルコール混合溶媒に溶解し、混合容器内で、前駆体(プレカーサー)溶液を調整する。この前駆体溶液の仕込みのモル比としては、溶媒を100として、界面活性剤0.05、シリカ誘導体0.1、酸触媒2として混合してなる第1の前駆体溶液と、溶媒を100として、界面活性剤0.5、シリカ誘導体5、酸触媒2で混合してなる第2の前駆体溶液とを用意する。そして、図9に示すように、このようにして形成された第1および第2の前駆体溶液を夫々のノズルから、スピナー上に載置された基板1表面に滴下し、500乃至5000rpmで回転し、メゾポーラスシリカ薄膜を得る。そして30から150℃で1時間乃至120時間保持することによりシリカ誘導体を加水分解重縮合反応で重合させて(予備架橋工程)、界面活性剤の周期的な自己凝集体を鋳型とする、メゾポーラスシリカ薄膜を形成する。なお予備架橋工程は望ましくは60から120℃更に望ましくは70℃から90℃、時間も12〜72時間程度がより望ましい。
【0075】
そして最後に、前記第1の実施形態と同様に、焼成することにより、界面活性剤を完全に熱分解、除去して純粋なメゾポーラスシリカ薄膜を形成する。
【0076】
このようにして本発明実施形態の低誘電率薄膜7が形成されるが、実際にはビット線BLを形成するため、この低誘電率薄膜は2回に分けて形成しなければならない。このビット線BLの形成前と形成後に異なる組成比の前駆体溶液を用いて空孔配列の異なる2層構造の層間絶縁膜を形成するようにしてもよい。
【0077】
また、前記実施形態では前駆体溶液を基板表面に塗布した後に予備架橋を行うようにしたが、予備架橋を行った後に基板表面に塗布するようにしてもよい。かかる構成によれば、前駆体溶液同士が混ざりにくく、相互の状態を維持することができるため、より容易に複数の周期ポーラス構造をもつ層間絶縁膜を容易に形成することが可能となる。
【0078】
この後、図8(b)に示すように通常の方法で、この低誘電率薄膜7にコンタクトホール8を形成する。そして、このコンタクトホール内に高濃度にドープされた多結晶シリコン層を埋め込みプラグを形成した後、イリジウムをターゲットとし、アルゴンと酸素との混合ガスを用いて、酸化イリジウム層を形成する。そして更にこの上層にプラチナをターゲットとして用いてプラチナ層を形成する。このようにして図8(c)に示すように、膜厚50nm程度の酸化イリジウム層、および膜厚200nm程度のプラチナ層を形成し、これをフォトリソグラフィによりパターニングし、下部電極9を形成する。
【0079】
次に、この下部電極9の上に、ゾルゲル法によって、強誘電体膜10としてPZT膜を形成する。出発原料として、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4の混合溶液を用いた。この混合溶液をスピンコートした後、150℃で乾燥させ、ドライエアー雰囲気において400℃で30分の仮焼成を行った。これを5回繰り返した後、O2の雰囲気中で、700℃以上の熱処理を施した。このようにして、250nmの強誘電体膜10を形成した。なお、ここでは、PbZrxTi1-xO3において、xを0.52として(以下PZT(52/48)と表す)、PZT膜を形成している(図8(d))。
【0080】
さらに、強誘電体膜10の上に、スパッタリングにより酸化イリジウムとイリジウムとの積層膜11を形成する。この酸化イリジウム層とイリジウム層との積層膜を、上部電極11とする。ここでは、イリジウム層と酸化イリジウム層とをあわせて200nmの厚さとなるように形成した。このようにして、強誘電体キャパシタを得ることができ、図7に示したFRAMが形成される。
【0081】
かかる構成によれば、層間絶縁膜がメゾポーラスシリカ薄膜からなる低誘電率薄膜で構成されているため、層間絶縁膜に起因する容量が低減され、スイッチング特性が良好で、高速動作の可能なFRAMを形成することが可能となる。
【0082】
また、周期的なポーラス構造をもつため、機械的強度を高めることができ、信頼性の高い絶縁膜を得ることが可能となる。また、円柱状の空孔が周期的に配列され多数の小孔を含む骨格構造を有する第1のポーラス構造ドメインからなるため、機械的強度の高い低誘電率の絶縁膜を形成することができ、デバイスの動作速度を高速化することが可能となる。従って、長寿命の層間絶縁膜となる。
【0083】
なお、第1の前駆体溶液の組成については、前記実施形態の組成に限定されることなく、溶媒を100として、界面活性剤0.01から0.1、シリカ誘導体0.01から0.5、酸触媒0から5とするのが望ましい。かかる構成の前駆体溶液を用いることにより、円柱状の空孔を有する低誘電率絶縁膜を形成することが可能となる。
【0084】
また、第2の前駆体溶液の組成については、前記実施形態の組成に限定されることなく、溶媒を100として、界面活性剤0.1から10、シリカ誘導体0.5から10、酸触媒0から5とするのが望ましい。かかる構成の前駆体溶液を用いることにより、層状の空孔を有する低誘電率絶縁膜を形成することが可能となる。
【0085】
また、前記実施形態では、界面活性剤として陽イオン型のセチルトリメチルアンモニウムブロマイド(CTAB:C1633+(CH33Br-)を用いたが、これに限定されることなく、他の界面活性剤を用いてもよいことは言うまでもない。
【0086】
ただし、触媒としてNaイオンなどのアルカリイオンを用いると半導体材料としては、劣化の原因となるため、陽イオン型の界面活性剤を用い、触媒としては酸触媒を用いるのが望ましい。酸触媒としては、HClの他、硝酸(HNO3)、硫酸(H2SO4)、燐酸(H3PO4)、H4SO4等を用いてもよい。
【0087】
またシリカ誘導体としては、HSQやMSQに限定されることなく、6員環以上のシロキサン骨格を有する材料であればよい。
【0088】
また溶媒としては水H2O/アルコール混合溶媒を用いたが、水のみでもよい。
【0089】
さらにまた、焼成雰囲気としては窒素雰囲気を用いたが、減圧下でもよく、大気中でもよい。望ましくは窒素と水素の混合ガスからなるフォーミングガスを用いることにより、耐湿性が向上し、リーク電流の低減を図ることが可能となる。
【0090】
また、界面活性剤、シリカ誘導体、酸触媒、溶媒の混合比については適宜変更可能である。
【0091】
さらに、予備重合工程は、30から150℃で1時間乃至120時間保持するようにしたが、望ましくは、60から120℃、更に望ましくは90℃とする。
【0092】
また、焼成工程は、400℃1時間としたが、300℃から500℃で1乃至5時間程度としてもよい。望ましくは350℃から450℃ とする。
実施形態4
なお、前記第1の実施形態では、メゾポーラスシリカ薄膜の形成は、前駆体溶液に浸せきすることによって行ったが、浸せきに限定されることなく、図10に示すように、ディップコート法を用いてもよい。
【0093】
すなわち、調整された前駆体溶液の液面に対して基板を垂直に1mm/s乃至10m/sの速度で下降させて溶液中に沈め、1秒間乃至1時間静置する。
【0094】
そして所望の時間経過後再び、基板を垂直に1mm/s乃至10m/sの速度で上昇させて溶液から取り出す。
【0095】
そして最後に、前記第1の実施形態と同様に、焼成することにより、界面活性剤を完全に熱分解、除去して純粋なデュアルポーラスシリカ薄膜を形成する。
実施形態5
また本発明の第5の実施形態として、図11に示すように周期的に配列された空孔の間に小孔がランダムに形成されたものも有効である。
【0096】
なお、前駆体溶液を形成する際に、界面活性剤と6員環構造を持つシリカ誘導体の比率により、得られる構造体の構造が変化することがわかっている。
【0097】
例えばCATB/MSQなど界面活性剤とシリカ誘導体の分子比が0.3から0.8であるときはネットワーク構造(キュービック)となることがわかっている。この分子比よりも小さく、0.1から0.5であるときは円柱状の空孔が配向してなる低誘電率絶縁膜となり、一方分子比よりも大きく、0.5から2であるときは層状の空孔が配向してなる低誘電率絶縁膜となる。
【0098】
なお、前記実施形態では、スピナーを用いた塗布方法について説明したが、刷毛で塗布するいわゆる刷毛塗り法も適用可能である。
【0099】
加えて、前記実施形態では、FRAMの層間絶縁膜について説明したが、シリコンを用いた種々の半導体デバイス、HEMTなど化合物半導体を用いたデバイスをはじめとする高速デバイス、マイクロ波ICなどの高周波デバイス、MFMIS型の高集積強誘電体メモリ、フィルムキャリアなどを用いたマイクロ波伝送線路あるいは多層配線基板、などにも適用可能である。
【0100】
【発明の効果】
以上説明してきたように、本発明によれば、容易に制御性よく、機械的強度が高く極めて低誘電率の絶縁膜を得ることが可能となる。
【0101】
また、特に層間絶縁膜として、有効な低誘電率薄膜を得ることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の方法で形成した絶縁膜を用いた多層配線構造の半導体装置を示す図
【図2】図1の多層配線構造の半導体装置の製造工程を示す図
【図3】本発明の第1の実施形態における絶縁膜の形成工程を示す説明図
【図4】本発明の第1の実施形態における層間絶縁膜を示す説明図
【図5】本発明の第1の実施形態における層間絶縁膜を示す構造説明図
【図6】本発明の第2の実施形態の半導体装置を示す説明図
【図7】本発明の第3の実施形態の方法で形成した絶縁膜を用いたFRAMを示す図
【図8】図7のFRAMの製造工程を示す図
【図9】本発明の第3の実施形態における絶縁膜の形成工程を示す説明図
【図10】本発明の第4の実施形態における絶縁膜の形成方法を示す説明図
【図11】本発明の第5の実施形態における絶縁膜の形成方法を示す説明図
【符号の説明】
1S シリコン基板
12 第1の配線層
13a 第1の層間絶縁膜
13b 第2の層間絶縁膜
13S 第2の層間絶縁膜
14 第2の配線層
H コンタクトホール
h 小孔
1 シリコン基板
2 素子分離絶縁膜
3 ゲート絶縁膜
4 ゲート電極
5 ソース領域
6 ドレイン領域
7 絶縁膜
8 コンタクトホール
9 下部電極
10 強誘電体膜
11 上部電極

Claims (13)

  1. 基板表面に形成され、2種以上の異なるサイズの空孔を含み、少なくとも第1のサイズの空孔が周期的に配列された周期的ポーラス構造を有するメゾポーラスシリカからなる無機絶縁膜を含むことを特徴とする半導体装置であって、
    前記無機絶縁膜は、前記第1のサイズの空孔が円柱状で、周期的に配列されており、かつ多数の小孔を有する骨格構造からなる第1のポーラス構造ドメイン層と、
    層状の空孔が基板表面に平行に周期的に配列され、かつ多数の小孔を有する第2のポーラス構造ドメイン層とが、基板表面に平行に繰り返し積層されている半導体装置
  2. 前記無機絶縁膜は、半導体基板または半導体基板上に形成された第1層配線導体と、この上層に形成される第2層配線導体との間に介在せしめられる層間絶縁膜であることを特徴とする請求項1に記載の半導体装置。
  3. 前記層間絶縁膜は、前記第1層配線導体上に形成され、前記第1層配線導体にコンタクトするようにコンタクトホールを有する第1の層間絶縁膜と、前記第1の層間絶縁膜上に形成される第2層配線導体の配線間領域に充填される第2の層間絶縁膜とからなり、前記第1の層間絶縁膜は、層状の空孔が周期的に配列され、多数の小孔を有する骨格構造からなる第2のポーラス構造ドメインから構成されることを特徴とする請求項2に記載の半導体装置。
  4. 前記層間絶縁膜は、前記第1層配線導体上に形成され、前記第1層配線導体にコンタクトするようにコンタクトホールを有する第1の層間絶縁膜と、前記第1の層間絶縁膜上に形成される第2層配線導体の配線間領域に充填される第2の層間絶縁膜とからなり、前記第1の層間絶縁膜は、層状の空孔が周期的に配列され、多数の小孔を有する骨格構造からなる第2のポーラス構造ドメインから構成されるとともに、前記第2の層間絶縁膜は円柱状の空孔が周期的に配列され、多数の小孔を有する骨格構造からなる第1のポーラス構造ドメインから構成されることを特徴とする請求項2に記載の半導体装置。
  5. 前記層間絶縁膜は、前記第1層配線導体上に形成され、前記第1層配線導体にコンタクトするようにコンタクトホールを有する第1の層間絶縁膜と、前記第1の層間絶縁膜上に形成される第2層配線導体の配線間領域に充填される第2の層間絶縁膜とからなり、前記第1の層間絶縁膜は、前記基板表面に平行となるように形成された層状の空孔が周期的に配列され、多数の小孔を有する骨格構造からなる第2のポーラス構造ドメインから構成されるとともに、前記第2の層間絶縁膜は前記基板表面にほぼ垂直となるように形成された層状の空孔が周期的に配列され、多数の小孔を有する骨格構造からなる第3のポーラス構造ドメインから構成されることを特徴とする請求項2に記載の半導体装置。
  6. 請求項1に記載の半導体装置を製造する方法であって、6員環以上のシロキサン骨格を有するシリカ誘導体と界面活性剤を含み、溶媒が水とアルコールの混合溶液である、空孔が周期的に配列されるような組成比をもつように前駆体溶液を生成する工程と、
    前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、
    前記予備架橋工程で架橋反応の開始された前記前駆体溶液を基板表面に接触させる接触工程と、
    前記前駆体溶液が接触せしめられた基板を350〜450℃で焼成し、前記界面活性剤を分解除去する工程とを含み絶縁膜を形成するようにしたことを特徴とする半導体装置の製造方法。
  7. 請求項1に記載の半導体装置を製造する方法であって、6員環以上のシロキサン骨格を有するシリカ誘導体と界面活性剤を含み、溶媒が水とアルコールの混合溶液である、空孔が周期的に配列されるような組成比をもつように前駆体溶液を生成する工程と、
    前記前駆体溶液を基板表面に接触させる接触工程と、
    前記前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、
    前記基板を350〜450℃で焼成し、前記界面活性剤を分解除去する工程とを含み絶縁膜を形成するようにしたことを特徴とする半導体装置の製造方法。
  8. 請求項1に記載の半導体装置を製造する方法であって、6員環以上のシロキサン骨格を有するシリカ誘導体と界面活性剤を含み、空孔が周期的に配列されるような第1の組成比をもつように、シリカ誘導体と溶媒のモル比が0.01:100〜0.5:100である第1の前駆体溶液を生成する工程と、
    6員環以上のシロキサン骨格を有するシリカ誘導体と界面活性剤を含み、空孔が周期的に配列されるような第2の組成比をもつように、シリカ誘導体と溶媒のモル比が0.5:100〜10:100である第2の前駆体溶液を生成する工程と、
    前記第1及び第2の前駆体溶液を昇温し、架橋反応を開始する予備架橋工程と、
    前記予備架橋工程で架橋反応の開始された前記第1及び第2の前駆体溶液を基板表面に接触させる接触工程と、
    前記第1及び第2の前駆体溶液が接触せしめられた基板を350〜450℃で焼成し、
    前記界面活性剤を分解除去する工程とを含み絶縁膜を形成するようにしたことを特徴とする半導体装置の製造方法。
  9. 請求項1に記載の半導体装置を製造する方法であって、6員環以上のシロキサン骨格を有するシリカ誘導体と界面活性剤を含み、空孔が周期的に配列されるような第1の組成比をもつように、シリカ誘導体と溶媒のモル比が0.01:100〜0.5:100である第1の前駆体溶液を生成する工程と、
    6員環以上のシロキサン骨格を有するシリカ誘導体と界面活性剤を含み、空孔が周期的に配列されるような第2の組成比をもつように、シリカ誘導体と溶媒のモル比が0.5:100〜10:100である第2の前駆体溶液を生成する工程と、
    前記第1及び第2の前駆体溶液を基板表面に接触させる接触工程と、
    前記第1及び第2の前駆体溶液が接触せしめられた基板を加熱し、架橋反応を開始する予備架橋工程と、
    前記基板を350〜450℃で焼成し、前記界面活性剤を分解除去する工程とを含み絶縁膜を形成するようにしたことを特徴とする半導体装置の製造方法。
  10. 前記接触工程は、基板を前記第1および第2の前駆体溶液に順次繰り返し浸せきする工程であることを特徴とする請求項またはに記載の半導体装置の製造方法。
  11. 前記接触工程は、基板を前記第1の前駆体溶液に浸せきし、所望の速度で引き上げる工程と前記第2の前駆体溶液に浸せきし、所望の速度で引き上げる工程とを含むことを特徴とする請求項またはに記載の半導体装置の製造方法。
  12. 前記接触工程は、前記第1および第2の前駆体溶液を基板上に順次繰り返し塗布する工程であることを特徴とする請求項またはに記載の半導体装置の製造方法。
  13. 前記接触工程は、前記第1および第2の前駆体溶液を基板上に滴下し、前記基板を回転させる回転塗布工程であることを特徴とする請求項またはに記載の半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405147B2 (en) * 2004-01-30 2008-07-29 International Business Machines Corporation Device and methodology for reducing effective dielectric constant in semiconductor devices
JP4657859B2 (ja) * 2005-09-09 2011-03-23 ローム株式会社 多孔質薄膜の製造方法、多孔質薄膜およびこれを用いた半導体装置
US20140264271A1 (en) * 2013-03-18 2014-09-18 National Applied Research Laboratories Ferroelectric memory device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5494858A (en) * 1994-06-07 1996-02-27 Texas Instruments Incorporated Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications
JPH09194298A (ja) * 1995-04-25 1997-07-29 Rikagaku Kenkyusho シリカ−界面活性剤ナノ複合体及びその製造方法
US5858457A (en) * 1997-09-25 1999-01-12 Sandia Corporation Process to form mesostructured films
JP3228251B2 (ja) 1998-12-16 2001-11-12 日本電気株式会社 Cvd装置及びそれを使用した半導体装置の製造方法
CN1160186C (zh) * 1999-06-03 2004-08-04 宾夕法尼亚州研究基金会 纳米尺度的组合物、复合结构、其制造和应用
EP1094506A3 (en) * 1999-10-18 2004-03-03 Applied Materials, Inc. Capping layer for extreme low dielectric constant films
JP4524822B2 (ja) * 1999-10-29 2010-08-18 株式会社豊田中央研究所 高結晶性シリカメソ多孔体薄膜の製造方法
US6365266B1 (en) * 1999-12-07 2002-04-02 Air Products And Chemicals, Inc. Mesoporous films having reduced dielectric constants
JP3578722B2 (ja) * 2000-03-17 2004-10-20 松下電器産業株式会社 層間絶縁膜、その形成方法及び配線の形成方法
JP2001351911A (ja) * 2000-04-03 2001-12-21 Ulvac Japan Ltd 多孔質sog膜の作製方法
JP2003017483A (ja) * 2001-06-29 2003-01-17 Rohm Co Ltd 半導体装置およびその製造方法
US6717195B2 (en) * 2001-06-29 2004-04-06 Rohm Co., Ltd. Ferroelectric memory
EP1408539A1 (en) * 2001-06-29 2004-04-14 Rohm Co., Ltd. Semiconductor device and production method therefor
JP4540885B2 (ja) * 2001-06-29 2010-09-08 ローム株式会社 半導体装置の製造方法

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