JP2003017560A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 誘電率が極めて低くかつ機械的強度の強い絶
縁膜を提供する。また、半導体装置の微細化および高集
積化に際しても配線層間の容量および配線間容量両方を
低減することのできる半導体装置を提供する。 【解決手段】 空孔が周期的に配列されるとともに多数
の小孔を有する骨格構造を持つポーラス構造をもつ無機
絶縁膜を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、特に低誘電率の無機誘電体膜に関す
る。
【０００２】
【従来の技術】半導体装置の高速化・低消費電力化に
は、層間絶縁膜の低誘電率化が重要な課題である。そし
て低誘電率化を目的として種々の工夫がなされている
が、従来の半導体装置では、 （１）無機絶縁膜であるシリカ膜にフッ素を添加する。 （２）母体材料として低誘電率である有機絶縁材料を形
成する。 （３）意図的にポーラスな膜を形成する。 などの方法が提案されている。
【０００３】しかしながら、（１）の方法の場合、絶縁
膜の耐熱性が劣化するために、元素比でせいぜい数％し
か添加できないため、比誘電率は従来のシリカ系層間絶
縁膜よりも１０％から１５％しか低減することが出来な
いと言う問題がある。
【０００４】また（２）の方法の場合、有機材料である
ために耐湿性および機械的強度が従来のシリカ系層間絶
縁膜よりも格段に劣化し、半導体素子の信頼性低下につ
ながるという問題がある。
【０００５】さらにまた（３）の場合、ポーラスな構造
がランダムであるために層間絶縁膜の機械的強度が著し
く低下し、パッケージングに際し、破損しやすく、半導
体素子の信頼性低下の原因となっていた。
【０００６】また、ポーラスな構造が閉じていない場合
が多く、閉じていないと層間絶縁膜の耐湿性が著しく低
下し、半導体素子の信頼性低下の原因となっていた。
【０００７】さらにまた、半導体装置の微細化および高
集積化が進むにつれて配線層間の容量のみならず配線間
容量も深刻な問題となっている。
【０００８】
【発明が解決しようとする課題】このように従来の絶縁
膜では、十分に誘電率を下げることができず、また、機
械的強度も充分でないという問題があった。
【０００９】本発明は前記実情に鑑みてなされたもの
で、誘電率が低くかつ機械的強度の強い絶縁膜を提供す
ることを目的とする。
【００１０】さらにまた、半導体装置の微細化および高
集積化に際しても配線層間の容量および配線間容量両方
を低減することのできる半導体装置を提供することを目
的とする。
【００１１】
【課題を解決するための手段】そこで本発明では、基板
表面に形成され、2種以上の異なるサイズの空孔を含
み、少なくとも第１のサイズの空孔が周期的に配列され
た周期的ポーラス構造を有する無機絶縁膜を含むことを
特徴とする。
【００１２】また望ましくは、前記無機絶縁膜は、第１
および第２のサイズの空孔を含み、前記第２のサイズの
空孔はランダム配置されていることを特徴とする。
【００１３】また望ましくは、前記無機絶縁膜は、第１
および第２のサイズの空孔を含み、前記１および第２の
サイズの空孔はいずれも周期的に配列され、複合的な周
期的ポーラス構造を有することを特徴とする。
【００１４】かかる構成によれば、少なくとも第１のサ
イズの空孔が周期的に配列された周期的ポーラス構造を
有するように異なるサイズの空孔を含んでいるため、よ
り多くの空孔を含むことができる。空気の誘電率は低い
ためフッ素を添加したりするよりもさらに誘電率を低下
せしめることができ、絶縁膜の極限的な低誘電率化をは
かることが可能となり、また複数種の周期的ポーラス構
造を有するため、ポアの開口部をドメインで互いに閉じ
るかたちにすることができ、機械的強度を高めることが
でき、信頼性の高い絶縁膜を得ることが可能となる。
【００１５】また望ましくは、前記無機絶縁膜は、円柱
状の空孔が周期的に配列され、かつ多数の小孔を有する
骨格構造からなる第1のポーラス構造ドメインと、基板
表面に垂直な方向に層状の空孔が周期的に配列され、か
つ多数の小孔を有する骨格構造からなる第２のポーラス
構造ドメインとが繰り返し配列されていることを特徴と
する。
【００１６】かかる構成によれば、小孔を有する骨格構
造を有しており、より多くの空孔を含むことができ、さ
らなる誘電率の低減を図ることが可能となる。また、円
柱状の空孔が周期的に配列された第1のポーラス構造ド
メインと、基板表面に垂直な方向に層状の空孔が周期的
に配列された第２のポーラス構造ドメインとが繰り返し
配列されているため、特に層間絶縁膜として用いる場合
には、空孔が、上層配線および下層配線に対して開口部
を持たない閉じた構造をとることができ、耐湿性に優れ
信頼性の高い有効な低誘電率薄膜としての役割を奏効す
る。また、均一な電気的特性を得ることが可能となる。
【００１７】また、ドメイン毎に異なる方向にポーラス
構造が配向しているため、空孔の開口部を互いに閉じる
ことが可能になり、緻密な膜の耐湿性と同程度の優れた
耐湿性を有し、かつ周期構造により機械的強度にも優れ
た究極的に低い誘電率をもつ低誘電率薄膜を得ることが
可能となる。さらにまた、層間の空間を隣接する層が支
えることで、通常不安定と考えられる層状の周期的ポー
ラス形状を安定かつ優れた機械的強度で構築することが
可能となる。
【００１８】また望ましくは、前記無機絶縁膜は、円柱
状の空孔が周期的に配列され、かつ多数の小孔を有する
骨格構造からなる第1のポーラス構造ドメイン層と、層
状の空孔が基板表面に平行に周期的に配列され、かつ多
数の小孔を有する骨格構造からなる第２のポーラス構造
ドメイン層とが基板表面に平行に繰り返し積層されてい
ることを特徴とする。
【００１９】かかる構成によれば、上記効果に加え、特
に層間絶縁膜として用いる場合には、空孔が、上層配線
および下層配線に対して開口部を持たない閉じた構造を
とることができ、耐湿性に優れ極めて信頼性の高い有効
な低誘電率薄膜としての役割を奏効する。
【００２０】また望ましくは、前記無機絶縁膜は、半導
体基板または半導体基板上に形成された第１層配線導体
と、第２層配線導体との間に介在せしめられる層間絶縁
膜であることを特徴とする。
【００２１】かかる構成によれば、低容量絶縁膜を形成
することができるため、寄生容量の低減をはかり、半導
体装置の高速化を図ることが可能となる。
【００２２】望ましくは、前記層間絶縁膜は、前記第１
層配線導体上に形成され、前記第１層配線導体にコンタ
クトするようにコンタクトホールを有する第1の層間絶
縁膜領域と、前記第1の層間絶縁膜上に形成される第２
層配線導体の配線間領域に充填される第2の層間絶縁膜
とからなり、前記第1の層間絶縁膜は、層状の空孔が周
期的に配列され、かつ多数の小孔を有する骨格構造から
なる第２のポーラス構造ドメインから構成されることを
特徴とする。
【００２３】かかる構成によれば、コンタクトホールを
囲む領域では層状の空孔が周期的に配列され、かつ多数
の小孔を有する骨格構造からなる第２のポーラス構造ド
メインを構成しているため、層間の容量をさらに低減す
ることができる。
【００２４】また望ましくは、層間絶縁膜は、前記第１
層配線導体上に形成され、前記第１層配線導体にコンタ
クトするようにコンタクトホールを有する第1の層間絶
縁膜と、前記第1の層間絶縁膜上に形成される第２層配
線導体の配線間領域に充填される第2の層間絶縁膜とか
らなり、前記第1の層間絶縁膜は、層状の空孔が周期的
に配列され、かつ多数の小孔を有する骨格構造からなる
第２のポーラス構造ドメインから構成されるとともに、
前記第2の層間絶縁膜は円柱状の空孔が周期的に配列さ
れ、かつ多数の小孔を有する骨格構造からなる第1のポ
ーラス構造ドメインから構成されることを特徴とする。
【００２５】かかる構成によれば、コンタクトホールを
囲む領域では層状の空孔が周期的に配列され、かつ多数
の小孔を有する骨格構造からなる第２のポーラス構造ド
メインを構成しているため、層間の容量を大幅に低減す
ることができる一方、線間絶縁膜を構成する上層配線領
域では線間方向に円柱状の空孔が配列されているため、
線間方向の容量がより大幅に低減される。また望ましく
は、円柱状の空孔の配列方向が配線方向と平行となるよ
うに配向した第１のポーラス構造ドメインを用いること
により、配線間の短絡の問題もなく、信頼性の高い半導
体装置を提供することが可能となる。
【００２６】また望ましくは、前記層間絶縁膜は、前記
第１層配線導体上に形成され、前記第１層配線導体にコ
ンタクトするようにコンタクトホールを有する第1の層
間絶縁膜と、前記第1の層間絶縁膜上に形成される第２
層配線導体の配線間領域に充填される第2の層間絶縁膜
とからなり、前記第1の層間絶縁膜は、前記基板表面に
平行となるように形成された層状の空孔が周期的に配列
され、かつ多数の小孔を有する骨格構造からなる第２の
ポーラス構造ドメインから構成されるとともに、前記第
2の層間絶縁膜は前記基板表面にほぼ垂直となるように
形成された層状の空孔が周期的に配列され、かつ多数の
小孔を有する骨格構造からなる第３のポーラス構造ドメ
インから構成されることを特徴とする。
【００２７】かかる構成によれば、コンタクトホールを
囲む領域では層状の空孔が基板表面に平行となるように
周期的に配列され、かつ多数の小孔を有する骨格構造か
らなる第２のポーラス構造ドメインを構成しているた
め、層間の容量を大幅に低減することができる一方、線
間絶縁膜を構成する上層配線領域では層状の空孔が基板
表面にほぼ垂直となるように周期的に配列されているた
め、線間方向の容量がより低減され、また配線間の短絡
の問題もなく、信頼性の高い半導体装置を提供すること
が可能となる。
【００２８】本発明の半導体装置の製造方法では、層間
絶縁膜の製造工程が、６員環以上のシロキサン骨格を有
するシリカ誘導体と界面活性剤を含み、空孔が周期的に
配列されるような組成比をもつように前駆体溶液を生成
する工程と、前記前駆体溶液を昇温し、架橋反応を開始
する予備架橋工程と、前記予備架橋工程で架橋反応の開
始された前記前駆体溶液を基板表面に接触させる接触工
程と、前記前駆体溶液が接触せしめられた基板を焼成
し、前記界面活性剤を分解除去する工程とを含み絶縁膜
を形成するようにしたことを特徴とする。
【００２９】かかる方法によれば、６員環以上のシロキ
サン骨格を有するシリカ誘導体を用いているため、骨格
構造自体が小孔を有するように形成され、機械的強度を
維持しながら更なる誘電率の低減を図ることが可能とな
る。
【００３０】また本発明の半導体装置の製造方法では、
層間絶縁膜の製造工程が、６員環以上のシロキサン骨格
を有するシリカ誘導体と界面活性剤を含み、空孔が周期
的に配列されるような組成比をもつように前駆体溶液を
生成する工程と、前記前駆体溶液を基板表面に接触させ
る接触工程と、前記前駆体溶液を昇温し、架橋反応を開
始する予備架橋工程と、前記基板を焼成し、前記界面活
性剤を分解除去する工程とを含み絶縁膜を形成するよう
にしたことを特徴とする。
【００３１】かかる方法によれば、６員環以上のシロキ
サン骨格を有するシリカ誘導体を用いているため、骨格
構造自体が小孔を有するように形成され、機械的強度を
維持しながら更なる誘電率の低減を図ることが可能とな
る。
【００３２】また本発明の方法では、６員環以上のシロ
キサン骨格を有するシリカ誘導体と界面活性剤を含み、
空孔が周期的に配列されるような第1の組成比をもつよ
うに第1の前駆体溶液を生成する工程と、６員環以上の
シロキサン骨格を有するシリカ誘導体と界面活性剤を含
み、空孔が周期的に配列されるような第2の組成比をも
つように第２の前駆体溶液を生成する工程と、前記第1
及び第2の前駆体溶液を昇温し、架橋反応を開始する予
備架橋工程と、前記予備架橋工程で架橋反応の開始され
た前記第1及び第2の前駆体溶液を基板表面に接触させる
接触工程と、前記第1及び第2の前駆体溶液が接触せしめ
られた基板を焼成し、前記界面活性剤を分解除去する工
程とを含み絶縁膜を形成するようにしたことを特徴とす
る。
【００３３】かかる構成によれば、機械的強度を維持し
つつ更なる誘電率の低減をはかることができ、極めて制
御性よく機械的強度に優れ究極的に低い誘電率をもつ絶
縁膜を提供することが可能となる。また、円柱状の空孔
が周期的に配列された第1のポーラス構造ドメイン層
と、層状の空孔が基板表面に平行に周期的に配列された
第２のポーラス構造ドメイン層とが基板表面に平行に繰
り返し積層されている層間絶縁膜など、2種以上の異な
る周期的構造を有する層間絶縁膜を容易に形成すること
が可能となる。
【００３４】また低温下での形成が可能であるため、集
積回路の層間絶縁膜として用いる場合にも下地に影響を
与えることなく信頼性の高い絶縁膜を形成することが可
能となる。500℃以上の加熱工程を得ることなく形成す
ることができるため、アルミニウム配線を用いる場合に
も適用可能である。
【００３５】また、液体の接触によって形成することが
できるため、微細な領域にも高精度のパターン形成を行
うことが可能であるため、信頼性の向上を図ることが可
能となる。
【００３６】さらにまた、前駆体溶液の濃度を調整する
ことにより空孔度は適宜変更可能であり、極めて作業性
よく所望の誘電率の絶縁体薄膜を形成することが可能と
なる。
【００３７】また本発明の方法では、前記第1及び第2の
前駆体溶液を基板表面に接触させたのちに、予備架橋反
応を開始するようにしたことを特徴とする。
【００３８】かかる方法によれば、容易に効率よく空孔
が2種以上の周期性をもって形成された無機絶縁膜を形
成することが可能となる。
【００３９】望ましくは、前記接触工程は、基板を前記
第1および第２の前駆体溶液に順次繰り返し浸せきする
工程であることを特徴とする。
【００４０】かかる構成によれば、生産性よく、異なる
ポーラス構造ドメインの積層された低誘電率絶縁膜を形
成することが可能となる。
【００４１】また望ましくは、前記接触工程は、基板を
前記第１の前駆体溶液に浸せきし、所望の速度で引き上
げる工程と前記第２の前駆体溶液に浸せきし、所望の速
度で引き上げる工程とを含むことを特徴とする。
【００４２】また望ましくは、前記接触工程は、前記第
1および第2の前駆体溶液を基板上に順次繰り返し塗布す
る工程であることを特徴とする。
【００４３】更に望ましくは、前記接触工程は、前記第
1および第2の前駆体溶液を基板上に滴下し、前記基板を
回転させる回転塗布工程であることを特徴とする。
【００４４】かかる構成によれば、膜厚や空孔率を容易
に調整可能であり、生産性よく低誘電率絶縁膜を形成す
ることが可能となる。
【００４５】また本発明の方法では、シリカ誘導体を選
択することにより、さらなる空孔度の向上を図ることが
可能となる。
【００４６】
【発明の実施の形態】本発明に係る半導体装置およびそ
の製造方法の一実施形態を図面を参照しつつ詳細に説明
する。 実施形態１ 本発明の第１の実施形態として、この多数の小孔を含む
骨格構造を有する低誘電率薄膜を層間絶縁膜として用い
た多層配線構造の半導体装置について説明する。
【００４７】この半導体装置は、図１に示すように、層
間絶縁膜を２層構造の低誘電率絶縁膜で構成し、第１の
配線層１２にコンタクトするコンタクトホールＨを有す
る第1の層間絶縁膜１３ａを層状の空孔が基板表面に平
行となるように周期的に配列され、多数の小孔を含む骨
格構造を有する第２のポーラス構造ドメインで構成する
とともに、前記第1の層間絶縁膜１３ａ上に形成される
上層側の第２の配線層１４の配線間領域に充填される第
2の層間絶縁膜１３ｂを、円柱状の空孔が周期的に配列
され多数の小孔を含む骨格構造を有する第1のポーラス
構造ドメインで構成したことを特徴とするものである。
【００４８】すなわち、シリコン基板１Ｓ表面に形成さ
れた素子分離絶縁膜（図示せず）で囲まれた素子領域表
面に形成された第１の配線層１２と第２の配線層１４と
の間に、形成される層間絶縁膜の下層側を、層状の空孔
が基板表面に平行となるように周期的に配列され多数の
小孔ｈを含む骨格構造を有する第１の層間絶縁膜１３ａ
とし、上層側の第２の配線層の配線パターン間領域に線
間絶縁膜として形成される第２の層間絶縁膜１３ｂを、
円柱状の空孔が周期的に配列され、かつ多数の小孔を含
む骨格構造を有する第1のポーラス構造ドメインで構成
している。
【００４９】他の部分については図示および説明を省略
するが通常の構造である。
【００５０】図２（ａ）乃至（ｄ）にこの層間絶縁膜の
製造工程について説明する。
【００５１】まず、図２（ａ）に示すように、通常の方
法で、シリコン基板１ｓ表面に所望の半導体領域を形成
し、第１の配線層を形成する。
【００５２】続いて、本発明の方法で、基板表面に平行
となるように層状の空孔が基板表面に平行となるように
周期的に配列された第２の周期的ポーラス構造ドメイン
からなるメゾポーラスシリカ薄膜を形成する（図２
（ｂ））。
【００５３】すなわち、図３（ａ）に示すように、まず
界面活性剤として陽イオン型のセチルトリメチルアンモ
ニウムブロマイド（ＣＴＡＢ：Ｃ16Ｈ33Ｎ+（ＣＨ3）3
Ｂｒ-）と、シリカ誘導体としてハイドロジェンシロセ
スキオクサン（ＨＳＱ：Hydrogen silosesquioxane）
と、酸触媒としての塩酸（HCl）とを、H2O/アルコール
混合溶媒に溶解し、混合容器内で、前駆体（プレカーサ
ー）溶液を調整する。この前駆体溶液の仕込みのモル比
は、溶媒を１００として、界面活性剤０．５、シリカ誘
導体0.01、酸触媒２として混合し、この混合溶液内に前
記第１の配線層１２の形成された基板を浸せきし図３
（ｂ）に示すように、混合容器を密閉したのち、３０か
ら１５０℃で１時間乃至１２０時間保持することにより
シリカ誘導体を加水分解重縮合反応で重合させて（予備
架橋工程）、界面活性剤の周期的な自己凝集体を形成す
る。
【００５４】この自己凝集体は図４（ａ）に示すように
C16H33N+（CH3）3Ｂｒ-を１分子とする複数の分子が凝
集してなる球状のミセル構造体（図４（ｂ））を形成
し、高濃度化により凝集度が高められるにつれて（図４
（ｃ））、空孔が配向してなる層状構造体（図４
（ｄ））が形成される。
【００５５】そして基板を引き上げ、水洗、乾燥を行っ
た後、４００℃の窒素雰囲気中で３時間加熱・焼成し、
鋳型の界面活性剤を完全に熱分解除去して純粋なメゾポ
ーラスシリカ薄膜を形成する。
【００５６】このようにして、図２（ｂ）に示すように
基板表面に平行な層状の空孔が配列された第１の層間絶
縁膜１３ａが形成される。拡大説明図を図４（ｆ）に示
す。ここでは図４（ｄ）に示すような高濃度の自己凝集
体を形成し、これを焼成することにより多数の小孔を有
する骨格構造を持つ層状の空孔が配列された無機絶縁膜
を形成することができる。
【００５７】そして図２（ｃ）に示すようにこの第１の
層間絶縁膜１３ａにスルーホールＨを形成し、通常の方
法により、第２の配線層１４を形成する。
【００５８】この後、第２の層間絶縁膜１３ｂを形成す
る。形成に際しては、前記第１の層間絶縁膜１３ａの形
成工程と同様に形成するが、前駆体溶液の組成のみを、
変えたものを用いる。ここでは、前駆体溶液の仕込みの
モル比は、溶媒を１００として、界面活性剤０．０５、
シリカ誘導体０．１、酸触媒２として混合する。他の工
程はまったく同様にして形成する。
【００５９】このようにして、図２（ｄ）に示すように
円柱状の空孔が周期的に形成され、かつ多数の小孔を有
する骨格構造をもつ第２の層間絶縁膜１３ｂを得る。
【００６０】ここではC16H33N+（CH3）3Ｂｒ-を１分子
とする複数の分子が凝集してなる球状のミセル構造体を
さらに、高濃度化して、空孔が配向してなる円筒体を形
成し、図４（ｃ）に示したような自己凝集体を形成し、
焼成することにより、図４（ｅ）に拡大説明図を示すよ
うな円柱状の空孔が周期的に配列された第1のポーラス
構造ドメインからなる第２の層間絶縁膜１３ｂを得るよ
うにしたものである。
【００６１】図５はこの状態での断面状態を示す構造説
明図である。この図からあきらかなように空孔が層状に
形成され、かつ多数の小孔を含む骨格構造を有するポー
ラスな薄膜からなる第１の層間絶縁膜１３ａと円柱状の
空孔が周期的に配列されかつ多数の小孔を含む骨格構造
を有する第２の層間絶縁膜１３ｂとから構成されている
ことがわかる。
【００６２】このようにして形成された多層配線構造を
備えた半導体装置は、層間絶縁膜が、コンタクトホール
Ｈを囲む領域では層状の空孔が周期的に配列された第２
のポーラス構造ドメインを構成しているため、層間の容
量を低減することができる。また、線間絶縁膜を構成す
る上層配線領域では配線間に平行に層状の空孔が配列さ
れているため、配線間方向の容量が低減される。そして
この上層側の第２の層間絶縁膜である線間絶縁膜は、円
柱状の空孔の配列方向が第２の配線層１４の配線パター
ンの配線方向と平行となるように配向しているため、配
線間の短絡の問題もなく、信頼性の高い半導体装置を提
供することが可能となる。 実施形態２ なお、前記第1の実施形態では、層間絶縁膜を２層構造
の低誘電率絶縁膜で構成し、下層側を層状の空孔が基板
表面に平行となるように周期的に配列された第２のポー
ラス構造ドメインで構成するとともに、上層側を円柱状
の空孔が周期的に配列された第1のポーラス構造ドメイ
ンで構成したが、上層側をこの円柱状の空孔をもつもの
に代えて、基板表面に垂直であって主配線と平行に走行
する第3のポーラス構造ドメインで構成するようにして
もよい。
【００６３】この構造を図6に示す。すなわちこの半導
体装置は、図６に示すように、層間絶縁膜を２層構造の
低誘電率絶縁膜で構成し、第１の配線層１２にコンタク
トするコンタクトホールＨを有する第1の層間絶縁膜１
３ａを層状の空孔が基板表面に平行となるように周期的
に配列され、かつ多数の小孔を含む骨格構造を有する第
２のポーラス構造ドメインで構成するとともに、前記第
1の層間絶縁膜１３ａ上に形成される上層側の第２の配
線層１４の配線間領域に充填される第2の層間絶縁膜１
３Ｓを、前記第2の層間絶縁膜は基板表面にほぼ垂直な
層状の空孔が周期的に配列された第３のポーラス構造ド
メインで構成したことを特徴とするものである。
【００６４】すなわち、シリコン基板１ｓ表面に形成さ
れた素子分離絶縁膜（図示せず）で囲まれた素子領域表
面に形成された第１の配線層１２と第２の配線層１４と
の間に、形成される層間絶縁膜の下層側を、層状の空孔
が基板表面に平行となるように周期的に配列された第１
の層間絶縁膜１３ａとし、上層側の第２の配線層の配線
パターン間領域に線間絶縁膜として形成される第２の層
間絶縁膜１３Ｓを、基板表面に垂直であって主配線と平
行に走行する第3のポーラス構造ドメインで構成してい
る。
【００６５】他の部分については図示および説明を省略
するが前記第1の実施形態とまったく同様に形成されて
いる。
【００６６】かかる構成によれば、空孔を多数含んでい
る上、小孔を多数有する骨格構造をなしているため、線
間容量をより小さくすることができ、さらには主配線と
平行に走行しているため、配線間には多層の絶縁ウォー
ルが存在し配線間の短絡もより良好に防止される。 実施形態３ 本発明の第３の実施形態として、低誘電率薄膜を層間絶
縁膜として用いたＦＲＡＭについて説明する。
【００６７】このＦＲＡＭは、図７（ａ）に示すよう
に、シリコン基板１表面に形成された素子分離絶縁膜２
で囲まれた素子領域に形成されたスイッチングトランジ
スタと、強誘電体キャパシタとからなるもので、本発明
ではスイッチングトランジスタと強誘電体キャパシタの
下部電極９との間に層間絶縁膜として本発明の低誘電率
薄膜７を用いたことを特徴とするもので、この低誘電率
薄膜は、図７（ｂ）に要部拡大斜視図を示すように、円
柱状の空孔が周期的に配列され多数の小孔ｈを含む骨格
構造を有する第1のポーラス構造ドメイン７ｃからなる
ことを特徴とする。
【００６８】かかる構成によれば、上記効果に加え、特
に層間絶縁膜として用いる場合には、空孔が、上層配線
および下層配線に対して開口部を持たない閉じた構造を
とることができ、耐湿性に優れ極めて信頼性の高い有効
な低誘電率薄膜としての役割を奏効する。
【００６９】他は通常の方法で形成される。このスイッ
チングトランジスタはシリコン基板１表面にゲート絶縁
膜３を介して形成されたゲート電極と、このゲート電極
を挟むように形成されたソース領域５およびドレイン領
域６と、このドレイン領域６にコンタクト８を介して下
部電極９が接続されており、一方ソースドレイン領域は
ビット線ＢＬに接続されている。
【００７０】一方強誘電体キャパシタは下部電極９と上
部電極１１との間にＰＺＴからなる強誘電体薄膜１０を
挟んでなるものである。
【００７１】図８（ａ）乃至（ｄ）にこのＦＲＡＭの製
造工程について説明する。
【００７２】まず、通常の方法で、シリコン基板１表面
にゲート絶縁膜３を介して形成されたゲート電極４を形
成するとともに、このゲート電極をマスクとして不純物
拡散を行いソース領域５およびドレイン領域６を形成す
る（図８（ａ））。
【００７３】続いて、本発明の方法で、基板表面に平行
となるように一方向に配向せしめられた円柱状の空孔を
含む周期的ポーラス構造ドメインを複数含むようにメゾ
ポーラスシリカ薄膜を形成する（図８（ｂ））。
【００７４】すなわち、図３（ａ）に示したように、ま
ず界面活性剤として陽イオン型のセチルトリメチルアン
モニウムブロマイド（ＣＴＡＢ：Ｃ16Ｈ33Ｎ+（ＣＨ3）
3Ｂｒ-）と、シリカ誘導体としてメチルシルセスキオキ
サン（ＭＳＱ：Methyl silsesquioxane）と、酸触媒と
しての塩酸（HCl）とを、H2O/アルコール混合溶媒に溶
解し、混合容器内で、前駆体（プレカーサー）溶液を調
整する。この前駆体溶液の仕込みのモル比としては、溶
媒を１００として、界面活性剤０．０５、シリカ誘導体
０．１、酸触媒２として混合してなる第１の前駆体溶液
と、溶媒を１００として、界面活性剤０．５、シリカ誘
導体５、酸触媒２で混合してなる第２の前駆体溶液とを
用意する。そして、図９に示すように、このようにして
形成された第１および第２の前駆体溶液を夫々のノズル
から、スピナー上に載置された基板１表面に滴下し、５
００乃至５０００ｒｐｍで回転し、メゾポーラスシリカ
薄膜を得る。そして３０から１５０℃で１時間乃至１２
０時間保持することによりシリカ誘導体を加水分解重縮
合反応で重合させて（予備架橋工程）、界面活性剤の周
期的な自己凝集体を鋳型とする、メゾポーラスシリカ薄
膜を形成する。なお予備架橋工程は望ましくは６０から
１２０℃更に望ましくは70℃から９０℃、時間も１２〜
７２時間程度がより望ましい。
【００７５】そして最後に、前記第１の実施形態と同様
に、焼成することにより、界面活性剤を完全に熱分解、
除去して純粋なメゾポーラスシリカ薄膜を形成する。
【００７６】このようにして本発明実施形態の低誘電率
薄膜７が形成されるが、実際にはビット線ＢＬを形成す
るため、この低誘電率薄膜は2回に分けて形成しなけれ
ばならない。このビット線ＢＬの形成前と形成後に異な
る組成比の前駆体溶液を用いて空孔配列の異なる２層構
造の層間絶縁膜を形成するようにしてもよい。
【００７７】また、前記実施形態では前駆体溶液を基板
表面に塗布した後に予備架橋を行うようにしたが、予備
架橋を行った後に基板表面に塗布するようにしてもよ
い。かかる構成によれば、前駆体溶液同士が混ざりにく
く、相互の状態を維持することができるため、より容易
に複数の周期ポーラス構造をもつ層間絶縁膜を容易に形
成することが可能となる。
【００７８】この後、図８（ｂ）に示すように通常の方
法で、この低誘電率薄膜７にコンタクトホール８を形成
する。そして、このコンタクトホール内に高濃度にドー
プされた多結晶シリコン層を埋め込みプラグを形成した
後、イリジウムをターゲットとし、アルゴンと酸素との
混合ガスを用いて、酸化イリジウム層を形成する。そし
て更にこの上層にプラチナをターゲットとして用いてプ
ラチナ層を形成する。このようにして図８（ｃ）に示す
ように、膜厚５０ｎｍ程度の酸化イリジウム層、および
膜厚２００ｎｍ程度のプラチナ層を形成し、これをフォ
トリソグラフィによりパターニングし、下部電極９を形
成する。
【００７９】次に、この下部電極９の上に、ゾルゲル法
によって、強誘電体膜１０としてＰＺＴ膜を形成する。
出発原料として、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i
-OC3H7)4の混合溶液を用いた。この混合溶液をスピンコ
ートした後、１５０℃で乾燥させ、ドライエアー雰囲気
において４００℃で３０分の仮焼成を行った。これを５
回繰り返した後、Ｏ2の雰囲気中で、７００℃以上の熱
処理を施した。このようにして、２５０nmの強誘電体膜
１０を形成した。なお、ここでは、PbZrxTi1-xO3におい
て、ｘを０．５２として（以下ＰＺＴ（５２／４８）と
表す）、ＰＺＴ膜を形成している（図８（ｄ））。
【００８０】さらに、強誘電体膜１０の上に、スパッタ
リングにより酸化イリジウムとイリジウムとの積層膜１
１を形成する。この酸化イリジウム層とイリジウム層と
の積層膜を、上部電極１１とする。ここでは、イリジウ
ム層と酸化イリジウム層とをあわせて２００nmの厚さと
なるように形成した。このようにして、強誘電体キャパ
シタを得ることができ、図７に示したＦＲＡＭが形成さ
れる。
【００８１】かかる構成によれば、層間絶縁膜がメゾポ
ーラスシリカ薄膜からなる低誘電率薄膜で構成されてい
るため、層間絶縁膜に起因する容量が低減され、スイッ
チング特性が良好で、高速動作の可能なＦＲＡＭを形成
することが可能となる。
【００８２】また、周期的なポーラス構造をもつため、
機械的強度を高めることができ、信頼性の高い絶縁膜を
得ることが可能となる。また、円柱状の空孔が周期的に
配列され多数の小孔を含む骨格構造を有する第1のポー
ラス構造ドメインからなるため、機械的強度の高い低誘
電率の絶縁膜を形成することができ、デバイスの動作速
度を高速化することが可能となる。従って、長寿命の層
間絶縁膜となる。
【００８３】なお、第１の前駆体溶液の組成について
は、前記実施形態の組成に限定されることなく、溶媒を
１００として、界面活性剤０．０１から０．１、シリカ
誘導体０．０１から０．５、酸触媒０から５とするのが
望ましい。かかる構成の前駆体溶液を用いることによ
り、円柱状の空孔を有する低誘電率絶縁膜を形成するこ
とが可能となる。
【００８４】また、第２の前駆体溶液の組成について
は、前記実施形態の組成に限定されることなく、溶媒を
１００として、界面活性剤０．１から１０、シリカ誘導
体０．５から１０、酸触媒０から５とするのが望まし
い。かかる構成の前駆体溶液を用いることにより、層状
の空孔を有する低誘電率絶縁膜を形成することが可能と
なる。
【００８５】また、前記実施形態では、界面活性剤とし
て陽イオン型のセチルトリメチルアンモニウムブロマイ
ド（ＣＴＡＢ：Ｃ16Ｈ33Ｎ+（ＣＨ3）3Ｂｒ-）を用いた
が、これに限定されることなく、他の界面活性剤を用い
てもよいことは言うまでもない。
【００８６】ただし、触媒としてＮａイオンなどのアル
カリイオンを用いると半導体材料としては、劣化の原因
となるため、陽イオン型の界面活性剤を用い、触媒とし
ては酸触媒を用いるのが望ましい。酸触媒としては、Ｈ
Ｃｌの他、硝酸（ＨＮＯ3）、硫酸（Ｈ2ＳＯ4）、燐酸
（Ｈ3ＰＯ4）、Ｈ4ＳＯ4等を用いてもよい。
【００８７】またシリカ誘導体としては、ＨＳＱやＭＳ
Ｑに限定されることなく、６員環以上のシロキサン骨格
を有する材料であればよい。
【００８８】また溶媒としては水H2O/アルコール混合溶
媒を用いたが、水のみでもよい。
【００８９】さらにまた、焼成雰囲気としては窒素雰囲
気を用いたが、減圧下でもよく、大気中でもよい。望ま
しくは窒素と水素の混合ガスからなるフォーミングガス
を用いることにより、耐湿性が向上し、リーク電流の低
減を図ることが可能となる。
【００９０】また、界面活性剤、シリカ誘導体、酸触
媒、溶媒の混合比については適宜変更可能である。
【００９１】さらに、予備重合工程は、３０から１５０
℃で１時間乃至１２０時間保持するようにしたが、望ま
しくは、６０から１２０℃、更に望ましくは９０℃とす
る。
【００９２】また、焼成工程は、４００℃１時間とした
が、３００℃から５００℃で１乃至５時間程度としても
よい。望ましくは３５０℃から４５０℃ とす
る。 実施形態４ なお、前記第１の実施形態では、メゾポーラスシリカ薄
膜の形成は、前駆体溶液に浸せきすることによって行っ
たが、浸せきに限定されることなく、図１０に示すよう
に、ディップコート法を用いてもよい。
【００９３】すなわち、調整された前駆体溶液の液面に
対して基板を垂直に１ｍｍ／ｓ乃至１０ｍ／ｓの速度で
下降させて溶液中に沈め、１秒間乃至１時間静置する。
【００９４】そして所望の時間経過後再び、基板を垂直
に１ｍｍ／ｓ乃至１０ｍ／ｓの速度で上昇させて溶液か
ら取り出す。
【００９５】そして最後に、前記第１の実施形態と同様
に、焼成することにより、界面活性剤を完全に熱分解、
除去して純粋なデュアルポーラスシリカ薄膜を形成す
る。 実施形態５ また本発明の第５の実施形態として、図１１に示すよう
に周期的に配列された空孔の間に小孔がランダムに形成
されたものも有効である。
【００９６】なお、前駆体溶液を形成する際に、界面活
性剤と６員環構造を持つシリカ誘導体の比率により、得
られる構造体の構造が変化することがわかっている。
【００９７】例えばＣＡＴＢ／ＭＳＱなど界面活性剤と
シリカ誘導体の分子比が０．３から０．８であるときは
ネットワーク構造（キュービック）となることがわかっ
ている。この分子比よりも小さく、０．１から０．５で
あるときは円柱状の空孔が配向してなる低誘電率絶縁膜
となり、一方分子比よりも大きく、０．５から２である
ときは層状の空孔が配向してなる低誘電率絶縁膜とな
る。
【００９８】なお、前記実施形態では、スピナーを用い
た塗布方法について説明したが、刷毛で塗布するいわゆ
る刷毛塗り法も適用可能である。
【００９９】加えて、前記実施形態では、ＦＲＡＭの層
間絶縁膜について説明したが、シリコンを用いた種々の
半導体デバイス、ＨＥＭＴなど化合物半導体を用いたデ
バイスをはじめとする高速デバイス、マイクロ波ＩＣな
どの高周波デバイス、ＭＦＭＩＳ型の高集積強誘電体メ
モリ、フィルムキャリアなどを用いたマイクロ波伝送線
路あるいは多層配線基板、などにも適用可能である。
【０１００】
【発明の効果】以上説明してきたように、本発明によれ
ば、容易に制御性よく、機械的強度が高く極めて低誘電
率の絶縁膜を得ることが可能となる。
【０１０１】また、特に層間絶縁膜として、有効な低誘
電率薄膜を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第1の実施形態の方法で形成した絶縁
膜を用いた多層配線構造の半導体装置を示す図
【図２】図１の多層配線構造の半導体装置の製造工程を
示す図
【図３】本発明の第1の実施形態における絶縁膜の形成
工程を示す説明図
【図４】本発明の第1の実施形態における層間絶縁膜を
示す説明図
【図５】本発明の第1の実施形態における層間絶縁膜を
示す構造説明図
【図６】本発明の第２の実施形態の半導体装置を示す説
明図
【図７】本発明の第３の実施形態の方法で形成した絶縁
膜を用いたＦＲＡＭを示す図
【図８】図７のＦＲＡＭの製造工程を示す図
【図９】本発明の第３の実施形態における絶縁膜の形成
工程を示す説明図
【図１０】本発明の第４の実施形態における絶縁膜の形
成方法を示す説明図
【図１１】本発明の第５の実施形態における絶縁膜の形
成方法を示す説明図
【符号の説明】
１Ｓ シリコン基板 １２ 第１の配線層 １３ａ 第１の層間絶縁膜 １３ｂ 第２の層間絶縁膜 １３Ｓ 第２の層間絶縁膜 １４ 第２の配線層 Ｈ コンタクトホール ｈ 小孔 １ シリコン基板 ２ 素子分離絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ 絶縁膜 ８ コンタクトホール ９ 下部電極 １０ 強誘電体膜 １１ 上部電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH07 JJ04 KK01 LL01 MM05 PP15 PP16 QQ08 QQ37 QQ74 QQ78 RR04 RR09 RR29 SS00 SS17 SS22 SS30 VV10 VV16 XX24 XX25 5F058 BA20 BC02 BF46 BH03 BJ02 5F083 FR02 JA15 JA38 JA43 MA06 MA17 NA08

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】基板表面に形成され、2種以上の異なるサ
    イズの空孔を含み、少なくとも第１のサイズの空孔が周
    期的に配列された周期的ポーラス構造を有する無機絶縁
    膜を含むことを特徴とする半導体装置。
  2. 【請求項２】前記無機絶縁膜は、第１および第２のサイ
    ズの空孔を含み、前記第２のサイズの空孔はランダム配
    置されていることを特徴とする請求項１に記載の半導体
    装置。
  3. 【請求項３】前記無機絶縁膜は、第１および第２のサイ
    ズの空孔を含み、前記１および第２のサイズの空孔はい
    ずれも周期的に配列され、複合的な周期的ポーラス構造
    を有することを特徴とする請求項１に記載の半導体装
    置。
  4. 【請求項４】前記無機絶縁膜は、前記第１のサイズの円
    柱状の空孔が周期的に配列され、かつ多数の小孔を有す
    る骨格構造からなる第1のポーラス構造ドメイン層と、
    層状の空孔が基板表面に平行に周期的に配列され、かつ
    多数の小孔を有する第２のポーラス構造ドメイン層とが
    基板表面に平行に繰り返し積層されていることを特徴と
    する請求項１に記載の半導体装置。
  5. 【請求項５】前記無機絶縁膜は、半導体基板または半導
    体基板上に形成された第１層配線導体と、この上層に形
    成される第２層配線導体との間に介在せしめられる層間
    絶縁膜であることを特徴とする請求項1乃至４のいずれ
    かに記載の半導体装置。
  6. 【請求項６】前記層間絶縁膜は、前記第１層配線導体上
    に形成され、前記第１層配線導体にコンタクトするよう
    にコンタクトホールを有する第1の層間絶縁膜と、前記
    第1の層間絶縁膜上に形成される第２層配線導体の配線
    間領域に充填される第2の層間絶縁膜とからなり、前記
    第1の層間絶縁膜は、層状の空孔が周期的に配列され、
    多数の小孔を有する骨格構造からなる第２のポーラス構
    造ドメインから構成されることを特徴とする請求項５記
    載の半導体装置。
  7. 【請求項７】前記層間絶縁膜は、前記第１層配線導体上
    に形成され、前記第１層配線導体にコンタクトするよう
    にコンタクトホールを有する第1の層間絶縁膜と、前記
    第1の層間絶縁膜上に形成される第２層配線導体の配線
    間領域に充填される第2の層間絶縁膜とからなり、前記
    第1の層間絶縁膜は、層状の空孔が周期的に配列され、
    多数の小孔を有する骨格構造からなる第２のポーラス構
    造ドメインから構成されるとともに、前記第2の層間絶
    縁膜は円柱状の空孔が周期的に配列され、多数の小孔を
    有する骨格構造からなる第1のポーラス構造ドメインか
    ら構成されることを特徴とする請求項５記載の半導体装
    置。
  8. 【請求項８】前記層間絶縁膜は、前記第１層配線導体上
    に形成され、前記第１層配線導体にコンタクトするよう
    にコンタクトホールを有する第1の層間絶縁膜と、前記
    第1の層間絶縁膜上に形成される第２層配線導体の配線
    間領域に充填される第2の層間絶縁膜とからなり、前記
    第1の層間絶縁膜は、前記基板表面に平行となるように
    形成された層状の空孔が周期的に配列され、多数の小孔
    を有する骨格構造からなる第２のポーラス構造ドメイン
    から構成されるとともに、前記第2の層間絶縁膜は前記
    基板表面にほぼ垂直となるように形成された層状の空孔
    が周期的に配列され、多数の小孔を有する骨格構造から
    なる第３のポーラス構造ドメインから構成されることを
    特徴とする請求項５記載の半導体装置。
  9. 【請求項９】６員環以上のシロキサン骨格を有するシリ
    カ誘導体と界面活性剤を含み、空孔が周期的に配列され
    るような組成比をもつように前駆体溶液を生成する工程
    と、 前記前駆体溶液を昇温し、架橋反応を開始する予備架橋
    工程と、 前記予備架橋工程で架橋反応の開始された前記前駆体溶
    液を基板表面に接触させる接触工程と、 前記前駆体溶液が接触せしめられた基板を焼成し、前記
    界面活性剤を分解除去する工程とを含み絶縁膜を形成す
    るようにしたことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】６員環以上のシロキサン骨格を有するシ
    リカ誘導体と界面活性剤を含み、空孔が周期的に配列さ
    れるような組成比をもつように前駆体溶液を生成する工
    程と、 前記前駆体溶液を基板表面に接触させる接触工程と、 前記前駆体溶液を昇温し、架橋反応を開始する予備架橋
    工程と、 前記基板を焼成し、前記界面活性剤を分解除去する工程
    とを含み絶縁膜を形成するようにしたことを特徴とする
    半導体装置の製造方法。
  11. 【請求項１１】６員環以上のシロキサン骨格を有するシ
    リカ誘導体と界面活性剤を含み、空孔が周期的に配列さ
    れるような第1の組成比をもつように第1の前駆体溶液を
    生成する工程と、 ６員環以上のシロキサン骨格を有するシリカ誘導体と界
    面活性剤を含み、空孔が周期的に配列されるような第2
    の組成比をもつように第２の前駆体溶液を生成する工程
    と、 前記第1及び第2の前駆体溶液を昇温し、架橋反応を開始
    する予備架橋工程と、 前記予備架橋工程で架橋反応の開始された前記第1及び
    第2の前駆体溶液を基板表面に接触させる接触工程と、 前記第1及び第2の前駆体溶液が接触せしめられた基板を
    焼成し、前記界面活性剤を分解除去する工程とを含み絶
    縁膜を形成するようにしたことを特徴とする半導体装置
    の製造方法。
  12. 【請求項１２】６員環以上のシロキサン骨格を有するシ
    リカ誘導体と界面活性剤を含み、空孔が周期的に配列さ
    れるような第1の組成比をもつように第1の前駆体溶液を
    生成する工程と、 ６員環以上のシロキサン骨格を有するシリカ誘導体と界
    面活性剤を含み、空孔が周期的に配列されるような第2
    の組成比をもつように第２の前駆体溶液を生成する工程
    と、 前記第1及び第2の前駆体溶液を基板表面に接触させる接
    触工程と、 前記第1及び第2の前駆体溶液が接触せしめられた基板を
    加熱し、架橋反応を開始する予備架橋工程と、 前記基板を焼成し、前記界面活性剤を分解除去する工程
    とを含み絶縁膜を形成するようにしたことを特徴とする
    半導体装置の製造方法。
  13. 【請求項１３】前記接触工程は、基板を前記第1および
    第２の前駆体溶液に順次繰り返し浸せきする工程である
    ことを特徴とする請求項１１または１２に記載の半導体
    装置の製造方法。
  14. 【請求項１４】前記接触工程は、基板を前記第１の前駆
    体溶液に浸せきし、所望の速度で引き上げる工程と前記
    第２の前駆体溶液に浸せきし、所望の速度で引き上げる
    工程とを含むことを特徴とする請求項１１または１２に
    記載の半導体装置の製造方法。
  15. 【請求項１５】前記接触工程は、前記第1および第2の前
    駆体溶液を基板上に順次繰り返し塗布する工程であるこ
    とを特徴とする請求項１１または１２に記載の半導体装
    置の製造方法。
  16. 【請求項１６】前記接触工程は、前記第1および第2の前
    駆体溶液を基板上に滴下し、前記基板を回転させる回転
    塗布工程であることを特徴とする請求項１１または１２
    に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073914A (ja) * 2005-09-09 2007-03-22 Rohm Co Ltd 多孔質薄膜の製造方法、多孔質薄膜およびこれを用いた半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405147B2 (en) * 2004-01-30 2008-07-29 International Business Machines Corporation Device and methodology for reducing effective dielectric constant in semiconductor devices
US20140264271A1 (en) * 2013-03-18 2014-09-18 National Applied Research Laboratories Ferroelectric memory device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09194298A (ja) * 1995-04-25 1997-07-29 Rikagaku Kenkyusho シリカ−界面活性剤ナノ複合体及びその製造方法
EP1094506A2 (en) * 1999-10-18 2001-04-25 Applied Materials, Inc. Capping layer for extreme low dielectric constant films
JP2001130911A (ja) * 1999-10-29 2001-05-15 Japan Chemical Innovation Institute 高結晶性シリカメソ多孔体薄膜の製造方法
JP2001517595A (ja) * 1997-09-25 2001-10-09 サンディア コーポレーション 整列メソポーラス型薄フィルム
JP2001351911A (ja) * 2000-04-03 2001-12-21 Ulvac Japan Ltd 多孔質ｓｏｇ膜の作製方法
JP2003017483A (ja) * 2001-06-29 2003-01-17 Rohm Co Ltd 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5494858A (en) * 1994-06-07 1996-02-27 Texas Instruments Incorporated Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications
JP3228251B2 (ja) 1998-12-16 2001-11-12 日本電気株式会社 Ｃｖｄ装置及びそれを使用した半導体装置の製造方法
WO2000074932A1 (en) * 1999-06-03 2000-12-14 The Penn State Research Foundation Deposited thin film void-column network materials
US6365266B1 (en) * 1999-12-07 2002-04-02 Air Products And Chemicals, Inc. Mesoporous films having reduced dielectric constants
JP3578722B2 (ja) * 2000-03-17 2004-10-20 松下電器産業株式会社 層間絶縁膜、その形成方法及び配線の形成方法
EP1408539A1 (en) * 2001-06-29 2004-04-14 Rohm Co., Ltd. Semiconductor device and production method therefor
US6717195B2 (en) * 2001-06-29 2004-04-06 Rohm Co., Ltd. Ferroelectric memory
JP4540885B2 (ja) * 2001-06-29 2010-09-08 ローム株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09194298A (ja) * 1995-04-25 1997-07-29 Rikagaku Kenkyusho シリカ−界面活性剤ナノ複合体及びその製造方法
JP2001517595A (ja) * 1997-09-25 2001-10-09 サンディア コーポレーション 整列メソポーラス型薄フィルム
EP1094506A2 (en) * 1999-10-18 2001-04-25 Applied Materials, Inc. Capping layer for extreme low dielectric constant films
JP2001130911A (ja) * 1999-10-29 2001-05-15 Japan Chemical Innovation Institute 高結晶性シリカメソ多孔体薄膜の製造方法
JP2001351911A (ja) * 2000-04-03 2001-12-21 Ulvac Japan Ltd 多孔質ｓｏｇ膜の作製方法
JP2003017483A (ja) * 2001-06-29 2003-01-17 Rohm Co Ltd 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073914A (ja) * 2005-09-09 2007-03-22 Rohm Co Ltd 多孔質薄膜の製造方法、多孔質薄膜およびこれを用いた半導体装置
JP4657859B2 (ja) * 2005-09-09 2011-03-23 ローム株式会社 多孔質薄膜の製造方法、多孔質薄膜およびこれを用いた半導体装置

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