TW200410393A - Electrostatic discharge protection device for mixed voltage interface - Google Patents
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Description
200410393 玖、發明說明： 【發明所屬之技術領域】 本發明有關半導體元件，且詳言之，係有關於靜電防 護之基體觸發式半導體元件及其方法。 【先前技術】 在深次微米半導體技術領域中，縮小元件尺寸、增加 元件功能以及減少功率消耗是不變的趨勢。由於晶片之功 能越來越強，晶片通常具有更多之電源接腳以提供電路操 作所需之電流。此等電源接腳可支援晶片在不同應用下不 同之高電壓位準如VCC或VDD。例如，在0.35 μιη標準 CMOS製程中，閘氧化層厚度為70 Α的晶片，其VCC已 降至3.3 V。然而對閘氧化層厚度為140 A之晶片而言， VCC可能為5 V。晶片具有不同電壓位準之電壓源之操作 環境稱為混合電壓介面。 在設計混合電壓源介面之靜電放電（ESD)防護電路， 一般會考慮到閘氧化層可靠性及直流（DC)漏電流的問題 然而，習知的ESD防護設計若用於混合電壓介面，例如 3.3V/1.8 V，可能有如下之缺點。 圖1所示為使用閘極接地NMOS及閘極接VDD之 PMOS的習知ESD防護電路。當有3.3 V之信號加到輸入 墊片時，此習知電路會將此信號鉗定於VDD (1.8 V)加上 一二極體順偏壓降的電壓準，並將多餘之DC漏電流由輸 200410393 入墊片導通至1.8 V之VDD電壓源。此電路因為閘極接 地NMOS之薄閘氧化層必須承受汲極電壓為3.3 V時之過 高偏壓，因此閘氧化層之可靠性可能有問題，若用厚的閘 氧化層NMOS可解決此問題，但會增加製造成本。 圖2為美國專利第5,780,897號（下稱897專利）之圖2 。897專利之發明人為Krakauer，發明名稱為「使用NMOS 電晶體做為混合電壓輸入/輸出級的ESD防護電路」。897 專利揭露一靜電放電防護元件，其包含兩個以疊接（caseode) 相連之堆疊式薄閘極NMOS電晶體。堆疊式NMOS之上方 電晶體包含一汲極連接至一輸入/輸出（I/O)墊片、一閘極（上 閘極）連接至VDD電壓源，以及一源極連接至堆疊式NMOS 之下方電晶體之〉及極。換言之’上方電晶體之源極與下方 電晶體之汲極共用一個N+擴散區。在ESD期間，會在ESD 防護元件中觸發一寄生之橫向npn電晶體以導通ESD電 流。 圖3為美國專利第5,956,219號（下稱219專利）之圖2。 219專利之發明人為Maloney，發明名稱為「用於高壓電源 線間的靜電放電防護電路」。219專利揭露一 ESD防護電路 ，包括兩個未使用厚閘氧化層而使用薄閘氧化層之PMOS。 在CMOS製程中，厚閘氧化層電晶體需一額外的光罩，因 而增加製造成本。在正常操作期間，兩PMOS晶體中至少 有一為關閉以防漏電流。在ESD期間，此兩個PMOS電晶 體會開啟來導通ESD電流。就深次微米之運用而言，如219 專利之圖3所示之ESD防護電路可能須使用3個以上的電 200410393 參 4 晶體以承受更高的電源電壓。 圖4為基體觸發式ESD防護元件在不同通道寬度㈤ 下，第二崩潰電流（it2)與基體電流（hub)之關係圖。如圖4 2J12隨J s u b增加而增加。據此特性，便發展出基體 =式Μ來做則防護。然而要將基體觸發式技術應用 I =間ESD m件，必須將晶片面積增大以容納額外之 區：因此㈣不增加晶片面積的前提下，又能 μ 土體觸杳之技術於薄閘極ESD防護元件中。 【發明内容】 本發明係有關ESD防護元件，能解決習知技藝 <閃喊及缺點。 本發明另外之特徵及優點將詳述如下， 之實施而彰顯。本發明之目的及= 揭内文中所特別指出之技術及申請專利範圍所 例所揭，：Γ/現。為達成上述優點’依據本發明之實施 I，本龟明提供一種靜電放電防護電路元件，包括 連之電晶體…第-擴散區，其為第4: 由兩相鄰電晶體所共用；以及一第二擴散區，其為 一摻雜型且形成於第一擴散區中。 ‘、、 結構在ίί明之—實施例中’其中每一電晶體具有一閘極 弟一擴散區與部份之閘極結構相交疊。 包圍而和閘極完全沒有交疊 在本發明之另一實施例中，第二擴散區被第—擴散區 ZUU41UJ93 本發明亦提供一種靜帝 半導體基體.$抽/ %防叙積體電路元件，包括-土篮，夕個閘極，形成於 ^ 其為第一摻雜型且形 '土 -上，一弟一擴散區， 二擴散區，其Α篦—捩^ j7乏間，以及至少一第 ，、為弟—摻雜型且形成於 在本發明之-實施例中，中。 於第一擴散區中，且至小—μ _ 夕個弟一擴散區形成 相隔開。 ν —弟二擴散區與其他之第二擴散 在本發明之另一實施例中， ~ 成於第-擴散區中，且至少1、= ^固弟二擴散區形 散區相鄰接。 弟一擴放區與其他之第二擴 本發明另提供_磁田^Λ 體帝敗 ^ < ’吧a電麼介面之靜放雷防1择 體-路，包括-信號墊片，用以桩你一好敌电_責 元件，用以於一第一電屋 # —硭電信號；一鉗制 護，該鉗制元件包含· |〜、弟—電壓源間提供靜電防 _ 3 ·至少兩個疊接相連之帝曰μ · Θ放區’其為第一摻雜型且 ：：所，1 :及-第二擴散區，其為第二摻雜型::二 中’以及-檢測電路，因應於該靜電Μ成：卜擴散區 制凡件以將該靜電f A用以觸發該鉗 π包k唬排放至第二電壓源。 ^方、/月另亦提供—種用於混合電壓介面H + 邊方法’包括提供一信號墊 之心放電防 鉗制元件’包含· 评电信號；提供— 政區，其為第—摻 曰體，一弟—擴 第二擴散區，μ第相—晶體所共有；以及- 及提供-檢測二：vr形成於第—擴散區中，以 “路’因應於靜電信號，用以於鉗制元件： 10 200410393 第一及第二擴散區之間觸發一 p_n接面。 一明/主μ兩文之一般性描述以及後文之詳細描述皆僅為 範例性及說明性質，其目的在對本發明做進一步之解說。 【實施方式】 一以下將針對本發明之實施例予以詳述，實施例之範例 揭示於圖式中。圖式中相同或相似之元件儘可能以相同之 標號來表示。 圖5Α及5Β分別為習知堆疊式NM〇s電晶體結構_ 之佈局及剖面圖。本文中將兩個以上疊接（cascode)相連之 NM0S包晶體稱為堆疊式NM〇s。同理，兩個以上疊接相 連之PM0S電晶體則稱為堆疊式pM〇s。請參閱圖sA，堆 !式NM0S結構1〇包含多個形成於p型基體18上之堆疊 式NM0S元件12,例如堆疊式NM〇s 12A包括一個上方電 晶體122及一個下方電晶體124，兩電晶體以n型擴散區 14相隔開且共同η型擴散區14。上方電晶體I〕]具有一上 間極1220及一第1型擴散區1222作為汲極。下方電晶鲁 體124具有一下間極124〇以及一第二η型擴散區1242做 為源極。多個接觸窗丨6用以做信號傳輸。 請參閱圖5Β，上方電晶體122之源極（未標號）及下方 电晶體124之汲極（未標號）合成一共用之擴散區14。基體 18内會形成寄生ηρη双載子電晶體（以虛線表示）。上方電 晶體122之汲極1222、基體18以及下方電晶體124之源極 1242分別做為此寄生ηρη双載子電晶體之集極、基極與射 11 200410393 極0 圖6A和6B分別為本發明之一實施例的ESD防護元件 30之佈局及剖面圖。請參閱圖6A，ESD防護元件30為一 堆疊式NMOS元件，其含有多個形成於p型基體38上之堆 疊式NMOS元件32。例如堆疊式NMOS 32A含有一上方電 晶體322以及一下方電晶體324。共用η型擴散區34將上 方及下方電晶體隔開。上方電晶體322具有一上閘極3220 及一第一 η型擴散區3222做為汲極。下方電晶體324具有 一下閘極3240及一第二η型擴散區3242做為源極。多個 鲁 接觸窗36做為信號傳輸用。 在共用之η型擴散區34中，至少形成一個ρ型擴散區 40以利用基體觸發技術。在一實施例中，共用區34中有多 個彼此相隔開且可為均勻分布之ρ型擴散區40。ρ型區之 數目及大小一般視基體觸發電流強度而定。在一實施例，ρ 型擴散區40與部份之上閘極3220或下閘極3240相交疊。 元件30沿Χ-Χ’方向之剖面圖與圖5Β習知元件10者相同，鲁 且元件30沿Υ-Υ’方向之剖面圖如圖6Β所示。 請參閱圖6Β，上方電晶體322之源極（未標號）與下方 電晶體324之汲極（未標號）合併為共同擴散區34。基體38 中會形成寄生ηρη双載子電晶體（以虛線表示）。上方電晶體 322之η型汲極3222、ρ型基體38以及下方電晶體324之 η型源極324分別做為寄生ηρη双載子電晶體之集極、基極 與射極。ρ型擴散區40經由其上方之接觸窗36連接至ESD 檢測電路50。 12 200410393 在操作上，檢測電路50於正常操作期間為不作動，而 在ESD期間則為作動狀態。因此，在正常操作期間，p型 擴散區4 0為浮接或由檢測電路5 0接地而不妨礙内部電 路。在ESD期間，p型擴散區40由檢測電路50予以偏壓 而產生一基體電流。只要基體38(基極）與源極3242(射極） 之間的壓降超過0.7 V，則寄生npn電晶體即受觸發以排放 ESD電流。寄生npn電晶體受觸發而導通之速度較習知未 設有p型區於共用η擴散區之堆疊式NMOS元件為快。本 發明之ESD防護元件30因而能在不增加元件有效面積 下，提高基體觸發之效率。 圖7Α與7Β分別為本發明之一實施例的堆疊式NMOS 與堆疊式PMOS的電路符號。雖然實施例僅描述堆疊式 NMOS元件，但本行人士仍可瞭解此等實施例亦可適用於 堆疊式PMOS元件。本發明之堆疊式PMOS元件除了摻雜 型式與電流方向與堆疊式NMOS元件相反之外，其結構與 堆疊式NMOS元件相似。 圖8A及8B分別為本發明之實施例的ESD防護元件6 的佈局及剖面圖◦如圖8A所示，在共同區34中形成有多 個彼此相連之p型擴散區40。在一實施例中，相連之p型 擴散區40與上閘極3220或下閘極3240以η型擴散區342 及淺溝槽絕緣層（STI)70相隔開。元件60在Υ-Υ’方向之剖 面圖如圖8B所示。請參閱圖8B，淺溝槽絕緣層70將η型 擴散區342與ρ型擴散區40相隔開。ESD防護元件60之 佈局面積稍大於於圖6Α與6Β所示元件30之佈局面積， 13 200410393 但仍比習知技藝者為小。 圖9為本發明之一實施例的Es 一 4 ▲ 貝巧曰1 防護兀件80之佈局。 舌月茶閱圖9，共用區34中形成畔容姑沐如R一 /欣斤夕彼此相隔之p型擴散區 40〇每一 p型擴散區4〇 ’、 ^ t 生振政& 342及淺溝槽絕緣層 70與上閘極3320或下閘極3240点如I抑λα r闸位3240或相鄰的P型擴散區相隔 開。 上一圖1GA及1GB所TF分別為本發明之_實施例的ESD防 護兀件90之佈局及剖面圖。如圖1〇A所示，esd防護元件 9〇田為-堆疊式NMOS，其含有多個形成於p型基體％上之· 堆®式NMOS元件92。例如堆疊式NM〇s元件92A包含 一上方電晶體922、一中央電晶體924以及一下方電晶體 926’三者以一第一 11型擴散區346及一第二11型擴散區348 相隔開。上方電晶體922具有一上閘極9220以及一做為其 汲極的第一 η型擴散區9222。中央電晶體924具有一中央 間極9240。下方電晶體926具有一下方間極926〇以及做為 其源極的第二η型擴散區9262。有多個接觸窗36用以做信 號傳輸。 攀 在共用η型擴散區346或348中，至少形成一 ρ型擴 散區46或48以利用基體觸發技術。在一實施例中，多個ρ 里擴政區46在共用擴散區346中彼此相連。在另一實施例 中此荨Ρ型擴放£ 4 6彼此相隔開且可以均勻地分佈在共 用區346中。在又一實施例中，此等ρ型擴散區46以一 η 型擴散區及淺溝槽絕緣層（圖中未示）與上閘極9220或中央 間極9240相隔開。在另一實施例中，此等ρ型擴散區46 14 200410393 與上閘極9220或中央閘極9240之一部份相交疊。元件90 沿Υ-Y’方向之剖面圖則如圖10B所示。 請參閱圖10B，上方電晶體922之源極（未標號）以及中 央電晶體924之汲極（未標號）合併為共同擴散區346，且中 央電晶體924之源極（未標號）以及下方電晶體926之汲極 (未標號）合併為共同擴散區348。在基體98中形成有寄生 式npn双載子電晶體（以虛線表示）。上方電晶體922之η 型汲極9222、ρ型基體98、下方電晶體926之η型源極9262 分別作為此寄生式npn双載子電晶體之集極、基極、射極。 P型擴散區46及48經由其上方之接觸窗36連接至ESD檢 測電路50。ESD防護元件90之操作方式與圖6A及6B所 示之元件30者相類似，因此不另說明。 以上實施例所描述本發明的基體觸發式堆疊式NMOS 與井區觸發式堆疊式PMOS元件皆可用於混合式電壓介面 中作為I/O防護電路或VDD至VSS之防護電路，現詳述 如下。 圖11為本發明一實施例之輸出級ESD防護之電路圖。 如圖11所示，ESD防護電路200中以基體觸發的堆疊式 NMOS100包括一上方NMOS電晶體102以及一下方NMOS 電晶體104，兩電晶體以疊接（cascode)方式相連。上方電 晶體102與下方電晶體104共用一 η型擴散區（圖中未示）， 在此η型擴散區中含有一 ρ型擴散區106。上方電晶體102 其有一汲極1022連接至輸出墊片110，以及一閘極1020 經由電阻R連接至高電源VDD。在一實施例中，電阻R係 15 200410393
骞 I 由擴散電阻所形成。下方電晶體1G4具有—源極體連接 f低電源VSS ’以及—間極测連接至$ ESD防護之内 部電路。輸出墊片10經由ESD檢測電路12〇連接至p型 擴散區H)6。除非有ESD發生’否則檢測電路12〇並不作 SD發生時，檢測電路120提供電流I_trig至基體觸發 式P型擴散區H)6,在寄生双載子電晶體（以虛線表示）之基 極與射極間形成-料。只要此p_n接面之壓降到達某—土 值例如0.7V ’寄生電晶體即開啟以導通esd電流。當塾 片110之I/O信號由0V升至3.3 V時，下方間極购田 内部電路之G V偏壓使堆疊式觀⑽i⑻關閉。此時共用n 型擴散區之壓降大約是VDD減亀（臨界電壓）之值。亦 即，t疊式NM0S100之間氧化層的壓降小於U V，如此 使隹且^ NMOS 1 〇〇得以薄閘極氧化層製程來製造。 電路200可包含一連接於VDD及塾片110間之上 PMOS 130JMOS 130 具有一閘極 13〇2 連 : 電路140,以及一 11井美,13〇4間極追蹤 η开基體1304連接至—η井區自偏壓 ===電路14G追蹤Ρ麵13G之閘極電壓，自偏壓 电路！利追縱PM〇Sl3(^n型井區電心確保 PMOS 130在3.3 V之信號出現在墊片11〇時不導通带、:。 輕電路140於輸出電壓低於VDD (18 v)時並不 保持PMOS130之閘極咖為18v，而當輸出電壓高於 VDD時則使閘極13〇2之電壓隨著輸出電壓上升厂、 自偏壓電路150於輸出電壓低於VDD(18 v)時並不作動: 16 200410393 且保持PMOS 130之η型井區1304為1.8 V，而當輸出電 壓高於VDD時則使η型井區1304之電壓隨著輸出電壓上 升。 圖12為本發明另一實施例之輸出級ESD防護電路圖 。請參閱圖12，此ESD防護電路220符合高速度、低寄生 電容之需求。一般為符合ESD需求，ESD防護元件通常具 有比内部電路較大之尺寸。如此一來，ESD防護元件所產 生之寄生電容會比内部電路所產生者為大。因此需要降低 ESD防護元件之寄生電容值以符合高速度晶片之規格。 ® 如圖12所示，電路220具有一做為輸出緩衝級之第一 堆疊式NMOS 100，以及一做為ESD防護元件之第二堆疊 式NMOS 160。第一基體觸發之堆疊式NMOS 100的設計 符合内部電路之規格需求。第二基體觸發之堆疊式NM0S 160具有一汲極1622連接至上拉式PMOS 130之體極或η 井區1304，以及一下方閘極1640連接至VSS以使堆疊式 NMOS 160於正常操作期間呈關閉狀態。電路220之輸出 鲁 級可將寄生電容減至最少，因為輸出墊片110係經由 PMOS 130之p+/n井區内的順偏寄生二極體（以虛線表示）連 接至堆疊式NMOS 160。雖然順偏二極體之壓降約為0.7 V，但此壓降並不影響堆疊式NMOS元件160之開啟動作， 且在ESD發生時可予以忽略。 ESD發生時，ESD檢測電路120開始作動並提供觸發 電流I-trig以觸發第一堆疊式NMOS 100之p型擴散區106 以及第二堆疊式NMOS 160之p型擴散區166，以使基體 17 200410393 電位提升並開啟堆疊式NMOS 100及160所寄生的npn電 晶體來排放ESD電流。因此，電路220提供了兩條放電路 徑：其一係由輸出墊片110經由堆疊式NMOS 100寄生的 npn電晶體流至VSS，其二係經由墊片110、p+/n井區二極 體及堆疊式NMOS 160寄生的npn電晶體流至VSS。 在正常操作期間，ESD檢測電路120不作動，因此不 提供電流至P型擴散區1 〇 6及16 6。閘極追縱電路（圖中未 示）及η井區自偏壓電路（圖中未示）需連接至上升式PMOS 130並提供如上文就電路200所述之功能。 * 圖13為本發明另一實施例之輸出級ESD防護之電路 圖。如圖13所示，ESD防護電路240與圖12之圖路220 具有相同之結果，但電路240中ESD檢測電路120之陽極 1202係連接至PMOS 130之η井區1304而不是連接至墊片 110。電路240可將ESD防護元件160及檢測電路120所 生之寄生電容減至最小，並降低ESD防護元件160因雜訊 而誤動作之可能性。電路240因此可具有高的信號雜訊容 參 限（noise margin) 〇 圖14為本發明另一實施例之輸出級ESD防護的電路 圖。請參閱圖14，ESD防護電路260包含一井區觸發之堆 疊式PMOS 170及基體觸發之堆疊式NMOS 100。堆疊式 NMOS 100具有一連接至ESD檢測電路120之p型擴散區 106,而堆疊式PMOS 170則具有一連接至第二ESD檢測電 路180之η型擴散區176。井區觸發之堆疊式PMOS 170提 供VDD與墊片110間之ESD防護。當ESD發生時，部份 18 200410393 之初始ESD電流由VDD經η井區1704及第二ESD檢測電 路180導通至輸出墊片110,並無任何接面崩潰。堆疊式 NMOS 100及PMOS 170的電晶體（未標號）皆為薄閘極氧化 層元件（1.8 V)，可承受高電壓信號（3·3 V)。因此，厚閘極 氧化層光罩便可省除，而製程也更具效益。 圖15為本發明之一實施例的輸入級ESD防護電路 圖。請參閱圖15，ESD防護電路280包含用於墊片至VSS ESD防護之堆疊式NMOS 100，以及用於墊片至VDD防護 之PMOS電晶體Mp。NMOS電晶體Μη做為位準轉換器 (level shifter)以於輸入電壓例如為3.3 V時，避免内部電路 之閘氧化層過偏壓。閘極追蹤電路140連接至Mp以追蹤 Mp之閘電壓。η井區自偏壓電路150連接Μη以追蹤Mp 之η井區電壓。閘極追蹤電路140與η井區自偏壓電路150 係用以確保Mp在3.3 V之信號施加至輸入墊片110時，不 致導通電流。 在正常操作期間，堆疊式NMOS 100與Mp不作動， 因而不致干擾内部電路之功能，ESD發生時，ESD檢測電 路將初始ESD電流由墊片110經由ESD檢測電路120至堆 疊式NMOS 100之p型擴散區106,使得寄生式npn双載子 電晶體（以虛線表示）之基體（基極）與源極（射極）接面間產生 一壓降。只要此p-n接面之壓降到達例如0.7V，則此寄生 電晶體便開啟以排放ESD電流。 圖16為本發明另一實施例之輸入級ESD防護電路 圖。請參閱圖16，ESD防護電路300與圖15之電路280 19 200410393 具有相同之結構，但電路300中ESD檢測電路120之陽極 1202係連接至Mp之η井區1304而非連接至墊片110。電 路300因Μρ中順偏二極體ρ-η接面之故，可具有高雜訊容 限及最小寄生電容。 在正常操作期間，Μρ及堆疊式NMOS 100不作動。ESD 發生時，ESD檢測電路120將初始ESD電流由墊片110經 由Μρ内的ρ+/η井區接面、ESD檢測電路120至堆疊式 NMOS 100之ρ型擴散區106。只要寄生式ηρη双載子電晶 體（以虛線表示）之基體（基極）與源極（射極）接面到達例如 * 0.7 V，則寄生電晶體開啟以排放ESD電流。 圖17為本發明又一實施例之輸入級ESD防護電路圖 。請參閱圖17，ESD防護電路320包含第一堆疊式NMOS 100以及第二堆疊式NMOS 160〇NMOS 160之尺寸較NMOS 100者為大。第一堆疊式NMOS 100具有一陽極1022連接 至輸入墊片110，以及一陰極1042連接至VSS。第二堆疊 式NMOS 160具有一陽極1622連接至PMOS Μρ之體極或 φ η井區1304，以及一陰極1642連接至VSS。電路320因 Μρ中之順偏二極體p+/n井區接面（以虛線表示）之故，可將 第二堆疊式NMOS 160之寄生電容減至最低。 ESD發生時，ESD檢測電路120開始作動並將初始ESD 電流墊片110經由p+/n井區接面導通至堆疊式NMOS 100 之P型擴散區106及堆疊式NMOS 160之ρ型擴散區166。 只要堆疊式NMOS 100及160中之寄生式電晶體（以虛線表 示）開啟，則由此等寄生式電晶體排放ESD電流。 20 200410393 圖1 8為本發明再一實施例之輸入級ESD防護的電路 圖。如圖18所示，ESD防護電路340與圖17之電路320 具有相同之結構，但電路340以逆偏二極體Dn取代第一堆 疊式NMOS100。二極體Dn之尺寸較第二堆疊式NMOS 160 者為小。 圖19為本發明又一實施例之輸入級ESD防護電路圖。 請參閱圖19，ESD防護電路360與圖15之電路280具有 相同之結構，但電路360中以一對疊接之PMOS電晶體Mpl 及Mp2來提供墊片至VDD之ESD防護，其取代圖15中之 閘極追蹤電路140及Mp。Mpl包含一閘極1302透過電阻 連接至VDD，以及一體極或η井區1304連接至η井區自 偏壓電路150。Μρ2包含一閘極1322透過電阻連接至一輸 入墊片110，以及一體極或η井區1324連接至一 η井區偏 壓電路150。此一電路配置防止Mpl及Μρ2於輸入信號為 0 V或3.3 V時導通而產生漏電流。 圖20為本發明又一實施例之輸入級ESD防護電路 圖。如圖20所示，ESD防護電路380包含一觸發式堆疊 PMOS 170以取代PMOS電晶體對Mpl及Μρ2，及一第二 ESD檢測電路180以於ESD發生時觸發井區觸發式堆疊式 PMOS 170之η型擴散區176。在本發明之其他實施例中， 圖16、17、18之Mp及閘極追蹤電路140則由堆疊式PMOS 170與第二ESD檢測電路180所取代。 除了用於輸入/輸出級之ESD防護外，本發明之堆疊式 NM0S及PMOS元件尚可用於電源線間之ESD防護，例如 21 200410393 VCC至VSS或VCC至VDD之ESD防護，其範例將說明 如下。 圖21為本發明之一實施例之電源線間ESD防護的電 路圖。請參閱圖21，ESD防護電路400包含井區觸發之堆 疊式PMOS連同一第一 ESD檢測電路180用於VCC (3·3 V) 至VDD (1.8 V) ESD之防護，以及基體觸發之堆疊式NMOS 100連同第二ESD檢測電路120用於VCC至VSS之ESD 防護。電路400另包含一 VDD至VSS之ESD鉗制電路 190，其可為一基體觸發之堆疊式NMOS 100或井區觸發之 * 堆疊式PMOS，已於前文中針對輸入/輸出級防護之實施例 中有所描述。堆疊式NMOS 100包含上閘極1020連接至 VDD、汲極1022連接至VCC、下閘極1040以及源極1042 皆連至VSS。在正常操作期間，堆疊式NMOS 100為關閉 而無閘氧化層過偏壓之問題。ESD發生於VCC線路時，檢 測電路120開啟並導通初始ESD電流來觸發堆疊式NMOS 100。只要堆疊式NMOS 100中之寄生npn双載子電晶體（以鲁 虛線表示）開啟，ESD電流便經由寄生式npn双載子電晶體 排放至VSS線路。 堆疊式PMOS 170包含一上閘極1720透過電阻連接至 VCC，以及一下閘極1740透過電阻連接至VDD。在正常操 作期間，堆疊式PMOS 170為關閉，因此無閘氧化層過偏 壓之問題。當ESD由VCC施加至VDD時，檢測電路180 開啟並將初始ESD電流由VCC線路經由堆疊式PMOS 170 中之寄生式pnp双載子電晶體（以虛線表不）的ρ /η井區接 22 200410393 面導通至檢測電路1 8 0。此初始E S D電流流入η井區中並 於ρ+/η井區接面產生一壓降。只要此壓降超過約0.7 V，則 寄生式ρηρ双載子電晶體開啟並將ESD電流由VCC線路 排放至VDD。 圖2 2為本發明另一貫施例之電源線間E S D防護之電 路圖。請參閱圖22，ESD防護電路420與圖21之電路400 具有相同之結構，但電路420以逆偏二極Dp2取代圖21 中之堆疊式PMOS 170及ESD檢測電路180。 圖23為本發明又一實施例之電源線間ESD防護之電 · 路圖。如圖23所示，ESD防護電路440包含一個堆疊式 PMOS 442、ESD檢測電路444以及閘極偏壓電路446，此 等元件皆並聯相接於VCC (5 V)與VSS線路之間。堆疊式 PMOS 442包含三個PMOS電晶體（未標號），其閘極由偏壓 電路446分別施以VCC、2/3 VCC以及1/3 VCC之偏壓。 在正常操作期間，三個PMOS電晶體皆關閉而無閘氧化層 過偏壓之問題。ESD發生時，ESD檢測電路444開始作動，鲁 並將初始ESD電流由VCC線路經由堆疊式PMOS 442中所 形成之寄生式ρηρ電晶體（以虛線表示）的p+/n井區接面導 通至ESD檢測電路444。只要p+/n井區接面處之壓降超過 約0.7 V，則寄生式ρηρ電晶體即開啟並將ESD電流由VCC 排放至VSS線路。 本發明因此也提供一種混壓電源介面之ESD防護方 法。此方法包括提供一信號墊片以接收一靜電信號；提供 一甜制元件，包含：至少兩個叠接相連之電晶體；一第一 23 200410393 擴：區，其為第一摻雜型且由兩相鄰電晶體所共有；以及 -弟一擴散區’其為第二摻雜型且形成於第一擴散區中， 以及提供-檢測電路’因應於靜電信號，用以於钳制元件 之第一及第二擴散區之間觸發一 p_n接面。
本行人士將會理解在不脫離發明之精神下，本發明上 述所揭之範例仍可有種種之變化及修改。本行人士熟讀本 說明書並實施所揭之發明内容，則本發明之其他實施例亦 可清楚明瞭。本說明書之内容及實施例係供範例參考，真 正之發明範ϋ及精神則可界定於如下之中請專利範圍。 【圖式簡單說明】 以下之圖不為本說明書之一部份，揭示本發明之實施 例，並與本文相配合來解說本發明之目的、功效及原理。 圖示中： 圖1為習知ESD防護電路圖； 圖2為另一習知ESD防護元件電路圖； 圖3為又一習知ESD防護電路圖； 圖4為叫與Isub關係的曲線圖； 圖5A及5B所示分別為習知堆疊式NM〇s電晶體結構 之佈局及剖面圖； 圖6A及6B所示分別為本發明之一實施例的ESD防護 元件佈局及剖面圖； 圖7A及7B所示分別為本發明之一實施例的堆疊式 NMOS及堆疊式pm〇S之電路符號； 24 • 康 • 康 圖 圖 圖8A及8B所示分別為本發 元件的佈局及剖面圖； ％ ^例的ESD防護 圖9A為本發明另一實施例的咖防護元件的 圖10A及10B所示分別.士 a 卞曰7怖局， 防護元件的佈局及剖面圖；…明之另-實施例的· 月之一實施例的輸出端esd防護電路圖; 圖為本叙明另一實施例之輪出端ESD Ρϋ + Θ 卬鳊hSD防濩電路圖； 回「 ^明又一實施例之輸出端ESD防護電路圖 圖14為本發明另一實施例之輪出端ESD防護電路圖 圖15為本發明之一實施例的輪入端ESD防護電路圖 圖16為本發明另一實施例之輪入端ESD防護電路圖 圖17為本發明又一實施例之輸入端ESD防護電路圖 圖18為本發明另一實施例之輸入端esd防護電路圖 圖19為本發明又一實施例之輸入端esd防護電路圖 圖20為本發明另一實施例之輸入端ESD防護電路圖 圖21為本發明又一實施例的電源間ESD防護電路圖； 圖22為本發明另一實施例之電源線間ESD防護電路 以及 ％ 圖23為本發明又一實施例之電源線間ESD防護電路 說明 10 ·堆疊式NMOS電晶體結構12 ··堆疊式NMOS元件 12A:堆疊式NMOS 14 ： η型擴散區 25 200410393 够 4 16 :接觸窗 122:上方電晶體 1220:上閘極 1240:下閘極 30 : ESD防護元件 32A :堆疊式NMOS 36 :接觸窗 40 : p型擴散區 324:下方電晶體 3222:第一 η型擴散區 3242:第二η型擴散區 348:共用η型擴散區 4 8 : ρ型擴散區 60 : ESD防護元件 80 ·· ESD防護元件 92 :堆疊式NMOS元件 98 : ρ型基體 924:中央電晶體 9220: 上閘極 9240: 中央閘極 9262: 第二η型擴散區 102 ： 上方NMOS電晶 106 ·· ρ型擴散區 1020: 閘極 18 ： ρ型基體 124:下方電晶體 1222:第一 η型擴散區 1242:第二η型擴散區 32 :堆疊式NMOS元件 34 :共用η型擴散區 38: ρ型基體 322:上方電晶體 3220:上閘極 3240:下閘極 346:共用η型擴散區 46 ： Ρ型擴散區 50 ： ESD檢測電路 70 ： 淺溝槽絕緣層（STI) 90 ： ESD防護元件 92Α ： 堆疊式NMOS元件 922: 上方電晶體 926: 下方電晶體 9222: 第一 η型擴散區 9260: 下閘極 100 ： 堆疊式NMOS 104 ： 下方NMOS電晶體 110 ： 輸出墊片 1022: 没極 200410393 « · 1040: 閘極 120 : ESD檢測電路 1302: 閘極 1322: 閘極 140 :閘極追蹤電路
160 :堆疊式NMOS 1622: 没極 1202: 陽極 1622: 陽極
170 :堆疊式PMOS 176: η型擴散區 1720:上閘極 190 : ESD鉗制電路 220 : ESD防護電路 260 : ESD防護電路 300 : ESD防護電路 340 : ESD防護電路 380 : ESD防護電路 420 : ESD防護電路 442 ··堆疊式PMOS 446 :閘極偏壓電路 1042:源極
130 ： PMOS 1304: η井區 1324: η井區 150 :自偏壓電路 166 : ρ型擴散區 1640:下方閘極 1042:陰極 1642:陰極 180 : ESD檢測電路 1704: η井區 1740:下閘極 200 : ESD防護電路 240 : ESD防護電路 280 : ESD防護電路 320 : ESD防護電路 360 : ESD防護電路 400 : ESD防護電路 440 : ESD防護電路 444 ·· ESD檢測電路
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Claims (1)
- 200410393 拾、申請專利範園·· 】·—種靜電荷放•護電路元件，包括. 至少兩個疊接相連之電晶體； 一第一擴散區，苴為筮 p 共用;以* ㈣雜型且由兩相鄰電晶體所 弟一擴散區，：a：為筮一 γ 卜 弟-#雜型且形成於第-擴散區 2. 如申請專利範圍第"員之元件 一閘極結構，且第_ ，、f母一电晶體具有 。 擴散區與部份之間極結構相交疊 另包括—第三擴散區 及第一擴散區之間。 包括： 3. 如申請專利範圍第1項之元件 4. ，其為第一摻雜型且形成於 娜電防護之積體電路元件 一半導體基體； 多個閘極，形成於基體上； 第一擴散區，其為第_换 極之間，·以及 尘且形成於兩鄰接閘 至少苐一擴散區，其為第一 擴散區中。 ，、、、弟—杈雜型且形成於第一 5.如申請專利範圍第4項 區形成於第一擴散區中’、其中有多個第二擴黄 之第二擴散區相隔開。至夕—弟二擴散區與其利 6·如申請專利範圍第4項之 區形成於第-擴散區中，且至小二有多個第二擴散 1 ^ 一弟二擴散區與其仞 之第二擴散區相鄰接。 如申請專利範圍第4項之^ 弟一及弟^一擴散區之 區，立么从一#從、 件’另包括一第三擴散 /、為弟一摻錶型且形成於第一 間0 其中第二擴散區輿 如申請專利範圍第4項之元件， 部分閘極相交疊。 9. —種用於混合電壓介面之靜放 括： 電防護積體電路，包 -信號墊片，用以接收—靜電信號. —鉗制元件，用以於—第_+儿， pgi 弗電壓源與 間提供靜電防護，該_元件包含： 至少兩個豐接相連之電晶體· % 第二電壓源 第一擴散區，其為第一挟 所共用；以及 _型且由兩相鄰之電曰曰曰 嗬：中擴放區’其為弟二摻雜型且形成於第-擔 一檢測電路，因應於該靜電信號:、 =發綱電路以將該靜電信號排放至第二 電Μ源。 10.如申請專利範圍第9項之電路， 堆疊式NMOS。 -中射制兀件包含- U·如中請專利範圍第9項之電路， 堆疊式PMOS。 -中甜ilTL件包含- A 申rf專鄉圍第9項之電路，其中第-㈣源為 DD ’而第二電壓源為vss 〇 一 2 ，且3晶體型式與第-鉗制元件者相反 連：於弟一電壓源與墊片之間，由一第二檢測電 路予以觸發以將靜電信號排放至墊片。 .^申^專利範圍第9項之電路，其中之钳制元件包含 24.如二“經由一電阻連接至第-電壓源。 、之电路，其中之檢測電路係連 要於_體之體極與第二電壓源之間。 .圍第9項之電路，另包括-對串聯連接 於弟-電壓源與墊片之間的電晶體。 .如t請專·圍第21項之電路， 27 ::，於嶋第二電壓源之間的二極體。 〇申δ月專利範圍第9項之電路甘士 測電路係並聯連接於第一鱼第：：厂=元件與檢 ^ 不 /、乐一菴壓源之間。 • U申知專利範圍第2 係連接;^千厂路另包括一二極體，其 29 I, _與一第三_之間。 ’：=範圍第28項之電路，其中之鉗制元件包 Μ 連接至弟二電壓源之第一閘極。 •如申請專利範圍第27項之雷 3其係連接於第—及第二電遷源之間 ㈣路， 路，其中之_元件包 甲1極、一弟一閘極與一第一 路分別提供-第-、第1第一 t閉極’且偏㈣ -、第二與第三閉極一至鉗制元件之第 32.—種用於混合電齡面1靜電放電防護方法，包括： 200410393 圍第9項之電路’其中第-電壓源為 cc ’而弟二電壓源為VSS。 14. :專二範圍第9項之電路，其中第-電麼源為 CC ’而弟二電壓源為vdd。 15. 請專利範圍第9項之電路，另包括—電晶體， 钰鱗接於第-電壓源與墊片之間，並且 極與一體極。 閑 16.1二請專利範圍第15項之電路，另包括-連接至電 曰日體之閘極的追蹤電路。 17. 2請專利範圍第15項之電路’另包括一連接至電 曰曰體之體極的偏壓電路。 18· C範圍第15項之電路’其中之细制元件為 ::::件’該電路另包括一第二钳 '、、 ::體；式與第一钳制元件者相同，且連接於第： 罘-4源之間，由檢測電路予 電信號排放至第二電壓源。 ^將硭 19. Γ=利範圍第18項之電路，其中之㈣元件包 3 一連接至電晶體之體極的端點。 匕 2〇. 請專利範圍第19項之電路，其中之檢測電路係 連接於墊片與第二電壓源之間。 係 21. ^中請專利範圍第19項之電路，其中檢測電 於電晶體之體極與第二電壓源之間。 係連接 22. 二申請專利範圍第9項之電路，其中之鉗制 -鉗制元件，而檢測電路為第—檢測電路，另包= 200410393 * « 提供一信號墊片 提供一鉗制元件 Μ接收一靜電信號 ’包含： 至=兩個疊接相連之電晶體，· 兩相鄰電晶 一第-擴散區，其為第—摻雜型且 體所共有；以及 一第二擴散區 散區中^以及 其為第二摻雜型且形成於第 擴k供一檢測電路，因應於靜電信號，用以於甜制元 件之第一及第二擴散區之間觸發一 p_n接面。凡5
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