SU1737472A1

SU1737472A1 - Вычислитель градиента ркости изображени

Info

Publication number: SU1737472A1
Application number: SU894686129A
Authority: SU
Inventors: Александр Николаевич Коржук; Тамара Николаевна Черная
Original assignee: Житомирский филиал Киевского политехнического института
Priority date: 1989-05-03
Filing date: 1989-05-03
Publication date: 1992-05-30

Abstract

Изобретение относитс к области технической кибернетики и может примен тьс в системах технического зрени . Целью изобретени вл етс упрощение устройства и повышение его точности. За счет исключени операции по извлечению корн квадратного , а также замены операций сложных более простыми, выполн емыми на сумматорах , сдвиговых регистрах и блоке весовых коэффициентов, строитс алгоритм вычислени подобный действию оператора Собе- л .2 ил.

Description

Изобретение относитс к технической кибернетике и может примен тьс в системах технического зрени .

Цель изобретени - упрощение устройства и повышение его точности.

На фиг. 1 представлена структурна схема устройства; на фиг. 2 - локальный участок изображени .

Вычислитель содержит входной операнд 1, элементы 2 и 3 задержки на строку изображени , элементы 4-9 задержки на элемент изображени , сумматоры 10-14, преобразователи 16 и 17 кодов (дополнительного в пр мой), коммутатор 18, шифраторы 19 и 20, сумматор 21 (вычитающий), счетный триггер 22, сдвиговые регистры 23, 24, сумматор 25 (вычитающий), сумматор 26, кодер 27 в совокупности с элементами И 28-31 , составл ющие блок 32 весовых коэффициентов , сумматоры 33 и 34, преобразо- ватель 35 кодов и сумматор 36 (вычитающий).

Работа устройства основана на вычислении оценки градиента ркости изображени в окне размеров 3x3 элемента фиг. 2 с использованием оператора Собел

х -(а + 2h + j) + (с + 2d + e), у (а + 2Ь + с) - 0 + 2f + е), Ст Vx2+y2

Работа устройства описываетс следующими математическими соотношени ми, которые аппроксимируют оператор Собел с погрешностью, не превышающей 0,8%

х -(а - е) + (с - J) + 2(d - h), у (а - е) + (с - j) + 2(b - f).

e

XI CA)

VI

;4

Ю

Р

R

Ixl , если int log2Jx| int Iog2 }y| lyl , если int Iog2|x| int Iog2 | У |

;xl , если Int log2Jxj int Iog2 (yf yl, если int Iog2|xj int 1092 |у |

v К

Q

int loga P - int 1092 R, (1) :2 v

+ + 26, еслиу 0 + 2 5-r2 6, еслиу 1

, если v 2 , если v 3 , 0,если v 4

G (Р + KR) + I KP-R I ( + - Q (Р + KR).

Устройство работает следующим образом .

Входной операнд 1 представл ет собой значени ркости элементов изображени , поступающих последовательно в пределах строки и построчно в пределах кадра изображени . Окно изображени размером 3 х 3 элемента формируетс путем комбинации задержек на строку и элемент изображени . Входной операнд 1 подключен ко входу элемента 2 задержки на строку изображени , выход которой подключен ко входу элемента 3 задержки на строку изображени . По истечении времени поступлени двух строк на выходах элементов задержки 2 и 3 на строку изображени формируютс значени ркости элементов соответственно первой и второй строки, а входной операнд представл ет собой значени ркости элементов третьей строки изображени .

На выходах элементов 4-7 задержки на элемент изображени формируютс значени ркости соответственно элементов f, j, i, b, В и а окна. При этом на выходах элементов 2 и 3 задержки на строку изображени формируетс значени ркости соответственно элементов d и с окна, а входной операнд представл ет собой значение ркости элемента е окна. Таким образом, по истечении времени поступлени двух строк и двух элементов изображени полностью формируетс окно размером 3x3 элемента.

На выходе сумматора 10 образуетс значение (В - f), которое поступает на третий вход 14 сумматора со сдвигом на один разр д влево. Сдвиг эквивалентен умножению на 2, На выходе сумматора 11 формируетс значение (с - j), которое поступает на первые входы первого сумматора 14 и сумматора 15. На выходе сумматора 13 формируетс значение (а - е), которое поступает на вторые входы сумматора 14 и сумматора 15, на выходе которых образуютс соответственно значени У и X, которые поступают на входы соответственно преобразователей 16 и 17 кода дополнительного в пр мой, управл ют работой которых знаковые разр ды чисел Y и X. На выходах преобразователей 16 и 17 кода формируютс числа |У| и

1X1 , которые поступают соответственно на первый и второй входы коммутатора 18. Первый и второй выходы коммутатора 18 подключены соответственно ко входам первого 19 и второго 20 шифраторов, на выходах которых образуютс коды старшей значащей единицы в представлении операндов на первом и втором выходах коммутаторов 18. Эти коды с выходов первого 19 и второго 20 шифраторов подаютс соответ0 ственно на первый и второй входы сумматора 21 (вычитающего), выход знакового разр да которого подключен ко входу счетного триггера 22, который управл ет работой коммутатора 18.

5 Пусть в начальный момент на выходе счетного триггера 22 находитс лог. О, а на первом и втором выходах коммутатора 18 находитс соответственно числа У1 и 1X1. тогда, если код старшей значащей единицы

0 операнда XI больше кода старшей значащей единицы операнда У, то на выходе знакового разр да сумматора 21 по витс лог. 1, счетный триггер 22 переключитс по фронту, и на первом выходе коммутатора

5 18 находитс число |Х, а на втором - число

|У1. В случае, если код старшей значащей

единицы оперранда 1X1 не превышает кода

старшей значащей единицы операнда|У1, то

на выходе знакового разр да сумматора 21

0 будет находитьс сигнал лог. О, и счетный триггер 22 останетс в прежнем состо нии. На первом и втором выходах коммутатора 18 будут находитьс соответственно числа |У1 и 1Х|. Аналогично рассматриваетс случай,

5 когда в начальный момент на выходе счетного триггера 22 находитс лог. 1. Таким образом, по истечении удвоенного времени задержки коммутатора 18, времени задержки шифратора 19 или 20, времени задержки

0 сумматора 21 и времени переключени счетного триггера 22, на первом и втором выходах коммутатора 18 будут сформированы соответственно значени Р и R, а на выходе сумматора 21 - значение V Ј.0. согласно (1).

5 Значени Р и R с первого и второго выходов коммутатора 18 поступают на входы соответственно первого 23 и второго 24 сдвиговых регистров, управл ет работой которых операнд V. Первый 23 и второй 24

0 сдвигового регистра осуществл ют сдвиг операндов Р и R на V разр дов вправо.

На выходах первого 23 и второго 24 дискового регистров образуетс соответственно числа КР и KR, которые поступают на

5 первые входы сумматора 25 (вычитающего) и сумматора 26, на вторые входы которы подаютс числа R и Р соответственно со второго и первого входов коммутатора 18. На выходах сумматоров 25-26 формируютс соответственно значени (КР - R) и(Р + KR). С выхода сумматора 21 операнда V, представленный своими разр дами Vn...V3V2Vi, поступает на вход блока весовых коэффициентов.5 Выбор коэффициентов определ етс по таблице.

10

Vn Vs V2 Vi Wi W2 W3 W4

1 ...1 1 1 0 0 0 0

На выходе сумматора 33 будут поданы соответственно ..сп . t/D1 .о-2

W2 т6

ответственно числа Wv(P + KR) «2 , (Р + KR), Л/з (Р + KR) и W4 (Р + KR) . На выходе сумматора 37 формируетс 25 результат Q (Р + KR) в соответствии с (1).

С выхода сумматора 25 опенад (КР - R) поступает на вход третьего 35 преобразовател кода, управл ет работой которого знаковый разр д операнда (КР - Р). С выхода 30 третьего 33 преобразовател кода операнд (КР - R) поступает на второй и третий входы сумматора 34 со сдвигом соответственно на три и шесть разр дов вправо. На первый вход сумматора 34 поступает операнд (Р + 35 KR) с выхода сумматора 26, На выходе сумматора 34 формируетс результат ( Р+ + KR) + |КР - R|( + ), который поступает на первый вход сумматора 36 (вычитающего ), на второй вход которого пода- 40 етс число Q (Р + KR) с выхода 33 сумматора. На выходе сумматора 35 образуетс значение G, которое поступает на выход устройства .

45

Claims

Формула изобретени Вычислитель градиента ркости изображени , содержащий шесть элементов задержки, двенадцать сумматоров и коммутатор , вход первого элемента задержки в- 50 л етс входом вычислител , выход которого подключен к входу второго элемента задержки и первому входу первого сумматора, выход второго элемента задержки соединен с первым входом второго сумматора, выход 55 третьего элемента задержки подключен к входу четвертого элемента задержки, выход которого соединен с первым входом третьего сумматора, выход четвертого элемента

0

5

0

5

0 5 0

5

0 5

соединен с вторым входом первого сумматора и входом п того элемента задержки, выход которого соединен с первым входом четвертого сумматора, выход первого сумматора соединен с первым входом п того сумматора, а выход четвертого сумматора подключен к первому входу шестого сумматора , отличающийс тем, что, с целью упрощени устройства и повышени его точности , в него введены седьмой и восьмой элементы задержки, три преобразовател кодов, триггер, два сдвиговых регистра, два шифратора и блок весовых коэффициентов, вход седьмого элемента задержки соединен с входом устройства, а выход - с входами третьего и восьмого элементов задержки , а также с вторым входом тертьего сумматора , выход восьмого элемента задержки подключен к входу п того элемента задержки и второму входу второго сумматора, выход которого подключен к вторым входам п того и шестого сумматоров, выход третьего сумматора соединен с третьим входом шестого сумматора, выход четвертого сумматора подключен к третьему входу п того сумматора , выходы которого соединены с входами первого преобразовател кодов, выходы шестого сумматора соединены с входами второго преобразовател кодов, выходы первого и второго преобразователей кодов подключены к соответствующим входам коммутатора, управл ющий вход которого соединен с выходом триггера, вход которого подключен к первому выходу седьмого сумматора , первый выход коммутатора соединен с первым входом восьмого сумматора, первым входом первого сдвигового регистра и через первый шифратор - с первым входом седьмого сумматора, второй выход коммутатора подключен к первому входу второго сдвигового регистра, первому входу дев того сумматора и через второй шифратор - к второму входу седьмого сумматора, выход которого соединен с первым входом блока весовых коэффициентов и вторыми входами сдвиговых регистров, выходы которых соответственно соединены с вторыми входами восьмого и дев того сумматоров, выход восьмого сумматора через преобразователь кодов подключен к первому входу дес того сумматора, второй вход которого соединен с выходом дев того сумматора и с вторым входом блока весовых коэффициентов , выходы которого подключены к входам одиннадцатого сумматора, выход которого соединен с первым входом двенадцатого сумматора, второй вход которого соединен с выходом дес того сумматора, а выход вл етс выходом устройства.

W

Ш

Г I

п

ьн

20

0

I

J4

ТЕ

1

20

0

52

Л

36

I

бй//.

г./

Фиг2