SU1730718A1 - Цифровой фильтр - Google Patents

Abstract

Изобретение относитс  к радиотехнике и может быть использовано дл  фильтрации сигналов, задаваемых цифровым кодом. Целью изобретени   вл етс  упрощение при сохранении точности фильтрации. Цифровой фильтр содержит блок управлени , блок пам ти, сумматор, выходной регистр, счетчик и коммутатор. Блок пам ти содержит две группы по п  чеек, в первой группе производитс  поочередное накопление входных сигналов, со второй группы сигналы снимаютс  на выход цифрового фильтра. Изобретение относитс  к радиотехнике и может быть использовано дл  фильтрации сигналов, задаваемых цифровым кодом. Цель изобретени  -упрощение при сохранении точности фильтрации. На фиг.1 представлена структурна  электрическа  схема цифрового фильтра; на фиг.2 - структурна  электрическа  схема блока управлени ; на фиг.З - диаграммы напр жений в различных точках схемы. Сущность работы цифрового фильтра заключаетс  в следующем. Блок пам ти содержит два набора по п  чеек, в первом наборе производитс  накопление входных сигналов, со второго наКаждый импульс второй тактовой частоты производит переключение этих групп  чеек: перва  группа переключаетс  на считывание , втора  на накопление, перед которым производитс  обнуление  чеек. Процесс накоплени  заключаетс  в поочередном подключении к сумматору каждой из п  чеек одной группы, на другой вход сумматора поступают коды входного сигнала. Если частота переключени  п  чеек- перва  тактова  частота синхронна с периодом входного сигнала, то в какой-либо  чейке накапливаютс  максимальные положительные значени  сигнала, в другой, отсто щей на п/2, - максимальные отрицательные значени . Когда этот набор переключаетс  на считывание , то при последовательном опросе  чеек воспроизводитс  синусоидальна  крива . Перва  тактова  частота определ ет резонансную частоту цифрового фильтра fp fri/n. Втора  тактова  частота определ ет полосу пропускани  цифрового фильтра . 3 ил. со С бора сигналы считываютс  на выход цифрового фильтра. Каждый импульс второй тактовой частоты производит переключение этих наборов  чеек: первый набор переводитс  на считывание сигналов на выход, во втором наборе производитс  обнуление  чеек и начинаетс  накопление. Адрес блока пам ти поэтому содержит две группы: в первой группе адресуютс  п  чеек набора, ее разр дность I Iog2n, во второй группе - один разр д, так как наборов всего два. Процесс накоплени  заключаетс  в поочередном подключении к сумматору каждой из п  чеек одного набора. На другой вход сумматора поступают коды входного сигнала. CJ о ч 00

Description

ли частота переключени  п  чеек (т.е. перва  тактова  частота) синхронна с периодом входного сигнала, то в какой-либо из п  чеек накапливаютс  положительные максимальные значени  сигнала, в другой (отсто щей на п/2) накапливаютс  отрицательные максимальные значени . Когда этот набор переключаетс  на считывание, то при последовательном опросе  чеек воспроизводитс  синусоидальна  крива . Точность ее воспроизведени  зависит от числа п. Перва  тактова  частота определ ет резонансную частоту цифрового фильтра трез тТ1/т, Втора  тактова  частота определ ет полосу пропускани  цифрового фильтра Af тТ2. Синхронизаци  процессов накоплени , считывани , записи в блок пам ти и выдачи на выход осуществл етс  блоком управлени .

Цифровой фильтр содержит блок управлени  1, блок пам ти 2, сумматор 3, выходной регистр 4, счетчик 5 и коммутатор 6. Сигнальный вход 7 подключен к первому входу сумматора 3, вход 8 первой тактовой частоты подключен к тактовому входу счетчика 5 и к первому входу блока управлени  1, вход 9 второй тактовой частоты подключен ко второму входу блока управлени  1. Выход сумматора 3 соединен с информационным входом коммутатора 6, выход которого соединен с информационным входом D блока пам ти 2. Выход блока пам ти 2 подключен к информационному входу D выходного регистра 4 и ко второму входу сумматора 3. Выход регистра 4  вл етс  выходом 10 цифрового фильтра. Выход разр дов счетчика 5 подключен к первой группе адресных входов DA блока пам ти 2, выходы нулевого и п-го состо ни  счетчика 5 подключены соответственно к третьему и четвертому входам блока управлени  1. Первый вход блока управлени  1 соединен с управл ющим входом W коммутатора 6, четвертый выход блока управлени  1 соединен со второй групповой адресных входом DA блока пам ти 2, второй выход блока управлени  1 подключен ко входу управлени  записью WR блока пам ти 2. третий выход CR блока управлени  1 подключен к тактовому входу С выходного регистра 4.

Блок управлени  1 содержит формирователи импульсов 11-14, элементы задержки 15, 16, элементы И 17, 18, элемент ИЛИ 19, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20,триггеры 21-24. Третий вход блока управлени  1 подключен ко второму входу элемента И 17, четвертый вход блока управлени  1 подключен через формирователь импульсов 13 - к R-входу триггера 24, первый вход блока 1 через формирователь импульсов 11 под

ключей ко входу элемента задержки 15, к S-входу триггера 21, к первому входу элемента И 18. Выход элемента И 17 подключен к S-входу триггера 24, к тактовому входу

триггера 23 и через формирователь импульсов 14 - к R-входу триггера 22. Выход триггера 24 подключен ко второму входу элемента И 18. Выходы элемента задержки 15 и элемента И 18 подключены ко входам

элемента ИЛИ 19, кроме того, выход элемента задержки 15 через формирователь импульсов 12 подключен к R-входу триггера 21. Пр мой выход триггера 21 и выход триггера 23 подключены ко входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20, инверсный выход триггера 21 подключен ко входу элемента задержки 16. Выход элемента И 18  вл етс  первым выходом блока управлени  1, выход элемента задержки 16  вл етс  третьим выходом блока управлени  1, выход элемента ИЛИ 19  вл етс  вторым выходом блока управлени  1, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20  вл етс  четвертым выходом. Пример практической реализации цифрового фильтра приведен дл  случа  8-разр дной входной информации (), число  чеек (накопителей) примем равным п 4, т.е. число  чеек блока пам ти 2 , откуда разр дность счетчика 5 I Iog24 2. Максимальное число циклв накоплени  примем равным 16, откуда дополнительна  разр дность сумматора 3, коммутатора 6, блока пам ти 2 составит m loga 16 4, т.е. указанные блоки будут иметь k+m 12 разр дов .

Цифровой фильтр работает следующим образом.

На вход 7 поступают цифровые коды, соответствующие отсчетам сигнала, подвергающегос  фильтрации (фиг.З,а), На вход 8 поступают импульсы с частотой коммутации fri (фиг.36), которые отсчитываютс  счетчиком 5. На разр дных выходах счетчика 5 образуетс  адрес  чейки блока пам ти

2. Всего  чеек п (разр дность счетчика 5 I 1од2п), на фиг.3,6 показана смена номеров  чеек 0,1,2,3 дл  случа  п 4.

Рассмотрим вначале работу цифрового фильтра только в режиме накоплени . Импульсы с частотой коммутации fTi со входа 8 поступают на первый вход блока управлени  1 и далее на формирователь импульсов 11, где формируютс  короткие импульсы по переднему фронту импульсов fTi (фиг.З,в).

Длительность импульсов формировател  11 должна быть не менее времени записи в блок пам ти 2. Элемент задержки 15 задерживает импульс формировател  11 на врем  П (фиг.З,г). Задержанный импульс через

элемент ИЛИ 19 проходит на второй выход блока управлени  1 и поступает далее на вход разрешени  записи WR блока пам ти 2. Таким образом, при подаче импульса частотой fii на счетчике 5 включаетс  новый адрес  чейки блока пам ти 2, с выхода блока пам ти 2 код содержимого  чейки поступает на второй вход сумматора 3, где суммируетс  с кодом входного сигнала (все это происходит в течение интервала TI ) и затем сумма записываетс  по тому же адресу в блок пам ти 2 импульсом разрешени  записи на вход WR блока пам ти 2. На следующем импульсе fri включаетс  новый адрес счетчика 5 и процесс накоплени  производитс  по другой  чейке блока пам ти 2. Если частота входного сигнала по входу 7 в п раз ниже частоты коммутации fTi, то кажда  из  чеек подключаетс  в момент определенной фазы входного сигнала (например , одна из  чеек подключаетс  в момент максимального значени  входного сигнала) и происходит нарастание просуммированных значений в  чейках блока пам ти 2 от периода к периоду входного сигнала (частота резонанса цифрового фильтра).

Полоса частот цифрового фильтра определ етс  тем, как часто производитс  обнуление содержимого  чеек блока пам ти 2. Импульсы частоты обнулени  fT2 поступают на вход 9 устройства, далее на второй вход блока управлени  1 и на S-вход триггера 22 (фиг.З.з). Триггер 22 запускаетс  (фиг.З,к) и открывает по одному из входов элемент И 17. На третий вход (фиг.З,н) блока управлени  1 поступает потенциал с выхода нулевого состо ни  счетчика 5 (фиг.3,6 там, где имеетс  цифра О), т.е. этот потенциал равен логической 1 при нулевом состо нии счетчика 5. При включенном триггере 22 этот потенциал проходит на выход элемента И 17 (фиг.З.и) и далее расходитс  в несколько точек. В частности, он поступает на формирователь импульсов 14, который по заднему фронту импульса элемента И 17 формирует импульс сброса триггера 22 (показано стрелкой на фиг.З, от и на к).

Блок пам ти 2 содержит две группы по п  чеек: в одной группе из п  чеек производитс  накопление информации, в другой - считывание информации на выход цифрового фильтра. По каждому импульсу частоты fT2 эти группы мен ютс  функци ми: перва  из групп переходит на считывание, втора  обнул етс  и переходит на накопление. Очевидно, что дл  определени  номера группы нужен одноразр дный адрес. Этот адрес образуетс  на четвертом выходе блока управлени  1, а на фиг.1 адрес блока

пам ти 2 DA показан состо щим из двух частей: номер  чейки (одной из п) определ етс  1-разр дным адресом счетчика 5, а номер группы - одноразр дным адресом

блока управлени  1. Однако этот адрес в блоке управлени  1 формируетс  сложным образом. Дело в том, что в каждом из состо ний счетчика 5 нужно выделить два цикла: цикл накоплени  и записи в пам ть и цикл

считывани  из пам ти. Очевидно, что цикл накоплени  и записи производитс  по одной группе  чеек пам ти, а цикл считывани  - по другой. Эти циклы формируютс  на выходе триггера 21, который запускаетс 

передним фронтом импульса формировател  11, (т.е. по сути передним фронтом импульса частотой fri), а сбрасываетс  задним фронтом импульса элемента задержки 15 (импульс сброса формируетс  формирователем импульса, 12). Импульсы на выходе триггера 21 показаны на фиг.Зд, запуск и сброс показаны стрелками от в и г. Когда на выходе триггера 21 потенциал равен 1, то производитс  накопление и запись в блок

пам ти 2, когда он равен О, то производитс  считывание из блока пам ти 2. При этом на выходе элемента задержки 16 формируетс  с задержкой тг положительный перепад (фиг.З,е), который поступает на второй

выход блока управлени  1 и далее на тактовый вход выходного регистра 4. На выходе 10 выходного регистра 4 образуетс  цифровой код выходного сигнала цифрового фильтра (фиг.3,ж),

Выход триггера 21 может служить адресом группы блока пам ти 2 с одной оговоркой . Как указывалось ранее, после каждого импульса обнулени  частотой fT2 со входа 9 группы  чеек нужно мен ть местами. Дл 

этой цели в блоке управлени  1 установлен счетный триггер 23, на тактовый вход которого поступают импульсы с выхода элемента И 17. Таким образом, опрокидывание триггера 23 происходит не по самому импульсу частотой fT2, а по ближайшему нулевому состо нию счетчика 5 (фиг.З,л), стрелка с фиг.З,и). Потенциалы с выходов триггеров 21 и 23 поступают на входы элемента ИС- ЛЮЧАЮЩЕЕ ИЛИ 20. Если на выходе триггера 23 установлен О, то импульсы триггера 21 проход т на выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20 без изменений, а если на выходе триггера 23 имеетс  1. то импульсы триггера 21 инвертируютс  в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 20 (фиг.З,м) выход которого  вл етс  четвертым выхо дом блока управлени  1 и используетс  ка адрес группы блока пам ти 2.

Импульсы обнулени  частотой ft2 поступают во много раз реже, чем импульсы частотой fTi. Сам процесс обнулени  содержимого  чеек должен происходить только в течение одного цикла обращени  к п  чейкам блока пам ти 2. Интервал обнулени  формируетс  на триггере 24, который запускаетс  импульсом с выхода элемента И 17, а сбрасываетс  задним фронтом импульса п-го состо ни  счетчика 6 (фиг. Зо), который поступает на четвертый вход блока управлени  1 и через формирователь импульсов 13 сбрасывает триггер 24 (см. фиг.З.п - стрелки от фиг.З.п и фиг.З.о). Потенциал с выхода триггера 24 открывает элемент 1/1 18, который пропускает на выход импульсы формировател  11 (фиг.3,р), поступающие на третий выход блока управлени  1 и далее на управл ющий вход W коммутатора 6. При подаче импульса на вход W коммутатор 6 подключает на выход нулевой код со своего входа В. Одновременно импульс с выхода элемента И 18 через элемент ИЛИ 19 поступает на второй выход блока 1 и далее на вход записи WR блока пам ти 2. Таким образом, нулевой код записываетс  в  чейку. Как видно на фиг,3,с (выход элемента ИЛИ 19), при каждом адресе счетчика 5 импульс WR формируетс  дважды: на первом импульсе WR содержимое  чейки обнул етс , затем на интервале между первым и вторым импульсами WR производитс  считывание из блока пам ти 2 нулевого кода, суммирование в сумматоре 3 нулевого кода с сигнальным кодом и запись по второму импульсу WR суммы в ту же  чейку пам ти. Процесс повтор етс  по всем п  чейкам (пока включен триггер 24), а затем по этим  чейкам идет далее чистое накопление без обнулени  до следующего импульса частотой fT2. Таким образом, врем  задержки т в элементе задержки 15 определ етс  временем, необходимым дл  записи нулевого кода в блок пам ти 2, и временем, необходимым дл  считывани  из блока пам ти 2 и суммировани  в сумматоре 3.

Claims (2)

1. Формула изобретени  1. Цифровой фильтр, содержащий сумматор , первый вход которого  вл етс  входом сигнала цифрового фильтра, а выход подключен к первому информационному входу коммутатора, блок пам ти, информационный вход которого подключен к выходу коммутатора, а выход - ко второму входу сумматора и информационному входу выходного регистра, выход которого  вл етс 

   выходом фильтра, блок управлени , первый вход которого объединен с тактовым входом счетчика и  вл етс  входом импульсов первой тактовой частоты, второй вход  вл етс 

   входом импульсов второй тактовой частоты, первый выход соединен с управл ющим входом коммутатора, второй выход- со входом управлени  записью блока пам ти, а третий выход-с тактовым входом выходного регистра, отличающийс  тем, что, с целью упрощени  при сохранении точности фильтрации, разр дные выходы счетчика подключены к первому адресному входу блока пам ти, выходы нулевого и п-го состо ний счетчика подключены соответственно к третьему и четвертому входам блока управлени , четвертый выход которого соединен со вторым информационным входом блока пам ти, а ко второму информационному входу коммутатора подключена шина нулевого кода.
2. 2. Фильтр по п.1,отличающийс  тем, что блок управлени  содержит последовательно соединенные первый формирователь импульсов, вход которого  вл етс  первым входом блока управлени , первый элемент задержки, второй формирователь импульсов, первый триггер и элемент Исключающее ИЛИ, выход которого  вл етс  четвертым выходом блока управлени , второй триггер, S-вход которого  вл етс  вторым входом блока управлени , последовательно соединенные первый элемент И, первый вход которого  вл етс  третьим входом блока управлени , а второй вход подключен к выходу второго триггера и третий триггер, выход которого подключен к другому входу элемента Исключающее ИЛИ, последовательно соединенные третий

   формирователь импульсов, вход которо  вл етс  четвертым входом блока управлени , четвертый триггер и второй элемент И, выход которого  вл етс  первым выходом блока управлени  и подключен к первому входу

   элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки, а выход  вл етс  вторым выходом блока управлени , при этом выход первого формировател  импульсов подключен к S-входу

   первого триггера и второму входу второго элемента И, выход первого элемента И соединен с S-входом четвертого триггера и через четвертый формирователь с R-входом второго триггера, а выход первого триггера

   подключен ко входу второго элемента задержки , выход которого  вл етс  третьим выходом блока управлени .

   fl ,N

   Фм.Ъ