SU1278834A1 - Устройство дл сортировки информации - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в специализированных: цифровых устройствах дл  обработки данных. Цель изобретени  - увеличение достоверности работы. Устройство содержит блок анализа количества единиц,блок сравнени , триггер результата, два элемента задержки, блок синхронизации , блок пам ти, блок управлени ,, регистр, группу элементов ШШ и счетчик. Входна  информаци  в виде мен гаищхс  во времени логических единиц и нулей синхронизируетс  и делитс  во времени на р временных каналов. Дл  каждого временного канала в блоке пам ти отведена соответствующа   чейка пам ти. .В блок пам ти записываетс  п чисел, разр дность которых определ етс  разр дностью счетчика. Числа в параллельном виде считываютс  из блока пам ти в регистр. Значени  чисел в текупц-1Й и предыдущий моменты времени склас дываютс  по ИЛИ и поступают на блок анализа количества единиц.Сумма единиц сравниваетс  с константой в блое ке сравнени  и результат записывает-с  в пример результата, который отмечает , в каком временном канале число превысило установленную константу . 6 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в специализированных цифровых устройствах дл  обработки данных.

Цель изобретени  - увеличение достоверности работы.

На фиг.1 представлена блок-схема

устройства дл  сортировки информации; на фиг о 2 - схема блока управлени ; на фиг.З - схема блока синхронизации; па фиг„4 - схема блока анализа количества единицJ на фиг.Зсхема блока пам ти; на фиг.6 - схем регистра.

Устройство содержит блок 1 анализа количества единиц, блок 2 сравнени , триггер 3 результата, первый элемент 4 задержки, второй элемент 5 задержки, блок б синхронизации, блок 7 пам ти, блок 8 управлени , регистр 9, группу элементов РШИ 10, счетчик 11,

Блок 8 управлени  (фиг.2) содержит счетчик 12, дешифратор 13,группу элементов ИЛИ-НЕ 14, блок 15 сравнени , формирователь 16 импульсов по переднему фронту сигнала, формирователь 17 импульсов по заднему фронту сигнала, усилитель 18, группу ограничительных резисторов 19, группу тумблеров 20 задани  количества разр дов сравнени , мажоритарный элемент 21.

Блок синхронизации б (фиг.З) содержит два D-триггера 22 и 23.Блок анализа количества единиц может содержать параллельные 24 и последовательные 25 сумматоры, блок пам ти может содержать эле1 1енты 26 пам ти , регистр может быть выполнен на подрегистрах 27,

Устройство работает следующим. образом.

При включении устройства на его установочньш: вход (а следовательно, на установочные входг:. счетчика 11 и регистра 9) поступает импульс, устанавливающий счетчик 11 и регистр 9 в состо ние, когца на их выходах устанавливаютс  потенциалы логических нулей. На выходах группы элементов ИЛИ 10 - потенциалы логических иу.гшй, поэтому на выходах блока анализа количества единиц 1 - также потенциалы логических нулей. Блок 2 сравнени , который может быть выполнен, например.

на микросхемах Sb IfflZ, выдает на выходе потенциал логического нул , так как нуль меньше числа (константы ) , поданного на вторую группу

входов блока 2 сравнени . После окончани  импульса запуска, который приходит на установочный вход устройства, на информационный вход устройства начинает поступать ин

формаци  в виде мен ющихс  во времени логических нулей и единиц. Входна  информаци  синхронизируетс  тактовыми импульсами в блоке б синхронизации В триггерами 22 и 23.

5 Входна  информац ш разделена во времени на р временных каналов.Дл  каждого временного канала в блоке 7 пам ти отведена соответствующа   чейка пам ти в каждом из злемен0 тов 26 пам ти. При первом импульсе запуска информаци  записываетс  в элемент 26 пам ти блока 7 пам ти, номер которого определ етс  кодом да выходах счетчика 12 блока 8 управлени , Этот код обуславливает сигнал на одном из выходов дешифратора 13, Сигнал на выходе блока 8 управлени   вл етс  сигпалом управлени  выборкой элементов 26 пам ти 0 блока 7 пам ти.

Таким обрггзом, информаци  первого временного канала записываетс  по первому адресу 00,.,00 в один из

элементов пам ти, номер которого определ етс  иа выходах счетчика 12 блока В управлени . Этот процесс происходит в тот полупериод тактового сигнала, когда в тактовом сигна0 ле присутствует потенциал логической единицы. При потенциале логического нул  в полупериоде входного тактового сигнала блок 8 управлени  переключает блок 7 пам ти таким обра5 зом, что последний переключаетс  в режим чтени  и выбранными оказываютс  все элементы 26 пам ти. В следующий полупериод тактового сигнала (логическа  1) происходит запись

0 информации второго временного канала (код па выходе счетчика 11 00...01) в тот же элемент 26 пам ти блока 7 пам ти. Таким же образом информаци  со всех врем(нных каналов записыва5 етс  по соответствующему адресу в элемент 26 пам ти блока 7 пам ти. После этого на установочный вход устройства приходит следующим импульс установкиJ от заднего фронта старшего разр да счетчика 11 в счетчик 12 блока 8 управлени  запишетс  единица , в результате чего в режиме записи выбираетс  следующий по номеру элемент 26 пам ти блока 7 пам ти. В течение некоторого определенного промежутка времени информацией заполн ютс  все элементы 26 пам ти блока 7 пам ти. В блок 7 пам ти запишутс  п чисел, количество которых определ етс  разр дностью счетчика 11. Разр дность этих чисел определ етс  количеством элементов 26 пам ти блока 7 пам ти и разр дностью счетчика 12 блока 8 управлени .

В определенный полупериод тактового сигнала (логический О) числа в параллельном виде считываютс  из блока 7 пам ти и записываютс  в регистр 9, Подрегистры 27, вход щие в регистр 9, соединены таким образом, что на первой группе выходов регистра 9 зафиксировано число, выбранное в предыдущий момент времени, а на второй группе выходов зафиксировано число, записанное в блок 7 пам ти в текущий момент времени. Значени  чисел в текуцщй и предьщущий моменты времени складываютс  по 1ШИ на группе элементов ИЛИ 10. Эта операци  обусловлена тем, что входна  информаци  может быть не синфазна с тактовым сигналом и одно число может оказатьс  в двух соседних дискретах Блок 1 анализа количества единиц подсчитывает количество едиггиц на выходах группы элементов ПИ 10,Эта сумма единиц подаетс  на первую rpinпу входов блока 2 сравнени , на вторую группу входов которого поступает другое число (константа). При превышении числа количества единиц над числом константы на выходе блока сравнени  по витс  сигнал, который в определенный момент времени, определ емый первым и вторым элементами 4 и 5 задержки, запишетс  в триггер 3 результата. По сигналу на выходе триггера 3 результата можно судитьJ в каком временном канале число превысило установленную константу . , Числа в процессе анализа могут как уменьшатьс , так и увеличиватьс . Блок 1 анализа количества единиц имеет группу параллельных-сум-55 маторов 24, входами которых служат входы переноса, входы младших разр дов и вход второго по старшинству одного из входных чисел. Выходами

таких сумматоров служат выходы переноса и выходы двух старших разр дов .

Таким образом, четырехразр дный

сумматор превращаетс  в сумматор дл  суммировани  четырех одноразр дных чисел. Каждый сумматор из группы последовательно соединенных сумматоров 25 представл ет собой обыкновен0 ный сумматор дл  суммировани  двух четырехразр дных чисел, причем входы переноса каждого сумматора можно использовать в качестве входов блока 1 анализа количества единиц.Триг5 гер 3 результата представл ет собой D-триггер. В качестве элементов 26 пам ти блока 7 пам ти можно, например , применить микросхемы 564РУ2, имеющие выход одного разр да.

0 Блок 8 управлени  работает следующим образом. Счетчик 12 и дешифратор 13 блока 8 управлени  представл ют собой распределитель импульсов дл  последовательного выбора

5 элементов 26 пам ти блока 7 пам ти. Сигналы на группу управл ющих входов блока 7 пам ти поступают с выхода дешифратора 13 через группу элементов РШИ-НЕ 14, на вторые выходы ко0 торого поступает сигнал с выхода формировател  17 импульсов из заднего фронта входного сигнала. Сигнал с Iвькода формировател  16 импульсов поступает во врем , когда в полупе5 риоде входного сигнала присутствует потенциал логического нул ,.Сигнал с выхода формировател  16 импульсов через группу элементов 1ШИ-НЕ 14 выбирает сразу все элементы 26 пам ти

0 блока 7 пам ти. Одновременно на вход управлени  режимом блока 7 пам ти с усилител  18 подаетс  соответствующий сигнал, который переключает блок 7 пам ти в режим считывани . Блок

5 15 сравне1ш , группа резисторов 19. и группа тумблеров 20 служат дл  того, чтобы обнул ть счетчик 12 по достижении определенного числа через мажоритарный элемент 21, служащий

0 дл  формировани  определенной длительности сигнала обнулени  дл  счетчика 12 блока 8 управлени .

Счетчик 11 работает следующим образом . Управл юпщй вход счетчика 11 подключен к выходу более старшего разр да, чем самый старший из груп пы разр дов,  вл ющихс  выходными. При срабатывании разр да, подключенного к управл ющему входу счетчика

I I, счетчик останавлипаетс  в этом фиксирован1 ом состо нии до момента, когда на его устаиовочный вход придет сигнаЛд который обнул/гг счетчик 11„ После этого счетчик снова начнет считать входные импульсы.

Таким образом, достоверность работы устройства повышаетс  за счет того, что входна  информацЕЯ синхронизируетс  тактовым сигнале)-. в блоке синхронизац.ии, складываютс  по ИЛИ значени  двух соседних временных каналов на регистре и группе элементов 1ШИ и записываетс  результат анализа в триггер результата в определенное первы;.- и вторым з.-.емептами задер жи, тем самым исклю-Ш-втс  возмол-аюсть зьг.гачи на ., устрОйства неправгахьньп:; результггтов, которые могли бы },озникнуть в результате ра НЫ5С задержек, происход щих в узлах устройства при прОхож,цен1П1 отдельны ми разр дш-м чиселJ иаириГ ер при aiianj-nvs, числа единиц, предлагаемом устройстве исключаетс  дл гтель юе вли ние случайно попавшей в элементь; пам т.и помехи путем со отв е т с ТВ ор г аниз адии блока пам ти. Информаци  во врем  анализа может изме 1 тьс  как в сторону уменгл 1ег1и , так и в сторону ув личени , npiixie.M анализ чисел ведетс  таким образому что одновременно сравниваютс  все разр ды числа,Этим исключаетс  возможность по вле нк  ошибки в случае изменени  ;.;1-1фор -5аци . во врем  анализа Ф о р м у л а и зоб р е т е н и   Устройство дл;1 сортировки информации , содержащее блок анализа ко-личества едипид блок сравнени  бло пам ти,, блок управлен.и з при-чем выходы блока- ана.п-1за количества еддп-пщ соединены с первой группой входов блока сравнени J втора  группгг вход которого  вл етс  входами констант устройства J выход триггера };езульта та  вл етс  выходом устройства,о т л и ч а .га щ е е с   тем, что, с целью повышени  достовер1.ости работы , в .него введены блок синхронизации , счетчик, регистр; первый и второй элементы задерлсгси: и группа элементов ШШ, причем блок управлени  coAep-iRiJT счетчик, деццтфратор, rpi/.viny элеме.нто.в ИЛИ-НЕ, блок сравнен.и 5

формирователь импульсов по переднему фронту сигнала,формирователь импульсов по заднему фронтусигнала, группу ограничительных резисторов и

группу тумблеров задани  количества рэ.зр дов сравнени , мажоритарный элемент, усилитель, информационный вход устройства подключен к информационному входу, блока синхронизации

входных сигналов, выход которого

соединен с информационньм входом блока пам ти, тактовый вход устройства подключен к тактовому входу блока сргнхронизадии, к счетному входу счетчика , к входам формирователей импульсов по переднему и заднему фронтам сигнала, к входу блока управлени , к входу усилител , первому входу малсоритарного элемента блока управлединена с первыми выводами ограничительных резнстороЕ группы и подвиж1ШМИ контакта.ми группы тумблеров блока, управлени , неподвижные конни  и через первый элемент задержки к входу управлени  записью регистра , установочный вход устройства соединен с установочными входами .счетчика и регистра, выходы разр дов счетчика подключены к адресным входам блока пам ти, выход старшего выходного разр да, счетчика соединен с суммируюнщм входом счетчика блока управлени , выходы элементов ИЛИ-НЕ группы блока управлени  соединены с входами управлени  выборкой блока пам ти,, а выход уси.1ител  блока управ , .ени  - с входом управлени  заГ1ксь чтен .р$е блока пам ти, выходы разР- ДОз блока пам. тн соединены с ин (рормадионными входам.и регистра, выходы которого подключены соответственно к вхо74ам элементов ИЛИ группы, выходы которых подключены к входам б.гиока а.)1ализа количества единид,второй выход .первого элемента задержки гю.дключен к входу второго элемента задержки,, выход которого соединен со счетньга входом триггера результата .; информационный вход которого подключен к выходу бло.ка сравнени , 3 б.локе управлени  установочН .Ы.Й вход, счетчика соединен с вторьш входом и пькодом мажоритарного элемента блока управлени , выходы разр дов счетчзпса соединены с информащ-юнными входами дешифратора и с первой группой входов блока сравнени . 55 тора  группа входов которого сое 1 такты которого подключены к входу логической единицы устройства,вторые выводы ограничительных резисторов группы подключены к входу логического нул  устройства, выход блока срав нени  соединен с третьим входом мажоритарного элемента блока управлени , выход формировател  импульсов по переднему фронту блока управлени  соединен с тактовым входом дешифратора блока управлени , выходы которого подключены к первым входам элементов ИЛИ группы блока управлени , вторые входы которых соединены между собой и подключены к выходу формиро348 вател  импульсов по заднему фронту сигнала блока управлени , блок синхронизации содержит первый и второй D-триггеры, причем информационный вход блока синхронизации соединен с S-вхрдом первого D-триггера, тактовый вход соединен с С-входами первого и второго D-триггеров, пр мой выход первого D-триггера соединен с D-входом второго D-триггера, вход логического нул  устройства подключен к D-входу первого D-триггера и S-входу второго D-триггера, выход которого  вл етс  выходом блока синхронизации .

cpi/е.З

t3

r-5

Фмг. 5

4-

Ei

IP

-

&e

Ig1

Ci

§

Claims (1)

1. Ф о рм у л а и зоб р е т е н и я

   Устройство для сортировки информации, содержащее блок анализа количества единиц, блок сравнения,·блок памяти, блок управления;, причем выходы блока·анализа количества единиц соединены с первой группой входов блока сравнения, вторая группа входов которого является входами констант устройства, выход триггера результата является выходом устройства,о тл и ч а га щ е е с я тем, что, с целью повышения достоверности, работы, в пего введены блок синхронизации, счетчик, регистр, первый и второй элементы задержки и группа элементов ИЛИ, причем блок управления содержит счетчик, дешифратор, группу элементов ИЛИ-HE, блок сравнения, формирователь импульсов по переднему фронту сигнала,' формирователь импульсов по заднему фронту сигнала, группу ограничительных резисторов и 5 группу тумблеров задания количества разрядов сравнения, мажоритарный элемент, усилитель, информационный вход устройства подключен к информационному входу, блока синхронизации 10 входных сигналов, выход которого •соединен с информационным входом блока памяти, тактовый вход устройства подключен к тактовому входу блока синхронизации, к счетному входу счет15 чика, к входам формирователей импульсов по переднему и заднему фронтам сигнала, к входу блока управления, к входу усилителя, первому входу мажоритарного элемента блока управле20 пия и через первый элемент· задержки - к входу управления записью регистра, установочный вход устройства соединен с установочными входами .счетчика, и регистра, выходы разрядов 25 счетчика подключены к адресным входам блока памяти, выход старшего выходного разряда, счетчика соединен с суммирующим входом счетчика блока управления, выходы элементов ИЛИ-НЕ 30 группы блока управления соединены с входами управления выборкой блока памяти, а выход усилителя блока управления - с входом управления запись-чтение блока памяти, выходы раз35 рядов блока памяти соединены с информационными входами регистра, выходы которого подключены соответственно к входам элементов ИЛИ группы, выходы которых подключены к входам 40 блока анализа количества единиц,второй выход первого элемента задержки подключен к входу второго элемента задержки, выход которого соединен со счетным входом триггера ре45 эудьтата, информационный вход которого подключен к выходу блока сравнения, в блоке управления установочный вход счетчика соединен с вторым входом и выходом мажоритарного эле® мента, блока управления, выходы разрядов счетчика соединены с информационными входами дешифратора и с первой группой входов блока сравнения,

   5 вторая группа входов которого соединена с первыми выводами ограничительных резисторов группы и подвиж' кыми контактами группы тумблеров блока управления, неподвижные кон7 такты которого подключены к входу логической единицы устройства,вторые выводы ограничительных резисторов группы подключены к входу логического нуля устройства, выход блока срав- 5 нения соединен с третьим входом мажоритарного элемента блока управления, выход формирователя импульсов по переднему фронту блока управления соединен с тактовым входом дешифратора блока управления, выходы которого подключены к первым входам эле- вателя импульсов по заднему фронту сигнала блока управления, блок синхронизации содержит первый и второй D-триггеры, причем информационный вход блока синхронизации соединен с S-вхрдом первого D-триггера, тактовый вход соединен с С-входами первого и второго D-триггеров, прямой выход первого D-триггера соединен с D-входом второго D-триггера, вход логического нуля устройства подключен ' к D-входу первого D-триггера и ψυ?Ζ сриеЗ

   Фи?:. 6 вход