SU1739481A1 - Устройство дл предварительной фильтрации входных сигналов узкополосных цифровых фильтров - Google Patents

Abstract

Изобретение относитс  к цифровой измерительной технике и может быть использовано в цифровых системах обработки информации, цифровой фильтрации и спектрального анализа . Цель изобретени  - повышение избирательности . Устройство дл  предварительной фильтрации входных сигналов узкополосных цифровых фильтров содержит аналого-цифровой преобразователь 1, блок 2 умножени  преобразователи кода 3 и 8, сумматор 4, мультиплексор 7, регистры 5 и 6, блок 12 пам ти , управл емый инвергор 11, дешифратор 13, буферный регистр 9, генератор 14 опорной частоты блок 15 управлени  5 ил

Description

,GO Ю

;4

Изобретение относитс  к цифровой измерительной технике и может быть использовано в цифровых системах обработки информации, цифровой фильтрации и спектрального анализа.

Цель изобретени  - повышение избирательности .

На фиг, 1 приведена структурна  схема устройства дл  предварительной фильтрации входных сигналов узкополосных цифровых фильтров; на фиг. 2 - функциональна  схема возможного варианта реализации блока управлени ; на фиг. 3 - временные диаграммы процесса формировани  кодом отсчетов опорного сигнала; на фиг. 4 и 5 - временные диаграммы работы предлагаемого устройства и блок управл чи .

Устройство дл  предвп,,лгельной фильтрации входных сигналов узкополосных цифровых фильтров содержит аналого-цифровой преобразователь (АЦП) 1, блок 2 умножени , первый преобразователь 3 кода, сумматор 4, первый 5 и второй 6 регистры, мультиплексор 7, второй преобразователь 8 кода, буферный регистр 9, реверсивный счетчик 10, управл емый инвертор 11. блок 12 пам ти, дешифратор 13, генератор 14 опорной частоты и блок 15 управлени  (фиг. 1).

Цифровой вход АЦП 1 подключен к первому входу блока 2 умножени , выход которого через первый преобразователь 3 кодов подключен к первому входу сумматора 4 выход сумматора 4 через первый регистр 5 подключен к первому входу мультиплексора 7, а через второй регистр 6 - к второму входу мультиплексора 7, причем выход мультиплексора 7 непосредственно соединен с вторым входом сумматора 4 и через второй преобразователь кода 8 с входом буферного регистра 9, выход реверсивного счетчика 10 через последовательно соединенные управл емый инвертор 11 и блок 12 пам ти св зан с вторым входом блока 2 умножени , а входы пр мого и обратного счета реверсивного счетчика 10 подключены соответственно к второму и третьему выходам блока 15 управлени , при этом первый вход блока 15 управлени  соединен с выходом генератора 14 опорной частоты, второй вход - с выходом Конец преобразовани  аналого-цифрового преобразовател  1, третий вход - с Р-выходом реверсивного счетчика 10, четвертый вход с Р выходом реверсивного счетчика 10, п тый вход через дешифратор 13 соединен с выходом управл емого инвертора 11, а остальные выходы блока 15 управлени  соответственно подключены: первый - к входу Пуск - к входу Пуск аналого-цифрового преобразовател  1, четвертый - к объединенным управл ющим

входам мультиплексора 7 и управл емого инвертора 11,п тый - к синхровходу первого регистра 5, шестой - к входу Сброс первого регистра 5, седьмой - к синхровходу буферного регистра 9, восьмой - к входу Сброс второго регистра 6, дев тый - к синхровходу второго регистра 6, дес тый выход блока 15 управлени   вл етс  синх- ровыходом устройства, а вход аналого-циф0 рового преобразовател  1 и выход буферного регистра 9 служат соответственно сигнальными входом и выходом устройства .

Блок 15 управлени  содержит Т-триггер

5 16, RS-триггеры 19, 29 и 36, инверторы 17, 27 и 28, логические элементы И 18, 20, 23. 25, 34, 37 и 38. логические элементы И-НЕ 31 и 32, логические элементы ИЛИ 24, 33 и 35 и элемент 26 задержки (фиг. 2).

0Первый вход 39 блока управлени  подключен к счетному входу Т-триггера 16 и объединенным первым входам элементов И 20 и 21 и инвертора 17. Первый выход Т- триггера 16 соединен с первым выходом 40

5 блока 15 управлени  и вторым входом элемента И 18, выход которого подключен к S-входу RS-триггера 19. При этом R-вход этого триггера св зан с общей точкой, объедин ющей второй вход 41 блока 15управле0 ни  и вход инвертора 30. Пр мой выход RS-триггера 19 подключен к объединенным вторым входам элементов И 20, 37 и четвертому выходу 53 блока 15 управлени , а инверсный выход этого триггера соединен с

5 объединенными вторыми входами элементов И 21 и 38. Первые входы элементов И 37 и 38 объединены между собой и подключены к пр мому выходу RS-триггера 36. При этом выходы этих элементов соответственно св 0 заны с шестым 46 и восьмым 47 выходами блока 15 управлени . Третий вход 43 блока 15 управлени  через инвертор 27 подключен к S-входу RS-триггера 29 и первому входу элемента ИЛИ 33, а четвертый вход 42

5 блока 15 управлени  св зан с R-входом RS- триггера 29 и вторым входом элемента ИЛИ 33 через инвертор 28. Пр мой и инверсный выходы RS-триггера 29 соответственно подключены к первым входам элементов И-НЕ

0 31 и 32, вторые входы которых объединены и соединены с выходом инвертора 30. Выход элемента И-НЕ 31 подключен к третьему выходу 44 блока 15 управлени  и первому входу элемента И 22, а выход элемента И5 НЕ 32 соединен с вторым выходом 45 блока 15 управлени  и первым входом элемента И 23. При этом выходы элементов И 22 и 23 через элемент ИЛИ 24 св заны с первым входом элемента И 25, второй вход которого соединен с п тым входом 50 блока 15 управлени . Выход элемента И 25 через элемент 26 задержки подключен к седьмому выходу 49 блока 15 управлени  и S-входу RS-триг- гера 36, R-вход которого соединен с выходом элемента ИЛИ 35. При этом первый вход элемента ИЛИ 35 подключен к общей точке, объедин ющей между собой выход элемента И 20, второй вход элемента И 22 и дев тый выхдд 51 блока 15 управлени , а второй вход элемента ИЛИ 35 св зан с об- щей точкой, объедин ющей выход элемента И 21, второй вход элемента И 23, п тый выход 52 блока 15 управлени  и второй вход элемента И 34. Кроме того, выход элемента И 34 подключен к дес тому выходу 48 блока 15 управлени , а первый вход этого элемента соединен с выходом элемента ИЛИ 33.

Устройство работает следующим образом .

Каждый очередной код xi мгновенного значени  исследуемого сигнала x(ti) с информационного выхода АЦП 1 поступает на первый вход блока 2 умножени , на второй вход которого подаетс  код уц кусочно-гармонической весовой функции yi(ti) с выхода блока 12 пам ти. На выходе блока 2 умножени  формируетс  код произведени  xi yii, который, проход  через первый преобразователь 3 кода, преобразуетс  в дополнительный. С выхода первого преоб- разовател  3 кода этот код подаетс  на первый вход сумматора 4, на второй вход которого по команде блока 15 управлени  через мультиплексор 7 выдаетс  код содержимого первого регистра 5. На выходе сумматора 4 формируетс  сумма кода содержимого первого регистра 5 и дополнительного кода произведени  xi уц, котора  по команде блока 15 управлени  записываетс  в первый регистр 5. Далее по команде блока 15 управлени  происходит выдача с выхода блока 12 пам ти на второй вход блока 2 умножени  кода y2i кусочно-гармонической весовой функции y2(ti). При этом на выходе блока 2 умножени  формируетс  пр мой код произведени  xi y2i. По команде блока 15 управлени  результат этого произведени  суммируетс  (в дополнительном коде) с соедржимым второго регистра 6, а полученна  сумма записываетс  в этот же регистр.

На этом цикл обработки входного кода xi заканчиваетс  и начинаетс  обработка следующего кода хн-1 и так далее.

Рассмотрим подробнее процесс форми- ровани  кодов уц и yai кусочно-гармонических весовых функций yi(ti) и y2(ti), которые идентичны друг другу, но сдвинуты по времени на величину At Tg :

yi(ti) - y2(t|- тд);

0)

с s i п te

О t| Гп

У1 («)

С Sin (2 Wo Тд - 0)0 t|) Тд t| 2 Тд ,

О

. t| 0 и t| 2 Гд

(2)

Из соотношени  (2) видно, что период каждой из этих функций равен Т 2 тд, а так значени  кодов весовой функции симметричны относительно момента времени ti тд, то число запоминаемых ее кодов, а следовательно , объем блока 12 пам ти и емкость реверсивного счетчика 10, определ ют из соотношени  Z K/2+1, где К- число отсчетов весовой функции за период.

При таком способе организации пам ти кодов дискретных значений весовых функций yi(ti) и y2(ti) их сдвиг относительно друг друга на врем  тд, осуществл етс  инвертированием выходного кода реверсивного счетчика 10, который циклически измен ет свое состо ние от минимального до максимального и наоборот.

На фиг. 3 изображены временные диаграммы , на которых в виде отсчетов решетчатых функций представлены значени  пр мого кода N(ti) на выходе реверсивного счетчика 10 (фиг. За), значени  соответствующих им кодов функции yi(ti) (фиг. 36), значени  инверсного кода (т|) (фиг. Зв) и соответствующие им значени  кодов функции y2(ti) дл  случа  (Z K/2+1 15).

Процесс формировани  этих кодов заключаетс  в следующем. Предположим, что реверсивный счетчик 10 находитс  в исходном , нулевом состо нии. Тогда на его выходах Р и Р будут соответственно действовать потенциалы уровн  логической единицы и уровн  логического нул , а блок 15 управлени  установитс  в такое состо ние, что импульсы Конец преобразовани  с выхода АЦП 1 будут проходить через него на вход пр мого счета реверсивного счетчика 10. который под действием этих импульсов измен ет свое состо ние от минимального (все нули) до максимального (все единицы). Как только реверсивный счетчик 10 достигнет состо ни  Все единицы потенциалы на его выходах Р и Р соответственно примут значени  логического нул  и логической единицы, вследствие чего последующие импульсы Конец преобразовани  будут поступать уже с третьего выхода 44 блока 15 управлени  на вход обратного счета реверсивного счетчика 10. Этот процесс циклически повтор етс .

Выходной код реверсивного счетчика 10 через управл емый инвертор 11 поступает на адресный вход блока 12 пам ти, на выходе которого формируетс  соответствующий ему код весовой функции. При этом, если с четвертого выхода 53 блока 15 управлени  на управл ющий вход управл емого инвертора 11 поступает потенциал, равный уровню логической единицы, то в управл емом инверторе 11 производитс  инвертирование поступающего на его вход кода, а если этот потенциал равен уровню логического нул , то инвертирование не производитс .

Работа предлагаемого устройства при поступлении очередных кодов xi+m происходит аналогично до тех пор, пока в первом

к регистре 5 не накопитс  сумма Ј xi уц .

i 1

В этот момент блок 15 управлени  формирует команду, по которой выходной код первого регистра 5 через мультиплексор 7 поступает на вход второго преобразовател  8 кода, где он преобразуетс  в пр мой код

1 к

ai 17 X xi УНк i 1

(3)

который записываетс  в буферный регистр 9. После этого на дес том выходе 48 блока 15 управлени  формируетс  синхроимпульс , по которому разрешаетс  считывание содержимого буферного регистра 9 в запоминающее устройство узкополосного цифрового фильтра, а на шестом выходе 46 блока 15 управлени  формируетс  импульс Сброс, под действием которого происходит обнуление первого регистра 5, т.е. производитс  опрос и сброс первого канала двухканального цифрового интегратора. Аналогичным образом, при накоплении

к во втором регистре б суммы ) xi-yai

Ј

i 1

xi yi(i+x/2) блок 15 управлени  форми- I 1

рует управл ющие команды, по которым в буферный регистр 9 записываетс  пр мой код

2

К

- v

i/ Z S 1

Х|

1 к

У2 7 2 к, 1

XI У1(1+К/2) (4)

После этого на дес том выходе 48 блока 15 управлени  вновь формируетс  синхроимпульс дл  узкополосного цифрового фильтра, а на восьмом выходе 47 - импульс Сброс, по которому производитс  обнуление второго регистра 6. Таким образом, про0

5

исходит опрос и сброс второго канала двухканального цифрового интегратора.

При этом период следовани  синхроимпульсов , формируемых на дес том выходе 48 блока 15 управлени , равен Тд интервалу дискретизации входного сигнала узкополосного цифрового фильтра, а врем  интегрировани  в каждом канале предлагаемого устройства составл ет ти 2 rnp , где тпр- врем  преобразовани  АЦП 1, а К - число отсчетов в одном периоде весовой функции.

Таким образом, на выходе буферного регистра 9 формируетс  последовательность кодов. к

X + m У11 дл  нечетных

i N - У

у Јj N | 1

аг

(5)

0

5

0

5

0

5

0

5

1

-гт 2 xl + п У2 - дл  четных i

.. 1 где

(i-1)/2, a (i-2)/2.

На фиг. 4 и 5 представлены временные диаграммы, иллюстрирующие работу блока 15 управлени  и всего устройства в целом. При этом указанные диаграммы изображены дл  случа  , , .

Последовательность тактовых импульсов , формируема  на выходе генератора 14 опорной частоты (фиг. 4а, 5а), поступает через первый вход 39 блока 15 управлени  на вход Т-триггера 16, вход инвертора 17, первый вход элемента И 20 и первый вход элемента Л 21. При этом на пр мом выходе Т-триггера 16 формируетс  последовательность импульсов Пуск, котора  через первый выход 40 блока 15 управлени  (фиг. 46, 56) поступает на вход запуска АЦП 1.

На второй вход 41 блока 15 управлени  с выхода Конец преобразовани  АЦП 1 подаютс  импульсы Конец преобразовани , которые поступают на R-вход RS-триг- гера 19 и через инвертор 30 на вторые входы элементов И 31 и 32 (фиг. 4в, 5в).

По фронту этих импульсов на выходе АЦП 1 формируютс  коды отсчетов мгновенных значений входного сигнала х(т), которые остаютс  неизменными до момента по влени  следующего импульса Конец преобразовани  (фиг. 4г) и поступают на первый вход блока 2 умножени .

На фиг. 5и изображен сигнал на выходе Р реверсивного счетчика 10, который через третий вход 43 блока 15 управлени  поступает на вход инвертора 27. Под действием этого сигнала RS-триггер 29 устанавливаетс  в состо ние Единица, открыва  тем самым элемент И-НЕ 31 дл  прохождени 

импульсов Конец преобразовани  на третий выход 44 блока 15 управлени  и далее на вход обратного счета реверсивного счетчика 10 (фиг. 5м). На четвертый вход 42 блока 15 управлени  подаетс  сигнал с Р выхода реверсивного счетчика 10 (фиг. 5к), который, пройд  инвертор 28, поступает на R-вход RS-триггера 29. Под действием этого сигнала RS-триггер 29 устанавливаетс  в состо ние Ноль, закрыва  тем самым эле- мент И-НЕ 31 и открыва  элемент И-НЕ 32, вследствие чего импульсы Конец преобразовани  будут поступать уже на вход пр мого счета реверсивного счетчика 10 с второго выхода 45 блока 15 управлени  (фиг. 5л). Таким образом происходит изменение направлени  счета реверсивного счетчика 10, на выходе которого формируетс  последовательность кодов NJ от минимального (1)до максимального ) и наоборот (фиг. 4д, 5е). Эти коды поступают на вход управл емого инвертора 11, с выхода которого они подаютс  на входы блока 12 пам ти и дешифратора 13 (фиг. 4ж. 5д). При этом если на управл ющем входе управл емого ин- вертора 11 действует уровень логической единицы, то происходит инвертирование входного кода, а если действует уровень логического нул , то инвертирование не производитс  (фиг. 4е, 5г).

Таким образом имеем следующее

N1-000 0N1-111 7

N2-001 1N2-110 6

N3-010 2№-Ю1 5

N4-011 3N4-100 4

N5-100 4№-011 3

N6-101 51 Гб-010 2

N7-110 6N7-001 1

N8-111 7N8-000 0

Сигнал управлени  дл  управл емого инвертора 11 формируетс  на пр мом выходе RS-триггера 19 и через четвертый выход 53 блока 15 управлени  поступает на управл ющий вход управл емого инвертора 11. Формирование этого сигнала происходит следующим образом. В момент совпадени  высоких логических уровней сигнала Пуск и инверсной последовательности тактовых импульсов на выходе элемента И 18 формируетс  уровень логической единицы, по фронту которого RS-триггер 19 устанавливаетс  в состо ние Единица. Это состо ние сохран етс  до тех пор, пока на R-вход RS- триггера не поступит импульс Конец преобразовани  (фиг. 4в, 5в), по фронту которого триггер возвращаетс  в состо ние Ноль.

В соответствии с адресными кодами, поступающими на вход блока 12 пам ти, на

его выходе формируютс  коды отсчетов опорного кусочно-гармонического сигнала у|(фиг. 4з), которые подаютс  на второй вход блока 2 умножени .

Коды произведений с выхода блока 2 умножени  поступают на вход первого преобразовател  3 кода, где они преобразуютс  в дополнительные коды, которые подаютс  на вход сумматора 4. На второй вход сумматора 4 через мультиплексор 7 выдаетс  код содержимого первого регистра 5 или второго регистра 6 в зависимости от уровн  сигнала, действующего на управл ющем входе мультиплексора 7. При этом высокому уровню этого сигнала соответствует код, хран щийс  во втором регистре 6, а низкому уровню - код, хран щийс  в первом регистре 5. В качестве сигнала управлени  дл  мультиплексора 7 используетс  тот же сигнал, что и дл  управл емого инвертора 11 (фиг. 4е и 5г).

После установлени  на выходе сумматора 4 кода суммы, под действием синхроимпульсов , формируемых на п том и дев том выходах 52 и 51 блока 15 управлени  (фиг. 4и, к, 5 ж, з), проводитс  запись этого кода соответственно в первый регистр 5 или во второй регистр 6 (фиг. 4л, м).

Синхроимпульсы дл  первого регистра 5 формируютс  на выходе элемента И 21 (фиг. 4и, 5ж) в моменты совпадени  высоких логических уровней последовательности тактовых импульсов (фиг. 4а, 5а) и сигнала инверсного сигналу, используемому в качестве управл ющего дл  управл емого инвертора 1 1 и мультиплексора 7 А синхроимпульсы дл  второго регистра 6 (фиг. 4к, 5з) формируютс  на выходе элемента И 20 при совпадении высоких логических уровней последовательности тактовых импульсов (фиг. 4а и 5а) и непосредственно сигнала управлени  управл емого инвертора 11 (фиг. 4е, 5г). При этом выход элемента И 21 через п тый выход 52 блока 15 управлени  подключен к синхровходу первого регистра 5, а выход элемента И 20 через дев тый выход 51 блока управлени  подключен к сичхровходу второго регистра 6.

По окончании каждого цикла интегрировани , т.е. после записи в первый регистр 5 или во второй регистр 6 кода суммы кк

2 1 + т У11 или XI + п У21 произвоГ 1 1

К

дитс  запись кодов - У xi+myn или

к i 1

1 к

-г: xi + п у21 в буферный регистр 9 I 1

исходит это следующим образом.

Синхроимпульсы, формируемые на п том 52 и дев том 51 выходах блока 16 управ- лени , кроме указанных выходов, поступают также на вторые входы соответствующих элементов И 23 и 22, первые входы которых соединены с вторым выходом 45 и третьим выходом 44 блока управлени  соответственно . При этом выходы элементов И 23 и 22 через элемент ИЛИ 24 св заны с первым входом элемента И 25, а второй вход элемента И 25 через п тый вход 50 блока 15 управлени  подключен к выходу дешифратора 13, В зависимости от уровней напр жени , действующих на втором 45 (фиг. 5л) и третьем 44 (фиг. 5м) выходах блока 15 управлени , на первый вход элемента И 25 проход т синхроимпульсы либо с выхода элемента И 22, либо с выхода элемента И 23. Причем, если в это врем  на выходе дешифратора 13 действует высокий уровень напр жени , то указанные синхроимпульсы проход т на выход элемента И 25 откуда они, в свою очередь, поступают на вход элемента 26 задержки и через некоторое фиксированное врем  т3 по вл ютс  на его выходе (фиг. 4п, 5п). Далее через седьмой выход 49 блока 15 управлени  эти импульсы поступают на синхровход буферного регистра 9 и под их действием осуществл етс 

к

или

1

запись кода- xi + m yii

N 1

1 к

т/ X xi + n у21 (фиг. 4р) в буферный реК| -1

гистр 9. При этом деление на число К производитс  путем сдвига разр дов кода на соответствующее число в сторону младших разр дов.

Дешифратор 13 в рассматриваемом примере настроен на код . He трудно заметить, что за один полный цикл пересчета реверсивного счетчика 10 на выходе дешифратора 13 будет сформирован высокий логический уровень напр жени  четыре раза . Однако описанна  выше логика работы блока 15 управлени  обеспечивает формирование синхроимпульса дл  записи кода в буферныйрегистр 9 только в двух случа х когда , при окончании второго счета, и когда , при окончании обратного счета.

Этот импульс, кроме того, поступает также на S-вход RS-триггера 36, устанавлива  его в состо ние Единица, что, в свою очередь, приводит к открыванию элементов И 37 и 38. При этом, если RS-триггер находитс  в состо нии Единица, то высокий логический уровень напр жени  формируетс  на выходе элемента И 37. В противном случае высокий логический уровень напр жени  формируетс  на выходе элемента И

38 . R-вход RS-триггера 36 через элемент ИЛИ 35 св зан с п тым 52 и дев тым 51 выходами блока 15 управлени . Поэтому первый же импульс, по вившийс  на любом

5 из этих выходов, возвращает RS-триггер 36 в состо ние Ноль и элементы И 37 и 38 закрываютс . Таким образом, на выходах этих элементов формируютс  короткие импульсы , которые через выходы 46 и 47 блока

10 15 управлени  поступают на входы Сброс регистров 5 и 6 соответственно (фиг. 4н, о и 5н, о). Под действием этих импульсов указанные регистры устанавливаютс  в состо ние Ноль (фиг, 4л, м), т.е. производитс 

15 операци  Сброс соответствующего канала цифрового интегратора.

Дл  синхронизации работы узкополосного цифрового фильтра, совместно с которым предназначено использовать

20 предлагаемое устройство, на дес том выходе 48 блока 15 управлени  формируютс  соответствующие синхроимпульсы.

Так как информаци  на выходе устройства формируетс  в цифровом виде, то обыч25 но используемый в узкополосном цифровом фильтре блок АЦП становитс  ненужным, а указанные выше синхроимпульсы должны использоватьс  вместо импульсов Конец преобразовани  этого блока.

30Рассмотрим подробнее процесс формировани  этих синхроимпульсов который можно представить в виде следующего логического алгоритма:

35$48 552 X (S43+S42),

(6)

где S48 - сигнал, формируемый на дес том выходе 48 блока 15 управлени  (фиг. 4п и 5п);

Ss2 сигнал, формируемый на п том

выходе 52 блока 15 управлени  (фиг. 4и, 5ж); S43 - сигнал, поступающий с Р-выхода реверсивного счетчика 10 на третий вход 43 блока 15 управлени  (фиг. 5д); $42 - сигнал, поступающий с Р-выхода реверсивного счетчика 10 на четвертый вход 42 блока 15 управлени  (фиг 5к).

Claims (1)

1. При этом логическую операцию инвертировани  осуществл ют соответственно инверторы 27 и 28, операцию логического суммировани  - элемент ИЛИ 33 и операцию логического умножени  - элемент И 34. Таким образом, на выходе элемента И 34 формируютс  импульсы, которые посту- пают на дес тый выход 48 блока 15 управлени  и служат в качестве синхроимпульсов дл  узкополосного цифрового фильтра. Формула изобретени  Устройство дл  предварительной фильтрации входных сигналов узкополосных

   цифровых фильтров, содержащее генератор опорной частоты, блок управлени , реверсивный счетчик и блок умножени , о.т л и - чающеес  тем, что, с целью повышени  избирательности, введены аналого-цифро- вой преобразователь, информационный выход которого подключен к первому входу блока умножени , последовательно соединенные первый преобразователь кода, вход которого соединен с выходом блока умно- жени , сумматор, первый регистр, мультиплексор , выход которого соединен с вторым входом сумматора, второй преобразователь кода и буферный регистр, последова- тельно соединенные управл емый инвертор, информационный вход которого подключен к информационному выходу реверсивного счетчика, и блок пам ти, выход которого соединен с вторым входом блока умножени , дешифратор, вход которого подключен к выходу управл емого инвертора , и второй регистр, информационный вход которого соединен с выходом сумматора, а выход подключен к второму информационному входу мультиплексора, при этом такто- вый вход сигнала Конец преобразовани , первый, второй и третий синхронизирующие входы блока управлени  соединены со- ответственно с выходом генератора

   опорной частоты, с выходом Конец преобразовани  аналого-цифрового преобразовател , с пр мым выходом реверсивного счетчика, с инверсным выходом реверсивного счетчика и с выходом дешифратора, выходы сигнала Пуск, сигнала пр мого счета, сигнала обратного счета, сигнала коммутации, первого сигнала записи, первого сигнала обнулени , второго сигнала записи , второго сигнала обнулени  и третьего сигнала записи блока управлени  соединены соответственно с входом Пуск аналого-цифрового преобразовател , с входом пр мого счета реверсивного счетчика, с входом обратного счета реверсивного счетчика, с объединенными управл ющими входами мультиплексора и управл емого инвертора, с синхровходом первого регистра, с входом сброса первого регистра, с синхровходом буферного регистра, с входом сброса второго регистра и с синхровходом второго регистра , дес тый выход блока управлени   вл етс  синхровыходом устройства дл  предварительной фильтрации входных сигналов узкополосных цифровых фильтров, информационные вход и выход которого  вл ютс  соответственно информационным входом аналого-цифрового преобразовател  и выходом буферного регистра.

   1 JIIJLULLUt

   ШШ-Ut

   (Пи,,

   i

   Ih

   Фиг. 3

   U1Q

   r -LJ- T;: ft

   I z )ПГГгг

   j I

   и u-n-о n n L

   „ , „Ј

   со

   Зоэ со гП П DDT

   TL СГ

   n

   U D U U U U U LT U U U U

   4(

   О HU HZ Г

   5ЛГ 1АПГ П ППАГ

   дс Х У v.r у х g-уж У ) У )С Jv I г Г ПDD GU D 3 П D П D D П ,

   1-I-О-dTTZD-С-СИ-CD СИ СИ II II LZ|j

   полоти и LJ LJ и iririjTrrrcnLj и и и и и и и и и и и и

   fj Mtb

   DC

   IT

   TO

   T 4

   TIT

   U

   и

   1o

   TL СГ

   n

   /v

   9/v e

   L-

   L

   п

   ПП

   L H

   г:

   -I