SU1566341A1

SU1566341A1 - Арифметический расширитель

Info

Publication number: SU1566341A1
Application number: SU884464625A
Authority: SU
Inventors: Василий Васильевич Аристов; Анатолий Васильевич Зарановский; Людмила Ивановна Тарасенко-Зеленая; Алла Александровна Бальва; Владимир Викторович Попков
Original assignee: Институт Проблем Моделирования В Энергетике Ан Усср
Priority date: 1988-07-31
Filing date: 1988-07-31
Publication date: 1990-05-23

Abstract

Изобретение относитс к вычислительной технике, в частности к вычислительным системам со знакоразр дным кодированием информации, и может быть использовано в управл ющих, моделирующих и вычислительных комплексах в качестве сопроцессора. Цель изобретени - расширение функциональных возможностей арифметического расширител в части обеспечени выполнени операции делени . В арифметический расширитель, содержащий N K-разр дных вычислительных модулей 1, блок 2 управлени , блоки 3, 4 управлени первым и вторым параллельными сумматорами, блок 5 согласовани , введены блоки 37, 38 анализа, блок 39 начальной установки, При этом блок управлени снабжен узлом совпадени , элементом задержки, а блок согласовани - двум коммутаторами, двум регистрами и триггером. 7 ил., 2 табл.

Description

bi

О5 0

со

Јь

31566341

анализа, блок 39 начальной установки. При этом блок управлени снабжен узлом совпадени , элементом задержки,

а блок согласовани - двум коммутаторами , двум регистрами и триггером. 7 ил,, 2 табл.

Изобретение относитс к цифровой вычислительной технике, в частности к вычислительным системам со знако- разр дным кодированием информации, и может быть использовано в управл ющих , моделирующих и вычислительных машинах в качестве сопроцессора

Цель изобретени - расширение функциональных возможностей арифметического расширител в части обеспечени операции делени .

На фиг. 1 изображена блок-схема арифметического расширител ; на фиг„ 2 - блок-схема К-разр дного вычислительного модул ; на фиг0 3 - схема блока анллиза; на фиг„ 4 - схема блока согласовани ; на фиг.5 - схема блока начальной установки; на фиг„ 6 - схема блока управлени ; на

фиг. 7 - временные диаграммы работы.

В табл. 1 и 2 представлена логика работы блоков анализа при формировании цифр частного„

Арифметический расширитель (фиг01) содержит п К-разр дных вычислительных модулей 1, блок 2 управлени , блок 3 управлени первым параллельным сумматором , блок 4 управлени вторым параллельным сумматором, блок 5 согласовани , запускающий вход 6 соединен с запускающим входом блока управлени и запускающими входами 7 каждого К-разр дного вычислительного модул , вторые синхронизирующие входы 8 которых соединены между собой и с вторым синхронизирующим выходом блока 2 управлени , обнул ющий выход которого соединен с обнул ющими входами 9 каждого из К-разр дных вычислительных модулей и обнул ющим входом блока 5 согласовани , первый и второй синхронизирующие входы которого соединены с первым синхронизирующим выходом блока 2 управлени , первыми синхронизирующими входами 10 каждого из К-разр дных вычислительных модулей и вторым синхронизирующим выходом блока 2 управлени соответственно. Вход 11 внешней синхронизации соединен с входом внешней синхронизации блока 2 управ0

5

0

5

0

5

0

5

0

5

лени , выход останова которого соединен с выходом 12 останова арифметического расширител , управл ющий вход 13 которого соединен с управл ющим входом блока 2 управлени и управл ющими входами блоков 3 и 4 управлени первым и вторым параллельными сумматорами .

Первый последовательный вход 14 ариметического расширител соединен с первым входом блока 3 управлени первым параллельным сумматором, а второй последовательный вход 15 устройства соединен с первым входом блока 4 управлени вторым параллельным сумматором . Перва информационна входна шина 16 арифметического расширител соединена с первыми информационными входами 17 каждого из К-разр дных вычислительных модулей 1, вторые информационные входы 18 которых соединены между собой и информационной входной шиной 19 арифметического расширител , информационна выходна шина 20 которого соединена с первым и вторым информационными параллельными выходами блока согласовани и с первым информационным выходом 21 каждого из К-раэ- р дных вычислительных модулей, вторые информационные выходы 22 которых соединены между собой и второй информационной выходной шиной 23 арифметического расширител ,,

Первые 24 и вторые 25 информационные последовательные выходы каждого из предыдущих К-разр дных вычислительных модулей соединены с первым 26 и вторым 27 информационными последовательными входами соответственно последующего К-разр дного вычислительного модул . Третий информационный последовательный вход 28 каждого предыдущего К-разр дного вычислительного модул соединен с третьим информационным последовательным выходом 29 последующего К-разр дного модул с Четвертый 30 и п тый 31 информационные последовательные выходы первого К-разр дного вычислительного модул соединены с вторыми входами блоков 3 и 4 управлени первым

515

и вторым параллельными сумматорами соответственно .

Шестой информационный последовательный выход 32 первого К-разр дного вычислительного модул соединен с последовательной входной информационной шиной блока 5 согласовани , перва входна шина переносов которого соединена с вторым выходом 33 положи т ель ного и отрицательного переносов первого К-разр дного вычислительного модул , а втора входна шина переносов блока 5 согласовани соединена с первым выходом 34 положительного и от- рицательного переносов первого К-разр дного вычислительного модул Первый 35 и второй 36 входы положительного и отрицательного переносов каждого предыдущего К-разр дного вычисли- тельного модул соединен с первым 34 и вторым 33 соответственно входами положительного и отрицательного переносов каждого последующего модул . Перва и втора информационные последопп тельные выходные шины блока 5 согласовани соединены с первой 26 и второй 27 информационными последовательными входами первого К-разр дного вычислительного модул .

Кроме того, арифметический расширитель содержит первый 37 и второй 38 блоки анализа, блок 39 начальной установки. Выход блока 3 управлени первым параллельным сумматором соединен с входной шиной сигналов управлени параллельным сумматором второго блока 38 анализа, а выход - управлени вторым параллельным сумма о- ром соединен с входной шиной сигналом управлени параллельным оучмат ор -м первого блока 37 анализа. Вмхолпа шина сигналсь управпенш; параллельным сумматором второго блока ЗР анализа соединена с вх JJ;OM АО управле- ни первым парамчечьним сумматором .каждого К-ра р дн го вычислптелыц го модул и первым и вторым информационными входами блока 5 согласовани , а выходна шина сигналов управлени па- раллельным сумматором первого блика 37 анализа соединена с входом М управлени вторым параллельным сумматором каждого К-разр дного вычислительного модул и третьим и четвертым ин- формационными входами блока согласовани .

Входы знака делител каждого блока 37 и 38 анализа соединены с выхо ,)

дом знака блока 39 начальной устаноь

ки, а входы режима блоков 37 и 38 ан. лиза соединены с входом 42 режима усi ронства-и входом ре-кима блока 5 согла совани , перва в эдна пина переносов которого соединена с входом поло- жит льного и отрицательного переносов блока 39 начальной установки. Входна 1шна блока логических элементов первого блока 37 анализа соединена с пор BLIM выходом 34 положительного и отрицательного переносов первого К-разр д- н.;го вычислительного модул , а входна шина блока логических элементов второго блока 38 анализа соединена с выходом установки блока 39 начальной установки, выход занесени которого соединен с установочными входами 43 каждого из К-разр дных вычислительных модулей

Обнул ющий вход блока 39 начальной установки соединен с обнул ющим выходом блока 2 управлени , а синхронизирующий вход блока 39 начальной установки соединен с первым синхронизирующим входом блока 5 согласовани . Bxoj, начального занесени и первый и второй информационные входы блока 39 начальной установки соединены соответственно с выходом начального занесени блока 2 управлени , ncpiон информационной входной :чнной 16 и второй информационной входной шиной 19. Вход режима блока 2 управлени соединен с входом 42 П тый информационный вход Схтока 5 согласовани соединен о первой информационной выходной шиной первого I -разр дного вычислительного модул .

Каждый К-разр дный вычислительный модуль 1 (фиг, 2) содержит первый 4 и второй 45 параллельные сумматоры, первый 46 и второй 47 параллельные регистры, третий 48, четвептый 49 и п тый 50 регистры, первый 51 и второй )-. вычитатели., Причем информационный вход первого параллельного регистра 46 соединен с первьгч информационным входом 17 К-разр дного вычислительного молул , управл ющий вход первого параллельного регистра 46 соединен с управл ющим входом п того регистра 50 и запускающем входом 36 К-разр дного вычислительного модул , а вьгход первого параллельного регистра 46 соединен с первым информационным входом первого параллельного сумматора 44 и вторым информационным входом второго

7156

параллельного сумматора 45 Выходы первого и второго параллельных сумматоров соединены с первым информационным входом второго параллельного сумматора 45 и-информационным входом второго параллельного регистра 47 соответственно , выход второго параллельного регистра соединен с вторым информационным входом первого параллельного сумматора 44 и входной информационной шиной первого вычитател 51, выход которого соединен с первым информационным выходом 21 К-разр дного вычислительного модул , первый 26 и второй 27 информационные последовательные входы которого соединены с последовательными входами соответственно третьего 48 и четвертого 49 регистров , обнул ющие входы которых соеди- йены между собой, обнул ющим входом второго регистра 47 и обнул ющим входом 9 К-разр дного вычислительного модул .

Первый синхронизирующий вход 10 К-разр дного вычислительного модул соединен с входом синхронизации второго параллельного регистра 47, а второй синхронизирующий вход 8 К-разр дного вычислительного модул соединен с синхронизирующими входами п того регистра 50 и третьего 48 и четвертого 49 регистров. Последовательный выход п того регистра 50 соединен с третьим информационным последовательным выходом 29 К-разр дного вычислительного модул , второй информационный вход 18 которого соединен с информационным входом п того регистра 50, первый и второй выходы старшего раз- р да которого соединены с четвертым 30 и п тым 31 информационными последовательными выходами К-разр дного вычислительного модул соответственно , вход 40 управлени первым парал- лельным сумматором которого соединен с управл ющим входом первого параллельного сумматора 44, выход положительного и отрицательного переносов которого соединен с выходом 34 поло- жительного и отрицательного переносов К-разр дного вычислительного модул .

Вход 41 управлени вторым параллельным сумматором К-разр дного вычислительного модул соединен с уп- равл ющим входом второго параллельного сумматора 45, выход положительного и отрицательного переносов которого соединен с вторым выходом 33

8

положительного и отрицательного переносов К-разр дного модул . Выход старшего разр да второго параллельного регистра 47 соединен с шестым информационным последовательным выходом 32 К-разр дного вычислительного модул , второй информационный выход 22 которого соединен с выходом второго вычитател 52, входна информационна шин которого соединена с выходом четвертого регистра 49 и выходом третьего регистра 48, последовательные выходы которых соединены с вторым 25 и первым 24 последовательными выходами К- разр дного вычислительного модул соответственно .

Первый 35 и второй 36 входы положительного и отрицательного переносов К-разр дного вычислительного модул соединены с входами положительного и отрицательного переносов первого 44 и второго 45 параллельных сумматоров соответственно, а третий информационный последовательный вход 28 вычислительного модул соединен с последовательным входом п того регистра 50. Кроме того, установочный вход 43 К- разр дного вычислительного модул соединен с установочным входом второго параллельного регистрас

Первый 37 и второй 38 блоки анализа идентичны Каждый из блоков анализа содержит (фиг. 3) узел 53 логических элементов и коммутатор 54. Причем входна информационна шина 55 каждого из блоков 37 и 38 анализа соединена с первым, вторым,третьим и четвертым входами узла 53 логических элементов . Вход 56 знака делител каждого блока анализа 37 и 38 соединен с входом знака числа узла 53 логических элементов, первый, второй, третий и четвертый выходы которого соединены с первым, вторым, третьим и четвертым входами соответственно коммутатора 54, п тый, шестой, седьмой и восьмой входы которого соединены с входной шиной 57 сигналов управлени параллельным сумматором. Вход 58 режима каждого из блоков анализа соединен с управл ющим входом коммутатора 54, а первый , второй, третий и четвертый выходы коммутатора 54 соединены с выходной шиной 59 сигналов мтравлени па-, раллельными сумматорами бчоков.

Блок 5 согплссмини (фиг. 4) содержит первый 60, P i.ip -ж М и третий 62

регистры, первый 63 т- второй 64 триггеры , первый 65, второй 66, третий 67 и четвертый 68 сумматоры-вычитате- ли и двухразр дмый последовательный знакоразр дный сумматор 69, первый вход которого соединен последовательной входной информационной шиной 70 блока 5 согласовани , Первач входна шина 71 переносов блока 5 согласова- ни соединена с первым информационным входом первого регистра 60, второй информационный вход которого соединен с второй входной шиной 72 переносов блока 5 согласовани и с вторым входом двухразр дного последовательного зна- кораэр дного сумматора 69, третий, четвертый и п тый входы которого соединены с первым, вторым и третьим выходами первого регистра 60 соответст- венно, обнул ющий и синхронизирующий входы которого соединены с обнул ющим 73 и первым синхронизирующим 74 входами блока 5.

Первый, второй, третий и четвертый выходы двухразр лного последовательного знакоразр дного сумматора 69 соединены с первым, вторым третьим и четвертым информационными входами соответственно второго регистра i 1, а вы- ход значений промежуточного результата двухразр дного последовательного знакоразр дного сумматора 69 соединен с информационным входом второго триггера 64, обнул ющий и синхронизирую- щий входы которого соединены с обнул ющим и синхронизирующим входами соответственно первого регистра 60 и обнул ющим и синхронизирующим входами соответственно второго регистра 61. Обнул ющий вход первого триггера 63 соединен с обнул ющим входом третьего регистра 62 и второго триггера 64, выход которого соединен с входом значений промежуточного результата двух- разр дного последовательного знакоразр дного сумматора 69 и первым входом третьего сумматора-вычитател 67.

Синхронизирующий вход первого триггера 63 соединен с синхронизирующим входом третьего регистра 62 и вторым синхронизирующим входом 75 блока 5. Выход первого триггера 63 соединен с первой входной шиной первого сумматора-вычитател 65 и первым информаци- онным входом третьего регистра 62, первый, второй, третий и четвертый выходы которого соединены с первой 76 и второй 77 соответственно информационными последовательными выходными тинами блока. Второй информационный нход третьего регистра 62 соппнгн с первой входной шнноГ) первого гуммато- ра-вычитател 65, 1ретий и четвертый информационные их пы третьего регистра 6- соединены с второй входной шиной первого сумматора-вычптател 65, котора также соединена с первым и третьим выходами третlего регистра 62, второй и четвертый, выходы которого соединены с первой входной шиной первого сумматора-вычитател 65, выход которого соединен с первым информационным параллельным выходом 78 блока,

Информационный вход первого триггера 63 соединен с перво- входной шиной второго сумматора-вычитател 66, выхо которого соединен с вторым информационным параллельным выходом 79 блока. Второй, третий и четвертый входы третьего сумматора-вычитател 67 соединены с третьим, вторым и первым выходами соответственно первого регистра 60. Первый и второй входы четвертого сумматора-вычитател соединены с вторым и первым выходами соответственно первого регистра.

Кроме того, блок 5 содержит четвертый 8С и п тый 81 регистр, третий триггер 82, первый 83 и второй 84 мультиплексоры. Второй мультиплексор 84 имеет информационные входы с первого по четырнадцатый, а в ыхгды - с пер- РОГО по седьмой. Первый, второй, четвертый и шестой выходы второго мультиплексора 84 соединены с второй входной шиной второго сумматора-вычитател 66, третий, п тый и седьмой выходы второго мультиплексора 84 соедиье- ны с первой входной шиной второго сумматора-вычитател 66, первый, второй, третий и четвертый выходы первого мультиплексора 83 соединены с третьим, вторым и четвертым входами третьего регистра 62 и информационным входом первого триггера 63 соответственно.

Обнул ющие входы четвертого 80, п того 81 регистров и третьего триггера 82 соединены между собой и обнул ющим входом 73 блока согласовани , а синхронизирующие входы четвертого 80 и п того 81 регистров и третьего триггера 82 соединены между собой и первым синхронизирующим входом 74 блока 5о Входы управлени первым 83 и вторым 84 мультиплексорами соеднне11 .156

ны меаду собой и входом режима блока

5. Первый 85, второй 86, третий 87 и четвертый 88 информационные входы блока 5 соединены с первым, вторым, третьим и четвертым информационными входами четвертого регистра 80, первый , второй, третий и четвертый выходы которого соединены с первым, вторым , третьин и четвертым ииформацион- ными входами п того регистра 81.

Первый, второй, третий, четвертый, п тый и шестой информационные входы первого мультиплексора 83 соединены с первым, вторым, третьим и четвер- тым выходами второго регистра 61 и первым и вторым выходами п того регистра 81. Третий выход п того регистра 81 соединен с информационным входом третьего триггера 82 и первым информационным входом второго мультиплексора 84. Седьмой и восьмой входы первого мультиплексора 83 соединены с выходом третьего триггера 82 и четвертым выходом п того регистра 81 соот- ветственно. Первый, второй, третий и четвертый выходы четвертого регистра 80 соединены с вторым, третьим, четвертым и п тым соответственно входами второго мультиплексора 84. Первый и второй входы четвертого регистра 80 соединены соответственно с шестым и седьмым входами второго мультиплексо- ра 84. Восьмой, дев тый, дес тый, одиннадцатый и двенадцатый входы второго мультиплексора 84 соединены с первым, вторым и третьим выходами третьего сумматора-вычитател 67 и первым и вторым выходами четвертого сумматора-вычитател 68 соответственно. Тринадцатый вход второго мультиплексора 84 заземлен, четырнадцатый вход второго мультиплексора 84 соединен с п тым информационным входом 89 блока 5 согласовани .

Блок 39 начальной установки (фиг. 5 содержит элементы И 90 и 91, триггер 92 знака делител , регистр 93 начальной установки второго блока анализа. Первый вход регистра 93 соединен с первым входом триггера 92 знака делител и с обнул ющим входом 94 блока, первый информационный вход 95 которого соединен с вторым входом триггера 92 знака делител , третий вход кото- рого соединен с первым входом элемента И 90, входом 96 начального занесени блока 39 начальной установки и первым входом элемента И 91. Синхро

, 0 5 0 Q

0 с

5

112

визирующий вход регистра 93 начальной установки второго блока анализа соединен с синхронизирующим входом 97 блока 39 начальной установки. Второй информационный вход 102 блока 39 начальной установки соединен с вторым входом элемента И 90 и вторым входом элемента И 91, выход которого соединен с вторым входом регистра начальной установки второго блока анализа. Вход 98 положительных и отрицательных переносов блока соединен с третьим входом регистра 93 начальной установки второго блока анализа, выход которого соединен с выходом 99 установки блока 39 начальной установки, выход 100 знака которого соединен с выходом триггера 92 знака делител ,, Выход элемента И 90 соединен с выходом 101 занесени , блока 39 начальной установки .

Блок 2 управлени (фиг. 6) содержит первый 103 и второй 104 элементы задержки, триггер 105 управлени , генератор 106 импульсов, коммутатор 107, счетчик 108 импульсов и формирователь 109 импульсов, выход которого соединен с обнул ющим входом счетчика 108 импульсов и обнул ющим выходом

110блока 2 управлени . Выход счетчика 108 импульсов соединен с выходом

111останова блока и с обнул ющим входом триггера 105 управлени , выход которого соединен с управл ющим входом генератора 106 импульсов, выход которого соединен с первым информационным входом коммутатора 107, выход которого -оединен со счетным входом счетчика 108 импульсов, входом второго элемента 104 задержки и первым синхронизирующим выходом 112 блока 2,

Второй синхронизирующий выход 113 и запускающий вход 114 блока 2 соединены с выходом второго элемента 104 задержки и входом формировател 109 импульсов соответственно Вход 115 внешней синхронизации и управл ющий вход 116 блока соединены с вторым информационным и управл ющим входами коммутатора 107 соответственно. Выход первого элемента 103 задержки соединен с установочным входом триггера 105 управлени .

Кроме того, блок 2 управлени содержит третий элемент 117 задержки и узел 118 совпадени Вход третьего элемента 117 задержки соединен с выходом формировател 109 импульсов, а

выход - с входом первого элемента 103 задержки и первым входом узла 118 con- падени , второй вход которого соединен с входом 119 режима блока 2 управлени , а выход - с выходом 120 начального занесени блока 2.

Работу арифметического расширител рассмотрим дл случа выполнени операции делени (работа при умножении аналогична работе известного расширител ) .

Вначале выбираетс режим работы, дл чего на управл ющий вход 13 и

лепил, поступающие значени делите; в параллельном дополнительном коде преобразуютс в параллельный знакорач- р дный код Бута с помощью монтажного соединени , а занесение делимого сразу же происходит в параллельном зн - коргзр дном коде.

Далее, в блоке 2 управлени через jg врем Ј, , обусловленное задержкой распространени импульса через третий 117 II первый 103 элементы задержки и временем срабатывани триггера

105 управлени , производитс запуск вход режима 42 подаютс соответствую- ,5 генератора 106 импульсов, с синхрони- щие сигналы Работа начинаетс с пода- зирующего выхода которого через комму- чи на запускающий вход 6 единичного импульса произвольной длительности. При поступлении этого импульса на зататор 107 на вход счетчика 108 импульсов поступает синхронизирующа сери импульсов с периодом Т841Ч. Эта же сепускакщий вход 114 блока 2 управлени , 20 ри импульсов поступает на первый син

который вл етс входом формировател 109 импульсов блока 2 управлени , формирователь импульсов вырабатывает отрицательный импульс, по которому производитс установка ц О второго

TCMI+ тсмг+ ТБА

31

Lt c

31

+ Т

PI

47, третьего 48 и четвертого 49 регистров в каждом К-разр дном вычислительном модуле 1, первого 60, второго 61, третьего 62, четвертого 80 и п того 81 регистров и первого 63, второго 30 Де ТС(М7 - врем срабатывани 64 и третьего 82 триггеров блока 5 согласовани , счетчика 108 импульсов блока 2 управлени , триггера 92 знака делител блока 39 начальной установки и регистра УЗ начальной установки первого блока анализа блока 39 начальной установки.

Запись делител производитс в первый регистр 46 К-рачр дных вычислительных модулей по переднему фронту запускающего импульса. Запись делимого производитс РО пторои регистр 47 вычислительных модулей по совпаденпы сигналов кола операции (деление) и переднему фронту задержанного третьим .,- осуществл етс следующим образом. На элементом 117 задержки выкидного им- первом шаге осуществл етс процесс на- пульса формировател 109 импульсов хождени частичного остатка и опреде- блока 2 управлени . Кроме того, по лени первых двух цифр частного путем этому же сигналу производитс занесе- суммировани либо вычитани делител ние начальных условий в регистр 93 из делимого первым IT вторым параллель- чальнои устаниики второго блока 38

35

40

первого и второго пара тельных сумматоров К-разр дного вычислительного модул ;

врем срабатывани обоих блоков анализа;

врем срабатывани второго регистра 47 каждого К-разр дного вычислительного модул . Таким образом,процесс вычислени

6л

pi

ными сумматорами К-разр дного вычислительного модул , которое производитс под управлением сигналов, поступающих с выхода первого 37 и второго 38 блоков анализа. На первом параллельном сумматоре 44 происходит вычитание делител из сдвинутого делимого, записанного на втором регистре 47. Во втором параллельном сумматоре 45 таканализа блока 39 начальной установки, которые лрицстанш ют собой значени старших разр дов делимого, поступающих с второй информационной входной шины 19. Ввиду того, ч го вычислени на параллельных сумматорах К-разр д- ных вычислительных модулей производ тс в знакораир днои системе счислепил , поступающие значени делите; в параллельном дополнительном коде преобразуютс в параллельный знакорач- р дный код Бута с помощью монтажного соединени , а занесение делимого сразу же происходит в параллельном зн - коргзр дном коде.

Далее, в блоке 2 управлени через врем Ј, , обусловленное задержкой распространени импульса через третий 117 II первый 103 элементы задержки и временем срабатывани триггера

105 управлени , производитс запуск генератора 106 импульсов, с синхрони- зирующего выхода которого через комму-

татор 107 на вход счетчика 108 импульсов поступает синхронизирующа сери импульсов с периодом Т841Ч. Эта же сехронизирующий выход 112 и через второй элемент 104 задержки () на. второй синхронизирующий выход 113 блока 2 управлени устройством, При этом

25

TCMI+ тсмг+ ТБА

31

е ТС(М7 - врем с

Lt c

31

+

ТС(М7

Де ТС(М7 - врем срабатывани

осуществл етс следующим образом. На первом шаге осуществл етс процесс на- хождени частичного остатка и опреде- лени первых двух цифр частного путем суммировани либо вычитани делител из делимого первым IT вторым параллель-

врем срабатывани обоих блоков анализа;

6л

pi

,- осуществл етс следующим образом. На первом шаге осуществл етс процесс на- хождени частичного остатка и опреде- лени первых двух цифр частного путем суммировани либо вычитани делител g из делимого первым IT вторым параллель-

5

ными сумматорами К-разр дного вычислительного модул , которое производитс под управлением сигналов, поступающих с выхода первого 37 и второго 38 блоков анализа. На первом параллельном сумматоре 44 происходит вычитание делител из сдвинутого делимого, записанного на втором регистре 47. Во втором параллельном сумматоре 45 так15156

же происходит вычитание сдвинутого

результата после первого сумматора и поступающего с первого регистра делител Работа параллельных сумматоров 44 и 45 осуществл етс под управлением сигналов, поступающих с выходов первого 37 и второго 38 блоков анализа (в режиме умножени блоки анализа пропускают без преобразовани сигналы управлени параллельными сумматорами с выходов блоков управлени первым и вторым параллельными сумматорами , так же как в известном расширителе ) .

В режиме делени в блоках 37 и 38 анализа формируютс сигналы г управлени параллельными сумматорйми К-раз р дных вычислительных модулей, вл ющиес одновременно цифрами частного г. , поступающий на вход блока согласовани , Цифры частного формируютс узлом 53 логических элементов в блоках 37 и 38 анализа по старшим разр дам а, а, а, а векторов, наход - щихс в первом 44 и втором 45 сумматорах вычислительных модулей соответственно таблицам логики (табл. 1 и 2) с учетом знака делител В. Цифры частного г. поступают на вход блока сог- ласовани , с по влением первого импульса из синхронизирующей серии во втором параллельном регистре 47 К-раз р дного вычислительного модул записываетс первое значение частично- го остатка.

Цифры частного r.((rj, г, г + , г) поступают на первый, второй, третий и четвертый информационные входы блока 5 согласовани . В режиме делени цифры частного поступают на вход буферного регистра, состо щего из четвертого 80 и п того 81 регистров и триггера 82, а далее на входы первого мультиплексора 83, а также на вхо- ды второго мультиплексора 84 блока 5 согласовани . Запись в третий регистр 62 блока 5 согласовани производитс по синхронизирующей серии, поступающе с второго синхронизирующего выхода 113 блока 2 управлени устройством. Дальнейша обработка цифр частного в блоке 5 согласовани аналогична процессу умножени .

После поступлени каждого следующе го тактового импульса с первого и второго синхронизирующих выходов блока 2 управлени процесс повтор етс до тех пор, пока не будут сформирова16

ны все цифры результата, по две цифры на каждом такте вычислений

После каждой вычислительной итерации (шаг) с выходов блоков 37 и 38 анализа в блок 5 согласовани поступае очередна пара цифр г; , а вр втором параллельном регистре 47 К-разр дных вычислительных модулей записываетс значение частичного остатка. I

После первых четырех тактов на первой 76 и второй 77 информационных последовательных выходных шинах блока согласовани по вл ютс две старшие цифры результата, которые поступают в третий 48 и четвертый 49 регистры первого К-разр дного вычислительного модул 1(1), причем в первый из них поступают четные разр ды результата, а во второй,- нечетные. Поступление первых двух цифр на последовательные выходные шины блока согласовани происходит через четыре такта благодар наличию последовательного р да регистро 80 и 81 и триггера 82 (буферного регистра ) в блоке 5 согласовани „ Буферный регистр служит дл согласовани индексов переменных в режимах умножени и делени , Перед каждым циклом вычислений буферный регистр следует обнул ть. По прошествии 1 шагов, где 1 К п/2, в регистрах 48 и 49 вычислительных модулей будут сформированы старшие разр ды результата А, А-4 А - - А 11-1 (лл четных разр дов и А.,, А3, А5,.., (дл нечетных разр дов). Оставшиес старшие разр ды результата формируютс на первом 78 и втором 79 информационных выходах блока 5 согласовани ,а разр ды остатка - на первом 21 и втором 22 информационных выходах вычислительных модулей., Преобразование избыточного кода в дополнительный осуществл етс путем выполнени операции А . - А ( на вычитател х 51 и 52 вычислительных модулей и сумматсрах-вычитател х 65 и 66 блока 5 согласовани . Причем дл получени дополнительного кода на втором информационном параллельном выходе 79 блока 5 согласовани осуществл етс предварительное суммирова- iние на третьем 67 и четвертом 68 сум- маторах-вычитател х блока 5 согласовани , сгруппированных с соответствующими весами, как лоложитетьных, так и отрицательных цифр с учетом формировани возможных при этом переносов.

17

В качестве иллюстрации функционировани блока 5 согласовани рассмотрим операнды на некоторых входах блока 5 согласовани после выполнени К шагов вычислений,, В случае выполнени опера- ции умножени на последовательной . входной информационной шине 70 , на второй входной шине 72 переносов Pni pfn а пеРвой входной шине 7 переносов Р где первый индекс при переменной указывает разр д зультата, а второй - номер параллельного сумматора К-разр дного вычислительного модул . В режиме делени на первом, втором, третьем и четвертом информационных входах - соответственно цифры результата , г 4, , tj;. Следует учитывать, что каждый регистр и триггер внос т задержку на такт в индексации переменных. На первом , втором, третьем и четвертом выходах двухразр дного последовательного знакоразр дного сумматора 69 в режиме умножени - соответственно , Z21, Z,, Z г, а на выходе второго триггера 64 Z ц, а на выходах третьего 67 и четвертого 68 сумматоров- вычитателей - соответственно А ц , , Аг А 31 A,JS.

После 1 итераций с выхода счетчика 108 импульсоп поступает импульс на обнул ющий вход триггера 105 управлени , который запрещает формирование синхронизирующих HMnyjibcoB генератора 106 импульсов Па первой 20 и второй 23 информационных выходных шинах формируетс результат операции делени .

Claims

Формула изобретени

4

Арифметический расширитель, содержащий блок управлени , блок управлени первым параллельным сумматором, блок управлени вторым параллельным сумматором, блок согласовани , n K- разр дных вычислительных модулей, причем в состав блока управлени вход т первым и второй элементы задержки, триггер управлени , генератор импуль- , сов, коммутатор, счетчик импульсов и формирователь импульсов, выход которого соединен с обнул ющим входом счетчика импульсов и обнул ющим выходом блока управлени , выход останова кото- рого соединен с выходом счетчика импульсов и с обнул ющим входом тригге- , ра управлени , установочный вход и выход которого соединены соответствен

15

20 25 30

40

45

, Q

но с выходом первого элемента задергай н входом генератора импульсов, выход которого соединен с первым информационным входом коммутатора, выход которого соединен со счетным входом счетчика импульсов, ВУДОМ второго элемента задержки и первом синхронизирующим выходом блока1 управлени , втором синхронизирующий выход и запускающий вход которого соединены с выходом второго элемента задержки и входом формировател импульсов соответственно, а вход внешней синхронизации и управл ющий вход блока управлени соединены с вторым информационным и управл ющим входами коммутатора соответственно, блок согласовани содержит первый, второй и третий регистры, первый, второй триггеры, первый, второй, третий, четвертый сумматоры-вычитатслн н двухразр дный последовательный знакораз- р днын сумматор, первый вход которого соединен с последовательной входной информационной шиной блока согласовани , перва входна шина переносов которого соединена с первым информационным входом первого регистра, второй информационный вход которого соединен с второй входной шиной переносов блока согласовани , котора также соединена с вторым входом двухразр дного последовательного энакорач- р дного сумм- -.тора, третий, четвертый и п тый входы которого соединены с первым, вторым,третьим выходами соответственно первого регистра, обнул ющий и синхронизирующий входы которого соединены с обнул ющим и первым синхронизирующим входами блока согласовани , а первый, второй, третий и чет- нертый выходы и выход значений промежуточного результата двухраэр дного последовательного знакоразр дного сумматора соединены с первым, вторым, третьим и четвертым информационным входами второго регистра и информационным входом второго триггера соответственно , обнул ющий и синхронизирующий входы которого соединены с обнул ющим и синхронизирующим входами соответственно первого регистра и обнул ющим , синхронизирующим входами соответственно второго регистра, а обнул ющий вход первого триггера соединен с обнул ющим входом третьего регистра и второго триггера, выход которого соединен с входом значений промежуточного результата двухразр д19156

ного последовательного энакоразр дно- го сумматора и передо входом третьего сумматора-вычитател , причем синхронизирующий вход первого триггера соединен с синхронизирующим входом третьего регистра и вторым синхронизирующим входом блока согласовани , а выход первого триггера соединен с первой входной шиной первого суммато- ра-вычитател и первым информационным входом третьего регистра, первый, второй , третий и четвертый выходы которого соединены с первой и второй соответственно информационными последова- тельными выходными шинами блока согласовани , а второй информационный вход третьего регистра соединен с первой входной шиной первого сумматора- вычитател , третий и четвертый инфор- мационные входы третьего регистра соединены с второй входной шиной первого сумматора-вычитател ,.котора также соединена с первым и третьим выходами третьего регистра, второй ичетвер тый выходы которого соединены t первой рходной шиной первого сумматора- вычитател , выход которого срединен с первым информационным параллельным выходом блока, а информационный вход первого триггера соединен с первой входной шиной второго сумматора-вычитател , выход которого соединен с вторым информационным параллельным выходом блока, причем второй, третий и четвертый входы третьего сумматора- вычитател соединены с третьим, вторым и первым выходами соответственно первого регистра, а первый и второй входы четвертого сумматора-вычитател соединены с вторым и первым выходами соответственно первого регистра, кроме того,обнул ющие входы всех п К-раз- р дных вычислительных модулей соединены между собой, с обнул ющим выхо- дом блока управлени и с обнул ющим входом блока согласовани , первый синхронизирующий вход которого соединен с первым синхронизирующим выходом блока управлени и первыми синхрони- зирующими входами всех К-разр дных вычислительных модулей, вторые синхронизирующие входы которых соединены между собой, вторым синхронизирующим входом блока согласовани и вторым синхронизирующим выходом блока управлени , запускающий вход которого соединен с запускающими входами всех К- разр дных вычислительных модулей и

120

запускающим входом арифметического расширител , вход внешней синхронизации которого соединен с входом внешней синхронизации блока управлени , управл ющий вход к орого соединен с управл ющими входами блоков управлени первым и вторым параллельными сумматорами и с управл ющим входом арифметического расширител , а выход останова которого соединен с выходом останова ,блока управлени , причем первый и второй последовательные входы арифметического расширител соединены с первыми входами блоков управлени первым и вторым соответственно параллельными сумматорами, перва и втора информационные входные шины арифметического расширител соединены с первым и вторым информационными входами всех К- разр дных вычислительных модулей, первый и второй информационные последовательные входы первого К-разр дного вычислительного модул соединены с первой и второй информационными последовательными выходными шинами блока согласовани , первый и второй информационные параллельные выходы которого соединены с первой информационной выходной шиной арифметического расширител , котора соединена с первыми информационными выходами всех К-разр дных вычислительных модулей, вторые информационные выходы которых соединены с второй информационной выходной шиной арифметического расширител , первый и второй информационные последовательные входы каждого последующего К- разр дного вычислительного модул соединены с первым и вторым информационными последовательными выходами соответственно предыдущего К-разр дного вычислительного модул , третий информационный последовательный выход каждого последующего К-разр диого вычислительного модул соединен с третьим информационным последовательным входом предыдущего К-разр дного вычислительного модул , четвертый и п тый информационные погледоватедрные выходы первого К-разр дного вычислительного модул соединены с вторыми входами блоков управлени первым и вторым параллельными сумматорами соответственно , а шестой информационный последовательный выход первого К-разр дного вычислительного модул соединен с последовательно i информационной шинт блок,; согп.к о шил , перва н втора входные шины переносов которого соединены с вторыми первым выходами положительного и отрицательного переносов первого К-разр дного вычислительного модул соответственно , а первыр и вторые входы положительного и отрицательного переносов каждого предыдущего модул соединены с первым и вторым соответственно выходами положительного и отрицательного переносов последующего модул , входы управлени первым и вторым параллельными сумматорами первого Кразр дного вычислительного модул со- 15 ВЫХ°ДОМ занесени блока, начальной ус

тановки, второй информационный вход которого соединен с вторым входом пер вого элемента И и вторым входом второ го элемента И, а блок согласовани 20 дополнительно содержит четвертый, п тый регистры, третий триггер, первый и второй мультиплексоры, причем второй мультиплексор имеет информационные входы с первого по четырнадцатый 25 ,и выходы с первого по седьмой, первый второй, третий и четвертый, п тый, шестой, седьмой, восьмой информационные входы первого мультиплексора соединены с первым, вторым, третьим и 30 четвертым выходами второго регистра, первым, вторым выходами п того регист ра, выходом третьего триггера и четвертым выходом п того регистра соответственно , обнул ющий вход когорслс соединен с обнул ющими входами третье го триггера, четвертого регистра и обнул ющим входом блока согласовани , первый синхронизирующий пход которого соединен с синхронизирующими входами четвертого, п того регистров и синхронизирующим входом третьего триггера, информационный вход которого соединен с первым информационным входом второго мультиплексора и с третьим ПЫХР- ,г дом п того регистра, первый, второй, третий и четвертый информационные входы которого соединены соответственно с вторым, третьим, четвертым, п тым информационными входами второго мультиплексора и первым, вторым, третьим и четвертым выходами четвертого регистра , первый, второй ;третчи и четвертый информационные входы которого соединены с первым, вторым, третьим и четвертым информационными входами блока согласовани соответственно, первый и второй информационные входы которого соединены с шестым и седьмым информационными входами второго

единены с входами управлени первым и вторым соответственно параллельными сумматорами всех К-разрндных вычислительных модулей отличающий- с тем, что, с целью расширени функциональных возможностей в части обеспечени операции делени , он содержит первый и второй блоки анализа, каждый из которых состоит из узла логических элементов и коммутатора, причем входна шина узла логических элементов каждого из блоков анализа соединена с первым, вторым, третьим и четвертым входами узла логических элементов, вход знака числа которого соединен с входом знака делител блока , а первый, второй, третий и четвгр

тыи выходы узла логических элементов соединены с первым, вторым, третьим и четвертым входами коммутатора соответственно , п тый, шестой, седьмой, восьмой входы которого соединены с входной шиной сигналов управлени параллельным сумматором блока, вход режима которого соединен с управл ющим входом коммутатора, первый, второй, третий и четвертый выходы которого соединены с выходной шиной сигналов управлени параллельными сумматорами блока, блок начал ной установки, состо щий из первого и второго элементов И, трип ера знака делител , регистра начальной установки второго блока анализа, -сррый вход которого соединен с первым входом триггера знака делител н с обнул ющим входом блока начальной установки, первый информационный вход которого соединен с вторым входом триггера знака делител , третий вход которого соединен с первым входом первого элемента И, входом начального занесени блока начальной установки и первым входом второго элемента И, выход которого соединен с

вторым входом регистра начальн- -,.: тановки второго блока анализа, синхронизирующий нход которого соединен с синхронизирующим входом блока начальной установки, вхс-гт положительных и отрицательных переносов которого соединен с третьим входом регистра начальной установки второго блока анализа , выход которого соединен с выходом установки блока начальной установки , выход знака которого соединен с выходом триггера знака делител , а выход первого элемента И соединен с

15 ВЫХ°ДОМ занесени блока, начальной ус

5

0

тановки, второй информационный вход которого соединен с вторым входом первого элемента И и вторым входом второго элемента И, а блок согласовани 20 дополнительно содержит четвертый, п тый регистры, третий триггер, первый и второй мультиплексоры, причем второй мультиплексор имеет информационные входы с первого по четырнадцатый 5 ,и выходы с первого по седьмой, первый, второй, третий и четвертый, п тый, шестой, седьмой, восьмой информационные входы первого мультиплексора соединены с первым, вторым, третьим и 0 четвертым выходами второго регистра, первым, вторым выходами п того регистра , выходом третьего триггера и четвертым выходом п того регистра соответственно , обнул ющий вход когорслс соединен с обнул ющими входами третье го триггера, четвертого регистра и обнул ющим входом блока согласовани , первый синхронизирующий пход которого соединен с синхронизирующими входами четвертого, п того регистров и синхронизирующим входом третьего триггера, информационный вход которого соединен с первым информационным входом второго мультиплексора и с третьим ПЫХР- г дом п того регистра, первый, второй, третий и четвертый информационные входы которого соединены соответственно с вторым, третьим, четвертым, п тым информационными входами второго мультиплексора и первым, вторым, третьим и четвертым выходами четвертого регистра , первый, второй ;третчи и четвертый информационные входы которого соединены с первым, вторым, третьим и четвертым информационными входами блока согласовани соответственно, первый и второй информационные входы которого соединены с шестым и седьмым информационными входами второго

0

23156

мультиплексора, восьмой, дев тый, дес тый , одиннадцатый и двенадцатый информационные входы которого соединены с первым, вторым, третьим выходами третьего сумматора-вычитател , пер- вым, вторым выходами четвертого сумматора-вычитател соответственно, тринадцатый информационный вход второго мультиплексора соединен с шиной нул , четырнадцатый информационный вход второго мультиплексора соединен с п тым информационным входом блока согласовани , вход режима которого соединен с входами управлени первого и второго мультиплексоров, первый, второй, четвертый, шестой и третий, п тый, седьмой выходы второго мультиплексора соединены с второй и первой входной шинами соответственно второго сумматора-вычитател , а первый, второй, третий и четвертый выходы первого мультиплексора соединены.с третьим, вторым, четвертым информационными входами треть§го регистра и информационным входом первого триггер а соответственно , блок управлени дополнительно содержит третий элемелт задержки и узел совпадени , причем вход третьего элемента задержки соединен с выходом формировател импульсов, а выход соединен с входом первого элемента задержки и с первым входом узла совпадени соответственно, второй вход которого соединен с входом режима блока управлени , а выход узла совпадени соединен с выходом начального занесени блока управлени , который соединен с входом начального занесени блока начальной установки, первый информационный вход которого соединен с первой информационной шиной арифметического расширител , втора информационна шина которого соединена с вто

5

20

34

0

25

30

35

40

124

рым информационным входом блока начальной установки, обнул ющий, синхронизирующий входы и вход положительного и отрицательного переносов которого соединены с обнул ющим, первым синхронизирующим выходами блока управлени и первой входной шиной переносов блока согласовани соответственно , а выход занесени блока начальной установки соединен с установочными входами всех К-разр дных ных модулей, выход знака начальной установки соединен с входами знака делител обоих блоков анализа, а выход установки блока начальной установки соединен с входной информационной шиной второго блока анализа, входна информационна шина первого блока анализа соединена с первым выходом положительного и отрицательного переносов первого К-разр дного вычислительного модул , входы управлени вторым и первым параллельными сумматорами которого соединены с третьим и четвертым , первым и вторым соответственно информационными входами блока согласовани и с выходными шинами сигналов управлени параллельными сумматорами первого и второго соответственно блоков анализа, входные шины сигнала управлени параллельными сумматорами которых соединены с выходами блоков управлени вторым и первым параллельными сумматорами соответственно , входы режима обоих блоков анализа соединены между собой, с входом режима арифметического расширител , входом режима блока управлени и входом режима блока согласовани , а п тый информационный вход блока согласовани соединен с первой информационной выходной шиной первого К-разр дного вычислительного модул .

Таблица 1

Коды входных сигналов блока логических элементов

0(1)0(1)(3(1)0(1)О

10 1

О1 О

0(1)0(1) 101

0(1)0(1) 01О

Таблица 2

Коды выходных сигналов блока логических элементов

г О

1 1

1 1

1

О При О

о о

фиг.З

e99si

/tfo

Фиг. 6