SU1297224A1 - Аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  преобразовани  аналоговой величины в равнозначную форму кода с иррадиональньтми отрицательными основани ми. Цель изобретени  - повышение быстродействи  и расширение области применени . Аналого-цифровой преобразователь содержит входную шину 1, ключ 2 выборки, аналоговьй запоминающий элемент 3, ключ 4 сброса, буферный каскад 5, сумматор 6, блок 7 эталонных величин, первьм и второй блоки 8, 9 ключей, первьй и второй распределители 10, , 11 рмпульсов, блок 12 компараторов, блок 13 управлени , шину 14 тактовых импульсов, выходные шины 15. Введение второго блока 9 ключей, первого и второго распределителей 10, 11 импульсов , ключей 2 и 4, аналогового запоминающего элемента 3 и буферного каскада 5 и изменение алгоритма работы позволило повысить быстродействие за счет одновременного определени  сразу двух разр дов выходного кода и расширить область применени  (Л ю со ГчЭ го 4 pi/e.f

Description

в самосинхронизирующихс  системах передачи информации за счет преобразовани  аналоговой величины в равно1

Изобретение относитс  к вычислительной технике и цифровой передаче, информации и может быть использовано дл  преобразовани  аналоговой величины в равнозначную форму кода с ирра- тщональными отрицательными основани ми (ИОО).

Цель - повьшение быстродействи  и расширение области применени  за счет обеспечени  возможности преобразовани  аналоговой величины в равнозначную форму кода с иррациональными отрицательными основани ми.

На фиг.1 приведена функциональна  схема аналого-цифрового преобразовател ; на фиг.2 - функциональна  схема блока управлени ; на фиг.З - схема блока компараторов; на фиг.4 - схема первого распределител  импульсов; на фиг.5 - схема второго распределител  импульсов; на фиг.6 - граф- схема алгоритма работы аналого-цифрового преобразовател .

Аналого-цифровой преобразователь (фиг.1) содержит входную шину 1, ключ 2 выборки, аналоговьй запоминающий элемент 3, ключ 4 сброса, буферный каскад 5, сумматор 6, блок 7 эталонных величин, первьш и второй блоки 8 и 9 ключей, первьй и второй распределители 10, 11 импульсов,блок 12 компараторов, блок 13 управлени , шину. 14 тактовых импульсов, выходные шины 15.

Блок 13 управлени  содержит тактовый вход 16, входы 17 - 20 с первого по четвертый, выход 21 - 25 с первого по п тьй, блок 12 компараторов содержит первый и второй информационные входы 26, 27, вход 28 опроса, управл ющий вход 29, выходы 30 - 33 с первого по четвертьй. Первьй распределитель 10 импульсов содержит тактовый вход 34, первьй и второй входы 35, 36, выходы 37; второй распределитель 11 импульсов содержит тактозначную фориз кода с иррациональич- ми основани ми. 1 з.п, ф-лы, 6 ил,, 3 табл.

вый вход 38, выходы 39-41 с первого по третий, выходы 42.

Блок 13 управлени  (фиг.2) содержит элементы 43 - 49 с первого по с седьмой, элемент КПИ-НЕ 50, первый и второй элементы ИЛИ 51, 52, инверторы 53 - 55 с первого по третий,элемент И-НЕ 56, триггеры 57, первьй и второй формирователи 58, 59 импуль- O сов, делитель 60 частоты.

Блок 12 компараторов (фиг.З) содержит компараторы 61 - 66, тригг ры 67 - 70, элемент ИЛИ 71, элемент 2И-ИПИ-НЕ 72, первьй и второй инвер- 5 торы 73, 74, элемент И 75.

Первьй распределитель 10 импульсов (фиг.4) содерла1Т регистр 76 сдвига , формирователи 77 - 79 коротких импульсов с первого по третий, эле- 0 мент ИЛИ 80, элемент И 81, триггер 82, элемент 83 задержки.

Второй распределитель 11 импульсов (фиг.5) содержит делитель 84 частоты на 2, двоично-дес тичный счет- чик 85, дешифратор 86, инверторы 87 - 97, элементы И 98 - 107, регистр 108.

Аналого-цифровой преобразователь работает следующим образом. В аналого-цифровом преобразователе на основе кодов с иррациональньми основани ми веса разр дов определ ютс  рекурентным соотношением

35

,1 + 1 f гг .е с. - вес t-ro разр да;

р 0; 1; 2...

Аналого-цифровой преобразователь работает по алгоритму, приведенному на фиг.6.

Рассмотрим работу преобразовател . Пусть веса разр дов кода с иррациональным основанием при р 1 рав- ньи 4, 0,000; V, 0,001; - 0,001; Ч- 0,002; 0,003; Ч , 0,005; Ч- 0,008; Ч, 0,013;

Сумматор 6 построен по схеме дифференциального сумматора. При этом на инвертирующий вход сумматора подаетс  с выхода буферного каскада 5 входной сигнал, к соответствующим входам группы инвертирующих входов сумматора 6 подключены первые выходы первого блока 8 ключей, а к соответствующим входам группы неинвертирующих входов сумматора 6 - вторые выходы первого блока 8 ключей, при этом 15 ность U -

Во втором такте аналогично, как и

оказьгоаетс , что эталонные величины, соответствующие весам четных разр дов , подключаютс  через первый блок 8 ключей к неинвертирукнцим входам сумматора 6, а эталонные величины, соответствующие весам нечетных разр дов ,- через первьй блок 8 ключей к инвертирующим входам сумматора 6.

Таким образом, весам, соответствующим четным разр дам, искусственно присваиваетс  знак -, что позвол ет производить кодирование в кодах ИОО без применени  второго ((5 рица- тельного) источника опорного напр жени .

В табл.1 приведен пример преобразовани  входного сигнала, равного 5 В.

20

30

в первом, производитс  сравнение полученного и,, с весом 16-го разр да.

По результату сравнени  блок 13 управлени  вьграбатьтает две единицы, которые включают соответствующие разр ды на сумматор 6, аналогично предыдущему случаю, но так как они подаютс  на разные входы сумматора 25 (неинвертирующий и инвертирующий), то в результате вычитани  получаетс  напр жение, равное Ч . , т.е. весу п тнадцатого разр да -1,597+0,987 -0,610), далее это напр жение вычитаетс  из и. .

Путь соответствует третьей ветви алгоритма (блоки 6, 8, 10, фиг.6). В следующем, третьем, такте преобразовани  происходит сравнение с f,, весом, дл  этого 1 в регистре 76 первого распределител  10 импульсов необходимо дополнительно сдвинуть на один разр д. Это достигаетс  сле- ДУЮПР1М образом.

35

В начале преобразовани  в блоке 13 управлени  при помощи первого формировател  58 импульсов вырабатываетс  строб-импульс, которьй устанавливает в нулевое состо ние счетчик 85 и регистр 108 второго распре- Q делител  11 импульсов, записывает 1 в старший разр д регистра 76 первого распределител  10 импульсов, замыкает ключ 2, в результате чего в аналоговый запоминающий элемент 3 45 записываетс  напр жение, равное входному . Затем по первому тактовому импульсу первый распределитель 10 имПуть соответствует третьей ветви алгоритма (блоки 6, 8, 10, фиг.6). В следующем, третьем, такте преобразовани  происходит сравнение с f,, весом, дл  этого 1 в регистре 76 первого распределител  10 импульсов необходимо дополнительно сдвинуть на один разр д. Это достигаетс  сле- ДУЮПР1М образом.

При по влении на выходах 24 и 25 блока 13 управлени  двух 1 триггер 57 устанавливаетс  в единичное состо  ние, а второй формирователь 78 импульсов первого распределител  10 им пульсов формирует по его пер днему фронту короткий импульс, который и сдвигает 1 в регистре дополнительно на один разр д.

При по влении двух нулей на выхопульсов замыкает ключ (i-l)-ro разр да во втором блоке 9 ключей и на 50 блока 13 управлени  следующие вход 27 блока 12 компараторов посту- два ключа в блоке 8 ключей не вклю- пает (i-1)-й разр д, в это врем  на чаютс  и суммирование не производит- вход 26 блока 12 компараторов подано с  (соответствуют 4 ветви алгоритма входное напр жение с сумматора 6.По блоки 12, 11, фиг.6). Триггер 57 концу тактового импульса результаты 55 сравнени  записываютс  в триггеры 67 - 70 и поступают в блок 13 управ- .лени , которьм вырабатывает значени 

блока 13 управлени  вновь устанавливаетс  в нулевое состо ние, а третий формирователь 79 коротких импульсов первого распределител  10 импульсов по перепаду из 1 в О сигнала с

а,, разр дов выходного кода.

В рассматриваемом слз. чае на первом такте в результате прохождени  первой ветви алгоритма (блоки 1, 2, 3, 4, -5,фиг.6) определ ютс  значени  а 1, а О.

19 18

Эти значени  разр дов выходного кода записываютс  в регистр 108 второго распределител  11 импульсов и включают ключ в первом блоке 8 ключей , соответствующий весу ч. разр да . Так как этот разр д нечетный, то он подключаетс  на неинвертирующий вход сумматора 6, в результате чего на его выходе получаетс  разность U -

в первом, производитс  сравнение полученного и,, с весом 16-го разр да.

По результату сравнени  блок 13 управлени  вьграбатьтает две единицы, которые включают соответствующие разр ды на сумматор 6, аналогично предыдущему случаю, но так как они подаютс  на разные входы сумматора (неинвертирующий и инвертирующий), то в результате вычитани  получаетс  напр жение, равное Ч . , т.е. весу п тнадцатого разр да -1,597+0,987 -0,610), далее это напр жение вычитаетс  из и. .

Путь соответствует третьей ветви алгоритма (блоки 6, 8, 10, фиг.6). В следующем, третьем, такте преобразовани  происходит сравнение с f,, весом, дл  этого 1 в регистре 76 первого распределител  10 импульсов необходимо дополнительно сдвинуть на один разр д. Это достигаетс  сле- ДУЮПР1М образом.

При по влении на выходах 24 и 25 блока 13 управлени  двух 1 триггер 57 устанавливаетс  в единичное состо ние , а второй формирователь 78 импульсов первого распределител  10 импульсов формирует по его пер днему фронту короткий импульс, который и сдвигает 1 в регистре дополнительно на один разр д.

При по влении двух нулей на выхо блока 13 управлени  следующие два ключа в блоке 8 ключей не вклю- чаютс  и суммирование не производит- с  (соответствуют 4 ветви алгоритма блоки 12, 11, фиг.6). Триггер 57

блока 13 управлени  следующие два ключа в блоке 8 ключей не вклю- чаютс  и суммирование не производит- с  (соответствуют 4 ветви алгоритма блоки 12, 11, фиг.6). Триггер 57

блока 13 управлени  вновь устанавливаетс  в нулевое состо ние, а третий формирователь 79 коротких импульсов первого распределител  10 импульсов по перепаду из 1 в О сигнала с

триггера 57 блока 10 управлени  вырабатывает короткий импульс, который устанавливает триггер 82 первого распределител  10 импульсов в нулевое состо ние. В единичное состо ние этот триггер устанавливаетс  после прохождени  одного тактового импульса . Таким образом, пропускаетс  один такт и на.следующем этапе преобразовани  сравнение производитс  с ,.,-нь&1 разр дом, как того требует алгоритм. В дальнейшем преобразование производитс , как и в описанных тактах.

Таким образом, получаетс  код

101100100И001100110

Веса разр дов кода ИОО следующие:

Ч, 0,000; 4- 0,002; If -0,008; ч 0,034; -0,144;

ч-, 0,001; Vg -0,001; ч- -0,003; Vj 0,005:

0,П13; 0,021; -0,055; 4-, 0,089;

..

. . - 0,233; cf,, --0,377; ч; 0,610; 0,987; 1,597; Ч„ -2,584; ч-,, 4,1&1.

Суммиру  веса,соответствующие 1, в полученном коде получаем число 5, т.е преобразованное верно.

В табл.2 и 3 привод тс  два примера , показывающие преобразование отрицательного входного напр жени  и„ - 4 В и нулевого входного напр жени . Преобразование производитс  аналогичным образом.

По концу цикла преобразовани  блок 13 управлени  вырабатьгоает импульс сброса, который устанавливает триггер 57 в О, замыкает ключ 4 и аналоговый , запоминающий элемент 5 разр жаетс  до нул . Затем цикл повтор етс  снова.

Таким образом, по окончании процесса кодировани  в регистре 108 второго распределител  11 импульсов сформирован равнозначньй выходной jKOA (см.табл. 1-3), количество единиц в котором равно количеству нулей, что резко сужает спектр такой кодовой посылки и убирает посто нную со- |Ставл ющую в ее спектре, а это необходимо дл  передачи информации в са- мосинкронизирующихс  волоконно-оптических лини х св зи.

Таким образом, в каждом такте работы формируютс  два разр да выходного кода, что обеспечивает повышение быстродействи  преобразовател .

о е н Формула

6

3 о

б р в т с н и  

5

0

5

0

0

5

0

Claims (6)

1

Аналого-цифровой преобразователь , содержащий блок эталонных величин , выходы которого подключены к соответствующим информационным входам первого блока ключей, первые выходы которого подключены к соот- , ветствующим входам группы инвертиру- гацих -входов сумматора, вторые выходы подключены к соответствующим входам группы неинвертирующих входов сумматора, выкод которого подключен к первому, информационному входу блока компараторов, блок управлени , отличающийс  тем- что, с целью повышени  быстродействи  и расширени  области применени  за счет обеспечени  возможности преобразова-. ни  аналоговой величины в равнозначную форму кода с иррациональными отрицательными основани ми, введены буферный каскад, кл10ч выборки, аналоговый запоминающий элемент, ключ сброса, первый и второй распределители импульсов, второй блок ключейJ информационные входы которого подключены к соответствующим выходам блока зталоннЫх величин, управл ющие входы подключены к со ответ ствуюш/дм выходам первого распределител  импульсов , вькод подключен к второму информационному входу блока компараторов , вход стробировани  которого объединен с тактовыми вxoдa ш блока управлени , первого и второго распределителей импульсов и  вл етс  шиной тактовых имщшьсов, первьй, второй, третий и четвертый выходы подключены соответственно к первому, второму , третьему и четвертому входам блока управлени , первьй выход которого подключен к первым входам первого и второго распределителей импульсов и к управл кйцему входу ключа выборки , информационньй вход которого  вл етс  входной шиной, выход через буферный каскад подключен к инверти- р ющему входу сумматора и шине нулевого потенциала через аналоговый запоминающий элемент, параллельно которому подключен ключ сброса, управл ющий вход ключа сброса подключен к второму выходу блока управлени , г третий выход которого подключен к управл ющему входу блока компараторов и второму входу первого распределител  импульсов, четвертьй и п тьй выходы подключены соответственна к вто5

рому и третьему входам второго распределител  импульсов, выходы которого подключены к соответствующим управл ющим входам первого блока ключей и  вл ютс  выходными шинами устройства ,

2, Преобразователь по п.1, о т- личающийс  тем, что блок управлени  выполнен на семи элементах И, первом и втором элементах ИЛИ, элементе ИЛИ-НЕ, первом, втором и третьем инверторах, элементе И-НЕ, первом и втором формировател х импульсов, триггере, делителе частоты, вход которого объединен с входом первого инвертора и первым входом п того элемента И и  вл етс  тактовым входом блока управлени , выход первого инвертора подключен к второму входу п того элемента И, выход которого подключен к первому входу шестого элемента И, выход которого подключен к первому входу

тьим выходом блока управлени  и подключен к первому входу элемента И-НЕ, выход которого через третий инвертор подключен к первому входу второго с элемента ИЛИ, второй вход Элемента И-НЕ  вл етс  третьим входом блока управлени , третий вход подключен к выходу второго инвертора, вход которого объединен с первым входом пер10 вого элемента И и  вл етс  первым входом блока управлени , второй вход первого элемента И подключен к инверсному выходу триггера, выход подключен к первому входу второго элёf5 мента И, второй вход которого  вл етс  вторым входом блока управлени , выход  вл етс  четвертым выходом блока управлени  и подключен к первым входам элемента ИЛИ-НЕ, четвертого

20 элемента И и первому входу седьмого элемента И, второй вход которого  вл етс  четвертым входом блока управлени , выход подключен к второму входу второго элемента ИЛИ, выход которотретьего элемента И, второй вход под- о  вл етс  п тым выходом блока уп- ключен к выходу первого формировате- равлени  и подключен к вторым входам л  импульсов и  вл етс  первум выхо- элемента ИЛИ-НЕ и четвертого элемен- дом блока управлени , вход первого И, выходы которых подключены со- формировател  импульсов подключен ответственно к первому и второму вхо- к выходу делител  частоты и объединен 0 дам первого элемента ИЛИ, второй с входом второго формировател  им- вход которого объединен с информаци- пульсов, выход которого  вл етс - ВТО- онным входом триггера, а выход под- рым выходом блока управлени  и под- ключен к второму входу третьего эле- ключен к входу обнулени  триггера, мента И, выход которого подключен к пр мой выход которого  вл етс  тре- 35 тактовому входу триггера.

Таблица 1

3 и. -4 ,j , 0,209 -0,233, да

Ux, U .

i - 2 13

тьим выходом блока управлени  и подключен к первому входу элемента И-НЕ, выход которого через третий инвертор подключен к первому входу второго элемента ИЛИ, второй вход Элемента И-НЕ  вл етс  третьим входом блока управлени , третий вход подключен к выходу второго инвертора, вход которого объединен с первым входом первого элемента И и  вл етс  первым входом блока управлени , второй вход первого элемента И подключен к инверсному выходу триггера, выход подключен к первому входу второго элёмента И, второй вход которого  вл етс  вторым входом блока управлени , выход  вл етс  четвертым выходом блока управлени  и подключен к первым входам элемента ИЛИ-НЕ, четвертого

элемента И и первому входу седьмого элемента И, второй вход которого  вл етс  четвертым входом блока управлени , выход подключен к второму входу второго элемента ИЛИ, выход котороО О

6 xi 8 031 0,021, да

и. 0,031 - 0,034 -0,003, i i - 2 7

7 и . -9 , -0,003 0,008, нет, U О, нет

и. -0,003 - (-0,008) 0,005, i i - 2 5

8 и . . , 0,005 0,005, да.

xi

.0,005 - 0,005 0, i i-2 3

9 и . , нет, и . О, нет.

:i

xi -(-0,001) 0,001, i i - 2 1

1 и . - Ч. , нет, и. О, нет.

xi , - - (-2,584) -1,416j(417).

1 О

О 1

1

О

О 1

О

1

11129722412

Продолжение та6л,2

::::i:::::z::i:::::i::::i:::i;z::rz

2U , ,- О

2

и. и. -ч-., -1,146 - (-0,987) -0,429(15)1

, ет, и, О, нет,О

2 xi , -0,429 - (-0,377) -0,052(43)1

xi xi 0 ет,0

2 Uxi UKI -0,052 - (-0,144) 0,092(V11)1

5U.,,, да, U, (f9 и . 0,003 0

1

6U, , нет, C, да,1 xi 0,003 - 0,013 -0,01 ((fl)1

xi x, 0 + O OOS -0,002 (V5)1

8U,.,j , да,0

4 (f3)0

9U,.-f;., , нет, U. 0, нет,0 Uv- U...-4 . -0,002 + 0,001 -0,001 (Vl)1

XlAT|-|.

10 .U 4.., , нет, U 0, нет0

1

3 и,.ху.. , нетО

xi х 06 -0.377) -0,233 (413) 1

xi

и. -0,233 - (-0,) -0,089 (VII)

5 Uxi -4 i,j , нет,

и. - -0,089 - (-0,055) -0,034 (9)

6. и. -V, нет

о

V. -0,034 - (-0,021) -0,013 (4-7)

7 и,., , нет

и. -0,013 - (-0,008) -0,005 (Ч-З)

и,,-4.., , нет

и, - -0,005 - (-0,003) -0,002 ()

Т а б л и .ц а 3

О

1

О 1

О 1

О 1

О 1

9 U, . нет

-0,002 + 0,001 -0,001 (ЧЧ)

10 . и,,. -v, . да

Пз

О

1

о о

I

(Ри.г.2

35

п

J7

J

ФигЛ

J

(Ри,г.5