SU1156101A1 - Устройство дл решени нелинейных задач теории пол - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ РЕШЕНИЯ НЕЛИНЕЙНЬЩ ЗАДАЧ ТЕОРИИ ПОЛЯ, содержащее коммутатор, цифроаналоговый преобразователь, блок кодоуправл еMbtx резисторов, R-сетку, группа граничных узлов которой соединена с группой информационных входов коммутатора и с первой группой выводов блока кодоуправл емых резисторов, отличающеес  тем, что, с целью повышени  быстродействи , в неговведены блок умножителей, блок умножени , блок пам ти, аналого-цифровой преобразователь, блок задани  нелинейности типа экспоненты, токозадающий резистор и блок управлени , состо щий из четырех счетчиков, двух регистров, дешифратора, двух блоков сравнени , элемента И, элемента ИЛИ, элемента задержки, триггера и генератора тактовых импульсов, выход которого подключен к первому входу элемента И, второй вход которого соединен с выходом триггера, первый установочный вход которого соединен с выходом элемента ИЛИ, первый вход которого  вл етс  входом запуска устройства, выход элемента И подключен к счетному входу первого счетчика , группа выходов которого подключена к группе входов дешифратора, первый выход которого соединен с входом записи блока пам ти, группа информационных входов которого подключена к группе выходов второго счетчика, счетный вход которого соединен с выходом первого блока сравнени , первый вход которого соединен с выходом первого регистра, второй выход дешифратора соединен со стробирующими входами блока умножителей , блока умножени  и цифроаналогового преобразовател , информационный вход которого соединен с пер (Л вым выходом блока пам ти, второй выход которого соединен с информационными входами блока умножителей, блока умножени , третий выход дешифратора подключен к стробирующему входу коммутатора, кодовый адресный вход которого соединен с выходом третьего счетчика и с первым входом ел второго блока сравнени , выход кото05 рого подключен к входам записи кода блока умножителей, блока-умножени , цифроаналогового преобразовател , блока кодоуправл емых peзиctopoв, к счетному входу четвертого счетчика , к второму установочному входу триггера и через элемент задержки к второму входу элемента ИЛИ, выход четвертого счетчика соединен с вторым входом первого блока сравнени , выход второго регистра подключен к второму входу второго блока сравнени , четвертый выход дешифратора соединен с управл ющим входом аналогоцифрового преобразовател , выход ко

Description

торого соединен с информационным входом блока кодоуправл емых резисторов , п тый выход дешифратора подключен к стробирующему входу блока кодоуправл емых резисторов, к входу разрешени  счета первого счетчика и к счетному входу третьего счетчика выход цифроаналогового преобразовате л  подключен к входу блока умножителей , .выход которого соединен с группой граничных узлов R-сетки, выход коммутатора через блок задани  нелинейности типа экспоненты подключен к информационному входу блока умножени , выход которого соединен с информационным входом аналого-цифрового преобразовател  и с первым выводом токозадающего резистора, второй вывод которого соединен с шиной нулевого потенциала, котора  соединена с второй группой выводов блока кодоуправл емых резисторов.

Изобретение относитс  к вычислительной технике -к предназначено дл  решени  нелинейньк задач теории пол в частности, нелинейных задач тепло проводности. Моделирование нелинейных перемен ных: во времени граничных условий III р да й(()-Ит) может быть осуществлено путем итера тивного изменени  параметров аналогового процессора, если в алгоритм работы устройства заложен метод Либ мана или его несколько измененный вариант. Граничные услови  в виде (1) или в виде Г2) получающемс  после применени  подст новок, например, преобразовани  Кирхгофа е-5 Мт)сЛТ, могут быть реапизованы традиционным пут ми с помощью аналоговых устройств . Цель изобретени  - повьшение быстродействи . На фиг. 1 представлена блок-схем устройства; на фиг. 2 - блок-схема блока управлени . Устройство содержит R-сетку 1, коммутатор 2, блок 3 умножителей, блок 4 умножени , цифроаналоговый преобразователь 5, блок 6 пам ти, блок 7 кодоуправл емых резисторов, блок 8 задани  нелинейности типа экспоненты, аналого-цифровой преобразователь 9, токозадающий резистор 10, блок 11 управлени . Блок 11 управлени  содержит генератор 12 тактовых импульсов, элемент И 13, счетчик 14, дешифратор 15, элемент ИЛИ 16, триггер 17, элемент задержки 18, счетчик 19, блок 20 сравнени , регистр 21, счетчик 22, блок 23 сравнени , счетчик 24, регистр 25. Устройство работает следующим образом. После ввода исходных данных в блок 6 пам ти (эта информаци  заноситс  перед решением задачи из вычислительной системы, котора  на чертеже не изображена), в который заноситс  значение функций ((t) и Тр (t) дл  каждого шага во времени, и набора функции в блок 8, по сигналам из блока 11 управлени  считываетс  значение oCCt) из блока 6 пам ти и поступает на цифровые входы блоков 3 и 4, значени  Т записываютс  в ЦАП 5. В результате на выходе блока 3 формируетс  ток, пропорциональный произведению , который поступает в граничный узел R-сетки 1. После задани  токов во все граничные узлы R-сетки на ней формируетс  решение , которое соответствует первому приближению. 6 Дл  получени  второго приближенного решени  на данном временном 3 шаге из блока 11 упраплени  поступают сигналы, которые включают коммутатор 2, подключающий граничный узел R-сетки к блоку 8, который в зависимости от величины потенциала , пропорционального В, формирует значение функции TtOVt. В результате на входе аналого-цифрового преобразовател  9 поступает потенциал, пропорциональный (6)/Q. После преобразовани  аналогового потенциа ла с(Т(©)/0 в цифровой код АЦП 9 дискретна  информаци  о потенциале записываетс  в буферный регистр бло ка 7, где она запоминаетс . Коммутатор 2 продолжает обход всех граничных точек, дл  которых производитс  запись корректируемых параметров в соответствующие им кодоуправл емые проводимости блока 7. По окончании этого процесса из блока 11 управлени  поступает сигнал в блок 7, т.е. происходит запись информации из буферных регистров блока 7 в их вторые регистры. В результате в узлы R-сетки 1 подаетс  ток, пропорциональный выражению (2) Таким образом, цифровой процессор не участвует в итерационном процессе , что существенно сокращает врем  рещени  задачи. Блок 11 управлени  работает следующим образом. Перед началом решени  задачи про исходит сброс информации в счетчиках 14, 19, 22 и 24, в триггере 17 и регистрах 21 и 25. Затем с помощью клавиишого регистра задаютс  количество узловых точек R-сетки в регистр 21 и количество итераций необходимых дл  получени  решени  на временном шаге в регистр 25. После этого даетс  команда Пуск, п которой на выходе схемы ИЛИ 16 формируетс  импульс, устанавливающий триггер 17 в единичное состо ние, которое разрешает прохождение импульсов с генератора 12. На счетчике 14 устанавливаетс  последовател ность кодов, которые подаютс  на дешифратор 15. На выходах дешифрат ра 15 формируетс  последовательнос микрокоманд, разрешающих считывани информации из блока 6 пам ти, согласно адресу, сформированному на выходе счетчика 24. Следующа  микр 14 команда разрешает запись в буферные регистры блока 7 блоков 3, 4 и в буферный регистр ЦДЛ 5, очередна  микрокоманда производит пуск коммутатора 2, который подключает узловую точку к входу блока 8 по адресу, сформированному на выходе счетчика 19. После этого следующа  микрокоманда с вьЕхода дешифратора 15 разрешает аналого-цифровому преобразователю 9 произвести преобразование аналоговой информации в дискретную, котора  записываетс  в буферный регистр блока 7 по следующей микрокоманде с дешифратора 15, по которой также осуществл етс  сброс счетчика 14. Очередной импульс с генератора 1 начинает повтор ть обработку следующей узловой точки, адрес которой формируетс  на счетчике 19 по этому же сигналу. Этот процесс повтор етс  до тех пор, пока не будет записана вс  информаци  во все буферные регистры блока 7, о чем свидетельствует импульс, по вл ющийс  на выходе блока 20 сравнени , по которому происходит одновременна  запись информации из буферных регистров блока 7 в их вторые регистры, в результате чего происходит преобразование цифровой информации в аналоговую и на R-сетке 1 формируетс  решение дл  данной итерации. Во врем  формировани  решени  импульсы с генератора 1 не поступают на вход счетчика 14, так как элемент И 13 запираетс  потенциалом с триггера 17, управление которым производитс  импульсом с выхода блока 20 сравнени , поступающего также на счетчик 22. Этот же импульс с помощью элемента 18 задержки разрешает прохождение очередной серии импульсов с генератора 1. С этого момента начинаетс  очередна  итераци . . Таким образом, итерационный процесс осуществл етс  до тех пор, пока на выходе блока 23 сравнени  не сформируетс  импульс, свидетельствующий об окончании итерационного процесса на временном шаге. Этот импульс поступает на счетчик 24, на котором формируетс  код,  вл ющийс  адресом дл  блока 6 пам ти.

«

w

И

23

2

Claims (1)

1. УСТРОЙСТВО ДЛЯ РЕШЕНИЯ НЕЛИНЕЙВДХ ЗАДАЧ ТЕОРИИ ПОЛЯ, содержащее коммутатор, цифроаналоговый преобразователь, блок кодоуправляемых резисторов, R-сетку, группа граничных узлов которой соединена с группой информационных входов коммутатора и с первой группой выводов блока кодоуправляемых резисторов, отличающееся тем, что, с целью повышения быстродействия, в неговведены блок умножителей, блок умножения, блок памяти, аналого-цифровой . преобразователь, блок задания нелинейности типа экспоненты, токозадающий резистор и блок управления, состоящий из четырех счетчиков, двух регистров, дешифратора, двух блоков сравнения, элемента И, элемента ИЛИ, элемента задержки, триггера и генератора тактовых импульсов, выход которого подключен к первому входу элемента И, второй вход которого соединен с выходом триггера, первый установочный вход которого соединен с выходом элемента ИЛИ, первый вход которого является входом запуска устройства, выход элемента И подключен к счетному входу первого счетчика, группа выходов которого подключена к группе входов дешифратора, первый выход которого соединен с входом записи блока памяти, группа информационных входов которого подключена к группе выходов второго счетчика, счетный вход которого соединен с выходом первого блока сравнения, первый вход которого соединен с выходом первого регистра, второй выход дешифратора соединен со стробирующими входами блока умножителей, блока умножения и цифроаналогового преобразователя, информационный вход которого соединен с первым выходом блока памяти, второй выход которого соединен с информационными входами блока умножителей, блока умножения, третий выход дешифратора подключен к стробирующему входу коммутатора, кодовый адресный вход которого соединен с выходом третьего счетчика и с первым входом второго блока сравнения, выход которого подключен к входам записи кода блока умножителей, блока умножения, цифроаналогового преобразователя, блока кодоуправляемых резисторов, к счетному входу четвертого счетчика, к второму установочному входу триггера и через элемент задержки к второму входу элемента ИЛИ, выход четвертого счетчика соединен с вторым входом первого блока сравнения, выход второго регистра подключен к второму входу второго блока сравнения, четвертый выход дешифратора соединен с управляющим входом аналогоцифрового преобразователя, выход коПГШТГ ns торого соединен с информационным входом блока кодоуправляемых резисторов, пятый выход дешифратора подключен к стробирующему входу блока кодоуправляемых резисторов, к входу разрешения счета первого счетчика и к счетному входу третьего счетчика, выход цифроаналогового преобразователя подключен к входу блока умножителей, выход которого соединен с группой граничных узлов R-сетки, выход коммутатора через блок задания нелинейности типа экспоненты· подключен к информационному входу блока умноже ния, выход которого соединен с инфор мационным входом аналого-цифрового преобразователя и с первым выводом токозадающего резистора, второй вывод которого соединен с шиной нулево· го потенциала, которая соединена с второй группой выводов блока кодоуправляемых резисторов.

   ί