RU2700557C1 - Logic converter - Google Patents
Logic converter Download PDFInfo
- Publication number
- RU2700557C1 RU2700557C1 RU2018133726A RU2018133726A RU2700557C1 RU 2700557 C1 RU2700557 C1 RU 2700557C1 RU 2018133726 A RU2018133726 A RU 2018133726A RU 2018133726 A RU2018133726 A RU 2018133726A RU 2700557 C1 RU2700557 C1 RU 2700557C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- elements
- majority
- majority elements
- outputs
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.
Известны логические преобразователи (патент РФ 2281545, кл. G06F 7/57, 2006 г.; патент РФ 2417404, кл. G06F 7/57, 2011 г.), которые реализуют любую из простых симметричных булевых функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=4.Logical converters are known (RF patent 2281545, CL G06F 7/57, 2006; RF patent 2417404, CL G06F 7/57, 2011) that implement any of the simple symmetric Boolean functions τ 0.5 × n- 1 , τ 0.5 × n , τ 0.5 × n + 1 , τ 0.5 × n + 2 , depending on n arguments - input binary signals, for n = 4.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2 при n=6.The reason that impedes the achievement of the technical result indicated below when using known logic converters is limited functionality, due to the fact that the implementation of any of the functions τ 0.5 × n-1 , τ 0.5 × n , τ 0.5 is not provided × n + 1 , τ 0.5 × n + 2 for n = 6.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2248034, кл. G06F 7/38, 2005 г.), который содержит десять мажоритарных элементов и реализует любую из простых симметричных булевых функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=4.The closest device of the same purpose to the claimed invention in terms of features is the logic converter adopted for the prototype (RF patent 2248034, class G06F 7/38, 2005), which contains ten major elements and implements any of the simple symmetric Boolean functions τ 0 , 5 × n-1 , τ 0.5 × n , τ 0.5 × n + 1 , τ 0.5 × n + 2 , depending on n arguments - input binary signals, for n = 4.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, при n=6.The reason that impedes the achievement of the technical result indicated below when using the prototype is limited functionality due to the fact that the implementation of any of the functions τ 0.5 × n-1 , τ 0.5 × n , τ 0.5 × n is not provided +1 , τ 0.5 × n + 2 , for n = 6.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=6.The technical result of the invention is the expansion of functionality by ensuring the implementation of any of the simple symmetric Boolean functions τ 0.5 × n-1 , τ 0.5 × n , τ 0.5 × n + 1 , τ 0.5 × n + 2 depending on n arguments - input binary signals, for n = 6.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем десять мажоритарных элементов, которые имеют по три входа, первые входы четвертого и девятого мажоритарных элементов соединены соответственно с первым и вторым настроечными входами логического преобразователя, особенность заключается в том, что выходы i-го и j-го мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и (j+1)-го мажоритарных элементов, выходы седьмого, восьмого и девятого мажоритарных элементов подключены соответственно к третьим входам четвертого, третьего и седьмого мажоритарных элементов, а выходы десятого, четвертого и первый вход восьмого мажоритарных элементов соединены соответственно с первым входом третьего мажоритарного элемента, выходом и первым настроечным входом логического преобразователя, третий и четвертый настроечные входы которого подключены соответственно к первым входам первого, второго, седьмого мажоритарных элементов и первым входам пятого, шестого мажоритарных элементов.The specified technical result during the implementation of the invention is achieved by the fact that in a logical converter containing ten majority elements that have three inputs, the first inputs of the fourth and ninth majority elements are connected respectively to the first and second tuning inputs of the logical converter, the feature is that the outputs i-th and j majority elements are connected respectively to the second inputs of the (i + 1) -th and (j + 1) -th majority elements, the outputs of the seventh, eighth and ninth majority elements are connected respectively to the third inputs of the fourth, third and seventh major elements, and the outputs of the tenth, the fourth and first input of the eighth majority element are connected respectively to the first input of the third majority element, the output and the first tuning input of the logical Converter, the third and fourth tuning inputs of which are connected respectively, to the first inputs of the first, second, seventh majority elements and the first inputs of the fifth, sixth majority elements.
На чертеже представлена схема предлагаемого логического преобразователя.The drawing shows a diagram of the proposed logical Converter.
Логический преобразователь содержит мажоритарные элементы 11, …, 110, которые имеют по три входа, причем выходы элементов 1i и 1j соединены соответственно с вторыми входами элементов 1i+1 и 1j+1 выходы элементов 17, 18 и 19 подключены соответственно к третьим входам элементов 14, 13 и 17, а выходы элементов 110, 14 первые входы элементов 19, 1j соединены соответственно с первым входом элемента 13, выходом и вторым, четвертым настроечными входами логического преобразователя, первый и третий настроечные входы которого подключены соответственно к первым входам элементов 14,18 и первым входам элементов 11, 12, 17.The logical converter contains the
Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый, …, четвертый настроечные входы подаются соответственно необходимые двоичные сигналы ƒ1, …, ƒ4∈{0,1} . На вторые входы элементов 11, 15, первый вход элемента 110; третьи входы элементов 11, 15, второй вход элемента 110; третьи входы элементов 12, 16, 110; вторые и третьи входы элементов 18, 19 подаются соответственно двоичные сигналы х1; х2; х3; х4 и х5 (x1, …, x5∈{0,1} ). На выходе элемента 1k имеем , где и , есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 14 определяется выражениемThe work of the proposed logical Converter is as follows. The necessary binary signals ƒ 1 , ..., ƒ 4 ∈ {0,1} are supplied to its first, ..., fourth tuning inputs, respectively. To the second inputs of the
в которомwherein
; ;
; ;
; ;
. .
Таким образом, на выходе предлагаемого логического преобразователя получимThus, at the output of the proposed logical Converter we get
, ,
где τ2, τ3, τ4, τ5 есть простые симметричные булевы функции шести аргументов х1, …, х6 (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).where τ 2 , τ 3 , τ 4 , τ 5 are simple symmetric Boolean functions of six arguments x 1 , ..., x 6 (see page 126 in the book Pospelov DA Logical methods of analysis and synthesis of circuits. M .: Energy , 1974).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из простых симметричных булевых функций τ0,5×n-1, τ0,5×n, τ0,5×n+1, τ0,5×n+2, зависящих от n аргументов - входных двоичных сигналов, при n=6.The above information allows us to conclude that the proposed logic converter has wider functionality compared to the prototype, since it implements any of the simple symmetric Boolean functions τ 0.5 × n-1 , τ 0.5 × n , τ 0.5 × n + 1 , τ 0.5 × n + 2 , depending on n arguments - input binary signals, for n = 6.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2018133726A RU2700557C1 (en) | 2018-09-24 | 2018-09-24 | Logic converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2018133726A RU2700557C1 (en) | 2018-09-24 | 2018-09-24 | Logic converter |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2700557C1 true RU2700557C1 (en) | 2019-09-17 |
Family
ID=67989963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2018133726A RU2700557C1 (en) | 2018-09-24 | 2018-09-24 | Logic converter |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2700557C1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2758185C1 (en) * | 2020-10-28 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic converter |
RU2776921C1 (en) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic converter |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2342732A (en) * | 1998-10-16 | 2000-04-19 | Ibm | Reevaluation of a Boolean function applicable to event driven transaction processing |
WO2001050607A1 (en) * | 1999-12-30 | 2001-07-12 | Adaptive Silicon, Inc. | Programmable logic device with configurable function cells to perform boolean and arithmetic |
RU2248034C1 (en) * | 2003-05-12 | 2005-03-10 | Ульяновский государственный технический университет | Logical converter |
RU2281545C1 (en) * | 2005-05-11 | 2006-08-10 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logical transformer |
RU2417404C1 (en) * | 2009-10-05 | 2011-04-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Logic converter |
RU2674639C2 (en) * | 2017-05-15 | 2018-12-11 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-Морского Флота "Военно-морская академия им. Адмирала Флота Советского Союза Н.Г. Кузнецова" | Method for determining lengths of ship-lifting slings |
-
2018
- 2018-09-24 RU RU2018133726A patent/RU2700557C1/en not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2342732A (en) * | 1998-10-16 | 2000-04-19 | Ibm | Reevaluation of a Boolean function applicable to event driven transaction processing |
WO2001050607A1 (en) * | 1999-12-30 | 2001-07-12 | Adaptive Silicon, Inc. | Programmable logic device with configurable function cells to perform boolean and arithmetic |
RU2248034C1 (en) * | 2003-05-12 | 2005-03-10 | Ульяновский государственный технический университет | Logical converter |
RU2281545C1 (en) * | 2005-05-11 | 2006-08-10 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logical transformer |
RU2417404C1 (en) * | 2009-10-05 | 2011-04-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Logic converter |
RU2674639C2 (en) * | 2017-05-15 | 2018-12-11 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-Морского Флота "Военно-морская академия им. Адмирала Флота Советского Союза Н.Г. Кузнецова" | Method for determining lengths of ship-lifting slings |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2758185C1 (en) * | 2020-10-28 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic converter |
RU2776921C1 (en) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic converter |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2281545C1 (en) | Logical transformer | |
RU2393527C2 (en) | Logical converter | |
RU2517720C1 (en) | Logic converter | |
RU2647639C1 (en) | Logic converter | |
RU2559708C1 (en) | Logic converter | |
RU2621281C1 (en) | Logic converter | |
RU2286594C1 (en) | Logic module | |
RU2580799C1 (en) | Logic transducer | |
RU2542895C1 (en) | Logical converter | |
RU2472209C1 (en) | Logic module | |
RU2641454C2 (en) | Logic converter | |
RU2629451C1 (en) | Logic converter | |
RU2701464C1 (en) | Logic converter | |
RU2700557C1 (en) | Logic converter | |
RU2549151C1 (en) | Logic converter | |
RU2629452C1 (en) | Logic converter | |
RU2634229C1 (en) | Logical converter | |
RU2621376C1 (en) | Logic module | |
RU2700556C1 (en) | Logic converter | |
RU2676888C1 (en) | Logical module | |
RU2580798C1 (en) | Logic unit | |
RU2630394C2 (en) | Logic module | |
RU2718209C1 (en) | Logic module | |
RU2700550C1 (en) | Logic module | |
RU2549158C1 (en) | Logic converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20200925 |