RU2718209C1 - Logic module - Google Patents

Logic module Download PDF

Info

Publication number
RU2718209C1
RU2718209C1 RU2019107419A RU2019107419A RU2718209C1 RU 2718209 C1 RU2718209 C1 RU 2718209C1 RU 2019107419 A RU2019107419 A RU 2019107419A RU 2019107419 A RU2019107419 A RU 2019107419A RU 2718209 C1 RU2718209 C1 RU 2718209C1
Authority
RU
Russia
Prior art keywords
inputs
elements
output
input
majority
Prior art date
Application number
RU2019107419A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Priority to RU2019107419A priority Critical patent/RU2718209C1/en
Application granted granted Critical
Publication of RU2718209C1 publication Critical patent/RU2718209C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: computer equipment.SUBSTANCE: invention relates to the computer equipment. Logical module is designed for parallel implementation of six simple symmetric Boolean functions depending on six arguments – input binary signals, and can be used in digital computer systems as a code conversion tool. Logical module comprises eight AND elements (1, …, 1), eight OR elements (2, …, 2), wherein first, second inputs of i-thand r-thinput of j-thof elements OR are connected to first, second inputs of i-th AND element and combined r-th input of (j-5)-th majority element, r-th input of j-th element AND, r-th input of seventh, first, second inputs of fourth and first, second inputs of fifth elements OR are connected to output of r-th element AND, output of first majority element, output of seventh element OR and output of sixth element AND, output of second majority element.EFFECT: technical result is simplification of logic module circuit.1 cl, 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известны логические модули (см., например, патент РФ 2630394, кл. G06F 7/00, 2017 г.), которые выполняют параллельную реализацию пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.Logic modules are known (see, for example, RF patent 2630394, class G06F 7/00, 2017), which perform the parallel implementation of five simple symmetric Boolean functions depending on five arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности и схемная сложность, обусловленные соответственно тем, что не выполняется параллельная реализация шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов, и глубина схемы, в частности, упомянутого аналога равна 5.The reason that impedes the achievement of the technical result indicated below when using well-known logic modules is limited functionality and circuit complexity due to the fact that parallel implementation of six simple symmetric Boolean functions that do not depend on six arguments — input binary signals and the depth of the circuit in particular, said analogue is 5.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2630391, кл. G06F 7/57, 2017 г.), который содержит мажоритарные элементы и выполняет параллельную реализацию шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.The closest device of the same purpose to the claimed invention in terms of features is the logic module adopted for the prototype (RF patent 2630391, class G06F 7/57, 2017), which contains the majority elements and performs the parallel implementation of six simple symmetric Boolean functions depending from six arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну схемы прототипа равна 60 и его схемная глубина равна 5.The reason that impedes the achievement of the technical result indicated below when using the prototype is the circuit complexity due to the fact that the Quine price of the prototype circuit is 60 and its circuit depth is 5.

Техническим результатом изобретения является упрощение схемы логического модуля за счет уменьшения ее цены по Квайну и глубины при сохранении функциональных возможностей прототипа.The technical result of the invention is to simplify the logic module circuit by reducing its Quine price and depth while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем два мажоритарных элемента, особенность заключается в том, что в него дополнительно введены восемь элементов ИЛИ и восемь элементов И, причем первый, второй входы i-го

Figure 00000001
и r-й
Figure 00000002
вход j-го
Figure 00000003
элементов ИЛИ соединены соответственно с первым, вторым входами i-го элемента И и объединенными r-ым входом (j-5)-го мажоритарного элемента, r-ым входом j-го элемента И, r-й вход седьмого, первый, второй входы четвертого и первый, второй входы пятого элементов ИЛИ подключены соответственно к выходу r-го элемента И, выходу первого мажоритарного элемента, выходу седьмого элемента ИЛИ и выходу шестого элемента И, выходу второго мажоритарного элемента, первый, второй входы восьмого элемента ИЛИ и первый, второй входы восьмого элемента И соединены соответственно с выходами четвертого, шестого элементов И и выходами седьмого, пятого элементов ИЛИ, а выход и первый, второй входы r-го элемента ИЛИ подключены соответственно к r-му входу шестого элемента ИЛИ и (2×r-1)-му, (2×r)-му входам логического модуля, первый, второй, третий и четвертый, пятый, шестой выходы которого соединены соответственно с выходами шестого, четвертого, восьмого элементов ИЛИ и выходами восьмого, пятого, седьмого элементов И.The specified technical result in the implementation of the invention is achieved by the fact that in the logic module containing two majority elements, the peculiarity lies in the fact that eight additional elements OR and eight AND elements are additionally introduced into it, and the first, second inputs of the i-th
Figure 00000001
and r
Figure 00000002
j input
Figure 00000003
OR elements are connected respectively with the first, second inputs of the i-th element And and the combined r-th input of the (j-5) -th majority element, r-th input of the j-th element And, r-th input of the seventh, first, second inputs the fourth and first, second inputs of the fifth OR element are connected respectively to the output of the r-th AND element, the output of the first majority element, the output of the seventh OR element and the output of the sixth AND element, the output of the second majority element, the first, second inputs of the eighth OR element and the first, second the inputs of the eighth element And are connected with respectively, with the outputs of the fourth, sixth AND elements and the outputs of the seventh, fifth OR elements, and the output and the first, second inputs of the rth OR element are connected respectively to the rth input of the sixth OR element and (2 × r-1) th, ( 2 × r) -th inputs of the logic module, the first, second, third and fourth, fifth, sixth outputs of which are connected respectively to the outputs of the sixth, fourth, eighth elements OR and the outputs of the eighth, fifth, seventh elements I.

На чертеже представлена схема предлагаемого логического модуля. Логический модуль содержит элементы И 11, …, 18, элементы ИЛИ 21, …, 28 и мажоритарные элементы 31, 32, причем первый, второй входы элемента 2i

Figure 00000004
и r-й
Figure 00000005
вход элемента 2j
Figure 00000006
соединены соответственно с первым, вторым входами элемента 1i и r-ми входами элементов 3j-5, 1j, r-й вход элемента 27, первый, второй входы элемента 24 и первый, второй входы элемента 25 подключены соответственно к выходам элементов 1r, 31, 27 и 16, 32, первый, второй входы элемента 28 и первый, второй входы элемента 18 соединены соответственно с выходами элементов 14, 16 и 27, 25, а выход и первый, второй входы элемента 2r подключены соответственно к r-му входу элемента 26 и (2×r-1)-му, (2×r)-му входам логического модуля, первый, второй, третий и четвертый, пятый, шестой выходы которого соединены соответственно с выходами элементов 26, 24, 28 и 18, 15, 17.The drawing shows a diagram of the proposed logical module. The logic module contains the elements AND 1 1 , ..., 1 8 , the elements OR 2 1 , ..., 2 8 and the majority elements 3 1 , 3 2 , and the first, second inputs of the element 2 i
Figure 00000004
and r
Figure 00000005
input element 2 j
Figure 00000006
connected respectively with the first, second inputs of element 1 i and the rth inputs of elements 3 j-5 , 1 j , the rth input of element 2 7 , the first, second inputs of element 2 4 and the first, second inputs of element 2 5 are connected respectively to the outputs of the elements 1 r , 3 1 , 2 7 and 1 6 , 3 2 , the first, second inputs of the element 2 8 and the first, second inputs of the element 1 8 are connected respectively to the outputs of the elements 1 4 , 1 6 and 2 7 , 2 5 , and and a first output, a second input element r 2 are respectively connected to the r-th input element 6, and 2 (2 × r-1) -th, (2 × r) -th inputs of the logic module, the first, second, third and fourth toe minutes, sixth outputs of which are connected respectively to the outputs of elements 2 6, 2 4, 2, 8 and 1 8, 1 5, 1 7th.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, …, шестой входы подаются соответственно двоичные сигналы х1, …, х6∈{0,1}. На выходе мажоритарного элемента 3m

Figure 00000007
имеем
Figure 00000008
где
Figure 00000009
и #, ∨, ⋅ есть соответственно сигналы на первом, втором, третьем входах элемента 3m и символы операций Maj, ИЛИ, И. Таким образом, на выходах предлагаемого модуля получимThe work of the proposed logical module is as follows. The binary signals x 1 , ..., x 6 ∈ {0,1} are respectively supplied to its first, ..., sixth inputs. At the output of the majority element 3 m
Figure 00000007
we have
Figure 00000008
Where
Figure 00000009
and #, ∨, ⋅ are respectively signals at the first, second, third inputs of the element 3 m and symbols of operations Maj, OR, I. Thus, at the outputs of the proposed module we get

z1=х1∨х2∨х3∨х4∨х5∨х6=τ1;z 1 = x 1 ∨x 2 ∨x 3 ∨x 4 ∨x 5 ∨x 6 = τ 1 ;

z2=((x1∨x2)#(x3∨x4)#(x5∨x6))∨x1x2∨x3x4∨x5x6=x1x2∨x1x3∨x1x4∨x1x5∨z 2 = ((x 1 ∨x 2 ) # (x 3 ∨x 4 ) # (x 5 ∨x 6 )) ∨x 1 x 2 ∨x 3 x 4 ∨x 5 x 6 = x 1 x 2 ∨x 1 x 3 ∨x 1 x 4 ∨x 1 x 5 ∨

∨x1x6∨x2x3∨x2x4∨x2x5∨x2x6∨x3x4∨x3x5∨x3x6∨x4x5∨x4x6∨x5x6=τ2;∨x 1 x 6 ∨x 2 x 3 ∨x 2 x 4 ∨x 2 x 5 ∨x 2 x 6 ∨x 3 x 4 ∨x 3 x 5 ∨x 3 x 6 ∨x 4 x 5 ∨x 4 x 6 ∨x 5 x 6 = τ 2 ;

z3=((x1∨x2)#(x3∨x4)#(x5∨x6))(x1x2∨x3x4∨x5x6)∨(x1∨x2)(x3∨x4)(x5∨x6)=z 3 = ((x 1 ∨x 2 ) # (x 3 ∨x 4 ) # (x 5 ∨x 6 )) (x 1 x 2 ∨x 3 x 4 ∨x 5 x 6 ) ∨ (x 1 ∨x 2 ) (x 3 ∨x 4 ) (x 5 ∨x 6 ) =

=x1x2x3∨x1x2x4∨x1x2x5∨x1x2x6∨x1x3x4∨x1x3x5∨x1x3x6∨x1x4x5∨= x 1 x 2 x 3 ∨x 1 x 2 x 4 ∨x 1 x 2 x 5 ∨x 1 x 2 x 6 ∨x 1 x 3 x 4 ∨x 1 x 3 x 5 ∨x 1 x 3 x 6 ∨ x 1 x 4 x 5 ∨

∨x1x4x6∨x1x5x6∨x2x3x4∨x2x3x5∨x2x3x6∨x2x4x5∨x2x4x6∨x2x5x6∨∨x 1 x 4 x 6 ∨x 1 x 5 x 6 ∨x 2 x 3 x 4 ∨x 2 x 3 x 5 ∨x 2 x 3 x 6 ∨x 2 x 4 x 5 ∨x 2 x 4 x 6 ∨ x 2 x 5 x 6 ∨

∨x3x4x5∨x3x4x6∨x3x5x6∨х4х5х6=τ3;∨x 3 x 4 x 5 ∨x 3 x 4 x 6 ∨x 3 x 5 x 6 ∨x 4 x 5 x 6 = τ 3 ;

z4=(x1x2∨x3x4∨x5x6)((x1∨x2)(x3∨x4)(x5∨x6)∨(x1x2#x3x4#x5x6))=z 4 = (x 1 x 2 ∨x 3 x 4 ∨x 5 x 6 ) ((x 1 ∨x 2 ) (x 3 ∨x 4 ) (x 5 ∨x 6 ) ∨ (x 1 x 2 #x 3 x 4 #x 5 x 6 )) =

=x1x2x3x4∨x1x2x3x5∨x1x2x3x6∨x1x2x4x5∨x1x2x4x6∨x1x2x5x6∨= x 1 x 2 x 3 x 4 ∨x 1 x 2 x 3 x 5 ∨x 1 x 2 x 3 x 6 ∨x 1 x 2 x 4 x 5 ∨x 1 x 2 x 4 x 6 ∨x 1 x 2 x 5 x 6 ∨

∨x1x3x4x5∨х1х3х4х6∨x1x3x5x6∨x1x4x5x6∨x2x3x4x5∨x2x3x4x6∨∨x 1 x 3 x 4 x 5 ∨x 1 x 3 x 4 x 6 ∨x 1 x 3 x 5 x 6 ∨x 1 x 4 x 5 x 6 ∨x 2 x 3 x 4 x 5 ∨x 2 x 3 x 4 x 6 ∨

∨x2x3x5x6∨x2x4x5x6∨x3x4x5x6=τ4;∨x 2 x 3 x 5 x 6 ∨x 2 x 4 x 5 x 6 ∨x 3 x 4 x 5 x 6 = τ 4 ;

z5=((x1∨x2)(x3∨x4)(x5∨x6)(x1x2#x3x4#x5x6)=x1x2x3x4x5∨x1x2x3x4x6∨z 5 = ((x 1 ∨x 2 ) (x 3 ∨x 4 ) (x 5 ∨x 6 ) (x 1 x 2 #x 3 x 4 #x 5 x 6 ) = x 1 x 2 x 3 x 4 x 5 ∨x 1 x 2 x 3 x 4 x 6 ∨

∨x1x2x3x5x6∨x1x2x4x5x6∨x1x3x4x5x6∨x2x3x4x5x6=τ5;∨x 1 x 2 x 3 x 5 x 6 ∨x 1 x 2 x 4 x 5 x 6 ∨x 1 x 3 x 4 x 5 x 6 ∨x 2 x 3 x 4 x 5 x 6 = τ 5 ;

z6=x1x2x3x4x5x6=τ6,z 6 = x 1 x 2 x 3 x 4 x 5 x 6 = τ 6 ,

где τ1, …, τ6 есть простые симметричные булевы функции шести аргументов x1, …, х6 (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).where τ 1 , ..., τ 6 are simple symmetric Boolean functions of six arguments x 1 , ..., x 6 (see page 126 in the book Pospelov D.A. Logical methods of analysis and synthesis of circuits. M .: Energy, 1974 )

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль выполняет параллельную реализацию шести простых симметричных булевых функций, зависящих от шести аргументов -входных двоичных сигналов, при этом его схема проще чем у прототипа, поскольку ее цена по Квайну равна 42 и схемная глубина предлагаемого модуля равна 4.The above information allows us to conclude that the proposed logic module performs parallel implementation of six simple symmetric Boolean functions depending on six arguments — input binary signals, while its circuit is simpler than that of the prototype, since its Quine price is 42 and the circuit depth of the proposed module is 4.

Claims (1)

Логический модуль, предназначенный для параллельной реализации шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов, содержащий два мажоритарных элемента и отличающийся тем, что в него дополнительно введены восемь элементов ИЛИ и восемь элементов И, причем первый, второй входы i-го
Figure 00000010
и r-й
Figure 00000011
вход j-го
Figure 00000012
элементов ИЛИ соединены соответственно с первым, вторым входами i-го элемента И и объединенными r-ым входом (j-5)-го мажоритарного элемента, r-ым входом j-го элемента И, r-й вход седьмого, первый, второй входы четвертого и первый, второй входы пятого элементов ИЛИ подключены соответственно к выходу r-го элемента И, выходу первого мажоритарного элемента, выходу седьмого элемента ИЛИ и выходу шестого элемента И, выходу второго мажоритарного элемента, первый, второй входы восьмого элемента ИЛИ и первый, второй входы восьмого элемента И соединены соответственно с выходами четвертого, шестого элементов И и выходами седьмого, пятого элементов ИЛИ, а выход и первый, второй входы r-го элемента ИЛИ подключены соответственно к r-му входу шестого элемента ИЛИ и (2×r-1)-му, (2×r)-му входам логического модуля, первый, второй, третий и четвертый, пятый, шестой выходы которого соединены соответственно с выходами шестого, четвертого, восьмого элементов ИЛИ и выходами восьмого, пятого, седьмого элементов И.A logic module designed for parallel implementation of six simple symmetric Boolean functions, depending on six arguments - input binary signals, containing two majority elements and characterized in that it additionally contains eight OR elements and eight AND elements, and the first, second inputs i- go
Figure 00000010
and r
Figure 00000011
j input
Figure 00000012
OR elements are connected respectively with the first, second inputs of the i-th element And and the combined r-th input of the (j-5) -th majority element, r-th input of the j-th element And, r-th input of the seventh, first, second inputs the fourth and first, second inputs of the fifth OR element are connected respectively to the output of the r-th AND element, the output of the first majority element, the output of the seventh OR element and the output of the sixth AND element, the output of the second majority element, the first, second inputs of the eighth OR element and the first, second the inputs of the eighth element And are connected with respectively, with the outputs of the fourth, sixth AND elements and the outputs of the seventh, fifth OR elements, and the output and the first, second inputs of the rth OR element are connected respectively to the rth input of the sixth OR element and (2 × r-1) th, ( 2 × r) -th inputs of the logic module, the first, second, third and fourth, fifth, sixth outputs of which are connected respectively to the outputs of the sixth, fourth, eighth elements OR and the outputs of the eighth, fifth, seventh elements I.
RU2019107419A 2019-03-14 2019-03-14 Logic module RU2718209C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019107419A RU2718209C1 (en) 2019-03-14 2019-03-14 Logic module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019107419A RU2718209C1 (en) 2019-03-14 2019-03-14 Logic module

Publications (1)

Publication Number Publication Date
RU2718209C1 true RU2718209C1 (en) 2020-03-31

Family

ID=70156459

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019107419A RU2718209C1 (en) 2019-03-14 2019-03-14 Logic module

Country Status (1)

Country Link
RU (1) RU2718209C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2757830C1 (en) * 2020-10-28 2021-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module
RU2776920C1 (en) * 2021-06-17 2022-07-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090193384A1 (en) * 2008-01-25 2009-07-30 Mihai Sima Shift-enabled reconfigurable device
RU2440601C1 (en) * 2011-01-31 2012-01-20 Закрытое акционерное общество "ИВЛА-ОПТ" Logic converter
RU2595958C1 (en) * 2015-03-13 2016-08-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical computing machine
RU2618899C1 (en) * 2015-12-11 2017-05-11 Олег Александрович Козелков Majoritary module
RU2641446C2 (en) * 2016-03-09 2018-01-17 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic calculator

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090193384A1 (en) * 2008-01-25 2009-07-30 Mihai Sima Shift-enabled reconfigurable device
RU2440601C1 (en) * 2011-01-31 2012-01-20 Закрытое акционерное общество "ИВЛА-ОПТ" Logic converter
RU2595958C1 (en) * 2015-03-13 2016-08-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical computing machine
RU2618899C1 (en) * 2015-12-11 2017-05-11 Олег Александрович Козелков Majoritary module
RU2641446C2 (en) * 2016-03-09 2018-01-17 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic calculator

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2757830C1 (en) * 2020-10-28 2021-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module
RU2776920C1 (en) * 2021-06-17 2022-07-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module
RU2778678C1 (en) * 2021-06-17 2022-08-23 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module
RU2789730C1 (en) * 2022-03-18 2023-02-07 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module

Similar Documents

Publication Publication Date Title
RU2517720C1 (en) Logic converter
RU2647639C1 (en) Logic converter
RU2701461C1 (en) Majority module
RU2472209C1 (en) Logic module
RU2621281C1 (en) Logic converter
RU2718209C1 (en) Logic module
RU2580799C1 (en) Logic transducer
RU2629451C1 (en) Logic converter
RU2703675C1 (en) Logic converter
RU2641454C2 (en) Logic converter
RU2393528C2 (en) Logical module
RU2704735C1 (en) Threshold module
RU2630394C2 (en) Logic module
RU2629452C1 (en) Logic converter
RU2249844C2 (en) Logic module
RU2621376C1 (en) Logic module
RU2634229C1 (en) Logical converter
RU2300137C1 (en) Majority module
RU2676888C1 (en) Logical module
RU2700556C1 (en) Logic converter
RU2700557C1 (en) Logic converter
RU2778678C1 (en) Logic module
RU2758187C1 (en) Logic module
RU2700550C1 (en) Logic module
RU2757830C1 (en) Logic module

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20210315