RU2647639C1 - Logic converter - Google Patents

Logic converter Download PDF

Info

Publication number
RU2647639C1
RU2647639C1 RU2017111360A RU2017111360A RU2647639C1 RU 2647639 C1 RU2647639 C1 RU 2647639C1 RU 2017111360 A RU2017111360 A RU 2017111360A RU 2017111360 A RU2017111360 A RU 2017111360A RU 2647639 C1 RU2647639 C1 RU 2647639C1
Authority
RU
Russia
Prior art keywords
inputs
input
majority
elements
connected respectively
Prior art date
Application number
RU2017111360A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Priority to RU2017111360A priority Critical patent/RU2647639C1/en
Application granted granted Critical
Publication of RU2647639C1 publication Critical patent/RU2647639C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry

Abstract

FIELD: physics.
SUBSTANCE: logic converter is proposed, designed to implement any of the simple symmetric Boolean functions τ1, τ2, τn-1, τn that depend on n arguments - input binary signals, and can be used in the systems of digital computers as a means of the code conversion. The logic converter comprises eight majority elements (11, …, 18), and the maximum delay time of the signal propagation is equal to 4×Δtm, where Δtm - the time delay of the majority element.
EFFECT: increasing the performance while maintaining the hardware composition and functional capabilities of the prototype.
1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известны логические преобразователи (см., например, патент РФ 2281545, кл. G06F 7/57, 2006 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ1, τ2, τ n -1, τ n , зависящих от n аргументов - входных двоичных сигналов, при n=4.Logical converters are known (see, for example, RF patent 2281545, class G06F 7/57, 2006), which, using a constant setting, implement any of the simple symmetric Boolean functions τ 1 , τ 2 , τ n -1 , τ n depending on n arguments - input binary signals, for n = 4.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка пяти входных сигналов.The reason that impedes the achievement of the technical result indicated below when using known logic converters is limited functionality due to the fact that processing of five input signals is not allowed.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2542895, кл. G06F 7/57, 2015 г.), который содержит восемь мажоритарных элементов и с помощью константной настройки реализует любую из простых симметричных булевых функций τ1,τ2,τ n -1, τ n , зависящих от n аргументов - входных двоичных сигналов, при n=5.The closest device of the same purpose to the claimed invention in terms of features is the logic converter adopted for the prototype (RF patent 2542895, class G06F 7/57, 2015), which contains eight major elements and implements any of the simple symmetric using a constant setting Boolean functions τ 1 , τ 2 , τ n -1 , τ n , depending on n arguments - input binary signals, for n = 5.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что максимальное время задержки распространения сигнала в прототипе определяется выражением 6×Δt M, где Δt M есть время задержки мажоритарного элемента.The reason that impedes the achievement of the technical result indicated below when using the prototype is its low speed, due to the fact that the maximum signal propagation delay time in the prototype is determined by the expression 6 × Δt Mwhere Δt M there is a delay time of the majority element.

Техническим результатом изобретения является повышение быстродействия при сохранении аппаратурного состава и функциональных возможностей прототипа.The technical result of the invention is to improve performance while maintaining the hardware composition and functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, выходы i-го (

Figure 00000001
), восьмого мажоритарных элементов и объединенные первые входы первого, второго, пятого, шестого мажоритарных элементов подключены соответственно к второму входу (i+1)-го, третьему входу шестого мажоритарных элементов и первому настроечному входу логического преобразователя, первый, второй и третий информационные входы которого соединены соответственно с вторым, третьим входами первого и третьим входом второго мажоритарных элементов, особенность заключается в том, что выходы пятого, шестого и седьмого мажоритарных элементов соединены соответственно с третьими входами третьего, четвертого и вторым входом шестого мажоритарных элементов, а j-й (
Figure 00000002
) вход седьмого, j-й вход восьмого и m-й (
Figure 00000003
) вход пятого мажоритарных элементов подключены соответственно к j-му, (j+2)-му и (m+2)-му информационным входам логического преобразователя, первый, второй настроечные входы и выход которого соединены соответственно с первыми входами четвертого, третьего и выходом четвертого мажоритарных элементов.The specified technical result in the implementation of the invention is achieved by the fact that in a logical converter containing eight majority elements, the outputs of the i- th (
Figure 00000001
), of the eighth majority elements and the combined first inputs of the first, second, fifth, sixth majority elements are connected respectively to the second input of the ( i +1) th, third input of the sixth majority elements and the first tuning input of the logic converter, the first, second and third information inputs which are connected respectively to the second, third inputs of the first and third inputs of the second majority elements, the peculiarity is that the outputs of the fifth, sixth and seventh majority elements are connected respectively, with the third inputs of the third, fourth and second input of the sixth majority elements, and the jth (
Figure 00000002
) the seventh input, the jth input of the eighth and the mth (
Figure 00000003
) the input of the fifth majority elements are connected respectively to the j- th, ( j +2) -th and ( m +2) -th information inputs of the logic converter, the first, second tuning inputs and the output of which are connected respectively to the first inputs of the fourth, third and output fourth majorities.

На чертеже представлена схема предлагаемого логического преобразователя.The drawing shows a diagram of the proposed logical Converter.

Логический преобразователь содержит мажоритарные элементы 11, …, 18, причем выходы элементов 1 i (

Figure 00000004
), 1 r (
Figure 00000005
) и 17, 18 соединены соответственно с вторым входом элемента 1 i +1, третьим входом элемента 1 r -2 и вторым, третьим входами элемента 16, а m-е (
Figure 00000006
) входы элементов 11, 15, j-е (
Figure 00000007
) входы элементов 17, 18, третий вход элемента 12 и первый вход элемента 13 подключены соответственно к (m-1)-му, (m+2)-му, j-му, (j+2)-му, третьему информационным и второму настроечному входам логического преобразователя, выход и первый настроечный вход которого соединены соответственно с выходом элемента 14 объединенными первыми входами элементов 11, 12, 14, 15, 16.The logical converter contains the majority elements 1 1 , ..., 1 8 , and the outputs of the elements 1 i (
Figure 00000004
), 1 r (
Figure 00000005
) and 1 7 , 1 8 are connected respectively with the second input of the element 1 i +1 , the third input of the element 1 r -2 and the second, third inputs of the element 1 6 , and m- th (
Figure 00000006
) inputs of elements 1 1 , 1 5 , j- th (
Figure 00000007
) the inputs of the elements 1 7 , 1 8 , the third input of the element 1 2 and the first input of the element 1 3 are connected respectively to the ( m -1) th, ( m +2) th, j th, ( j +2) th , to the third information and second tuning inputs of the logic converter, the output and the first tuning input of which are connected respectively to the output of element 1 4 by the combined first inputs of elements 1 1 , 1 2 , 1 4 , 1 5 , 1 6 .

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы ƒ1, ƒ2 ∈ {0, 1} константной настройки. На его первый, …, пятый информационные входы подаются соответственно подлежащие обработке двоичные сигналы x l, …, x 5 ∈ {0, 1}. На выходе мажоритарного элемента 1 k (

Figure 00000008
) имеем Maj(a k 1, a k 2, a k 3)=a k 1 a k 2 ∨ a k 1 a k 3 ∨ a k 2 a k 3, где a k 1, a k 2, a k 3 и ∨, ⋅ есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 14 определяется выражениемThe work of the proposed logical Converter is as follows. At its first and second tuning inputs, the necessary signals ƒ 1 , ƒ 2 ∈ {0, 1} of constant tuning are fixed respectively. At its first, ..., fifth information inputs, binary signals x l , ..., x 5 ∈ {0, 1}, respectively, to be processed are fed. At the output of the majority element 1 k (
Figure 00000008
) we have Maj ( a k 1 , a k 2 , a k 3 ) = a k 1 a k 2 ∨ a k 1 a k 3 ∨ a k 2 a k 3 , where a k 1 , a k 2 , a k 3 and ∨, ⋅ are respectively the signals at its first, second, third inputs and operation symbols OR, I. Therefore, the signal at the output of element 1 4 is determined by the expression

Figure 00000009
в котором
Figure 00000010
(
Figure 00000011
). Таким образом, на выходе предлагаемого преобразователя получим
Figure 00000009
wherein
Figure 00000010
(
Figure 00000011
) Thus, at the output of the proposed Converter get

Figure 00000012
Figure 00000012

где τ1, τ2, τ4, τ5 есть простые симметричные булевы функции пяти аргументов х 1, …, х 5 (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом указанный преобразователь содержит восемь мажоритарных элементов, а максимальное время задержки распространения в нем сигнала равно 4×Δt M, где Δt M - время задержки мажоритарного элемента.where τone, τ2, τfour, τ5 there are simple symmetric boolean functions of five argumentsx one, ...,x 5 (see page 126 in the book Pospelov D. A. Logical methods of analysis and synthesis of circuits. M .: Energy, 1974). Moreover, the specified Converter contains eight majority elements, and the maximum delay time of the propagation of the signal in it is 4 × Δt Mwhere Δt M -delay time of the majority element.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из простых симметричных булевых функций τ1, τ2, τ n -1, τ n , зависящих от n аргументов - входных двоичных сигналов, при n=5, имеет аппаратурный состав прототипа и обладает более высоким по сравнению с ним быстродействием.The above information allows us to conclude that the proposed logical converter using constant settings implements any of the simple symmetric Boolean functions τ 1 , τ 2 , τ n -1 , τ n , depending on n arguments - input binary signals, for n = 5, it has the hardware composition of the prototype and has a higher speed compared to it.

Claims (1)

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий восемь мажоритарных элементов, причем выходы i-го
Figure 00000013
, восьмого мажоритарных элементов и объединенные первые входы первого, второго, пятого, шестого мажоритарных элементов подключены соответственно к второму входу (i+1)-го, третьему входу шестого мажоритарных элементов и первому настроечному входу логического преобразователя, первый, второй и третий информационные входы которого соединены соответственно с вторым, третьим входами первого и третьим входом второго мажоритарных элементов, отличающийся тем, что выходы пятого, шестого и седьмого мажоритарных элементов соединены соответственно с третьими входами третьего, четвертого и вторым входом шестого мажоритарных элементов, а j-й
Figure 00000014
вход седьмого, j-й вход восьмого и m-й
Figure 00000015
вход пятого мажоритарных элементов подключены соответственно к j-му, (j+2)-му и (m+2)-му информационным входам логического преобразователя, первый, второй настроечные входы и выход которого соединены соответственно с первыми входами четвертого, третьего и выходом четвертого мажоритарных элементов.A logic converter designed to implement simple symmetric Boolean functions, containing eight majority elements, and the outputs of the ith
Figure 00000013
, of the eighth majority elements and the combined first inputs of the first, second, fifth, sixth majority elements are connected respectively to the second input of the (i + 1) -th, third input of the sixth majority elements and the first tuning input of the logic converter, the first, second and third information inputs of which connected respectively to the second, third inputs of the first and third inputs of the second majority elements, characterized in that the outputs of the fifth, sixth and seventh majority elements are connected respectively with the third inputs of the third, the fourth and the second input of the sixth the majority of elements, and the j-th
Figure 00000014
entrance of the seventh, jth entrance of the eighth and mth
Figure 00000015
the input of the fifth majority elements is connected respectively to the jth, (j + 2) th and (m + 2) th information inputs of the logic converter, the first, second tuning inputs and the output of which are connected respectively to the first inputs of the fourth, third and fourth outputs majority elements.
RU2017111360A 2017-04-04 2017-04-04 Logic converter RU2647639C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017111360A RU2647639C1 (en) 2017-04-04 2017-04-04 Logic converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017111360A RU2647639C1 (en) 2017-04-04 2017-04-04 Logic converter

Publications (1)

Publication Number Publication Date
RU2647639C1 true RU2647639C1 (en) 2018-03-16

Family

ID=61629433

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017111360A RU2647639C1 (en) 2017-04-04 2017-04-04 Logic converter

Country Status (1)

Country Link
RU (1) RU2647639C1 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2703675C1 (en) * 2019-03-11 2019-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2704737C1 (en) * 2018-08-30 2019-10-30 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module
RU2709663C1 (en) * 2019-03-13 2019-12-19 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2710878C1 (en) * 2019-03-13 2020-01-14 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2757817C1 (en) * 2020-10-28 2021-10-21 федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет" Logic converter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3458240A (en) * 1965-12-28 1969-07-29 Sperry Rand Corp Function generator for producing the possible boolean functions of eta independent variables
RU2517720C1 (en) * 2013-01-09 2014-05-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic converter
RU2542895C1 (en) * 2013-11-06 2015-02-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical converter
RU2610678C1 (en) * 2015-11-24 2017-02-14 Олег Александрович Козелков Universal logic module

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3458240A (en) * 1965-12-28 1969-07-29 Sperry Rand Corp Function generator for producing the possible boolean functions of eta independent variables
RU2517720C1 (en) * 2013-01-09 2014-05-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic converter
RU2542895C1 (en) * 2013-11-06 2015-02-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical converter
RU2610678C1 (en) * 2015-11-24 2017-02-14 Олег Александрович Козелков Universal logic module

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2704737C1 (en) * 2018-08-30 2019-10-30 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module
RU2703675C1 (en) * 2019-03-11 2019-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2709663C1 (en) * 2019-03-13 2019-12-19 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2710878C1 (en) * 2019-03-13 2020-01-14 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2757817C1 (en) * 2020-10-28 2021-10-21 федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет" Logic converter

Similar Documents

Publication Publication Date Title
RU2647639C1 (en) Logic converter
RU2393527C2 (en) Logical converter
RU2517720C1 (en) Logic converter
RU2621281C1 (en) Logic converter
RU2700554C1 (en) Majority module
RU2559708C1 (en) Logic converter
RU2542895C1 (en) Logical converter
RU2443009C1 (en) Logic converter
RU2641454C2 (en) Logic converter
RU2417404C1 (en) Logic converter
RU2580799C1 (en) Logic transducer
RU2472209C1 (en) Logic module
RU2629451C1 (en) Logic converter
RU2701464C1 (en) Logic converter
RU2703675C1 (en) Logic converter
RU2549151C1 (en) Logic converter
RU2704735C1 (en) Threshold module
RU2621376C1 (en) Logic module
RU2634229C1 (en) Logical converter
RU2580798C1 (en) Logic unit
RU2629452C1 (en) Logic converter
RU2700557C1 (en) Logic converter
RU2700556C1 (en) Logic converter
RU2549158C1 (en) Logic converter
RU2718209C1 (en) Logic module

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190405