RU2610678C1 - Universal logic module - Google Patents

Universal logic module Download PDF

Info

Publication number
RU2610678C1
RU2610678C1 RU2015150160A RU2015150160A RU2610678C1 RU 2610678 C1 RU2610678 C1 RU 2610678C1 RU 2015150160 A RU2015150160 A RU 2015150160A RU 2015150160 A RU2015150160 A RU 2015150160A RU 2610678 C1 RU2610678 C1 RU 2610678C1
Authority
RU
Russia
Prior art keywords
input
module
multiplexer
output
inputs
Prior art date
Application number
RU2015150160A
Other languages
Russian (ru)
Inventor
Олег Александрович Козелков
Original Assignee
Олег Александрович Козелков
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Олег Александрович Козелков filed Critical Олег Александрович Козелков
Priority to RU2015150160A priority Critical patent/RU2610678C1/en
Application granted granted Critical
Publication of RU2610678C1 publication Critical patent/RU2610678C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Logic Circuits (AREA)

Abstract

FIELD: physics.
SUBSTANCE: universal logic module contains six module inputs 1, 2, 3, 4, 5, 6, the first element AND 7, a majority element 8, the first element OR 9, the second element AND 10, the second element OR 11, a multiplexer 12 with three address inputs and eight data inputs, a module output 13.
EFFECT: extension of functionality by allowing the implementation of simple symmetric functions and repetition-free Boolean functions depending on four variables.
1 dwg, 3 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известен логический преобразователь (патент РФ 2281545, кл. G06F 7/57, 2006 г.), который содержит 7 мажоритарных элементов, четыре информационных входа, два настроечных входа, выход и реализует любую из четырех простых симметричных булевых функций при соответствующих настройках.A logical converter is known (RF patent 2281545, class G06F 7/57, 2006), which contains 7 majority elements, four information inputs, two tuning inputs, an output and implements any of four simple symmetric Boolean functions with the appropriate settings.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относятся ограниченные функциональные возможности, обусловленные тем, что не реализуются бесповторные булевые функции, зависящие от четырех аргументов.The reason that impedes the achievement of the technical result indicated below when using a well-known logic converter is limited functionality, due to the fact that no unique Boolean functions are implemented that depend on four arguments.

Известен логический преобразователь (патент РФ 2417404, кл. G06F 7/57, 2011 г.), который содержит 6 мажоритарных элементов, четыре информационных входа, два настроечных входа, выход и реализует любую из четырех простых симметричных булевых функций при соответствующих настройках.A logical converter is known (RF patent 2417404, class G06F 7/57, 2011), which contains 6 majority elements, four information inputs, two tuning inputs, an output and implements any of four simple symmetric Boolean functions with the appropriate settings.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относятся ограниченные функциональные возможности, обусловленные тем, что не реализуются бесповторные булевые функции, зависящие от четырех аргументов.The reason that impedes the achievement of the technical result indicated below when using a well-known logic converter is limited functionality, due to the fact that no unique Boolean functions are implemented that depend on four arguments.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический модуль (патент РФ 2286594, кл. G06F 7/57, 2006 г.), предназначенный для реализации простых симметричных булевых функций, зависящих от четырех аргументов, содержащий четыре информационных входа модуля, два настроечных входа модуля, выход модуля, три мажоритарных элемента, два элемента И, два элемента ИЛИ.The closest device of the same purpose to the claimed invention in terms of features is the logical module adopted for the prototype (RF patent 2286594, class G06F 7/57, 2006), designed to implement simple symmetric Boolean functions depending on four arguments, containing four module information inputs, two module tuning inputs, module output, three majority elements, two AND elements, two OR elements.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относятся ограниченные функциональные возможности, обусловленные тем, что не реализуются бесповторные булевые функции, зависящие от четырех аргументов.The reason that impedes the achievement of the technical result indicated below when using a well-known logic converter is limited functionality, due to the fact that no unique Boolean functions are implemented that depend on four arguments.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации простых симметричных функций и бесповторных булевых функций, зависящих от четырех переменных.The technical result of the invention is the expansion of functionality by providing the implementation of simple symmetric functions and non-repeating Boolean functions depending on four variables.

Указанный технический результат при осуществлении изобретения достигается тем, что в универсальном логическом модуле, содержащем шесть входов модуля, два элемента И, два элемента ИЛИ, мажоритарный элемент, выход модуля, причем первый вход модуля соединен с первым входом мажоритарного элемента, второй вход модуля соединен с первым входом первого элемента И и первым входом первого элемента ИЛИ, третий вход модуля соединен со вторым входом первого элемента И и вторым входом первого элемента ИЛИ, введен дополнительно мультиплексор с тремя адресными входами и восемью информационными входами, причем первый вход модуля соединен с четвертым информационным входом мультиплексора, первым входом второго элемента И и первым входом второго элемента ИЛИ, второй вход модуля соединен со вторым входом мажоритарного элемента, третий вход модуля соединен с третьим входом мажоритарного элемента, выход первого элемента И соединен с первым информационным входом мультиплексора, выход мажоритарного элемента соединен со вторым и третьим информационными входами мультиплексора, выход первого элемента ИЛИ соединен со вторым входом второго элемента И и вторым входом второго элемента ИЛИ, выход второго элемента И соединен с пятым, шестым и седьмым информационными входами мультиплексора, выход второго элемента ИЛИ соединен с восьмым информационным входом мультиплексора, четвертый вход модуля соединен с первым адресным входом мультиплексора, пятый вход модуля соединен со вторым адресным входом мультиплексора, шестой вход модуля соединен с третьим адресным входом мультиплексора, выход мультиплексора соединен с выходом модуля.The specified technical result in the implementation of the invention is achieved by the fact that in a universal logical module containing six module inputs, two AND elements, two OR elements, a majority element, a module output, the first input of the module connected to the first input of the majority element, the second input of the module connected to the first input of the first AND element and the first input of the first OR element, the third input of the module is connected to the second input of the first AND element and the second input of the first OR element, an additional multiplexer with three a address inputs and eight information inputs, the first input of the module connected to the fourth information input of the multiplexer, the first input of the second AND element and the first input of the second OR element, the second input of the module connected to the second input of the majority element, the third input of the module connected to the third input of the majority element, the output of the first element And is connected to the first information input of the multiplexer, the output of the majority element is connected to the second and third information inputs of the multiplexer, the output of the about the OR element is connected to the second input of the second AND element and the second input of the second OR element, the output of the second AND element is connected to the fifth, sixth and seventh information inputs of the multiplexer, the output of the second OR element is connected to the eighth information input of the multiplexer, the fourth input of the module is connected to the first address multiplexer input, the fifth input of the module is connected to the second address input of the multiplexer, the sixth input of the module is connected to the third address input of the multiplexer, the output of the multiplexer is connected to the output of the module .

На фиг.1 представлена схема универсального логического модуля.Figure 1 presents a diagram of a universal logical module.

Универсальный логический модуль содержит шесть входов модуля 1, 2, 3, 4, 5, 6, первый элемент И 7, мажоритарный элемент 8, первый элемент ИЛИ 9, второй элемент И 10, второй элемент ИЛИ 11, мультиплексор 12 с тремя адресными входами и восемью информационными входами, выход модуля 13, причем первый вход модуля 1 соединен с первым входом мажоритарного элемента 8, с четвертым информационным входом мультиплексора 12, первым входом второго элемента И 10 и первым входом второго элемента ИЛИ 11, второй вход модуля 2 соединен с первым входом первого элемента И 7, первым входом первого элемента ИЛИ 9 и со вторым входом мажоритарного элемента 8, третий вход модуля 3 соединен со вторым входом первого элемента И 7 и вторым входом первого элемента ИЛИ 9 и с третьим входом мажоритарного элемента 8, выход первого элемента И 7 соединен с первым информационным входом мультиплексора 12, выход мажоритарного элемента 8 соединен со вторым и третьим информационными входами мультиплексора 12, выход первого элемента ИЛИ 9 соединен со вторым входом второго элемента И 10 и вторым входом второго элемента ИЛИ 11, выход второго элемента И 10 соединен с пятым, шестым и седьмым информационными входами мультиплексора 12, выход второго элемента ИЛИ 11 соединен с восьмым информационным входом мультиплексора 12, четвертый вход модуля 4 соединен с первым адресным входом мультиплексора 12, пятый вход модуля 5 соединен со вторым адресным входом мультиплексора 12, шестой вход модуля 6 соединен с третьим адресным входом мультиплексора 12, выход мультиплексора 12 соединен с выходом модуля 13.The universal logic module contains six inputs of the module 1, 2, 3, 4, 5, 6, the first element AND 7, the majority element 8, the first element OR 9, the second element AND 10, the second element OR 11, the multiplexer 12 with three address inputs and eight information inputs, the output of module 13, and the first input of module 1 is connected to the first input of the majority element 8, with the fourth information input of the multiplexer 12, the first input of the second element And 10 and the first input of the second element OR 11, the second input of module 2 is connected to the first input first element And 7, first m the input of the first element OR 9 and with the second input of the majority element 8, the third input of module 3 is connected to the second input of the first element And 7 and the second input of the first element OR 9 and with the third input of the majority element 8, the output of the first element And 7 is connected to the first information the input of the multiplexer 12, the output of the majority element 8 is connected to the second and third information inputs of the multiplexer 12, the output of the first element OR 9 is connected to the second input of the second element AND 10 and the second input of the second element OR 11, the output of the second element The tent And 10 is connected to the fifth, sixth and seventh information inputs of the multiplexer 12, the output of the second element OR 11 is connected to the eighth information input of the multiplexer 12, the fourth input of module 4 is connected to the first address input of the multiplexer 12, the fifth input of module 5 is connected to the second address input of the multiplexer 12, the sixth input of module 6 is connected to the third address input of multiplexer 12, the output of multiplexer 12 is connected to the output of module 13.

Работа универсального логического модуля осуществляется следующим образом.The work of the universal logical module is as follows.

В зависимости от значений входных сигналов Y1, Y2, Y3, Y4, Y5, Y6 на входах 1, 2, 3, 4, 5, 6 модуля, на выходах его элементов и на выходе 13 модуля (Z) реализуются булевые функции, приведенные в табл. 1.Depending on the values of the input signals Y 1 , Y 2 , Y 3 , Y 4 , Y 5 , Y 6 at the inputs 1, 2, 3, 4, 5, 6 of the module, at the outputs of its elements and at the output of module 13 (Z) boolean functions are given in the table. one.

Figure 00000001
Figure 00000001

Figure 00000002
Figure 00000002

Figure 00000003
Figure 00000003

Для реализации заданных булевых функций необходимо на входы 1, 2, 3, 4, 5, 6 универсального логического модуля подать настроечные сигналы в соответствии с таблицей настроек и видом реализуемой булевой функцией.To implement the specified Boolean functions, it is necessary to input tuning signals to the inputs 1, 2, 3, 4, 5, 6 of the universal logic module in accordance with the settings table and the type of the implemented Boolean function.

Настройка универсального логического модуля для реализации простых симметричных булевых функций, зависящих от четырех аргументов, приведена в таблице 2.The configuration of a universal logic module for the implementation of simple symmetric Boolean functions that depend on four arguments is given in Table 2.

Figure 00000004
Figure 00000004

Figure 00000005
Figure 00000005

Настройка универсального логического модуля для реализации бесповторных булевых функций, зависящих от четырех аргументов, приведена в таблице 3.The configuration of a universal logic module for implementing non-repeating Boolean functions that depend on four arguments is given in Table 3.

Figure 00000006
Figure 00000006

Сравнение характеристики прототипа и заявляемого устройства показывает, что заявленное устройство имеет более широкие функциональные возможности, т.к. реализует не только симметричные булевые функции, но и бесповторные булевые функции.Comparison of the characteristics of the prototype and the claimed device shows that the claimed device has wider functionality, because implements not only symmetric Boolean functions, but also unique Boolean functions.

Claims (1)

Универсальный логический модуль, предназначенный для реализации симметричных и бесповторных булевых функций, зависящих от четырех аргументов, содержащий шесть входов модуля, два элемента И, два элемента ИЛИ, мажоритарный элемент, выход модуля, причем первый вход модуля соединен с первым входом мажоритарного элемента, второй вход модуля соединен с первым входом первого элемента И и первым входом первого элемента ИЛИ, третий вход модуля соединен со вторым входом первого элемента И и вторым входом первого элемента ИЛИ, отличающийся тем, что содержит мультиплексор с тремя адресными входами и восемью информационными входами, причем первый вход модуля соединен с четвертым информационным входом мультиплексора, первым входом второго элемента И и первым входом второго элемента ИЛИ, второй вход модуля соединен со вторым входом мажоритарного элемента, третий вход модуля соединен с третьим входом мажоритарного элемента, выход первого элемента И соединен с первым информационным входом мультиплексора, выход мажоритарного элемента соединен со вторым и третьим информационными входами мультиплексора, выход первого элемента ИЛИ соединен со вторым входом второго элемента И и вторым входом второго элемента ИЛИ, выход второго элемента И соединен с пятым, шестым и седьмым информационными входами мультиплексора, выход второго элемента ИЛИ соединен с восьмым информационным входом мультиплексора, четвертый вход модуля соединен с первым адресным входом мультиплексора, пятый вход модуля соединен со вторым адресным входом мультиплексора, шестой вход модуля соединен с третьим адресным входом мультиплексора, выход мультиплексора соединен с выходом модуля.A universal logic module designed to implement symmetric and nonrepeatable Boolean functions depending on four arguments, containing six module inputs, two AND elements, two OR elements, a majority element, a module output, the first input of the module connected to the first input of the majority element, the second input the module is connected to the first input of the first AND element and the first input of the first OR element, the third input of the module is connected to the second input of the first AND element and the second input of the first OR element, characterized in that contains a multiplexer with three address inputs and eight information inputs, the first input of the module connected to the fourth information input of the multiplexer, the first input of the second AND element and the first input of the second OR element, the second input of the module connected to the second input of the majority element, the third input of the module connected to the third the input of the majority element, the output of the first element AND is connected to the first information input of the multiplexer, the output of the majority element is connected to the second and third information inputs by the multiplexer, the output of the first OR element is connected to the second input of the second AND element and the second input of the second OR element, the output of the second AND element is connected to the fifth, sixth and seventh information inputs of the multiplexer, the output of the second OR element is connected to the eighth information input of the multiplexer, the fourth input of the module connected to the first address input of the multiplexer, the fifth input of the module is connected to the second address input of the multiplexer, the sixth input of the module is connected to the third address input of the multiplexer, the output is multip lexor connected to the output of the module.
RU2015150160A 2015-11-24 2015-11-24 Universal logic module RU2610678C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015150160A RU2610678C1 (en) 2015-11-24 2015-11-24 Universal logic module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015150160A RU2610678C1 (en) 2015-11-24 2015-11-24 Universal logic module

Publications (1)

Publication Number Publication Date
RU2610678C1 true RU2610678C1 (en) 2017-02-14

Family

ID=58458669

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015150160A RU2610678C1 (en) 2015-11-24 2015-11-24 Universal logic module

Country Status (1)

Country Link
RU (1) RU2610678C1 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2647639C1 (en) * 2017-04-04 2018-03-16 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2709669C1 (en) * 2019-03-11 2019-12-19 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module
RU2762547C1 (en) * 2021-04-02 2021-12-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Threshold module
RU2776920C1 (en) * 2021-06-17 2022-07-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1322254A1 (en) * 1986-01-13 1987-07-07 Харьковский авиационный институт им.Н.Е.Жуковского Polyfunctional logic module
US20060109027A1 (en) * 2004-11-24 2006-05-25 Veredas-Ramirez Francisco J Programmable logic cell
RU2281545C1 (en) * 2005-05-11 2006-08-10 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical transformer
RU2286594C1 (en) * 2005-07-08 2006-10-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic module
RU2417404C1 (en) * 2009-10-05 2011-04-27 Закрытое акционерное общество "ИВЛА-ОПТ" Logic converter

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1322254A1 (en) * 1986-01-13 1987-07-07 Харьковский авиационный институт им.Н.Е.Жуковского Polyfunctional logic module
US20060109027A1 (en) * 2004-11-24 2006-05-25 Veredas-Ramirez Francisco J Programmable logic cell
RU2281545C1 (en) * 2005-05-11 2006-08-10 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical transformer
RU2286594C1 (en) * 2005-07-08 2006-10-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic module
RU2417404C1 (en) * 2009-10-05 2011-04-27 Закрытое акционерное общество "ИВЛА-ОПТ" Logic converter

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2647639C1 (en) * 2017-04-04 2018-03-16 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2709669C1 (en) * 2019-03-11 2019-12-19 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module
RU2762547C1 (en) * 2021-04-02 2021-12-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Threshold module
RU2776920C1 (en) * 2021-06-17 2022-07-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module

Similar Documents

Publication Publication Date Title
RU2618899C1 (en) Majoritary module
RU2580801C1 (en) Majority module
RU2517720C1 (en) Logic converter
RU2610678C1 (en) Universal logic module
RU2700554C1 (en) Majority module
RU2701461C1 (en) Majority module
RU2647639C1 (en) Logic converter
RU2286594C1 (en) Logic module
RU2417404C1 (en) Logic converter
RU2622841C1 (en) Device for selecting extreme number of two binary numbers
RU2472209C1 (en) Logic module
RU2628117C1 (en) Majority module "three of five"
RU2518669C1 (en) Logic converter
RU2641454C2 (en) Logic converter
RU2610246C1 (en) Universal majority module
RU2697727C2 (en) Majority module
RU2700553C1 (en) Majority module
RU2703675C1 (en) Logic converter
RU2629451C1 (en) Logic converter
RU2634229C1 (en) Logical converter
RU2630394C2 (en) Logic module
RU2610676C1 (en) Majoritarian module for systems with reconfiguration
RU2616890C1 (en) Symmetrical boolean function generator
RU2610673C1 (en) Logical information processing device
RU2629452C1 (en) Logic converter

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20171125