RU2610673C1 - Logical information processing device - Google Patents

Logical information processing device Download PDF

Info

Publication number
RU2610673C1
RU2610673C1 RU2015151150A RU2015151150A RU2610673C1 RU 2610673 C1 RU2610673 C1 RU 2610673C1 RU 2015151150 A RU2015151150 A RU 2015151150A RU 2015151150 A RU2015151150 A RU 2015151150A RU 2610673 C1 RU2610673 C1 RU 2610673C1
Authority
RU
Russia
Prior art keywords
input
multiplexer
output
information
inputs
Prior art date
Application number
RU2015151150A
Other languages
Russian (ru)
Inventor
Олег Александрович Козелков
Original Assignee
Олег Александрович Козелков
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Олег Александрович Козелков filed Critical Олег Александрович Козелков
Priority to RU2015151150A priority Critical patent/RU2610673C1/en
Application granted granted Critical
Publication of RU2610673C1 publication Critical patent/RU2610673C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations

Abstract

FIELD: information technology.
SUBSTANCE: logical information processing device comprises five device inputs 1,2,3,4,5, device outputs 6 and 7, two NO elements 8, 9, two AND elements 10, 11, EQUIVALENCE element 12, OR element 13, multiplexer 14.
EFFECT: extension of functionality by providing implementation of simple symmetric functions, self-dual and repetition-free Boolean functions depending on three arguments.
1 dwg, 2 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известен логический модуль (патент РФ 2542920, кл. G06F 7/57, 2015 г.), который содержит четыре мажоритарных элемента, четыре входа, выход и реализующий простые симметричные булевые функции от трех аргументов при соответствующих настройках.The logical module is known (RF patent 2542920, class G06F 7/57, 2015), which contains four majority elements, four inputs, an output and implements simple symmetric Boolean functions of three arguments with the appropriate settings.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического модуля, относятся ограниченные функциональные возможности, обусловленные тем, что он не реализует самодвойственные и бесповторные булевые функции, зависящие от трех аргументов.The reason that impedes the achievement of the technical result indicated below when using a well-known logical module includes limited functionality due to the fact that it does not implement self-dual and non-repeating Boolean functions that depend on three arguments.

Известен логический модуль (патент РФ 2398265, кл. G06F 7/57, 2010 г.), который содержит два мажоритарных элемента, элемент И, элемент ИЛИ, пять входов, выход и реализующий простые симметричные булевые функции от трех аргументов при соответствующих настройках.The logical module is known (RF patent 2398265, class G06F 7/57, 2010), which contains two majority elements, an AND element, an OR element, five inputs, an output and that implements simple symmetric Boolean functions of three arguments with the appropriate settings.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического модуля, относятся ограниченные функциональные возможности, обусловленные тем, что он не реализует самодвойственные и бесповторные булевые функции, зависящие от трех аргументов.The reason that impedes the achievement of the technical result indicated below when using a well-known logical module includes limited functionality due to the fact that it does not implement self-dual and non-repeating Boolean functions that depend on three arguments.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический модуль (патент РФ 2303282, кл. G06F 7/00, 2007 г.), предназначенный для реализации простых симметричных булевых функций, зависящих от трех аргументов, содержащий семь входов, выход, двенадцать элементов И, шесть элементов НЕ, шесть элементов ИЛИ.The closest device of the same purpose to the claimed invention in terms of features is the logic module adopted for the prototype (RF patent 2303282, class G06F 7/00, 2007), designed to implement simple symmetric Boolean functions depending on three arguments, containing seven inputs, an output, twelve AND elements, six elements NOT, six OR elements.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического модуля, относятся ограниченные функциональные возможности, обусловленные тем, что он не реализует самодвойственные и бесповторные булевые функции, зависящие от трех аргументов.The reason that impedes the achievement of the technical result indicated below when using a well-known logical module includes limited functionality due to the fact that it does not implement self-dual and non-repeating Boolean functions that depend on three arguments.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации простых симметричных функций, самодвойственных и бесповторных булевых функций, зависящих от трех аргументов.The technical result of the invention is the expansion of functionality by providing the implementation of simple symmetric functions, self-dual and unique Boolean functions, depending on three arguments.

Указанный технический результат при осуществлении изобретения достигается тем, что в устройство обработки логической информации, предназначенное для реализации симметричных, самодвойственных и бесповторных булевых функций, зависящих от трех аргументов, содержащее пять входов устройства, выход устройства, два элемента И, элемент ИЛИ, два элемента НЕ, причем первый вход устройства соединен с первым входом первого элемента И и первым входом второго элемента И, второй вход устройства соединен с входом первого элемента НЕ, введены дополнительно мультиплексор с тремя адресными входами и восемью информационными входами, элемент РАВНОЗНАЧНОСТЬ, второй выход устройства, причем первый вход устройства соединен с вторым и пятым информационными входами мультиплексора, первым входом элемента РАВНОЗНАЧНОСТЬ и первым входом элемента ИЛИ, второй вход устройства соединен с четвертым информационным входом мультиплексора, вторым входом второго элемента И, вторым входом элемента РАВНОЗНАЧНОСТЬ и вторым входом элемента ИЛИ, выход элемента НЕ соединен с вторым входом первого элемента И, выход первого элемента И соединен с первым информационным входом мультиплексора и через второй элемент НЕ с седьмым информационным входом мультиплексора, выход второго элемента И соединен с третьим информационным входом мультиплексора, выход элемента РАВНОЗНАЧНОСТЬ соединен с шестым информационным входом мультиплексора, выход элемента ИЛИ соединен с восьмым информационным входом мультиплексора, третий вход устройства соединен с первым адресным входом мультиплексора, четвертый вход устройства соединен с вторым адресным входом мультиплексора, пятый вход устройства соединен с третьим адресным входом мультиплексора, прямой выход мультиплексора соединен с первым выходом устройства, инверсный выход мультиплексора соединен с вторым выходом устройства.The specified technical result in the implementation of the invention is achieved by the fact that in a logical information processing device designed to implement symmetric, self-dual and non-repeating Boolean functions depending on three arguments, containing five device inputs, device output, two AND elements, OR element, two NOT elements moreover, the first input of the device is connected to the first input of the first element And and the first input of the second element And, the second input of the device is connected to the input of the first element NOT, added namely, a multiplexer with three address inputs and eight information inputs, an IDENTITY element, a second output of the device, the first input of the device being connected to the second and fifth information inputs of the multiplexer, the first input of the IDENTITY element and the first input of the OR element, the second input of the device connected to the fourth information input of the multiplexer , the second input of the second AND element, the second input of the UNIVERSITY element and the second input of the OR element, the output of the element is NOT connected to the second input of the first element And, the output of the first element AND is connected to the first information input of the multiplexer and through the second element NOT to the seventh information input of the multiplexer, the output of the second element And is connected to the third information input of the multiplexer, the output of the SIGNIFICANCE element is connected to the sixth information input of the multiplexer, the output of the OR element is connected to the eighth information input of the multiplexer, the third input of the device is connected to the first address input of the multiplexer, the fourth input of the device is connected to the second address input of mu a multiplexer, the fifth input of the device is connected to the third address input of the multiplexer, the direct output of the multiplexer is connected to the first output of the device, the inverse output of the multiplexer is connected to the second output of the device.

На чертеже представлена схема устройства обработки логической информации, которое содержит пять входов устройства 1,2,3,4,5, выходы устройства 6 и 7, два элемента НЕ 8, 9, два элемента И 10,11, элемент РАВНОЗНАЧНОСТЬ 12, элемент ИЛИ 13, мультиплексор 14, причем первый вход устройства 1 соединен с первым входом первого элемента И 10 и первым входом второго элемента И 11, с вторым и пятым информационными входами мультиплексора 14, первым входом элемента РАВНОЗНАЧНОСТЬ 12 и первым входом элемента ИЛИ 13, второй вход устройства 2 соединен с входом первого элемента НЕ 8, с четвертым информационным входом мультиплексора 14, вторым входом второго элемента И 11, вторым входом элемента РАВНОЗНАЧНОСТЬ 12 и вторым входом элемента ИЛИ 13, выход элемента НЕ 8 соединен с вторым входом первого элемента И 10, выход первого элемента И 10 соединен с первым информационным входом мультиплексора 14 и через второй элемент НЕ 9 с седьмым информационным входом мультиплексора 14, выход второго элемента И 11 соединен с третьим информационным входом мультиплексора 14, выход элемента РАВНОЗНАЧНОСТЬ 12 соединен с шестым информационным входом мультиплексора 14, выход элемента ИЛИ 13 соединен с восьмым информационным входом мультиплексора 14, третий вход устройства 3 соединен с первым адресным входом мультиплексора 14, четвертый вход устройства 4 соединен с вторым адресным входом мультиплексора 14, пятый вход устройства 5 соединен с третьим адресным входом мультиплексора 14, прямой выход мультиплексора 14 соединен с первым выходом 6 устройства, инверсный выход мультиплексора 14 соединен с вторым выходом 7 устройства.The drawing shows a diagram of a device for processing logical information, which contains five inputs of the device 1,2,3,4,5, outputs of the device 6 and 7, two elements NOT 8, 9, two elements AND 10.11, element ID 12, element OR 13, the multiplexer 14, and the first input of the device 1 is connected to the first input of the first element And 10 and the first input of the second element And 11, with the second and fifth information inputs of the multiplexer 14, the first input of the element ID 12 and the first input of the element OR 13, the second input of the device 2 connected to the input of the first element NOT 8, with the fourth information input of the multiplexer 14, the second input of the second AND element 11, the second input of the UNIVERSITY element 12 and the second input of the OR element 13, the output of the element NOT 8 is connected to the second input of the first AND element 10, the output of the first AND element 10 is connected to the first the information input of the multiplexer 14 and through the second element NOT 9 with the seventh information input of the multiplexer 14, the output of the second element And 11 is connected to the third information input of the multiplexer 14, the output of the UNIVERSITY 12 element is connected to the sixth information m input of multiplexer 14, the output of OR element 13 is connected to the eighth information input of multiplexer 14, the third input of device 3 is connected to the first address input of multiplexer 14, the fourth input of device 4 is connected to the second address input of multiplexer 14, the fifth input of device 5 is connected to the third address input multiplexer 14, the direct output of the multiplexer 14 is connected to the first output 6 of the device, the inverse output of the multiplexer 14 is connected to the second output 7 of the device.

Работа устройства обработки логической информации осуществляется следующим образом.The operation of the device for processing logical information is as follows.

В зависимости от значений входных сигналов Y1, Y2, Y3, Y4, Y5, на входах 1, 2, 3, 4, 5 устройства, на выходах его элементов, на прямом выходе 6 устройства (Z) и на инверсном выходе 7

Figure 00000001
реализуются булевые функции, приведенные в табл. 1Depending on the values of the input signals Y 1 , Y 2 , Y 3 , Y 4 , Y 5 , at the inputs 1, 2, 3, 4, 5 of the device, at the outputs of its elements, at the direct output of device 6 (Z) and inverse exit 7
Figure 00000001
boolean functions are given in the table. one

Figure 00000002
Figure 00000002

Figure 00000003
Figure 00000003

Устройство реализует следующие булевые функции от трех аргументов (X1, X2, X3):The device implements the following Boolean functions of three arguments (X 1 , X 2 , X 3 ):

- симметричные булевые функции (C1, C2, C3);- symmetric Boolean functions (C 1 , C 2 , C 3 );

- самодвойственные булевые функции (S1, S2, S3, S4, S5, S6);- self-dual Boolean functions (S 1 , S 2 , S 3 , S 4 , S 5 , S 6 );

- бесповторные булевые функции (B1, B2, B3, B4).- repeating Boolean functions (B 1 , B 2 , B 3 , B 4 ).

Для реализации заданных булевых функций необходимо на входы 1, 2, 3, 4, 5 устройства подать настроечные сигналы из множества

Figure 00000004
в соответствии с таблицей настроек и видом реализуемой булевой функцией. Значения настроечных сигналов приведены в табл. 2. На инверсном выходе 7 реализуется обратная булевая функция.To implement the specified Boolean functions, it is necessary to input training signals from the set of inputs 1, 2, 3, 4, 5 of the device
Figure 00000004
in accordance with the settings table and the type implemented by the Boolean function. The values of the tuning signals are given in table. 2. At the inverse output 7, an inverse Boolean function is implemented.

Figure 00000005
Figure 00000005

Сравнение характеристик прототипа и заявляемого устройства показывает, что заявленное устройство имеет более широкие функциональные возможности, т.к. реализует не только симметричные булевые функции, но и самодвойственные и бесповторные булевые функции.Comparison of the characteristics of the prototype and the claimed device shows that the claimed device has wider functionality, because implements not only symmetric Boolean functions, but also self-dual and non-repeated Boolean functions.

Claims (1)

Устройство обработки логической информации, предназначенное для реализации симметричных, самодвойственных и бесповторных булевых функций, зависящих от трех аргументов, содержащее пять входов устройства, выход устройства, два элемента И, элемент ИЛИ, два элемента НЕ, причем первый вход устройства соединен с первым входом первого элемента И и первым входом второго элемента И, второй вход устройства соединен с входом первого элемента НЕ, отличающееся тем, что содержит мультиплексор с тремя адресными входами и восемью информационными входами, элемент РАВНОЗНАЧНОСТЬ, второй выход устройства, причем первый вход устройства соединен с вторым и пятым информационными входами мультиплексора, первым входом элемента РАВНОЗНАЧНОСТЬ и первым входом элемента ИЛИ, второй вход устройства соединен с четвертым информационным входом мультиплексора, вторым входом второго элемента И, вторым входом элемента РАВНОЗНАЧНОСТЬ и вторым входом элемента ИЛИ, выход элемента НЕ соединен с вторым входом первого элемента И, выход первого элемента И соединен с первым информационным входом мультиплексора и через второй элемент НЕ с седьмым информационным входом мультиплексора, выход второго элемента И соединен с третьим информационным входом мультиплексора, выход элемента РАВНОЗНАЧНОСТЬ соединен с шестым информационным входом мультиплексора, выход элемента ИЛИ соединен с восьмым информационным входом мультиплексора, третий вход устройства соединен с первым адресным входом мультиплексора, четвертый вход устройства соединен с вторым адресным входом мультиплексора, пятый вход устройства соединен с третьим адресным входом мультиплексора, прямой выход мультиплексора соединен с первым выходом устройства, инверсный выход мультиплексора соединен с вторым выходом устройства.A logical information processing device designed to implement symmetric, self-dual and non-repeating Boolean functions depending on three arguments, containing five device inputs, a device output, two AND elements, an OR element, two NOT elements, the first input of the device connected to the first input of the first element And the first input of the second element AND, the second input of the device is connected to the input of the first element NOT, characterized in that it contains a multiplexer with three address inputs and eight information input mi, the UNIVERSALITY element, the second output of the device, wherein the first input of the device is connected to the second and fifth information inputs of the multiplexer, the first input of the UNIVERSALITY element and the first input of the OR element, the second input of the device is connected to the fourth information input of the multiplexer, the second input of the second AND element, the second input CHARACTERISTICS and the second input of the OR element, the output of the element is NOT connected to the second input of the first element AND, the output of the first element AND is connected to the first information input litter and through the second element NOT with the seventh information input of the multiplexer, the output of the second AND element is connected to the third information input of the multiplexer, the output of the SIGNIFICANCE element is connected to the sixth information input of the multiplexer, the output of the OR element is connected to the eighth information input of the multiplexer, the third input of the device is connected to the first address multiplexer input, the fourth input of the device is connected to the second address input of the multiplexer, the fifth input of the device is connected to the third address input of multi plexor, the direct output of the multiplexer is connected to the first output of the device, the inverse output of the multiplexer is connected to the second output of the device.
RU2015151150A 2015-11-30 2015-11-30 Logical information processing device RU2610673C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015151150A RU2610673C1 (en) 2015-11-30 2015-11-30 Logical information processing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015151150A RU2610673C1 (en) 2015-11-30 2015-11-30 Logical information processing device

Publications (1)

Publication Number Publication Date
RU2610673C1 true RU2610673C1 (en) 2017-02-14

Family

ID=58458721

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015151150A RU2610673C1 (en) 2015-11-30 2015-11-30 Logical information processing device

Country Status (1)

Country Link
RU (1) RU2610673C1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1513440A1 (en) * 1987-11-17 1989-10-07 Пермское Высшее Военное Командно-Инженерное Краснознаменное Училище Ракетных Войск Им.Маршала Советского Союза В.И.Чуйкова Tunable logic device
US20060206557A1 (en) * 2003-12-29 2006-09-14 Xilinx, Inc. Arithmetic logic unit circuit
RU2303282C1 (en) * 2006-03-06 2007-07-20 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical module
US20100194439A1 (en) * 2002-08-29 2010-08-05 Technion Research & Development Foundation Ltd. Logic circuit and method of logic circuit design

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1513440A1 (en) * 1987-11-17 1989-10-07 Пермское Высшее Военное Командно-Инженерное Краснознаменное Училище Ракетных Войск Им.Маршала Советского Союза В.И.Чуйкова Tunable logic device
US20100194439A1 (en) * 2002-08-29 2010-08-05 Technion Research & Development Foundation Ltd. Logic circuit and method of logic circuit design
US20060206557A1 (en) * 2003-12-29 2006-09-14 Xilinx, Inc. Arithmetic logic unit circuit
RU2303282C1 (en) * 2006-03-06 2007-07-20 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical module

Similar Documents

Publication Publication Date Title
RU2618899C1 (en) Majoritary module
RU2580801C1 (en) Majority module
RU2517720C1 (en) Logic converter
RU2700554C1 (en) Majority module
RU2647639C1 (en) Logic converter
RU2701461C1 (en) Majority module
RU2013134089A (en) LOGIC MODULE
RU2610678C1 (en) Universal logic module
RU2443009C1 (en) Logic converter
RU2417404C1 (en) Logic converter
RU2622841C1 (en) Device for selecting extreme number of two binary numbers
RU2580799C1 (en) Logic transducer
RU2621281C1 (en) Logic converter
RU2628117C1 (en) Majority module "three of five"
RU2641454C2 (en) Logic converter
RU2610673C1 (en) Logical information processing device
RU2704735C1 (en) Threshold module
RU2700553C1 (en) Majority module
RU2610246C1 (en) Universal majority module
RU2703675C1 (en) Logic converter
RU2629451C1 (en) Logic converter
RU2701464C1 (en) Logic converter
RU2697727C2 (en) Majority module
RU2714216C1 (en) Threshold module
RU2616890C1 (en) Symmetrical boolean function generator

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20171201