RU2616890C1 - Symmetrical boolean function generator - Google Patents

Symmetrical boolean function generator Download PDF

Info

Publication number
RU2616890C1
RU2616890C1 RU2016114084A RU2016114084A RU2616890C1 RU 2616890 C1 RU2616890 C1 RU 2616890C1 RU 2016114084 A RU2016114084 A RU 2016114084A RU 2016114084 A RU2016114084 A RU 2016114084A RU 2616890 C1 RU2616890 C1 RU 2616890C1
Authority
RU
Russia
Prior art keywords
input
output
majority
elements
function generator
Prior art date
Application number
RU2016114084A
Other languages
Russian (ru)
Inventor
Олег Александрович Козелков
Original Assignee
Олег Александрович Козелков
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Олег Александрович Козелков filed Critical Олег Александрович Козелков
Priority to RU2016114084A priority Critical patent/RU2616890C1/en
Application granted granted Critical
Publication of RU2616890C1 publication Critical patent/RU2616890C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations

Landscapes

  • Logic Circuits (AREA)

Abstract

FIELD: physics.
SUBSTANCE: symmetric Boolean function generator contains four device inputs 1, 2, 3, 4, four device outputs 5, 6, 7, 8, a majority element 9, four elements AND 10, 11, 12, 13, four elements OR 14, 15, 16, 17.
EFFECT: increasing the device speed when implementing simple symmetric Boolean functions that depend on four arguments.
1 dwg, 2 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известен логический преобразователь (патент РФ 2417404, кл. G06F 7/57, 2011 г.), который содержит шесть мажоритарных элементов, четыре информационных входа, два настроечных входа, выход и реализует любую из четырех простых симметричных булевых функций при соответствующих настройках.A logical converter is known (RF patent 2417404, class G06F 7/57, 2011), which contains six majority elements, four information inputs, two tuning inputs, an output and implements any of four simple symmetric Boolean functions with the appropriate settings.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относится низкое быстродействие, обусловленное тем, что в нем максимальное время задержки сигнала равно 3Тмаж, где Тмаж - время задержки в мажоритарном элементе.The reason that impedes the achievement of the technical result indicated below when using the well-known logic converter is the low speed due to the fact that the maximum signal delay time in it is equal to 3T Maz , where T Maz is the delay time in the majority element.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2518669, кл. G06F 7/57, опубл. 10.06.2014 г.), предназначенный для реализации простых симметричных булевых функций, зависящих от четырех аргументов, содержащий четыре входа устройства, выход устройства, мажоритарный элемент, причем первый вход устройства соединен с первым входом мажоритарного элемента, второй вход устройства соединен со вторым входом мажоритарного элемента, третий вход устройства соединен с третьим входом мажоритарного элемента.The closest device of the same purpose to the claimed invention in terms of features is the logic converter adopted for the prototype (RF patent 2518669, class G06F 7/57, published June 10, 2014), designed to implement simple symmetric Boolean functions that depend on four arguments containing four inputs of the device, the output of the device, a majority element, the first input of the device connected to the first input of the majority element, the second input of the device connected to the second input of the majority element, the third the device stroke is connected to the third input of the majority element.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относится низкое быстродействие, обусловленное тем, что в нем максимальное время задержки сигнала равно 3Тмаж, где Тмаж - время задержки в мажоритарном элементе.The reason that impedes the achievement of the technical result indicated below when using the well-known logic converter is the low speed due to the fact that the maximum signal delay time in it is equal to 3T Maz , where T Maz is the delay time in the majority element.

Техническим результатом изобретения является повышение быстродействия устройства при реализации простых симметричных булевых функций, зависящих от четырех аргументов.The technical result of the invention is to increase the speed of the device when implementing simple symmetric Boolean functions that depend on four arguments.

Указанный технический результат при осуществлении изобретения достигается тем, что в формирователь симметричных булевых функций, содержащий четыре входа устройства, выход устройства, мажоритарный элемент, причем первый вход устройства соединен с первым входом мажоритарного элемента, второй вход устройства соединен со вторым входом мажоритарного элемента, третий вход устройства соединен с третьим входом мажоритарного элемента, дополнительно введены второй, третий и четвертый выходы устройства, четыре элемента И, четыре элемента ИЛИ, причем первый вход устройства соединен с первым входом первого элемента И и первым входом первого элемента ИЛИ, второй вход устройства соединен со вторым входом первого элемента И и вторым входом первого элемента ИЛИ, третий вход устройства соединен с третьим входом первого элемента И и третьим входом первого элемента ИЛИ, четвертый вход устройства соединен с первым входом второго элемента И, первым входом второго элемента ИЛИ, первым входом третьего элемента И и первым входом четвертого элемента И, выход первого элемента И соединен с вторым входом второго элемента И и первым входом третьего элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом второго элемента ИЛИ и вторым входом четвертого элемента И, выход мажоритарного элемента соединен с вторым входом третьего элемента И и первым входом четвертого элемента ИЛИ, выход третьего элемента И соединен с вторым входом третьего элемента ИЛИ, выход четвертого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход второго элемента И соединен с первым выходом устройства, выход второго элемента ИЛИ соединен со вторым выходом устройства, выход третьего элемента ИЛИ соединен с третьим выходом устройства, выход четвертого элемента ИЛИ соединен с четвертым выходом устройства.The specified technical result in the implementation of the invention is achieved by the fact that in the generator of symmetric Boolean functions containing four inputs of the device, the output of the device, the majority element, the first input of the device connected to the first input of the majority element, the second input of the device connected to the second input of the majority element, the third input the device is connected to the third input of the majority element, additionally introduced the second, third and fourth outputs of the device, four AND elements, four OR elements, moreover, the first input of the device is connected to the first input of the first AND element and the first input of the first OR element, the second input of the device is connected to the second input of the first AND element and the second input of the first OR element, the third input of the device is connected to the third input of the first AND element and the third input of the first element OR, the fourth input of the device is connected to the first input of the second AND element, the first input of the second OR element, the first input of the third AND element and the first input of the fourth AND element, the output of the first AND element is connected to w by the second input of the second AND element and the first input of the third OR element, the output of the first OR element is connected to the second input of the second OR element and the second input of the fourth AND element, the output of the majority element is connected to the second input of the third AND element and the first input of the fourth OR element, the output of the third element And connected to the second input of the third OR element, the output of the fourth AND element is connected to the second input of the fourth OR element, the output of the second AND element is connected to the first output of the device, the output of the second OR element is connected inen with the second output of the device, the output of the third OR element is connected to the third output of the device, the output of the fourth OR element is connected to the fourth output of the device.

На чертеже представлена схема формирователя симметричных булевых функций.The drawing shows a diagram of the generator of symmetric Boolean functions.

Формирователь симметричных булевых функций содержит четыре входа устройства 1, 2, 3, 4, четыре выхода устройства 5, 6, 7, 8, мажоритарный элемент 9, четыре элемента И 10, 11, 12, 13, четыре элемента ИЛИ 14, 15, 16, 17. Элементы схемы соединены следующим образом. Первый вход устройства 1 соединен с первым входом мажоритарного элемента 9, с первым входом первого элемента И 10 и первым входом первого элемента ИЛИ 14. Второй вход устройства 2 соединен со вторым входом мажоритарного элемента 9, со вторым входом первого элемента И 10 и вторым входом первого элемента ИЛИ 14. Третий вход устройства 3 соединен с третьим входом мажоритарного элемента 9, с третьим входом первого элемента И 10 и третьим входом первого элемента ИЛИ 14. Четвертый вход устройства 4 соединен с первым входом второго элемента И 11, первым входом второго элемента ИЛИ 15, первым входом третьего элемента И 12 и первым входом четвертого элемента И 13. Выход первого элемента И 10 соединен с вторым входом второго элемента И 11 и первым входом третьего элемента ИЛИ 16. Выход первого элемента ИЛИ 14 соединен с вторым входом второго элемента ИЛИ 15 и вторым входом четвертого элемента И 13. Выход мажоритарного элемента 9 соединен с вторым входом третьего элемента И 12 и первым входом четвертого элемента ИЛИ 17. Выход третьего элемента И 12 соединен с вторым входом третьего элемента ИЛИ 16. Выход четвертого элемента И 13 соединен с вторым входом четвертого элемента ИЛИ 17. Выход второго элемента И 11 соединен с первым выходом устройства 5. Выход второго элемента ИЛИ 15 соединен со вторым выходом устройства 6. Выход третьего элемента ИЛИ 16 соединен с третьим выходом устройства 7. Выход четвертого элемента ИЛИ 17 соединен с четвертым выходом устройства 8.The generator of symmetric Boolean functions contains four inputs of the device 1, 2, 3, 4, four outputs of the device 5, 6, 7, 8, a majority element 9, four elements And 10, 11, 12, 13, four elements OR 14, 15, 16 , 17. The circuit elements are connected as follows. The first input of the device 1 is connected to the first input of the majority element 9, with the first input of the first element And 10 and the first input of the first element OR 14. The second input of the device 2 is connected to the second input of the majority element 9, with the second input of the first element And 10 and the second input of the first OR element 14. The third input of device 3 is connected to the third input of the majority element 9, with the third input of the first AND element 10 and the third input of the first OR element 14. The fourth input of device 4 is connected to the first input of the second element AND 11, the first input m of the second element OR 15, the first input of the third element And 12 and the first input of the fourth element And 13. The output of the first element And 10 is connected to the second input of the second element And 11 and the first input of the third element OR 16. The output of the first element OR 14 is connected to the second input the second element OR 15 and the second input of the fourth element AND 13. The output of the majority element 9 is connected to the second input of the third element And 12 and the first input of the fourth element OR 17. The output of the third element And 12 is connected to the second input of the third element OR 16. The output of the fourth about the element And 13 is connected to the second input of the fourth element OR 17. The output of the second element And 11 is connected to the first output of the device 5. The output of the second element OR 15 is connected to the second output of the device 6. The output of the third element OR 16 is connected to the third output of the device 7. Output the fourth element OR 17 is connected to the fourth output of the device 8.

Работа устройства осуществляется следующим образом. На входы 1, 2, 3, 4 подаются входные сигналы, а на выходах 5, 6, 7, 8 формируются соответствующие выходные сигналы. В табл. 1 приведены значения сигналов на выходах всех элементов схемы для всех возможных значений входных сигналов.The operation of the device is as follows. Input signals are applied to inputs 1, 2, 3, 4, and corresponding output signals are generated at outputs 5, 6, 7, 8. In the table. 1 shows the values of the signals at the outputs of all elements of the circuit for all possible values of the input signals.

Figure 00000001
Figure 00000001

В табл. 2 приведен вид реализуемых симметричных булевых функций на соответствующих выходах устройства.In the table. Figure 2 shows the type of realized symmetric Boolean functions at the corresponding outputs of the device.

Figure 00000002
Figure 00000002

Сравним быстродействие прототипа и заявляемого устройства. Мажоритарный элемент реализует булевую функцию Х1Х2 v Х1Х3 v Х2Х3 и при его реализации на элементах И и ИЛИ задержка сигнала в немCompare the speed of the prototype and the claimed device. The majority element implements the Boolean function X 1 X 2 v X 1 X 3 v X 2 X 3 and when it is implemented on the AND and OR elements, the signal delay in it

Тмаж=Ти+Тили.T maz = T and + T or .

В заявленном устройстве максимальная задержка сигнала будет по цепи: входы устройства 1, 2, 3, мажоритарный элемент 9, элемент И 12, элемент ИЛИ 16, выход 7 устройства.In the claimed device, the maximum signal delay will be along the circuit: inputs of the device 1, 2, 3, majority element 9, element And 12, element OR 16, output 7 of the device.

Тзаяв=Тмаж+Ти+Тили=2Тмаж.T application = T mage + T and + T or = 2T mage .

В прототипе максимальная задержка Тпрот=3Тмаж.In the prototype, the maximum delay T prot = 3T Maz .

Следовательно, заявленное устройство имеет в 1,5 раза большее быстродействие.Therefore, the claimed device has a 1.5 times greater speed.

Claims (1)

Формирователь симметричных булевых функций, содержащий четыре входа устройства, выход устройства, мажоритарный элемент, причем первый вход устройства соединен с первым входом мажоритарного элемента, второй вход устройства соединен со вторым входом мажоритарного элемента, третий вход устройства соединен с третьим входом мажоритарного элемента, отличающийся тем, что дополнительно содержит второй, третий и четвертый выходы устройства, четыре элемента И, четыре элемента ИЛИ, причем первый вход устройства соединен с первым входом первого элемента И и первым входом первого элемента ИЛИ, второй вход устройства соединен со вторым входом первого элемента И и вторым входом первого элемента ИЛИ, третий вход устройства соединен с третьим входом первого элемента И и третьим входом первого элемента ИЛИ, четвертый вход устройства соединен с первым входом второго элемента И, первым входом второго элемента ИЛИ, первым входом третьего элемента И и первым входом четвертого элемента И, выход первого элемента И соединен с вторым входом второго элемента И и первым входом третьего элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом второго элемента ИЛИ и вторым входом четвертого элемента И, выход мажоритарного элемента соединен с вторым входом третьего элемента И и первым входом четвертого элемента ИЛИ, выход третьего элемента И соединен с вторым входом третьего элемента ИЛИ, выход четвертого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход второго элемента И соединен с первым выходом устройства, выход второго элемента ИЛИ соединен со вторым выходом устройства, выход третьего элемента ИЛИ соединен с третьим выходом устройства, выход четвертого элемента ИЛИ соединен с четвертым выходом устройства.Shaper of symmetric Boolean functions containing four device inputs, device output, majority element, the first input of the device connected to the first input of the majority element, the second input of the device connected to the second input of the majority element, the third input of the device connected to the third input of the majority element, characterized in which additionally contains the second, third and fourth outputs of the device, four AND elements, four OR elements, the first input of the device being connected to the first input of the first AND element and the first input of the first OR element, the second input of the device is connected to the second input of the first AND element and the second input of the first OR element, the third input of the device is connected to the third input of the first AND element and the third input of the first OR element, the fourth input of the device is connected to the first input the second AND element, the first input of the second OR element, the first input of the third AND element and the first input of the fourth AND element, the output of the first AND element is connected to the second input of the second AND element and the first input of the third element OR, the output of the first OR element is connected to the second input of the second OR element and the second input of the fourth AND element, the output of the majority element is connected to the second input of the third AND element and the first input of the fourth OR element, the output of the third AND element is connected to the second input of the third OR element, output the fourth AND element is connected to the second input of the fourth OR element, the output of the second AND element is connected to the first output of the device, the output of the second OR element is connected to the second output of the device, the output of the third OR element oedinen a third output device, the output of the fourth OR element connected to the fourth output device.
RU2016114084A 2016-04-13 2016-04-13 Symmetrical boolean function generator RU2616890C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016114084A RU2616890C1 (en) 2016-04-13 2016-04-13 Symmetrical boolean function generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016114084A RU2616890C1 (en) 2016-04-13 2016-04-13 Symmetrical boolean function generator

Publications (1)

Publication Number Publication Date
RU2616890C1 true RU2616890C1 (en) 2017-04-18

Family

ID=58642763

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016114084A RU2616890C1 (en) 2016-04-13 2016-04-13 Symmetrical boolean function generator

Country Status (1)

Country Link
RU (1) RU2616890C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EA032836B1 (en) * 2017-06-05 2019-07-31 Белорусский Государственный Университет (Бгу) Multi-purpose logical module

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5982194A (en) * 1995-12-28 1999-11-09 Lsi Logic Corporation Arithmetic and logic function circuits optimized for datapath layout
RU2248034C1 (en) * 2003-05-12 2005-03-10 Ульяновский государственный технический университет Logical converter
RU2417404C1 (en) * 2009-10-05 2011-04-27 Закрытое акционерное общество "ИВЛА-ОПТ" Logic converter
RU2518669C1 (en) * 2013-02-01 2014-06-10 Общество с ограниченной ответственностью "ИВЛА-ОПТ" Logic converter
RU2585725C1 (en) * 2015-03-13 2016-06-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic transducer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5982194A (en) * 1995-12-28 1999-11-09 Lsi Logic Corporation Arithmetic and logic function circuits optimized for datapath layout
RU2248034C1 (en) * 2003-05-12 2005-03-10 Ульяновский государственный технический университет Logical converter
RU2417404C1 (en) * 2009-10-05 2011-04-27 Закрытое акционерное общество "ИВЛА-ОПТ" Logic converter
RU2518669C1 (en) * 2013-02-01 2014-06-10 Общество с ограниченной ответственностью "ИВЛА-ОПТ" Logic converter
RU2585725C1 (en) * 2015-03-13 2016-06-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic transducer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EA032836B1 (en) * 2017-06-05 2019-07-31 Белорусский Государственный Университет (Бгу) Multi-purpose logical module

Similar Documents

Publication Publication Date Title
RU2618899C1 (en) Majoritary module
RU2281545C1 (en) Logical transformer
RU2393527C2 (en) Logical converter
RU2701461C1 (en) Majority module
RU2443009C1 (en) Logic converter
RU2628117C1 (en) Majority module "three of five"
RU2559708C1 (en) Logic converter
RU2580799C1 (en) Logic transducer
RU2616890C1 (en) Symmetrical boolean function generator
RU2610678C1 (en) Universal logic module
RU2472209C1 (en) Logic module
RU2703675C1 (en) Logic converter
RU2641454C2 (en) Logic converter
RU2549151C1 (en) Logic converter
RU2629451C1 (en) Logic converter
RU2626346C1 (en) Multifunctional majoritary module
RU2697727C2 (en) Majority module
RU2704735C1 (en) Threshold module
RU2700553C1 (en) Majority module
RU2634229C1 (en) Logical converter
RU2609743C1 (en) Logic module
RU2610246C1 (en) Universal majority module
RU2630394C2 (en) Logic module
RU2629452C1 (en) Logic converter
RU2676888C1 (en) Logical module

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180414