RU2629452C1 - Logic converter - Google Patents

Logic converter Download PDF

Info

Publication number
RU2629452C1
RU2629452C1 RU2016115520A RU2016115520A RU2629452C1 RU 2629452 C1 RU2629452 C1 RU 2629452C1 RU 2016115520 A RU2016115520 A RU 2016115520A RU 2016115520 A RU2016115520 A RU 2016115520A RU 2629452 C1 RU2629452 C1 RU 2629452C1
Authority
RU
Russia
Prior art keywords
inputs
elements
input
majority
output
Prior art date
Application number
RU2016115520A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" filed Critical Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет"
Priority to RU2016115520A priority Critical patent/RU2629452C1/en
Application granted granted Critical
Publication of RU2629452C1 publication Critical patent/RU2629452C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Logic Circuits (AREA)

Abstract

FIELD: physics.
SUBSTANCE: logic converter is designed to perform simple symmetric Boolean functions and can be used in the digital computer engineering systems like the code conversion means. The method is carried out by using eleven majoritarian elements (11 …, 111) and the new circuit of their connection.
EFFECT: ensuring implementation of any of the six simple symmetric Boolean functions depending on six arguments - binary input signals.
1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известны логические преобразователи (см., например, патент РФ 2443009, кл. G06F 7/57, 2012 г.), которые реализуют любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.Logic converters are known (see, for example, RF patent 2443009, class G06F 7/57, 2012), which implement any of five simple symmetric Boolean functions depending on five arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.The reason that impedes the achievement of the technical result indicated below when using known logic converters is limited functionality, due to the fact that the implementation of any of the six simple symmetric Boolean functions does not work, depending on six arguments - input binary signals.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2393527, кл. G06F 7/57, 2010 г.), который содержит восемь мажоритарных элементов и реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.The closest device of the same purpose to the claimed invention in terms of features is the logic converter adopted for the prototype (RF patent 2393527, class G06F 7/57, 2010), which contains eight major elements and implements any of five simple symmetric Boolean functions, depending on five arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.The reason that impedes the achievement of the technical result indicated below when using the prototype is limited functionality, due to the fact that the implementation of any of the six simple symmetric Boolean functions does not work, depending on six arguments - input binary signals.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.The technical result of the invention is the expansion of functionality by providing the implementation of any of six simple symmetric Boolean functions, depending on six arguments - input binary signals.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, которые имеют по три входа, первые входы первого, второго мажоритарных элементов соединены с первым настроечным входом логического преобразователя, особенность заключается в том, что в него дополнительно введены три мажоритарных элемента, которые имеют по три входа, выходы i-го

Figure 00000001
и j-го
Figure 00000002
мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и (j+2)-го мажоритарных элементов, выход девятого и выход r-го
Figure 00000003
мажоритарных элементов подключены соответственно к первому входу третьего и третьему входу (r-3)-го мажоритарных элементов, а третий вход k-го
Figure 00000004
и выход четвертого мажоритарных элементов соединены соответственно с выходом (k+4)-го мажоритарного элемента и выходом логического преобразователя, четвертый и первый, второй, третий настроечные входы которого подключены соответственно к второму входу одиннадцатого мажоритарного элемента и объединенным первым входам четвертого, пятого мажоритарных элементов, объединенным первым входам восьмого, девятого, одиннадцатого мажоритарных элементов, объединенным первым входам шестого, седьмого мажоритарных элементов.The specified technical result in the implementation of the invention is achieved by the fact that in a logical converter containing eight majority elements that have three inputs, the first inputs of the first, second majority elements are connected to the first training input of the logical converter, the peculiarity is that it is additionally introduced three majority elements that have three inputs, outputs of the i-th
Figure 00000001
and j
Figure 00000002
majority elements are connected respectively to the second inputs of the (i + 1) -th and (j + 2) -th majority elements, the output of the ninth and the output of the r-th
Figure 00000003
majority elements are connected respectively to the first input of the third and third input of the (r-3) -th majority elements, and the third input of the k-th
Figure 00000004
and the output of the fourth majority elements are connected respectively to the output of the (k + 4) -th majority element and the output of the logic converter, the fourth and first, second, third tuning inputs of which are connected respectively to the second input of the eleventh majority element and the combined first inputs of the fourth, fifth majority elements , the combined first inputs of the eighth, ninth, eleventh majority elements, the combined first inputs of the sixth, seventh majority elements.

На фиг. представлена схема предлагаемого логического преобразователя.In FIG. The scheme of the proposed logical converter is presented.

Логический преобразователь содержит мажоритарные элементы 11, …, 111, которые имеют по три входа, причем выходы элементов 1i

Figure 00000005
и 1j
Figure 00000006
соединены соответственно с вторыми входами элементов 1i+1 и 1j+2, выход элемента 19 и выход элемента 1r
Figure 00000007
подключены соответственно к первому входу элемента 13 и третьему входу элемента 1r-3, а третий вход элемента 1k
Figure 00000008
и выход элемента 14 соединены соответственно с выходом элемента 1k+4 и выходом логического преобразователя, четвертый и первый, второй, третий настроечные входы которого подключены соответственно к второму входу элемента 111 и объединенным первым входам элементов 11, 12, 14, 15, объединенным первым входам элементов 18, 19, 111, объединенным первым входам элементов 16, 17.The logical converter contains the majority elements 1 1 , ..., 1 11 , which have three inputs, and the outputs of the elements 1 i
Figure 00000005
and 1 j
Figure 00000006
connected respectively to the second inputs of the elements 1 i + 1 and 1 j + 2 , the output of the element 1 9 and the output of the element 1 r
Figure 00000007
connected respectively to the first input of element 1 3 and the third input of element 1 r-3 , and the third input of element 1 k
Figure 00000008
and the output of element 1 4 are connected respectively to the output of element 1 k + 4 and the output of the logic converter, the fourth and first, second, third tuning inputs of which are connected respectively to the second input of element 1 11 and the combined first inputs of elements 1 1 , 1 2 , 1 4 , 1 5 , the combined first inputs of the elements 1 8 , 1 9 , 1 11 , the combined first inputs of the elements 1 6 , 1 7 .

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый, …, четвертый настроечные входы подаются соответственно необходимые двоичные сигналы

Figure 00000009
. На вторые входы элементов 11, 16, первый вход элемента 110; третьи входы элементов 11, 16, второй вход элемента 110; третьи входы элементов 12, 110, 111; вторые и третьи входы элементов 15, 19 подаются соответственно двоичные сигналы х1; x2; x3, x4 и х5 (x1, …, x5∈{0,1}). На выходе мажоритарного элемента 1m
Figure 00000010
имеем Maj(a m1, a m2, a m3)=a m1 a m2∨a m1 a m3∨a m2 a m3, где a m1, a m2, a m3 и ∨; есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 14 определяется выражениемThe work of the proposed logical Converter is as follows. On its first, ..., fourth tuning inputs, the necessary binary signals are supplied accordingly
Figure 00000009
. To the second inputs of the elements 1 1 , 1 6 , the first input of the element 1 10 ; the third inputs of the elements 1 1 , 1 6 , the second input of the element 1 10 ; the third inputs of the elements 1 2 , 1 10 , 1 11 ; the second and third inputs of elements 1 5 , 1 9 are binary signals x 1, respectively ; x 2 ; x 3 , x 4 and x 5 (x 1 , ..., x 5 ∈ {0,1}). At the output of the majority element 1 m
Figure 00000010
we have Maj ( a m1 , a m2 , a m3 ) = a m1 a m2 ∨ a m1 a m3 ∨ a m2 a m3 , where a m1 , a m2 , a m3 and ∨; there are, respectively, signals at its first, second, third inputs and operation symbols OR, I. Therefore, the signal at the output of element 1 4 is determined by the expression

Figure 00000011
где
Figure 00000011
Where

Figure 00000012
Figure 00000012

Figure 00000013
Figure 00000013

Figure 00000014
Figure 00000014

Figure 00000015
Figure 00000015

Таким образом, на выходе предлагаемого преобразователя получимThus, at the output of the proposed Converter get

Figure 00000016
Figure 00000016

где τ1, …, τ6 есть простые симметричные булевы функции шести аргументов x1, …, x6 (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).where τ 1 , ..., τ 6 are simple symmetric Boolean functions of six arguments x 1 , ..., x 6 (see p. 126 in the book Pospelov D.A. Logical methods of analysis and synthesis of circuits. M: Energy, 1974 )

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.The above information allows us to conclude that the proposed logic converter has wider functionality compared to the prototype, since it implements any of six simple symmetric Boolean functions depending on six arguments - input binary signals.

Claims (1)

Логический преобразователь, предназначенный для реализации любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов, содержащий восемь мажоритарных элементов, которые имеют по три входа, причем первые входы первого, второго мажоритарных элементов соединены с первым настроечным входом логического преобразователя, отличающийся тем, что в него дополнительно введены три мажоритарных элемента, которые имеют по три входа, выходы i-го
Figure 00000017
и j-го
Figure 00000018
мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го и (j+2)-го мажоритарных элементов, выход девятого и выход r-го
Figure 00000019
мажоритарных элементов подключены соответственно к первому входу третьего и третьему входу (r-3)-го мажоритарных элементов, а третий вход k-го
Figure 00000020
и выход четвертого мажоритарных элементов соединены соответственно с выходом (k+4)-го мажоритарного элемента и выходом логического преобразователя, четвертый и первый, второй, третий настроечные входы которого подключены соответственно к второму входу одиннадцатого мажоритарного элемента и объединенным первым входам четвертого, пятого мажоритарных элементов, объединенным первым входам восьмого, девятого, одиннадцатого мажоритарных элементов, объединенным первым входам шестого, седьмого мажоритарных элементов.A logic converter designed to implement any of six simple symmetric Boolean functions depending on six arguments - input binary signals, containing eight majority elements that have three inputs, the first inputs of the first, second majority elements connected to the first tuning input of the logical converter, characterized in that it additionally introduces three majority elements, which have three inputs, outputs of the i-th
Figure 00000017
and j
Figure 00000018
majority elements are connected respectively to the second inputs of the (i + 1) -th and (j + 2) -th majority elements, the output of the ninth and the output of the r-th
Figure 00000019
majority elements are connected respectively to the first input of the third and third input of the (r-3) -th majority elements, and the third input of the k-th
Figure 00000020
and the output of the fourth majority elements are connected respectively to the output of the (k + 4) -th majority element and the output of the logic converter, the fourth and first, second, third tuning inputs of which are connected respectively to the second input of the eleventh majority element and the combined first inputs of the fourth, fifth majority elements , the combined first inputs of the eighth, ninth, eleventh majority elements, the combined first inputs of the sixth, seventh majority elements.
RU2016115520A 2016-04-19 2016-04-19 Logic converter RU2629452C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016115520A RU2629452C1 (en) 2016-04-19 2016-04-19 Logic converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016115520A RU2629452C1 (en) 2016-04-19 2016-04-19 Logic converter

Publications (1)

Publication Number Publication Date
RU2629452C1 true RU2629452C1 (en) 2017-08-29

Family

ID=59797585

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016115520A RU2629452C1 (en) 2016-04-19 2016-04-19 Logic converter

Country Status (1)

Country Link
RU (1) RU2629452C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2676888C1 (en) * 2017-11-22 2019-01-11 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logical module
RU2689815C2 (en) * 2017-11-14 2019-05-29 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic transducer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1513441A1 (en) * 1987-12-15 1989-10-07 Предприятие П/Я В-2203 Multiple-function logic module
RU2047892C1 (en) * 1992-02-06 1995-11-10 Леонид Болеславович Авгуль Device for calculation of symmetrical boolean functions
US5982194A (en) * 1995-12-28 1999-11-09 Lsi Logic Corporation Arithmetic and logic function circuits optimized for datapath layout
RU2393527C2 (en) * 2008-05-19 2010-06-27 Закрытое акционерное общество "ИВЛА-ОПТ" Logical converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1513441A1 (en) * 1987-12-15 1989-10-07 Предприятие П/Я В-2203 Multiple-function logic module
RU2047892C1 (en) * 1992-02-06 1995-11-10 Леонид Болеславович Авгуль Device for calculation of symmetrical boolean functions
US5982194A (en) * 1995-12-28 1999-11-09 Lsi Logic Corporation Arithmetic and logic function circuits optimized for datapath layout
RU2393527C2 (en) * 2008-05-19 2010-06-27 Закрытое акционерное общество "ИВЛА-ОПТ" Logical converter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2689815C2 (en) * 2017-11-14 2019-05-29 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic transducer
RU2676888C1 (en) * 2017-11-22 2019-01-11 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logical module

Similar Documents

Publication Publication Date Title
RU2393527C2 (en) Logical converter
RU2517720C1 (en) Logic converter
RU2647639C1 (en) Logic converter
RU2701461C1 (en) Majority module
RU2559708C1 (en) Logic converter
RU2621281C1 (en) Logic converter
RU2542895C1 (en) Logical converter
RU2580799C1 (en) Logic transducer
RU2629451C1 (en) Logic converter
RU2629452C1 (en) Logic converter
RU2472209C1 (en) Logic module
RU2518669C1 (en) Logic converter
RU2641454C2 (en) Logic converter
RU2634229C1 (en) Logical converter
RU2703675C1 (en) Logic converter
RU2701464C1 (en) Logic converter
RU2393528C2 (en) Logical module
RU2697727C2 (en) Majority module
RU2549151C1 (en) Logic converter
RU2700557C1 (en) Logic converter
RU2630394C2 (en) Logic module
RU2300137C1 (en) Majority module
RU2700556C1 (en) Logic converter
RU2549158C1 (en) Logic converter
RU2676888C1 (en) Logical module

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180420