RU2689815C2 - Logic transducer - Google Patents

Logic transducer Download PDF

Info

Publication number
RU2689815C2
RU2689815C2 RU2017139647A RU2017139647A RU2689815C2 RU 2689815 C2 RU2689815 C2 RU 2689815C2 RU 2017139647 A RU2017139647 A RU 2017139647A RU 2017139647 A RU2017139647 A RU 2017139647A RU 2689815 C2 RU2689815 C2 RU 2689815C2
Authority
RU
Russia
Prior art keywords
elements
inputs
input
majority
outputs
Prior art date
Application number
RU2017139647A
Other languages
Russian (ru)
Other versions
RU2017139647A (en
RU2017139647A3 (en
Inventor
Дмитрий Васильевич Андреев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Priority to RU2017139647A priority Critical patent/RU2689815C2/en
Publication of RU2017139647A publication Critical patent/RU2017139647A/en
Publication of RU2017139647A3 publication Critical patent/RU2017139647A3/ru
Application granted granted Critical
Publication of RU2689815C2 publication Critical patent/RU2689815C2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30029—Logical and Boolean instructions, e.g. XOR, NOT
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Abstract

FIELD: calculating; counting.
SUBSTANCE: device relates to computer engineering and is designed to implement simple symmetric Boolean functions and can be used in digital computer systems as a means of converting codes. Device has twelve majority elements.
EFFECT: enabling implementation of any of simple symmetric Boolean functions depending on n arguments - input binary signals.
1 cl, 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computing and can be used to build automation, functional units of control systems, etc.

Известны логические преобразователи (см., например, патент РФ 2248034, кл. G06F 7/38, 2005 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов, при n=4.Logic converters are known (see, for example, RF patent 2248034, Cl. G06F 7/38, 2005), which with the help of constant tuning realize any of the simple symmetric Boolean functions τ 1 , τ 2 , τ n-1 , τ n depending on n arguments - input binary signals, with n = 4.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка семи входных сигналов.For the reason that prevents the achievement of the following technical result when using well-known logic converters, include limited functionality due to the fact that it is not allowed to process seven input signals.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2621281, кл. G06F 7/00, 2017 г.), который содержит восемь мажоритарных элементов и с помощью константной настройки реализует любую из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов, при n=5. При этом максимальное время задержки распространения сигнала в прототипе определяется выражением 5×ΔtM, где ΔtM есть время задержки мажоритарного элемента.The closest device of the same purpose to the claimed invention in terms of the totality of features is the logic converter adopted for the prototype (RF patent 2621281, Cl. G06F 7/00, 2017), which contains eight majority elements and implements any of the simple symmetric using constant tuning Boolean functions τ 1 , τ 2 , τ n-1 , τ n depending on n arguments - input binary signals, with n = 5. The maximum delay time of propagation of the signal in the prototype is determined by the expression 5 × Δt M , where Δt M is the delay time of the majority element.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка семи входных сигналов.The reason that impedes the achievement of the specified technical result when using the prototype, are limited functionality due to the fact that seven input signals are not allowed to be processed.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов, при n=7 и сохранение быстродействия прототипа.The technical result of the invention is the extension of functionality due to the implementation with the help of constant tuning of any of the simple symmetric Boolean functions τ 1 , τ 2 , τ n-1 , τ n depending on n arguments - input binary signals, with n = 7 and saving performance prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, которые имеют по три входа, выходы i-го

Figure 00000001
, j-го
Figure 00000002
и первые входы i-го, шестого мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го, (j+1)-го мажоритарных элементов и первым настроечным входом логического преобразователя, второй настроечный вход которого подключен к первому входу четвертого мажоритарного элемента, особенность заключается в том, что в него дополнительно введены четыре аналогичных упомянутым мажоритарных элемента, выходы второго, седьмого и r-го (r∈{9,11,12}) мажоритарных элементов соединены соответственно с третьими входами восьмого, третьего и (2×r-13)-го мажоритарных элементов, а выходы k-го (k∈{4,8,10}), пятого и первый вход восьмого мажоритарных элементов подключены соответственно к второму входу (k+1)-го мажоритарного элемента, выходу и второму настроечному входу логического преобразователя, первый настроечный вход которого соединен с первыми входами пятого, седьмого, девятого и одиннадцатого мажоритарных элементов.This technical result in the implementation of the invention is achieved by the fact that in a logic converter containing eight major elements that have three inputs, the outputs of the i-th
Figure 00000001
jth
Figure 00000002
and the first inputs of the i-th, sixth majority elements are connected respectively to the second inputs of the (i + 1) -th, (j + 1) -th majority elements and the first configuration input of the logic converter, the second configuration input of which is connected to the first input of the fourth majority element , the peculiarity is that it additionally introduces four analogous majority elements mentioned above, the outputs of the second, seventh and rth (r∈ {9,11,12}) majority elements are connected to the third inputs of the eighth, third and (2 × r-13) ma the primary elements, and the outputs of the k-th (k∈ {4,8,10}), fifth and first inputs of the eighth major elements are connected respectively to the second input of the (k + 1) -th majority element, the output and the second tuning input of the logic converter, the first configuration input of which is connected to the first inputs of the fifth, seventh, ninth and eleventh majority elements.

На чертеже представлена схема предлагаемого логического преобразователя.The drawing shows the scheme of the proposed logical Converter.

Логический преобразователь содержит мажоритарные элементы 11, …, 112, которые имеют по три входа, причем выходы элементов 1р

Figure 00000003
, 1g
Figure 00000004
и 110 соединены соответственно с вторыми входами элементов 1р+1, 1g+1 и 111, а выходы элементов 12, 17, 1r (r∈{9,11,12}) и 15 подключены соответственно к третьим входам элементов 18, 13, 12×r-13 и выходу логического преобразователя, первый и второй настроечные входы которого соединены соответственно с объединенными первыми входами элементов 11, 12, 13, 15, 16, 17, 19, 111 и объединенными первыми входами элементов 14, 18.The logic converter contains the major elements 1 1 , ..., 1 12 , which have three inputs, and the outputs of the elements 1 p
Figure 00000003
, 1 g
Figure 00000004
and 1 10 are connected respectively with the second inputs of the elements 1 p + 1 , 1 g + 1 and 1 11 , and the outputs of the elements 1 2 , 1 7 , 1 r (r∈ {9,11,12}) and 1 5 are connected respectively to the third inputs of elements 1 8 , 1 3 , 1 2 × r-13 and the output of the logic converter, the first and second tuning inputs of which are connected respectively with the combined first inputs of elements 1 1 , 1 2 , 1 3 , 1 5 , 1 6 , 1 7 , 1 9 , 1 11 and the combined first inputs of the elements 1 4 , 1 8 .

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы ƒ1,ƒ2∈{0,1} константной настройки. На второй вход элемента 11, первый вход элемента 110; третий вход элемента 11, второй вход элемента 110; третьи входы элементов 12, 110; второй вход элемента 16, первый вход элемента 112; третий вход элемента 16, второй вход элемента 112; третьи входы элементов 17, 112; третий вход элемента 14 подаются соответственно подлежащие обработке двоичные сигналы х1; х2; х3; х4; х5; х6; х7 (х1, …, х7∈{0,1}). На выходе мажоритарного элемента 1m

Figure 00000005
имеем
Figure 00000006
, где
Figure 00000007
и ∨, • есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 15 определяется выражениемThe work of the proposed logical Converter as follows. At its first, second tuning inputs, the corresponding signals ƒ 1 , 2 ∈ {0,1} of the constant tuning are fixed respectively. To the second input of the element 1 1 , the first input of the element 1 10 ; the third input element 1 1 , the second input element 1 10 ; the third inputs of the elements 1 2 , 1 10 ; the second input element 1 6 , the first input element 1 12 ; the third input element 1 6 , the second input element 1 12 ; the third inputs of the elements 1 7 , 1 12 ; the third input element 1 4 served respectively to be processed binary signals x 1 ; x 2 ; x 3 ; x 4 ; x 5 ; x 6 ; x 7 (x 1 , ..., x 7 ∈ {0,1}). At the output of the majority element 1 m
Figure 00000005
we have
Figure 00000006
where
Figure 00000007
and ∨, • there are respectively signals at its first, second, third inputs and operation symbols OR, I. Consequently, the signal at the output of element 1 5 is determined by the expression

Figure 00000008
Figure 00000008

в котором

Figure 00000009
Figure 00000010
. Таким образом, на выходе предлагаемого логического преобразователя получимwherein
Figure 00000009
Figure 00000010
. Thus, at the output of the proposed logic converter, we obtain

Figure 00000011
Figure 00000011

где τ1, τ2, τ6, τ7 есть простые симметричные булевы функции семи аргументов х1, …, х7 (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.). При этом максимальное время задержки распространения сигнала в указанном преобразователе равно 5×ΔtM, где ΔtМ - время задержки мажоритарного элемента.where τ 1 , τ 2 , τ 6 , τ 7 are simple symmetric Boolean functions of seven arguments x 1 , ..., x 7 (see p. 126 in the book Pospelov DA Logical methods of analysis and synthesis of circuits. M .: Energy , 1974). The maximum propagation delay time of the signal in the specified converter is 5 × Δt M , where Δt M is the delay time of the majority element.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью константной настройки реализует любую из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов, при n=7, и предлагаемый логический преобразователь имеет быстродействие прототипа.The above information allows us to conclude that the proposed logic converter has wider functionality as compared with the prototype, since it implements any of the simple symmetric Boolean functions τ 1 , τ 2 , τ n-1 , τ n dependent on n arguments - input binary signals, with n = 7, and the proposed logic converter has a prototype speed.

Claims (1)

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий восемь мажоритарных элементов, которые имеют по три входа, причем выходы i-го (
Figure 00000012
), j-го (
Figure 00000013
) и первые входы i-го, шестого мажоритарных элементов соединены соответственно со вторыми входами (i+1)-го, (j+1)-го мажоритарных элементов и первым настроечным входом логического преобразователя, второй настроечный вход которого подключен к первому входу четвертого мажоритарного элемента, отличающийся тем, что в него дополнительно введены четыре аналогичных упомянутым мажоритарных элемента, выходы второго, седьмого и r-го (r∈{9,11,12}) мажоритарных элементов соединены соответственно с третьими входами восьмого, третьего и (2×r-13)-го мажоритарных элементов, а выходы k-го (k∈{4,8,10}), пятого и первый вход восьмого мажоритарных элементов подключены соответственно ко второму входу (k+1)-го мажоритарного элемента, выходу и второму настроечному входу логического преобразователя, первый настроечный вход которого соединен с первыми входами пятого, седьмого, девятого и одиннадцатого мажоритарных элементов.A logic converter designed to implement simple symmetric Boolean functions, containing eight major elements that have three inputs, the outputs of the i-th (
Figure 00000012
), j-th (
Figure 00000013
) and the first inputs of the i-th, sixth majoritarian elements are respectively connected with the second inputs of the (i + 1) -th, (j + 1) -th majoritarian elements and the first tuning input of the logic converter, the second tuning input of which is connected to the first input of the fourth major element, characterized in that it additionally introduces four analogous majority elements mentioned above, the outputs of the second, seventh and rth (r∈ {9,11,12}) majority elements are connected to the third inputs of the eighth, third and (2 × r -13) majoritarian elements, and the outputs of the kth (k∈ {4,8,10}), the fifth and first inputs of the eighth major elements are connected respectively to the second input of the (k + 1) -th majority element, the output and the second tuning input of the logic converter, the first the configuration input of which is connected to the first inputs of the fifth, seventh, ninth and eleventh majority elements.
RU2017139647A 2017-11-14 2017-11-14 Logic transducer RU2689815C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017139647A RU2689815C2 (en) 2017-11-14 2017-11-14 Logic transducer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017139647A RU2689815C2 (en) 2017-11-14 2017-11-14 Logic transducer

Publications (3)

Publication Number Publication Date
RU2017139647A RU2017139647A (en) 2019-05-14
RU2017139647A3 RU2017139647A3 (en) 2019-05-14
RU2689815C2 true RU2689815C2 (en) 2019-05-29

Family

ID=66548808

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017139647A RU2689815C2 (en) 2017-11-14 2017-11-14 Logic transducer

Country Status (1)

Country Link
RU (1) RU2689815C2 (en)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4336468A (en) * 1979-11-15 1982-06-22 The Regents Of The University Of California Simplified combinational logic circuits and method of designing same
RU2248034C1 (en) * 2003-05-12 2005-03-10 Ульяновский государственный технический университет Logical converter
US6868536B2 (en) * 2002-11-19 2005-03-15 Lsi Logic Corporation Method to find boolean function symmetries
RU2542895C1 (en) * 2013-11-06 2015-02-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical converter
RU2621281C1 (en) * 2015-12-08 2017-06-01 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic converter
RU2629452C1 (en) * 2016-04-19 2017-08-29 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic converter
RU2634229C1 (en) * 2016-04-19 2017-10-24 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logical converter

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4336468A (en) * 1979-11-15 1982-06-22 The Regents Of The University Of California Simplified combinational logic circuits and method of designing same
US6868536B2 (en) * 2002-11-19 2005-03-15 Lsi Logic Corporation Method to find boolean function symmetries
RU2248034C1 (en) * 2003-05-12 2005-03-10 Ульяновский государственный технический университет Logical converter
RU2542895C1 (en) * 2013-11-06 2015-02-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical converter
RU2621281C1 (en) * 2015-12-08 2017-06-01 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic converter
RU2629452C1 (en) * 2016-04-19 2017-08-29 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic converter
RU2634229C1 (en) * 2016-04-19 2017-10-24 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logical converter

Also Published As

Publication number Publication date
RU2017139647A (en) 2019-05-14
RU2017139647A3 (en) 2019-05-14

Similar Documents

Publication Publication Date Title
RU2393527C2 (en) Logical converter
RU2647639C1 (en) Logic converter
RU2281545C1 (en) Logical transformer
RU2517720C1 (en) Logic converter
RU2559708C1 (en) Logic converter
RU2701461C1 (en) Majority module
RU2621281C1 (en) Logic converter
RU2542895C1 (en) Logical converter
RU2580799C1 (en) Logic transducer
RU2472209C1 (en) Logic module
RU2641454C2 (en) Logic converter
RU2629451C1 (en) Logic converter
RU2701464C1 (en) Logic converter
RU2703675C1 (en) Logic converter
RU2704735C1 (en) Threshold module
RU2549151C1 (en) Logic converter
RU2700557C1 (en) Logic converter
RU2629452C1 (en) Logic converter
RU2689815C2 (en) Logic transducer
RU2621376C1 (en) Logic module
RU2580798C1 (en) Logic unit
RU2634229C1 (en) Logical converter
RU2718209C1 (en) Logic module
RU2676888C1 (en) Logical module
RU2700556C1 (en) Logic converter

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20191115