RU2013134089A - LOGIC MODULE - Google Patents
LOGIC MODULE Download PDFInfo
- Publication number
- RU2013134089A RU2013134089A RU2013134089/08A RU2013134089A RU2013134089A RU 2013134089 A RU2013134089 A RU 2013134089A RU 2013134089/08 A RU2013134089/08 A RU 2013134089/08A RU 2013134089 A RU2013134089 A RU 2013134089A RU 2013134089 A RU2013134089 A RU 2013134089A
- Authority
- RU
- Russia
- Prior art keywords
- input
- inputs
- output
- majority
- information
- Prior art date
Links
Abstract
Логический модуль, предназначенный для реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, содержащий два мажоритарных элемента, причем первый, второй, третий входы и выход первого мажоритарного элемента соединены соответственно с первым настроечным, первым, вторым информационными входами логического модуля и вторым входом второго мажоритарного элемента, подключенного третьим входом и выходом соответственно к третьему информационному входу и выходу логического модуля, отличающийся тем, что в него введены третий и четвертый мажоритарные элементы, первые входы которых соединены соответственно с первым и вторым настроечными входами логического модуля, подключенного первым, третьим и вторым информационными входами соответственно ко второму, третьему входам третьего мажоритарного элемента и третьему входу четвертого мажоритарного элемента, второй вход и выход которого соединены соответственно с выходом третьего и первым входом второго мажоритарных элементов.A logic module designed to implement any of three simple symmetric Boolean functions, depending on three arguments - input binary signals, containing two majority elements, the first, second, third inputs and output of the first majority element being connected respectively to the first tuning, first, second information the inputs of the logical module and the second input of the second majority element connected to the third input and output, respectively, to the third information input and output of the logical mode alu, characterized in that the third and fourth majority elements are introduced into it, the first inputs of which are connected respectively to the first and second tuning inputs of the logic module connected to the second, third and second information inputs, respectively, to the second, third inputs of the third majority element and the third input of the fourth majority element, the second input and output of which are connected respectively to the output of the third and first input of the second majority elements.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2013134089/08A RU2542920C2 (en) | 2013-07-19 | 2013-07-19 | Logic module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2013134089/08A RU2542920C2 (en) | 2013-07-19 | 2013-07-19 | Logic module |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2013134089A true RU2013134089A (en) | 2015-01-27 |
RU2542920C2 RU2542920C2 (en) | 2015-02-27 |
Family
ID=53281171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2013134089/08A RU2542920C2 (en) | 2013-07-19 | 2013-07-19 | Logic module |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2542920C2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2580801C1 (en) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Majority module |
RU2609743C1 (en) * | 2015-09-21 | 2017-02-02 | Олег Александрович Козелков | Logic module |
RU2630394C2 (en) * | 2015-12-08 | 2017-09-07 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logic module |
RU2626343C1 (en) * | 2016-04-13 | 2017-07-26 | Олег Александрович Козелков | Adjustable logic module |
RU2704737C1 (en) * | 2018-08-30 | 2019-10-30 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
RU2709669C1 (en) * | 2019-03-11 | 2019-12-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
RU2758188C1 (en) * | 2020-09-24 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
RU2770798C1 (en) * | 2021-04-02 | 2022-04-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | MODULO q SUBTRACTOR |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5596763A (en) * | 1993-11-30 | 1997-01-21 | Texas Instruments Incorporated | Three input arithmetic logic unit forming mixed arithmetic and boolean combinations |
RU2249844C2 (en) * | 2003-05-12 | 2005-04-10 | Ульяновский государственный технический университет | Logic module |
RU2262733C1 (en) * | 2004-03-05 | 2005-10-20 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logical module |
RU2393528C2 (en) * | 2008-05-19 | 2010-06-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Logical module |
RU2398265C2 (en) * | 2008-05-19 | 2010-08-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Logic module |
-
2013
- 2013-07-19 RU RU2013134089/08A patent/RU2542920C2/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
RU2542920C2 (en) | 2015-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2013134089A (en) | LOGIC MODULE | |
RU2008119742A (en) | LOGIC CONVERTER | |
WO2014137548A3 (en) | Electronic fuse cell and array | |
RU2016101771A (en) | MAJORITY ELEMENT "5 AND MORE OF 9" | |
RU2008119744A (en) | LOGIC MODULE | |
RU2016108166A (en) | LOGIC CONVERTER | |
RU2015152646A (en) | LOGIC MODULE | |
RU2011129015A (en) | LOW ACTIVE CONTROL INPUT SHAPER | |
RU2017139157A (en) | MAJORITY MODULE | |
RU2008119747A (en) | LOGIC MODULE | |
RU2012142659A (en) | PULSE SELECTOR | |
RU2016108168A (en) | LOGIC COMPUTER | |
RU2017139158A (en) | LOGICAL TRANSFORMER | |
UA101819U (en) | Module for the realization of standard logical formulae | |
RU2012155504A (en) | DEVICE FOR RECEIVING INFORMATION ON TWO PARALLEL COMMUNICATION CHANNELS | |
RU2609743C1 (en) | Logic module | |
UA97174U (en) | C-negatron on logical inverters | |
UA107519U (en) | LOGICAL PROCESSOR | |
RU2004106657A (en) | LOGIC MODULE | |
RU2016101773A (en) | MAJOR ELEMENT "7 AND MORE OF 13" | |
UA102989U (en) | Mono-immittance logical or c-element | |
UA92499U (en) | Shaper of meander-type pulses with adjustable width | |
RU2011150607A (en) | DEVICE FOR RESTORING THE CAPABILITY OF A SYSTEM RESERVED BY MAJORITY ELEMENTS | |
UA103005U (en) | Mono-immittance logical and c-element | |
RU2007142219A (en) | COMBINED G-TRIGGER WITH ZERO SPACER |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20150720 |