RU2016101771A - MAJORITY ELEMENT "5 AND MORE OF 9" - Google Patents

MAJORITY ELEMENT "5 AND MORE OF 9" Download PDF

Info

Publication number
RU2016101771A
RU2016101771A RU2016101771A RU2016101771A RU2016101771A RU 2016101771 A RU2016101771 A RU 2016101771A RU 2016101771 A RU2016101771 A RU 2016101771A RU 2016101771 A RU2016101771 A RU 2016101771A RU 2016101771 A RU2016101771 A RU 2016101771A
Authority
RU
Russia
Prior art keywords
level
output
elements
input
pair
Prior art date
Application number
RU2016101771A
Other languages
Russian (ru)
Other versions
RU2016101771A3 (en
RU2665226C2 (en
Inventor
Андрей Сергеевич Бутранов
Александр Максимович Винокуров
Владимир Борисович Девятияров
Алексей Михайлович Деркач
Антон Николаевич Кривоногов
Максим Артурович Лягин
Михаил Юрьевич Попов
Наталья Владимировна Попова
Владимир Анатольевич Цимбал
Original Assignee
Межрегиональное общественное учреждение "Институт инженерной физики"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Межрегиональное общественное учреждение "Институт инженерной физики" filed Critical Межрегиональное общественное учреждение "Институт инженерной физики"
Priority to RU2016101771A priority Critical patent/RU2665226C2/en
Publication of RU2016101771A publication Critical patent/RU2016101771A/en
Publication of RU2016101771A3 publication Critical patent/RU2016101771A3/ru
Application granted granted Critical
Publication of RU2665226C2 publication Critical patent/RU2665226C2/en

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Claims (1)

Мажоритарный элемент «5 и более из 9», содержащий 22 двухвходовых элементов «И» и 21 элементов ИЛИ, отличающийся тем, что содержит девять иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых четырех уровней состоит из четырех пар элементов ИЛИ и И, при этом каждый из восьми первых входов устройства соединен с соответствующей парой элементов ИЛИ и И первого уровня, а девятый вход соединен с четвертой парой логических элементов ИЛИ и И второго уровня, выходы каждого их логических элементов первого уровня соединены с парой элементов ИЛИ и И второго уровня, при этом первый элемент ИЛИ первого уровня соединен с первой парой логических элементов ИЛИ и И третьего уровня, выходы каждого из логических элементов второго уровня соединены с парами логических элементов ИЛИ и И третьего уровня, при этом последний элемент И второго уровня соединен с четвертой парой элементов ИЛИ и И четвертого уровня, выходы каждого их логических элементов третьего уровня соединены с парой элементов ИЛИ и И четвертого уровня, при этом выход первого элемента ИЛИ третьего уровня соединен с первым элементом И пятого уровня к другому входу которого подключен выход первого элемента ИЛИ четвертого уровня, выходы следующей пары элементов И и ИЛИ четвертого уровня подключены ко второму элементу И пятого уровня, при этом выход указанного элемента ИЛИ четвертого уровня также подключен к входу первого элемента И шестого уровня на другой вход которого подключен выход первого элемента И пятого уровня, выходы следующей пары элементов И и ИЛИ четвертого уровня подключены к первому элементу И пятого уровня, при этом выход указанного элемента И четвертого уровня также подключен к элементу ИЛИ шестого уровня, к другому входу которого подключен выход второго элемента ИЛИ пятого уровня, к выходу следующего элемента И четвертого уровня подключен второй элемент ИЛИ пятого уровня к другому входу которого подключен выход последнего элемента И четвертого уровня, выход следующего элемента ИЛИ четвертого уровня подключен к элементу И восьмого уровня, к другому входу которого подключен выход элемента И седьмого уровня, выход первого элемента ИЛИ пятого уровня подключен к второму элементу И шестого уровня и элементу И седьмого уровня, при этом ко второму входу элемента И шестого уровня подключен выход второго элемента И пятого уровня, а ко второму входу элемента И седьмого уровня подключен выход элемента И шестого уровня, выход второго элемента И шестого уровня подключен к элементу ИЛИ седьмого уровня к другому входу которого подключен выход элемента ИЛИ шестого уровня, к входам элемента ИЛИ девятого уровня подключены выход элемента ИЛИ седьмого уровня и выход элемента И восьмого уровня, при этом выход элемента ИЛИ девятого уровня является выходом мажоритарного элемента.The majority element “5 or more of 9” containing 22 two-input AND elements and 21 OR elements, characterized in that it contains nine hierarchical levels with OR logical elements and two-input AND elements, each of the first four levels consists of four pairs of OR elements and And, each of the eight first inputs of the device is connected to the corresponding pair of OR and AND elements of the first level, and the ninth input is connected to the fourth pair of logical elements OR and AND of the second level, the outputs of each of their logical elements of the first a ram is connected to a pair of OR and AND elements of the second level, while the first OR element of the first level is connected to the first pair of logic elements OR and AND of the third level, the outputs of each of the logic elements of the second level are connected to pairs of logical elements OR and AND of the third level, while the last AND element of the second level is connected to a fourth pair of OR and AND elements of the fourth level, the outputs of each of their logical elements of the third level are connected to a pair of OR and AND elements of the fourth level, while the output of the first element OR the third level is connected to the first AND element of the fifth level to another input of which the output of the first OR element of the fourth level is connected, the outputs of the next pair of AND and OR elements of the fourth level are connected to the second AND element of the fifth level, while the output of the specified OR element of the fourth level is also connected to the input the first AND element of the sixth level to another input of which the output of the first AND element of the fifth level is connected, the outputs of the next pair of AND and OR elements of the fourth level are connected to the first AND element of the fifth level, and the output of the indicated AND element of the fourth level is also connected to the OR element of the sixth level, the output of the second OR element of the fifth level is connected to the other input, the second OR element of the fourth level is connected to the output of the next AND element of the fourth level to the other input of which the output of the last AND element is connected the fourth level, the output of the next OR element of the fourth level is connected to the AND element of the eighth level, to the other input of which the output of the And element of the seventh level is connected, the output of the first OR element the level is connected to the second element And the sixth level and the element And the seventh level, while the output of the second element And the fifth level is connected to the second input of the element And the sixth level, and the output of the element And the sixth level, the output of the second element And is connected to the second input of the element And seventh level the sixth level is connected to the OR element of the seventh level to another input of which the output of the OR element of the sixth level is connected, the output of the OR element of the seventh level and the output of the element of the eighth level are connected to the inputs of the OR element of the ninth level I, while the output of the OR element of the ninth level is the output of the majority element.
RU2016101771A 2016-01-21 2016-01-21 “5 and more out of 9” majority element RU2665226C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016101771A RU2665226C2 (en) 2016-01-21 2016-01-21 “5 and more out of 9” majority element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016101771A RU2665226C2 (en) 2016-01-21 2016-01-21 “5 and more out of 9” majority element

Publications (3)

Publication Number Publication Date
RU2016101771A true RU2016101771A (en) 2017-07-26
RU2016101771A3 RU2016101771A3 (en) 2018-06-22
RU2665226C2 RU2665226C2 (en) 2018-08-28

Family

ID=59498517

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016101771A RU2665226C2 (en) 2016-01-21 2016-01-21 “5 and more out of 9” majority element

Country Status (1)

Country Link
RU (1) RU2665226C2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2711726C1 (en) * 2019-03-12 2020-01-21 Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций" Majority block of elements "two of three"
RU2716061C1 (en) * 2019-05-21 2020-03-05 Федеральное государственное казенное военное образовательное учреждение высшего образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МО РФ Adaptive majority block of "5 and more of 9" elements
RU2726646C1 (en) * 2020-02-07 2020-07-15 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ Majorization device with replacement
RU2759700C1 (en) * 2020-12-30 2021-11-17 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Reconfigurable majority device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382950A (en) * 1990-08-14 1995-01-17 Siemens Aktiengesellschaft Device for implementing an interrupt distribution in a multi-computer system
RU52287U1 (en) * 2005-10-10 2006-03-10 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJORITY ELEMENT "THREE OF FIVE"
RU81019U1 (en) * 2008-10-06 2009-02-27 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJOR ELEMENT
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU2580801C1 (en) * 2015-03-17 2016-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module

Also Published As

Publication number Publication date
RU2016101771A3 (en) 2018-06-22
RU2665226C2 (en) 2018-08-28

Similar Documents

Publication Publication Date Title
RU2016101771A (en) MAJORITY ELEMENT "5 AND MORE OF 9"
RU2013134089A (en) LOGIC MODULE
RU2008119742A (en) LOGIC CONVERTER
EA201592135A1 (en) DRUM DIE, SPIRAL WITH A GRADUALLY REDUCING STEP
RU2016108166A (en) LOGIC CONVERTER
RU2015152646A (en) LOGIC MODULE
RU2016101773A (en) MAJOR ELEMENT "7 AND MORE OF 13"
Kim Bound noun swu in Korean
JP2019021219A5 (en) Integrated circuit
RU2017139158A (en) LOGICAL TRANSFORMER
RU2017142876A (en) LOGICAL TRANSFORMER
Ji et al. On a Jensen-cubic functional equation and its Hyers–Ulam stability
Meye et al. POLITICAL VECTOR-L № 2 2015 COMPLEX PROBLEMS OF A MODERN POLICY
UA119053U (en) DESIGNER
UA107519U (en) LOGICAL PROCESSOR
RU2017139647A (en) LOGICAL TRANSFORMER
HAN et al. The Solution to Impulse Boundary Value Problem for a Class of Nonlinear Fractional Functional Differential Equations
Ponomarenko DESIGN, CONSTRUCTION AND MODERN RESTORATION OF ORTHODOX CHURCHESIN the first half of the 19th century IN THE SOUTHERN URALS
Setko MEDVEDEVA VJ USE OF VISUALIZATION IN THE SPECIAL SCHOOL" ORTHOGONAL MULTIPLE AND SPECIAL RATIONAL FUNCTIONS
RU2013128883A (en) METHOD OF INTERVAL VOLTAGE INTEGRATION
RU2017131010A (en) Counter
RU2013135389A (en) LOGIC CONVERTER
UA97174U (en) C-negatron on logical inverters
Stahiyeva RESEARCH PERSONALIYNE CREATIVE HERITAGE V. PERETZ: ASPECT OF SOURCES
De et al. Problem for the senior school

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190122