RU2716061C1 - Adaptive majority block of "5 and more of 9" elements - Google Patents

Adaptive majority block of "5 and more of 9" elements Download PDF

Info

Publication number
RU2716061C1
RU2716061C1 RU2019115543A RU2019115543A RU2716061C1 RU 2716061 C1 RU2716061 C1 RU 2716061C1 RU 2019115543 A RU2019115543 A RU 2019115543A RU 2019115543 A RU2019115543 A RU 2019115543A RU 2716061 C1 RU2716061 C1 RU 2716061C1
Authority
RU
Russia
Prior art keywords
elements
level
output
input
group
Prior art date
Application number
RU2019115543A
Other languages
Russian (ru)
Inventor
Андрей Геннадьевич Волков
Николай Федорович Сыцевич
Виктор Алексеевич Титов
Original Assignee
Федеральное государственное казенное военное образовательное учреждение высшего образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МО РФ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное казенное военное образовательное учреждение высшего образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МО РФ filed Critical Федеральное государственное казенное военное образовательное учреждение высшего образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МО РФ
Priority to RU2019115543A priority Critical patent/RU2716061C1/en
Application granted granted Critical
Publication of RU2716061C1 publication Critical patent/RU2716061C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: computer equipment.
SUBSTANCE: invention relates to computer engineering. Device comprises: triggers 11, …, 14, AND elements 21 and 22, AND elements 31, 32 and 33, OR elements 41, 42 and 43, OR elements of first level 51, 52, 53 and 54, AND elements of first level 61, 62, 63 and 64, OR elements of second level 71, 72, 73 and 74, AND elements of second level 81, 82, 83 and 84, OR elements third level 91, 92, 93 and 94, AND elements of third level 101, 102, 103 and 104, OR elements of fourth level 111, 112, 113 and 114, AND elements of fourth level 121, 122, 123 and 124, OR elements of fifth level 131, 132, AND elements of fifth level 141 and 142, OR element of sixth level 15, AND elements of sixth level 161 and 162, OR element of seventh level 17, AND element of seventh level 18, AND elements of eighth level 19, OR element of ninth level 20.
EFFECT: technical result consists in providing switching to modes of implementation of majority function "4 and more of 7", "3 and more of 5" or "2 of 3" when functioning of adaptive computer systems.
1 cl, 1 dwg

Description

Изобретение относится к автоматике и вычислительной техники и может быть использовано для непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности.The invention relates to automation and computer technology and can be used for continuous monitoring of the health of computer equipment operating in continuous dynamics and constant changes in the parameters of external conditions and taking into account the increased requirements for their reliability.

Наиболее близким по технической сущности является мажоритарный блок элементов «5 и более из 9», при этом вариант реализации им мажоритарной функции «5 и более из 9» содержит 22 двухвходовых элемента «И» и 21 элемент ИЛИ, которые реализуют мажоритарную функцию девяти аргументов [1].The closest in technical essence is the majority block of elements “5 or more of 9”, while the implementation option of the majority function “5 or more of 9” contains 22 two-input elements “AND” and 21 elements of OR, which implement the majority function of nine arguments [ 1].

Недостатком данного устройства является невозможность переключения на режимы реализации им мажоритарной функции «4 и более из 7», «3 и более из 5» или «2 из 3», при функционировании адаптивных вычислительных систем.The disadvantage of this device is the inability to switch to the modes of implementation of the majority functions “4 or more of 7”, “3 or more of 5” or “2 of 3”, with the functioning of adaptive computing systems.

Задача изобретения - создать устройство, обеспечивающее переключение на режимы реализации им мажоритарной функции «4 и более из 7», «3 и более из 5» или «2 из 3» при функционировании адаптивных вычислительных систем.The objective of the invention is to create a device that provides switching to the modes of implementation of the majority functions "4 or more of 7", "3 or more of 5" or "2 of 3" with the functioning of adaptive computing systems.

Это решение достигается тем, что в адаптивный мажоритарный блок элементов «5 и более из 9», содержащий 22 двухвходовых элемента «И» и 21 элемент ИЛИ, содержит девять иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых четырех уровней состоит из четырех пар элементов ИЛИ и элементов И, при этом каждый из трех первых, вторых, третьих, пятых и седьмых входов устройства соединены с соответствующей парой элементов ИЛИ и элементов И первого уровня, а девятый вход соединен с четвертой парой логических элементов ИЛИ и элементов И второго уровня, выходы каждого из логических элементов первого уровня соединены с парой элементов ИЛИ и элементов И второго уровня, при этом первый элемент ИЛИ первого уровня соединен с первой парой логических элементов ИЛИ и элементов И третьего уровня, выходы каждого из логических элементов второго уровня соединены с парами логических элементов ИЛИ и элементов И третьего уровня, при этом последний элемент И второго уровня соединен с четвертой парой элементов ИЛИ и элементов И четвертого уровня, выходы каждого из логических элементов третьего уровня соединены с парой элементов ИЛИ и элементов И четвертого уровня, при этом выход первого элемента ИЛИ третьего уровня соединен с первым элементом И пятого уровня, к другому входу которого подключен выход первого элемента ИЛИ четвертого уровня, выходы следующей пары элементов И и ИЛИ четвертого уровня подключены ко второму элементу И пятого уровня, при этом выход указанного элемента ИЛИ четвертого уровня также подключен к входу первого элемента И шестого уровня, на другой вход которого подключен выход первого элемента И пятого уровня, выходы следующей пары элементов И и ИЛИ четвертого уровня подключены к первому элементу И пятого уровня, при этом выход указанного элемента И четвертого уровня также подключен к элементу ИЛИ шестого уровня, к другому входу которого подключен выход второго элемента ИЛИ пятого уровня, к выходу следующего элемента И четвертого уровня подключен второй элемент ИЛИ пятого уровня, к другому входу которого подключен выход последнего элемента И четвертого уровня, выход следующего элемента ИЛИ четвертого уровня подключен к элементу И восьмого уровня, к другому входу которого подключен выход элемента И седьмого уровня, выход первого элемента ИЛИ пятого уровня подключен ко второму элементу И шестого уровня и элементу И седьмого уровня, при этом ко второму входу элемента И шестого уровня подключен выход второго элемента И пятого уровня, а ко второму входу элемента И седьмого уровня подключен выход элемента И шестого уровня, выход второго элемента И шестого уровня подключен к элементу ИЛИ седьмого уровня, к другому входу которого подключен выход элемента ИЛИ шестого уровня, к входам элемента ИЛИ девятого уровня подключены выход элемента ИЛИ седьмого уровня и выход элемента И восьмого уровня, при этом выход элемента ИЛИ девятого уровня является выходом мажоритарного элемента, включены четыре триггера 11 - 14, два десятых элементов И 21 и 22, три одиннадцатых элементов И 31, 32 и 33, три десятых элементов ИЛИ 41, 42 и 43, обратный выход второго триггера 12 подсоединен к первому входу первого элемента И 21 десятой группы элементов И, обратный выход третьего триггера 13 подсоединен к второму входу первого элемента И 21 десятой группы элементов И и к первому входу второго элемента И 22 десятой группы элементов И, обратный выход четвертого триггера 14 подсоединен к третьему входу первого элемента И 21 десятой группы элементов И, к второму входу второго элемента И 22 десятой группы элементов И и к второму входу третьего элемента И 33 одиннадцатой группы элементов И, выход первого триггера 11 подсоединен к первым входам элементов И 31 - 33 одиннадцатой группы элементов И, выход первого элемента И 21 десятой группы элементов И подсоединен к второму входу первого элемента И 31 одиннадцатой группы элементов И, выход которого подсоединен к первому входу первого элемента ИЛИ 41 группы десятых элементов ИЛИ, второй вход которого подсоединен в входу 29 устройства, а выход - к соответствующему входу второго элемента И 62 первой группы элементов И, выход второго элемента И 22 десятой группы элементов И подсоединен к второму входу второго элемента И 32 одиннадцатой группы элементов И, выход которого подсоединен к первому входу второго элемента ИЛИ 42 группы десятых элементов ИЛИ, второй вход которого подсоединен в входу 31 устройства, а выход - к соответствующему входу третьего элемента И 63 первой группы элементов И, выход третьего элемента И 33 одиннадцатой группы элементов И подсоединен к первому входу первого третьего элемента ИЛИ 43 группы десятых элементов ИЛИ, второй вход которого подсоединен в входу 33 устройства, а выход - к соответствующему входу четвертого элемента И 64 первой группы элементов И.This solution is achieved by the fact that in the adaptive majority block of elements “5 or more of 9”, containing 22 two-input elements “AND” and 21 elements OR, contains nine hierarchical levels with logical elements OR and two-input elements AND, each of the first four levels consists of of four pairs of OR elements and AND elements, with each of the first three, second, third, fifth and seventh inputs of the device connected to the corresponding pair of OR elements and first level AND elements, and the ninth input is connected to the fourth pair of logical elec ORs and AND elements of the second level, the outputs of each of the logical elements of the first level are connected to a pair of OR elements and elements AND of the second level, while the first OR element of the first level is connected to the first pair of logical elements OR and AND elements of the third level, the outputs of each of the logical elements of the second level are connected to pairs of logical elements OR and elements AND of the third level, while the last element AND of the second level is connected to the fourth pair of elements OR and elements AND of the fourth level, the outputs of each h logic elements of the third level are connected to a pair of OR elements and AND elements of the fourth level, while the output of the first OR element of the third level is connected to the first AND element of the fifth level, to the other input of which the output of the first OR element of the fourth level is connected, the outputs of the next pair of AND elements and OR of the fourth level are connected to the second element AND of the fifth level, while the output of the specified element OR of the fourth level is also connected to the input of the first element AND of the sixth level, to the other input of which the output q of the first AND element of the fifth level, the outputs of the next pair of AND and OR elements of the fourth level are connected to the first AND element of the fifth level, while the output of the specified AND element of the fourth level is also connected to the OR element of the sixth level, to the other input of which the output of the second OR element of the fifth level, the output of the next AND element of the fourth level is connected to the second OR element of the fifth level, the output of the next element AND of the fourth level, the output of the next OR element of the fourth level is connected to another input I am connected to the And element of the eighth level, to the other input of which the output of the And element of the seventh level is connected, the output of the first OR element of the fifth level is connected to the second And element of the sixth level and the And element of the seventh level, while the output of the second is connected to the second input of the And element of the sixth level the And element of the fifth level, and the output of the And element of the sixth level is connected to the second input of the And element of the seventh level, the output of the second And element of the sixth level is connected to the OR element of the seventh level, the output of which is connected to another input ementa OR sixth level, to the inputs of the OR gate of the ninth layer are connected an output of OR seventh level and an output of AND eighth layer, wherein an output of OR ninth level is the output of the majority element includes four trigger 1 1 - 1 to 4, two tenths of AND 2 1 and 2 2 , three eleventh elements And 3 1 , 3 2 and 3 3 , three tenths of elements OR 4 1 , 4 2 and 4 3 , the reverse output of the second trigger 1 2 is connected to the first input of the first element And 2 1 of the tenth group of elements And , the reverse output of the third trigger 1 3 is connected to the second the first element And 2 1 of the tenth group of elements And to the first input of the second element And 2 2 of the tenth group of elements And, the reverse output of the fourth trigger 1 4 is connected to the third input of the first element And 2 1 of the tenth group of elements And, to the second input of the second element And 2 2 of the tenth group of elements And and to the second input of the third element And 3 3 of the eleventh group of elements And, the output of the first trigger 1 1 is connected to the first inputs of the elements And 3 1 - 3 3 of the eleventh group of elements And, the output of the first element And 2 1 of the tenth group of elements And connected to the second input of the first element AND 3 1 of the eleventh group of AND elements, the output of which is connected to the first input of the first element OR 4 1 of the group of tenth elements OR, the second input of which is connected to the input 29 of the device, and the output to the corresponding input of the second element AND 6 2 of the first groups of elements AND, the output of the second element AND 2 2 of the tenth group of elements AND is connected to the second input of the second element And 3 2 of the eleventh group of elements AND, the output of which is connected to the first input of the second element OR 4 2 groups of tenth elements OR, second the first input of which is connected to the input 31 of the device, and the output to the corresponding input of the third element AND 6 3 of the first group of AND elements, the output of the third element AND 3 3 of the eleventh group of AND elements connected to the first input of the first third element OR 4 3 of the group of tenth elements OR, the second input of which is connected to the input 33 of the device, and the output to the corresponding input of the fourth element And 6 4 of the first group of elements I.

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.A search in the well-known scientific and technical literature did not reveal the presence of such technical solutions.

Сущность изобретения поясняется чертежом. На фиг. 1 представлено схематичное изображение адаптивного мажоритарного блока элементов «5 и более из 9».The invention is illustrated in the drawing. In FIG. 1 is a schematic representation of an adaptive majority block of elements “5 or more of 9”.

Устройство содержит: триггеры 11, …, 14, элементы И 21 и 22, элементы И 31, 32 и 33, элементы ИЛИ 41, 42 и 43, элементы ИЛИ первого уровня 51, 52, 53 и 54, элементы И первого уровня 61, 62, 63 и 64, элементы ИЛИ второго уровня 71, 72, 73 и 74, элементы И второго уровня 81, 82, 83 и 84, элементы ИЛИ третьего уровня 91, 92, 93 и 94, элементы И третьего уровня 101, 102, 103 и 104, элементы ИЛИ четвертого уровня 111, 112, 113 и 114, элементы И четвертого уровня 121, 122, 123 и 124, элементы ИЛИ пятого уровня 131, 132, элементы И пятого уровня 141, и 142, элемент ИЛИ шестого уровня 15, элементы И шестого уровня 161 и 162, элемент ИЛИ седьмого уровня 17, элемент И седьмого уровня 18, элементы И восьмого уровня 19, элемент ИЛИ девятого уровня 20, выход 21, входы 22-34.The device contains: triggers 11, …, 14, elements And 21 and 22, elements And 31, 32 and 33, items OR 41, 42 and 43, elements OR first level 51, 52, 53 and 54, elements And first level 61, 62, 63 and 64, elements of the second level 71, 72, 73 and 74, elements And second level 81, 82, 83 and 84, elements of the third level 91, 92, 93 and 94, elements And third level 101, 102, 103 and 104, elements OR fourth level 111, eleven2, eleven3 and 114, elements And fourth level 121, 122, 123 and 124, elements of the fifth level 131, thirteen2, elements And fifth level 141, and 142, element OR of the sixth level 15, elements AND of the sixth level 161 and 162, OR element of the seventh level 17, AND element of the seventh level 18, AND elements of the eighth level 19, OR element of the ninth level 20, output 21, inputs 22-34.

Мажоритарный блок элементов «5 и более из 9» содержит девять иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых четырех уровней состоит из четырех пар элементов ИЛИ и элементов И.The majority block of elements “5 or more of 9” contains nine hierarchical levels with logical elements OR and two-input elements AND, each of the first four levels consists of four pairs of OR elements and elements I.

Принцип работы устройства заключается в том, что на входы 26-34 устройства поступает произвольная последовательность x1, … x9 двоичных символов «1» и «0», а на выходе устройства 21, по принятому критерию большинства «5 из 9», формируется «ответ» - значение тех элементов входной последовательности, число которых превышает число противоположных. Таким образом, если число «1» среди входных значений превышает число «0», то на выходе устройства будет сформировано значение, равное логической «1», что будет правильно, и в обратном случае: при большем числе «0», выходное значение будет соответствовать логическому «0».The principle of operation of the device is that at the inputs 26-34 of the device an arbitrary sequence x 1 , ... x 9 of binary symbols “1” and “0” is received, and at the output of device 21, according to the accepted criterion of the majority of “5 out of 9”, is formed “Answer” is the value of those elements of the input sequence whose number exceeds the number of opposite ones. Thus, if the number “1” among the input values exceeds the number “0”, then a value equal to the logical “1” will be generated at the output of the device, which will be correct, and in the opposite case: with a larger number “0”, the output value will be match the logical "0".

В исходном состоянии на вход триггера 11 подается единичный сигнал, с прямого выхода которого единичный сигнал подается на первые входы элементов И31 - И33.In the initial state, a single signal is supplied to the input of trigger 1 1 , from the direct output of which a single signal is supplied to the first inputs of elements I3 1 - I3 3 .

Устройство может работать в следующих режимах:The device can operate in the following modes:

1). Режим «2 из 3», при этом триггеры 12 - 14 устанавливаются в нулевое состояние, с обратных выходов которых единичные сигналы подаются через открытые элементы И21 - И22 на первые входы элементов И31 - И33, после чего единичные сигналы поступят через элементы И31 - И33 на входы элементов ИЛИ 41 - ИЛИ 43, а на входах 30, 32 и 34 остаются нулевые сигналы. В этом случае выходной сигнал на выходе 21 устройства зависит только от комбинации входных сигналов на трех входах 26-28 устройства.1). The mode is “2 out of 3”, while the triggers 1 2 - 1 4 are set to the zero state, from the return outputs of which single signals are fed through the open elements I2 1 - I2 2 to the first inputs of the elements I3 1 - I3 3 , after which the unit signals through the elements I3 1 - I3 3 to the inputs of the elements OR 4 1 - OR 4 3 , and at the inputs 30, 32 and 34 remain zero signals. In this case, the output signal at the output of the device 21 depends only on the combination of input signals at the three inputs 26-28 of the device.

2). Режим «3 и более из 5», при этом триггер 12 устанавливается в единичное состояние, элемент И31 будет закрыт нулевым сигналом с выхода установленном в нулевое состояние триггера 11. При этом триггеры 13 и 14 устанавливаются в нулевое состояние, с обратных выходов которых единичные сигналы подаются через открытый элемент И 22 на первые входы элементов И 32 - И 33, после чего единичные сигналы поступят через элементы И 32 - И 33 на входы элементов ИЛИ 42 - ИЛИ 43, а на входах 32 и 34 остаются нулевые сигналы. В этом случае выходной сигнал на выходе 21 устройства зависит только от комбинации входных сигналов на трех входах 26-30 устройства.2). The mode is “3 or more of 5”, while trigger 1 2 is set to a single state, element I3 1 will be closed by a zero signal from the output set to trigger zero 1 . In this case, triggers 1 3 and 1 4 are set to the zero state, from the return outputs of which individual signals are fed through the open element And 2 2 to the first inputs of the elements And 3 2 - And 3 3 , after which the single signals will come through the elements And 3 2 - And 3 3 to the inputs of the elements OR 4 2 - OR 4 3 , and at the inputs 32 and 34 remain zero signals. In this case, the output signal at the output of the device 21 depends only on the combination of input signals at the three inputs 26-30 of the device.

3). Режим «4 и более из 7», при этом триггер 13 устанавливается в единичное состояние, триггеры 12 и 14 устанавливаются в нулевое состояние, после чего единичный сигнал поступает через элемент И 33 на вход элемента ИЛИ 43, а на входе 34 остается нулевой сигнал. В этом случае выходной сигнал на выходе 21 устройства зависит только от комбинации входных сигналов на входах 26-32 устройства.3). The mode is “4 or more of 7”, while trigger 1 3 is set to a single state, triggers 1 2 and 1 4 are set to zero, after which a single signal is sent through the AND 3 3 element to the input of the OR element 4 3 , and at the input 34 remains zero signal. In this case, the output signal at the output of the device 21 depends only on the combination of input signals at the inputs 26-32 of the device.

4). Режим «5 и более из 9», при этом при этом триггер 14 устанавливается в единичное состояние, триггеры 12 и 13 устанавливаются в нулевое состояние, с обратных выходов которых единичные сигналы подаются на входы элементов И 21 - И 22 на первые входы элементов И 31 - И 32, после чего нулевой сигнал поступит на первый вход элементов ИЛИ 41 - ИЛИ 43. В этом случае выходной сигнал на выходе 21 устройства зависит от комбинации входных сигналов на входах 26-34 устройства.4). The mode is “5 or more of 9”, while the trigger 1 4 is set to a single state, the triggers 1 2 and 1 3 are set to zero, from the reverse outputs of which single signals are fed to the inputs of the elements And 2 1 - And 2 2 to the first inputs of the elements And 3 1 - And 3 2 , after which a zero signal will go to the first input of the elements OR 4 1 - OR 4 3 . In this case, the output signal at the output of the device 21 depends on the combination of input signals at the inputs 26-34 of the device.

В качестве примера, поясняющего работу мажоритарного блока «5 и более из 9», (элементы 5-20) рассмотрим поступление на входы устройства 26-34 устройства вектора [101010110], при этом на входах триггеров 11 и 14 присутствует единичный сигнал, а на входах триггеров 12 и 13 присутствует нулевой сигнал, то есть это режим «5 и более из 9».As an example, explaining the operation of the majority block “5 or more of 9” (elements 5-20), we consider the arrival of a vector [101010110] at the inputs of device 26-34 of the device, while a single signal is present at the inputs of triggers 1 1 and 1 4 , and at the inputs of triggers 1 2 and 1 3 there is a zero signal, that is, this is the mode of “5 or more of 9”.

После этого последовательно на выходах каждого из 9 уровней иерархического построения будут сформированы следующие вектора состояний:After that, the following state vectors will be formed sequentially at the outputs of each of the 9 levels of hierarchical construction:

далее на выходах элементов первого уровня 51 - 64 сформируется вектор [10101011];then at the outputs of the elements of the first level 5 1 - 6 4 a vector will be formed [10101011];

далее на выходах элементов второго уровня 71 - 84 сформируется вектор [10101010];then at the outputs of the elements of the second level 7 1 - 8 4 a vector [10101010] will be formed;

далее на выходах элементов третьего уровня 91 - 104 сформируется вектор [11101010];then at the outputs of the elements of the third level 9 1 - 10 4 the vector [11101010] will be formed;

далее на выходах элементов четвертого уровня 111 - 124 сформируется вектор [1110100 0];further, at the outputs of the elements of the fourth level 11 1 - 12 4 , the vector [1110100 0] will be formed;

далее на выходах элементов пятого уровня 131 - 142 сформируется вектор [1110];then at the outputs of the elements of the fifth level 13 1 - 14 2 a vector will be formed [1110];

далее на выходах элементов шестого уровня 15 - 162 сформируется вектор [110];then at the outputs of the elements of the sixth level 15 - 16 2 a vector [110] will be formed;

далее на выходах элементов седьмого уровня 17 - 18 сформируется вектор [11].then at the outputs of the elements of the seventh level 17 - 18 a vector will be formed [11].

Выход элемента 19 восьмого уровня примет логическое значение «0», на выходе элемента 20 девятого уровня - выходе 21 устройства сформируется значение «1».The output of the element of the eighth level will take a logical value of "0", at the output of the element 20 of the ninth level - the output of the device 21, the value "1" will be formed.

При других входных значениях устройство работает аналогичным образом.With other input values, the device works in a similar way.

ЛитератураLiterature

1. SU №2665226, 2018.1. SU No. 2665226, 2018.

Claims (1)

Адаптивный мажоритарный блок элементов «5 и более из 9», содержащий 22 двухвходовых элемента «И» и 21 элемент ИЛИ, содержит девять иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых четырех уровней состоит из четырех пар элементов ИЛИ и элементов И, при этом каждый из трех первых, вторых, третьих, пятых и седьмых входов устройства соединен с соответствующей парой элементов ИЛИ и элементов И первого уровня, а девятый вход соединен с четвертой парой логических элементов ИЛИ и элементов И второго уровня, выходы каждого из логических элементов первого уровня соединены с парой элементов ИЛИ и элементов И второго уровня, при этом первый элемент ИЛИ первого уровня соединен с первой парой логических элементов ИЛИ и элементов И третьего уровня, выходы каждого из логических элементов второго уровня соединены с парами логических элементов ИЛИ и элементов И третьего уровня, при этом последний элемент И второго уровня соединен с четвертой парой элементов ИЛИ и элементов И четвертого уровня, выходы каждого из логических элементов третьего уровня соединены с парой элементов ИЛИ и элементов И четвертого уровня, при этом выход первого элемента ИЛИ третьего уровня соединен с первым элементом И пятого уровня, к другому входу которого подключен выход первого элемента ИЛИ четвертого уровня, выходы следующей пары элементов И и ИЛИ четвертого уровня подключены ко второму элементу И пятого уровня, при этом выход указанного элемента ИЛИ четвертого уровня также подключен к входу первого элемента И шестого уровня, на другой вход которого подключен выход первого элемента И пятого уровня, выходы следующей пары элементов И и ИЛИ четвертого уровня подключены к первому элементу И пятого уровня, при этом выход указанного элемента И четвертого уровня также подключен к элементу ИЛИ шестого уровня, к другому входу которого подключен выход второго элемента ИЛИ пятого уровня, к выходу следующего элемента И четвертого уровня подключен второй элемент ИЛИ пятого уровня, к другому входу которого подключен выход последнего элемента И четвертого уровня, выход следующего элемента ИЛИ четвертого уровня подключен к элементу И восьмого уровня, к другому входу которого подключен выход элемента И седьмого уровня, выход первого элемента ИЛИ пятого уровня подключен ко второму элементу И шестого уровня и элементу И седьмого уровня, при этом ко второму входу элемента И шестого уровня подключен выход второго элемента И пятого уровня, а ко второму входу элемента И седьмого уровня подключен выход элемента И шестого уровня, выход второго элемента И шестого уровня подключен к элементу ИЛИ седьмого уровня, к другому входу которого подключен выход элемента ИЛИ шестого уровня, к входам элемента ИЛИ девятого уровня подключены выход элемента ИЛИ седьмого уровня и выход элемента И восьмого уровня, при этом выход элемента ИЛИ девятого уровня является выходом мажоритарного элемента, отличающийся тем, что в него дополнительно включены четыре триггера 11 - 14, два десятых элемента И 21 и 22, три одиннадцатых элемента И 31, 32 и 33, три десятых элемента ИЛИ 41 42 и 43, обратный выход второго триггера 12 подсоединен к первому входу первого элемента И 21 десятой группы элементов И, обратный выход третьего триггера 13 подсоединен к второму входу первого элемента И 21 десятой группы элементов И и к первому входу второго элемента И 22 десятой группы элементов И, обратный выход четвертого триггера 14 подсоединен к третьему входу первого элемента И 21 десятой группы элементов И, к второму входу второго элемента И 22 десятой группы элементов И и к второму входу третьего элемента И 33 одиннадцатой группы элементов И, выход первого триггера 11 подсоединен к первым входам элементов И 31 - 33 одиннадцатой группы элементов И, выход первого элемента И 21 десятой группы элементов И подсоединен к второму входу первого элемента И 31 одиннадцатой группы элементов И, выход которого подсоединен к первому входу первого элемента ИЛИ 41 группы десятых элементов ИЛИ, второй вход которого подсоединен в входу 29 устройства, а выход - к соответствующему входу второго элемента И 62 первой группы элементов И, выход второго элемента И 22 десятой группы элементов И подсоединен к второму входу второго элемента И 32 одиннадцатой группы элементов И, выход которого подсоединен к первому входу второго элемента ИЛИ 42 группы десятых элементов ИЛИ, второй вход которого подсоединен в входу 31 устройства, а выход - к соответствующему входу третьего элемента И 63 первой группы элементов И, выход третьего элемента И 33 одиннадцатой группы элементов И подсоединен к первому входу третьего элемента ИЛИ 43 группы десятых элементов ИЛИ, второй вход которого подсоединен в входу 33 устройства, а выход - к соответствующему входу четвертого элемента И 64 первой группы элементов И.The adaptive majority block of elements “5 or more of 9”, containing 22 two-input AND elements and 21 OR elements, contains nine hierarchical levels with OR logical elements and two-input AND elements, each of the first four levels consists of four pairs of OR elements and elements And, each of the three first, second, third, fifth and seventh inputs of the device is connected to the corresponding pair of OR elements and first-level AND elements, and the ninth input is connected to the fourth pair of OR logical elements and the second AND elements a ram, the outputs of each of the logic elements of the first level are connected to a pair of OR elements and the AND elements of the second level, while the first OR element of the first level is connected to the first pair of the logical elements OR and the AND elements of the third level, the outputs of each of the logic elements of the second level are connected to pairs logical elements OR and AND elements of the third level, while the last AND element of the second level is connected to the fourth pair of OR elements and elements AND of the fourth level, the outputs of each of the logical elements of the third ur a ram is connected to a pair of OR elements and AND elements of the fourth level, while the output of the first OR element of the third level is connected to the first AND element of the fifth level, to the other input of which the output of the first OR element of the fourth level is connected, the outputs of the next pair of AND and OR elements of the fourth level are connected to the second AND element of the fifth level, while the output of the specified OR element of the fourth level is also connected to the input of the first AND element of the sixth level, to the other input of which the output of the first AND element of the fifth level is connected, the outputs of the next pair of AND and OR elements of the fourth level are connected to the first AND element of the fifth level, while the output of the specified AND element of the fourth level is also connected to the OR element of the sixth level, to the other input of which the output of the second OR element of the fifth level is connected, to the output of the next AND element of the fourth level, the second OR element of the fifth level is connected, to the other input of which the output of the last AND element of the fourth level is connected, the output of the next OR element of the fourth level is connected to the And element of the eighth a ram, to the other input of which the output of the AND element of the seventh level is connected, the output of the first OR element of the fifth level is connected to the second AND element of the sixth level and the AND element of the seventh level, while the output of the second AND element of the fifth level is connected to the second input of the AND element of the sixth level, and the output of the AND element of the sixth level is connected to the second input of the AND element of the seventh level, the output of the second AND element of the sixth level is connected to the OR element of the seventh level, the output of the OR element of the sixth level is connected to another input to the inputs OR element of the ninth level the output of the OR element of the seventh level and the output of the AND element of the eighth level are connected, while the output of the OR of the ninth level is the output of the majority element, characterized in that it additionally includes four triggers 1 1 - 1 4 , two tenths of the And 2 element 1 and 2 2 , three eleventh elements And 3 1 , 3 2 and 3 3 , three tenths of the element OR 4 1 4 2 and 4 3 , the reverse output of the second trigger 1 2 is connected to the first input of the first element And 2 1 of the tenth group of elements And, inverse output of the third flip-flop January 3 connected to the second y input of the first AND gate 1 February tenth group of AND gates and to a first input of the second AND gate 2 February tenth group of AND gates, a reverse output of the fourth flip-flop April 1 is connected to the third input of the first AND gate 1 February tenth group of AND gates to a second input of the second element And 2 2 of the tenth group of elements And and to the second input of the third element And 3 3 of the eleventh group of elements And, the output of the first trigger 1 1 is connected to the first inputs of the elements And 3 1 - 3 3 of the eleventh group of elements And, the output of the first element And 2 1 of the tenth group Elements & Subconnects nen to the second input of the first element And 3 1 of the eleventh group of And elements, the output of which is connected to the first input of the first element OR 4 1 of the group of tenth elements OR, the second input of which is connected to the input 29 of the device, and the output to the corresponding input of the second element And 6 2 the first group of AND elements, the output of the second element AND 2 2 of the tenth group of AND elements is connected to the second input of the second element And 3 2 of the eleventh group of AND elements, the output of which is connected to the first input of the second element OR 4 2 of the group of tenth elements OR, T The second input of which is connected to the input 31 of the device, and the output is to the corresponding input of the third element AND 6 3 of the first group of elements AND, the output of the third element AND 3 3 of the eleventh group of elements AND is connected to the first input of the third element OR 4 3 groups of tenth elements OR, the second the input of which is connected to the input 33 of the device, and the output to the corresponding input of the fourth element And 6 4 of the first group of elements I.
RU2019115543A 2019-05-21 2019-05-21 Adaptive majority block of "5 and more of 9" elements RU2716061C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019115543A RU2716061C1 (en) 2019-05-21 2019-05-21 Adaptive majority block of "5 and more of 9" elements

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019115543A RU2716061C1 (en) 2019-05-21 2019-05-21 Adaptive majority block of "5 and more of 9" elements

Publications (1)

Publication Number Publication Date
RU2716061C1 true RU2716061C1 (en) 2020-03-05

Family

ID=69768466

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019115543A RU2716061C1 (en) 2019-05-21 2019-05-21 Adaptive majority block of "5 and more of 9" elements

Country Status (1)

Country Link
RU (1) RU2716061C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2776923C1 (en) * 2021-06-17 2022-07-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Majority module

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382950A (en) * 1990-08-14 1995-01-17 Siemens Aktiengesellschaft Device for implementing an interrupt distribution in a multi-computer system
RU2580801C1 (en) * 2015-03-17 2016-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU164173U1 (en) * 2016-03-17 2016-08-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) MAJORITY ELEMENT "THREE OF FIVE"
RU2621340C1 (en) * 2016-01-21 2017-06-02 Межрегиональное общественное учреждение "Институт инженерной физики" Majority element "6 and more of 11"
RU2665226C2 (en) * 2016-01-21 2018-08-28 Межрегиональное общественное учреждение "Институт инженерной физики" “5 and more out of 9” majority element

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382950A (en) * 1990-08-14 1995-01-17 Siemens Aktiengesellschaft Device for implementing an interrupt distribution in a multi-computer system
RU2580801C1 (en) * 2015-03-17 2016-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU2621340C1 (en) * 2016-01-21 2017-06-02 Межрегиональное общественное учреждение "Институт инженерной физики" Majority element "6 and more of 11"
RU2665226C2 (en) * 2016-01-21 2018-08-28 Межрегиональное общественное учреждение "Институт инженерной физики" “5 and more out of 9” majority element
RU164173U1 (en) * 2016-03-17 2016-08-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) MAJORITY ELEMENT "THREE OF FIVE"

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2776923C1 (en) * 2021-06-17 2022-07-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Majority module
RU2789213C1 (en) * 2022-06-09 2023-01-31 Федеральное государственное казенное военное образовательное учреждение высшего образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МО РФ Method for majority signaling "2 out of 3"

Similar Documents

Publication Publication Date Title
Zhu Stability analysis of stochastic delay differential equations with Lévy noise
RU2619197C1 (en) Majority element "4 and more of 7"
US4323982A (en) Logic circuit arrangement in the integrated MOS-circuitry technique
RU2716061C1 (en) Adaptive majority block of "5 and more of 9" elements
Park et al. Betweenness centrality-based consensus protocol for second-order multiagent systems with sampled-data
Yang et al. Input‐to‐state stability for discrete‐time nonlinear impulsive systems with delays
Chen et al. Positive L1‐filter design for continuous‐time positive Markov jump linear systems: full‐order and reduced‐order
Van der Hoek et al. Logics of allies and enemies: A formal approach to the dynamics of social balance theory
RU2475952C1 (en) Shaper of paraphase signal with low active level of control input
Ling et al. Operations on triangle type-2 fuzzy sets
Rybalov et al. Parameterized uninorm and absorbing norm and their application for logic design
Erbakanov et al. Modeling logic gates and circuits with generalized nets
RU2733263C1 (en) Device of fault-tolerant discharge of self-synchronized storage register
RU2554557C1 (en) Multiple-valued logical element of reverse cyclic shift
Lakra et al. A neuro-fuzzy technique for implementing the half-adder circuit using the CANFIS model
RU2666890C1 (en) Self-synchronous single-charge ternary adder
Kundu On stability and state-norm estimation of switched systems under restricted switching
RU2484521C1 (en) Apparatus for detecting and eliminating faults when transmitting binary signals over two optical channel lines
Broumi et al. Strong degrees in single valued neutrosophic graphs
Kolesárová et al. Construction of kernel aggregation operators from marginal values
JPH04219853A (en) Writing response circuit
Cassee et al. Is there any advantage of ternary logic as compared with binary?
Taotao Fault Diagnosis System of New Energy Vehicle Based on Hidden Markov Model
Qiu et al. Global asymptotical stability in neutral-type delayed neural networks with reaction-diffusion terms
RU2574818C1 (en) Self-synchronous single-charge ternary adder