RU2726646C1 - Majorization device with replacement - Google Patents

Majorization device with replacement Download PDF

Info

Publication number
RU2726646C1
RU2726646C1 RU2020105893A RU2020105893A RU2726646C1 RU 2726646 C1 RU2726646 C1 RU 2726646C1 RU 2020105893 A RU2020105893 A RU 2020105893A RU 2020105893 A RU2020105893 A RU 2020105893A RU 2726646 C1 RU2726646 C1 RU 2726646C1
Authority
RU
Russia
Prior art keywords
group
elements
inputs
input
output
Prior art date
Application number
RU2020105893A
Other languages
Russian (ru)
Inventor
Николай Федорович Сыцевич
Дмитрий Владимирович Крахмалев
Виктор Алексеевич Титов
Original Assignee
ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ filed Critical ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ
Priority to RU2020105893A priority Critical patent/RU2726646C1/en
Application granted granted Critical
Publication of RU2726646C1 publication Critical patent/RU2726646C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Hardware Redundancy (AREA)

Abstract

FIELD: computer equipment.SUBSTANCE: invention relates to automation and computer equipment. Majorization apparatus with replacement comprises a first group of AND 4– AND 4the first element OR 5 is included group of second elements AND 1– AND 1a group of third elements AND 2– AND 2the group of second elements OR 1– OR 3, group of first comparison circuits 6–6, group of counters 7–7, register 8, group of second comparison circuits 9–9, third element OR 10, first trigger 11, group of fourth elements AND 12– AND 12, delay element 13, group of second triggers 14–14.EFFECT: technical result consists in providing continuous monitoring of operability of computer equipment, operating in conditions of continuous dynamics and constant changes in parameters of external conditions.1 cl, 1 dwg, 1 tbl

Description

Изобретение относится к автоматике и вычислительной техники и может быть использовано для непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности.The invention relates to automation and computer technology and can be used for continuous monitoring of the performance of computer equipment operating under conditions of continuous dynamics and constant changes in the parameters of external conditions and taking into account the increased requirements for their reliability.

Наиболее близким по технической сущности является мажоритарный блок элементов «5 и более из 9», при этом вариант реализации им мажоритарной функции «5 и более из 9» содержит 22 двухвходовых элемента «И» и 21 элемент ИЛИ, которые реализуют мажоритарную функцию девяти аргументов [1].The closest in technical essence is the majority block of elements "5 or more out of 9", while the version of its implementation of the majority function "5 and more of 9" contains 22 two-input "AND" elements and 21 OR elements, which implement the majority function of nine arguments [ 1].

Недостатком данного устройства является невозможность замены отказавшего канала резервным исправным, что очень важно и необходимо при функционировании высоконадежных адаптивных вычислительных систем.The disadvantage of this device is the impossibility of replacing a failed channel with a redundant serviceable one, which is very important and necessary for the operation of highly reliable adaptive computing systems.

Задача изобретения - создать устройство, обеспечивающее замену отказавшего канала в мажоритированной системе резервным исправным, что очень важно и необходимо при функционировании высоконадежных адаптивных вычислительных систем.The objective of the invention is to create a device that ensures the replacement of a failed channel in a majorized system with a redundant serviceable one, which is very important and necessary for the operation of highly reliable adaptive computing systems.

Это решение достигается тем, что в адаптивный мажоритарный блок, содержащий первую группу элементов И 41 - И 43, первый элемент ИЛИ 5, входы которого подсоединены к выходам группы первых элементов И 41 - И 43, первый вход первого элемента первой группы элементов И 41 подсоединен к второму входу третьего элемента И 43 первой группы, первый вход второго элемента И 42 первой группы подсоединен к второму входу первого элемента И 41 первой группы, первый вход третьего элемента И 43 первой группы подсоединен к второму входу первого элемента И 42 первой группы, включены группа вторых элементов И 11 - И 14, группа третьих элементов И 21 - И 23, группа вторых элементов ИЛИ 31 - ИЛИ 33, группа первых схем сравнения 61 - 63, группа счетчиков 71 - 73, регистр 8, группа вторых схем сравнения 91 - 93, третий элемент ИЛИ 10, первый триггер 11, группа четвертых элементов И 121 - И 123, элемент задержки 13, группа вторых триггеров 141 - 143, первый вход устройства 18 подсоединен к первым входам группы вторых элементов И 11 - И 14, выход первого элемента И 11 второй группы подсоединен к первым входам группы третьих элементов И 21 - И 23, выход каждого из которых подсоединен к первому входу одноименного элемента ИЛИ 31 - ИЛИ 33 второй группы, выходы которых подсоединены к первым входам первой группы элементов И 41 - И 43, выход первого элемента ИЛИ 5 подсоединен к первым входам группы первых схем сравнения 61 - 63, вторые входы которых подсоединены к выходам одноименных элементов ИЛИ 31 - ИЛИ 33 второй группы, выходы группы первых схем сравнения 61 - 63 подсоединены к первым входам счетчиков 71 - 73, выходы которых подсоединены к первым входам группы вторых схем сравнения 91 - 93, вторые входы которых подсоединены к выходу регистра 8, а выходы - к одноименным входам третьего элемента ИЛИ 10, первым входам группы четвертых элементы И 121 - И 123, к входам группы вторых триггеров 141 - 143, выходы которых подсоединены к вторым входам группы вторых элементов И 12 - И 14 и к вторым входам группы третьих элементов И 21 - И 23, выход третьего элемента ИЛИ 10 подсоединен к входу первого триггера 11, выход которого подсоединен к вторым входам группы четвертых элементы И 121 - И 123, к второму входу второго элемента И 11 второй группы и к выходу 15 устройства, выходы группы четвертых элементы И 121 - И 123 подсоединены к вторым входам одноименных счетчиков 71 - 73, вход элемента задержки 13 подсоединен к входу 18 устройства, а выход - к третьим входам группы первых схем сравнения 61 - 63, выходы элементов И 12 - И 14 второй группы подсоединены к вторым входам одноименных элементов ИЛИ 31 - ИЛИ 33 второй группы, вход 16 устройства подсоединен к третьему входу первого элемента И 11 второй группы, входы 171 - 173 устройства подсоединены к третьим входам одноименных элементов И 12 - И 14 второй группы.This solution is achieved by the fact that in the adaptive majority block containing the first group of elements AND 4 1 - AND 4 3 , the first element OR 5, the inputs of which are connected to the outputs of the group of the first elements AND 4 1 - AND 4 3 , the first input of the first element of the first group elements And 4 1 is connected to the second input of the third element And 4 3 of the first group, the first input of the second element And 4 2 of the first group is connected to the second input of the first element And 4 1 of the first group, the first input of the third element And 4 3 of the first group is connected to the second input the first element AND 4 2 of the first group, the group of the second elements AND 1 1 - AND 1 4 , the group of the third elements AND 2 1 - AND 2 3 , the group of the second elements OR 3 1 - OR 3 3 , the group of the first comparison circuits 6 1 - 6 3 , a group of counters 7 1 - 7 3 , register 8, a group of second comparison circuits 9 1 - 9 3 , a third OR element 10, the first trigger 11, a group of fourth elements AND 12 1 - AND 12 3 , a delay element 13, a group of second triggers 14 1 - 14 3 , first device input 18 connected to the first inputs of the group of second elements AND 1 1 - AND 1 4 , the output of the first element AND 1 1 of the second group is connected to the first inputs of the group of third elements AND 2 1 - AND 2 3 , the output of each of which is connected to the first input of the same element OR 3 1 - OR 3 3 of the second group, the outputs of which are connected to the first inputs of the first group of elements AND 4 1 - AND 4 3 , the output of the first element OR 5 is connected to the first inputs of the group of the first comparison circuits 6 1 - 6 3 , the second inputs of which are connected to the outputs elements of the same name OR 3 1 - OR 3 3 of the second group, the outputs of the group of the first comparison circuits 6 1 - 6 3 are connected to the first inputs of the counters 7 1 - 7 3 , the outputs of which are connected to the first inputs of the group of the second comparison circuits 9 1 - 9 3 , the second whose inputs are connected to the output of register 8, and the outputs to the same inputs of the third element OR 10, the first inputs of the group of fourth elements AND 12 1 - AND 12 3 , to the inputs of the group of second flip-flops 14 1 - 14 3 , the outputs of which are connected to the second inputs of the group of second elements AND 1 2 - AND 1 4 and to the second inputs of the group of third elements AND 2 1 - AND 2 3 , the output of the third element OR 10 is connected to the input of the first trigger 11, the output of which is connected to the second inputs of the group of fourth elements AND 12 1 - And 12 3 , to the second input of the second element And 1 1 of the second group and to the output 15 of the device, the outputs of the group of fourth elements And 12 1 - And 12 3 are connected to the second inputs of the counters of the same name 7 1 - 7 3 , the input of the delay element 13 is connected to the input 18 of the device, and the output to the third inputs of the group of the first comparison circuits 6 1 - 6 3 , the outputs of the elements AND 1 2 - AND 1 4 of the second group are connected to the second inputs of the same elements OR 3 1 - OR 3 3 of the second group, input 16 the device is connected to the third input of the first element AND 1 1 of the second group, the inputs 17 1 - 17 3 of the device are connected to the third inputs of the same elements AND 1 2 - AND 1 4 of the second group.

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.A search in the known scientific and technical literature did not reveal the presence of such technical solutions.

Сущность изобретения поясняется чертежом. На фиг. 1 представлено схематичное изображение устройства мажоритирования с заменой.The essence of the invention is illustrated by a drawing. In FIG. 1 is a schematic illustration of a majorization substitution device.

Устройство содержит элементы И 11 - И 14, элементы И 21 - И 23, элементы ИЛИ 31 - ИЛИ 33, элементы И 41 - И 43, элемент ИЛИ 5, схемы сравнения 61 - 63, счетчики 71 - 73, регистр 8, схемы сравнения 91 - 93, элемент ИЛИ 10, триггер 11, элементы И 121 - И 123, элемент задержки 13, триггеры 141 - 143, выходы 19 и 15, входы 16, 171 - 173 и 18 устройства.The device contains elements AND 1 1 - AND 1 4 , elements AND 2 1 - AND 2 3 , elements OR 3 1 - OR 3 3 , elements AND 4 1 - AND 4 3 , element OR 5, comparison circuits 6 1 - 6 3 , counters 7 1 - 7 3 , register 8, comparison circuits 9 1 - 9 3 , OR element 10, trigger 11, elements AND 12 1 - AND 12 3 , delay element 13, triggers 14 1 - 14 3 , outputs 19 and 15, inputs 16, 17 1 - 17 3 and 18 devices.

В исходном состоянии счетчики 71 - 73, триггер 11 и триггеры 141 - 143, находятся в нулевом состоянии. На регистре 8 хранится код допустимого числа сбоев в работе любого канала в мажоритируемой системе.In the initial state, counters 7 1 - 7 3 , trigger 11 and flip-flops 14 1 - 14 3 are in the zero state. Register 8 stores the code of the permissible number of failures in the operation of any channel in the dominated system.

Во время работы устройства на его входы 171 - 173 поступает произвольная последовательность двоичных символов «1» и «0» значений х1 х2 и х3 соответственно, а на вход 18 устройства поступает последовательность тактирующих импульсов.During operation of the device, an arbitrary sequence of binary symbols "1" and "0" of values x 1 x 2 and x 3, respectively, arrives at its inputs 17 1 - 17 3 , and a sequence of timing pulses arrives at the input 18 of the device.

Таблица истинности мажоритарного блока «два из трех» представлена ниже:The truth table of the “two out of three” majority block is presented below:

Figure 00000001
Figure 00000001

Непосредственно мажоритарный блок «два из трех» выполнен с помощью элементов И 41 - И 43 и ИЛИ 5.Directly the majority block "two out of three" is made with the help of elements AND 4 1 - AND 4 3 and OR 5.

На вторые входы элементов И 12 - И 14 подаются входные сигналы x1 - х3 с входов 171 - 173 устройства. На вход 16 подается входной сигнал с выхода резервного блока хр. На третьи входы элементов И 11 - И 14 подаются тактирующие сигналы с входа 18 устройства.Input signals x 1 - x 3 from inputs 17 1 - 17 3 of the device are supplied to the second inputs of elements AND 1 2 - AND 1 4 . The input signal 16 is supplied from the output of the backup unit x p . The third inputs of the elements AND 1 1 - AND 1 4 are supplied with timing signals from the input 18 of the device.

При отсутствии устойчивого отказа в каналах устройства нулевой сигнал с выхода триггера 11 подается на первый вход элемента И 11, на второй вход которого подается входной сигнал (вход 16 устройства) с выхода резервного блока хр, поэтому на выходе элемента И 11 будет нулевой сигнал, который подается на первые входы элементов И 21 - И 23.In the absence of a stable failure in the channels of the device, the zero signal from the output of the trigger 11 is fed to the first input of the element I 1 1 , to the second input of which the input signal (input 16 of the device) is fed from the output of the backup unit x p , therefore, the output of the element I 1 1 will be zero the signal that is fed to the first inputs of the elements AND 2 1 - AND 2 3 .

На первые инверсные входы элементов И 12 - И 14 подается нулевой сигнал с выхода одноименного триггера 141 - 143, поэтому на выходах элементов И 12 - И 14 будут сигналы x1 - х3, которые подаются далее на первые входы элементов ИЛИ 31 - ИЛИ 33.The first inverse inputs of the elements AND 1 2 - AND 1 4 are fed a zero signal from the output of the trigger of the same name 14 1 - 14 3 , therefore, the outputs of the elements AND 1 2 - AND 1 4 will contain signals x 1 - x 3 , which are fed further to the first inputs elements OR 3 1 - OR 3 3 .

Элементы И 41 - И 43 и элемент ИЛИ 5 обеспечивают выработку мажоритированного сигнала хм, который подается на выход 14 устройства и на первые входы схем сравнения 61 - 63. На вторые входы схем сравнения 61 - 63 подаются соответствующие значения x1 - х3. Элемент задержки 13 задерживает сигнал на время надежного срабатывания элементов И 21 - И 23, ИЛИ 31 - ИЛИ 33, элементов И 41 - И 43 и элемента ИЛИ 5, после чего он подается на третьи входы схем сравнения 61 - 63.Elements AND 4 1 - AND 4 3 and element OR 5 provide the generation of a majorized signal x m , which is fed to the output 14 of the device and to the first inputs of the comparison circuits 6 1 - 6 3 . The second inputs of the comparison circuits 1 June - 6 3 are fed corresponding values x 1 - x 3. Delay element 13 delays the signal for the time of reliable operation of elements AND 2 1 - AND 2 3 , OR 3 1 - OR 3 3 , elements AND 4 1 - AND 4 3 and element OR 5, after which it is fed to the third inputs of comparison circuits 6 1 - 6 3 .

При отказе одного из трех мажоритированных каналов единичный сигнал с выхода соответствующей схемы сравнения 61 - 63 поступает на счетный вход одноименного счетчика 71 - 73.If one of the three majorized channels fails, a single signal from the output of the corresponding comparison circuit 6 1 - 6 3 is fed to the counting input of the counter with the same name 7 1 - 7 3 .

При достижении счетчиком 71 - 73 порогового значения, хранящимся на регистре 8, на выходе соответствующей схемы сравнения 91 - 93 появляется единичный сигнал, который устанавливает в единичное состояние одноименный триггер 14 и подается на одноименный вход элемента ИЛИ 10. Далее единичный сигнал с выхода элемента ИЛИ 10 устанавливает триггер 11 в единичное состояние. Единичный сигнал с выхода триггера 11 поступает на первые входы элементов И 121 - И123 и на выход 15 устройства как сигнал тревоги.When the counter 7 1 - 7 3 reaches the threshold value stored in register 8, a single signal appears at the output of the corresponding comparison circuit 9 1 - 9 3 , which sets the trigger of the same name to a single state and is fed to the input of the OR element of the same name 10. Further, a single signal from the output of the OR element 10 sets the flip-flop 11 to a single state. A single signal from the output of the trigger 11 is fed to the first inputs of the elements I 12 1 - I 12 3 and to the output 15 of the device as an alarm signal.

На вторые входы элементов И 121 - И 123 поступают сигналы с выходов одноименных схем сравнения 91 - 93. При наличии устойчивого отказа одного из трех мажоритированных каналов единичный сигнал с выхода соответствующего триггера 141 - 143 (например, триггера 141) оступает на инверсный вход элемента И 12, и на второй вход элемента И 22, после чего значение хр через открытый элемент И 21 поступает на первый вход элемента ИЛИ 31.The second inputs of the elements AND 12 1 - AND 12 3 receive signals from the outputs of the same comparison circuits 9 1 - 9 3 . In the presence of a stable failure of one of the three majorized channels, a single signal from the output of the corresponding trigger 14 1 - 14 3 (for example, trigger 14 1 ) arrives at the inverse input of the element I 1 2 , and at the second input of the element I 2 2 , after which the value x p through the open element AND 2 1 goes to the first input of the element OR 3 1 .

Кроме того, единичный сигнал с выхода элемента И 121 поступает на вход сброса в нулевое состояние счетчика 71, и процесс работы устройства продолжается.In addition, a single signal from the output of the element And 12 1 is fed to the reset input to the zero state of the counter 7 1 , and the operation of the device continues.

Таким образом, вместо отказавшего в данном случае первого канала x1 автоматически подключается резервный канал хр. Работа устройства мажоритирования с заменой при выходе из строя второго или третьего канала аналогична.Thus, instead of the first channel x 1 that failed in this case, the backup channel x p is automatically connected. The operation of the majorization device with replacement in case of failure of the second or third channel is similar.

ЛитератураLiterature

1. SU №2665226, 2018.1. SU No. 2665226, 2018.

Claims (1)

Устройство мажоритирования с заменой, содержащее первую группу элементов И 41 - И 43, первый элемент ИЛИ 5, входы которого подсоединены к выходам группы первых элементов И 41 - И 43, первый вход первого элемента первой группы элементов И 41 подсоединен к второму входу третьего элемента И 43 первой группы, первый вход второго элемента И 42 первой группы подсоединен к второму входу первого элемента И 41 первой группы, первый вход третьего элемента И 43 первой группы подсоединен к второму входу первого элемента И 42 первой группы, отличающееся тем, что в него дополнительно включены группа вторых элементов И 11 - И 14, группа третьих элементов И 21 - И 23, группа вторых элементов ИЛИ 31 - ИЛИ 33, группа первых схем сравнения 61 - 63, группа счетчиков 71 - 73, регистр 8, группа вторых схем сравнения 91 - 93, третий элемент ИЛИ 10, первый триггер 11, группа четвертых элементов И 121 - И 123, элемент задержки 13, группа вторых триггеров 141 - 143, первый вход устройства 18 подсоединен к первым входам группы вторых элементов И 11 - И 14, выход первого элемента И 11 второй группы подсоединен к первым входам группы третьих элементов И 21 - И 23, выход каждого из которых подсоединен к первому входу одноименного элемента ИЛИ 31 - ИЛИ 33 второй группы, выходы которых подсоединены к первым входам первой группы элементов И 41 - И 43, выход первого элемента ИЛИ 5 подсоединен к первым входам группы первых схем сравнения 61 - 63, вторые входы которых подсоединены к выходам одноименных элементов ИЛИ 31 - ИЛИ 33 второй группы, выходы группы первых схем сравнения 61 - 63 подсоединены к первым входам счетчиков 71 - 73, выходы которых подсоединены к первым входам группы вторых схем сравнения 91 - 93, вторые входы которых подсоединены к выходу регистра 8, а выходы - к одноименным входам третьего элемента ИЛИ 10, первым входам группы четвертых элементы И 121 - И 123, к входам группы вторых триггеров 141 - 143, выходы которых подсоединены к вторым входам группы вторых элементов И 12 - И 14 и к вторым входам группы третьих элементов И 21 - И 23, выход третьего элемента ИЛИ 10 подсоединен к входу первого триггера 11, выход которого подсоединен к вторым входам группы четвертых элементы И 121 - И 123, к второму входу второго элемента И l1 второй группы и к выходу 15 устройства, выходы группы четвертых элементы И 121 - И 123 подсоединены к вторым входам одноименных счетчиков 71 - 73, вход элемента задержки 13 подсоединен к входу 18 устройства, а выход - к третьим входам группы первых схем сравнения 61 - 63, выходы элементов И 12 - И 14 второй группы подсоединены к вторым входам одноименных элементов ИЛИ 31 - ИЛИ 33 второй группы, вход 16 устройства подсоединен к третьему входу первого элемента И l1 второй группы, входы 171 - 173 устройства подсоединены к третьим входам одноименных элементов И 12 - И 14 второй группы.Majorization device with replacement, containing the first group of elements AND 4 1 - AND 4 3 , the first element OR 5, the inputs of which are connected to the outputs of the group of the first elements AND 4 1 - AND 4 3 , the first input of the first element of the first group of elements AND 4 1 is connected to the second input of the third element And 4 3 of the first group, the first input of the second element And 4 2 of the first group is connected to the second input of the first element And 4 1 of the first group, the first input of the third element And 4 3 of the first group is connected to the second input of the first element And 4 2 of the first group, characterized in that it additionally includes a group of second elements AND 1 1 - AND 1 4 , a group of third elements AND 2 1 - AND 2 3 , a group of second elements OR 3 1 - OR 3 3 , a group of first comparison schemes 6 1 - 6 3 , a group of counters 7 1 - 7 3 , register 8, a group of second comparison circuits 9 1 - 9 3 , a third OR element 10, the first flip-flop 11, a group of fourth elements AND 12 1 - AND 12 3 , a delay element 13, a group of second triggers 14 1 - 14 3 , first input One device 18 is connected to the first inputs of a group of second elements AND 1 1 - AND 1 4 , the output of the first element AND 1 1 of the second group is connected to the first inputs of a group of third elements AND 2 1 - AND 2 3 , the output of each of which is connected to the first input of the same name element OR 3 1 - OR 3 3 of the second group, the outputs of which are connected to the first inputs of the first group of elements AND 4 1 - AND 4 3 , the output of the first element OR 5 is connected to the first inputs of the group of the first comparison circuits 6 1 - 6 3 , the second inputs of which connected to the outputs of the same elements OR 3 1 - OR 3 3 of the second group, the outputs of the group of the first comparison circuits 6 1 - 6 3 are connected to the first inputs of the counters 7 1 - 7 3 , the outputs of which are connected to the first inputs of the group of the second comparison circuits 9 1 - 9 3 , the second inputs of which are connected to the output of register 8, and the outputs to the same inputs of the third element OR 10, the first inputs of the group of fourth elements AND 12 1 - AND 12 3 , to the inputs of the group of the second flip-flops 14 1 - 14 3 , the outputs of which connected to the second inputs of the group of second elements AND 1 2 - AND 1 4 and to the second inputs of the group of third elements AND 2 1 - AND 2 3 , the output of the third element OR 10 is connected to the input of the first flip-flop 11, the output of which is connected to the second inputs of the group of fourth elements And 12 1 - And 12 3 , to the second input of the second element And l 1 of the second group and to the output 15 of the device, the outputs of the group of fourth elements And 12 1 - And 12 3 are connected to the second inputs of the counters of the same name 7 1 - 7 3 , the input of the delay element 13 is connected to the input 18 of the device, and the output - to the third inputs of the group of the first comparison circuits 6 1 - 6 3 , the outputs of the elements AND 1 2 - AND 1 4 of the second group are connected to the second inputs of the same elements OR 3 1 - OR 3 3 of the second group, the input 16 of the device is connected to the third input of the first element And l 1 of the second group, the inputs 17 1 - 17 3 of the device are connected to the third inputs of the same elements And 1 2 - And 1 4 of the second group.
RU2020105893A 2020-02-07 2020-02-07 Majorization device with replacement RU2726646C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2020105893A RU2726646C1 (en) 2020-02-07 2020-02-07 Majorization device with replacement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2020105893A RU2726646C1 (en) 2020-02-07 2020-02-07 Majorization device with replacement

Publications (1)

Publication Number Publication Date
RU2726646C1 true RU2726646C1 (en) 2020-07-15

Family

ID=71616445

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2020105893A RU2726646C1 (en) 2020-02-07 2020-02-07 Majorization device with replacement

Country Status (1)

Country Link
RU (1) RU2726646C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2785218C1 (en) * 2022-01-17 2022-12-05 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ METHOD FOR ADAPTIVE MAJORIZATION OF ELEMENTS “n OR MORE of (2n-1)”

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382950A (en) * 1990-08-14 1995-01-17 Siemens Aktiengesellschaft Device for implementing an interrupt distribution in a multi-computer system
JP2008191939A (en) * 2007-02-05 2008-08-21 Toshiba Corp Redundant circuit device
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU2563798C1 (en) * 2014-05-19 2015-09-20 Российская Федерация, от имени которой выступает Министерство обороны Российской Федерации Apparatus for restoring operating capacity of standby system using majority decision elements
RU2665226C2 (en) * 2016-01-21 2018-08-28 Межрегиональное общественное учреждение "Институт инженерной физики" “5 and more out of 9” majority element

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382950A (en) * 1990-08-14 1995-01-17 Siemens Aktiengesellschaft Device for implementing an interrupt distribution in a multi-computer system
JP2008191939A (en) * 2007-02-05 2008-08-21 Toshiba Corp Redundant circuit device
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU2563798C1 (en) * 2014-05-19 2015-09-20 Российская Федерация, от имени которой выступает Министерство обороны Российской Федерации Apparatus for restoring operating capacity of standby system using majority decision elements
RU2665226C2 (en) * 2016-01-21 2018-08-28 Межрегиональное общественное учреждение "Институт инженерной физики" “5 and more out of 9” majority element

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2785218C1 (en) * 2022-01-17 2022-12-05 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ METHOD FOR ADAPTIVE MAJORIZATION OF ELEMENTS “n OR MORE of (2n-1)”
RU2818031C1 (en) * 2023-08-09 2024-04-23 Федеральное государственное бюджетное образовательное учреждение высшего образования "Российский экономический университет имени Г.В. Плеханова" Adaptive majority block of elements "n and more of (2n-1)"

Similar Documents

Publication Publication Date Title
US2536808A (en) Fast impulse circuits
US2486391A (en) Signal amplitude responsive trigger circuits for quantizing
US11531048B2 (en) Voltage diagnostic circuit
SU1686449A2 (en) Addressing device
RU2726646C1 (en) Majorization device with replacement
US3421148A (en) Data processing equipment
RU2764839C1 (en) Adaptive majority block of elements “3 out of 5”
US2486390A (en) Signal amplitude responsive trigger circuits for quantizing
JPH03506089A (en) Method for removing errors latent in logic circuit network for majority selection of binary signals
RU2711726C1 (en) Majority block of elements "two of three"
US3531631A (en) Parity checking system
US3708791A (en) Sequential monitor
RU2460121C1 (en) Backed-up dual-processor computer system
RU2563798C1 (en) Apparatus for restoring operating capacity of standby system using majority decision elements
RU2818031C1 (en) Adaptive majority block of elements "n and more of (2n-1)"
US3579120A (en) Self-testing logic gate
US3256513A (en) Method and circuit arrangement for improving the operating reliability of electronically controlled telecom-munication switching systems
US20160299802A1 (en) Error source identification on time-of-day network
RU2810631C1 (en) Self-timed single-bit ternary adder with zero spacer and increased fault tolerance
RU2342773C1 (en) Voltage multiplexer
Matsuo et al. A CPU-FPGA heterogeneous platform-based monitoring system and redundant mechanisms
Schneider et al. Error detection in redundant systems
Rountree et al. Parallelizing heavyweight debugging tools with mpiecho
SU483814A1 (en) Redundant trigger
US10746791B2 (en) Glitch measurement device and glitch measurement method