RU2015134146A - Система памяти - Google Patents

Система памяти Download PDF

Info

Publication number
RU2015134146A
RU2015134146A RU2015134146A RU2015134146A RU2015134146A RU 2015134146 A RU2015134146 A RU 2015134146A RU 2015134146 A RU2015134146 A RU 2015134146A RU 2015134146 A RU2015134146 A RU 2015134146A RU 2015134146 A RU2015134146 A RU 2015134146A
Authority
RU
Russia
Prior art keywords
memory module
bus
controller
command
memory
Prior art date
Application number
RU2015134146A
Other languages
English (en)
Other versions
RU2628124C2 (ru
Inventor
Билл НЕИЛ
Джонатан К. ДЖАСПЕР
Джон В. ЛАВЛЕЙС
Муругасами К. НАЧИМУТУ
Цзюнь Чжу
Туань М. ЦЮАЧ
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2015134146A publication Critical patent/RU2015134146A/ru
Application granted granted Critical
Publication of RU2628124C2 publication Critical patent/RU2628124C2/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793—Remedial or corrective actions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/079—Root cause analysis, i.e. error or fault diagnosis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1678—Details of memory controller using bus width
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1003—Interface circuits for daisy chain or ring bus memory arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
    • H04L9/0869—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving random numbers or seeds
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/25—Using a specific main memory architecture
    • G06F2212/253—Centralized memory
    • G06F2212/2532—Centralized memory comprising a plurality of modules
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Mathematical Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Memory System (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Claims (219)

1. Устройство для использования в модуле памяти, который соединен с хост-контроллером памяти по шине, содержащее:
логику управления модулем памяти для выработки сигнала запроса в хост-контроллере памяти, имеющем длительность импульса больше или равную минимальной длительности импульса, где минимальная длительность импульса содержит ряд тактовых циклов, необходимых для гарантии того, что хост-контроллер памяти обнаруживает сигнал запроса, и где длительность импульса сигнала запроса показывает по меньшей мере одну функцию в дополнение к сигналу запроса в хост-контроллере памяти.
2. Устройство по п. 1, в котором сигнал запроса побуждает хост-контроллер памяти вырабатывать сигнала гранта, где логика управления модулем памяти дополнительно отправляет данные в хост-контроллер памяти в ответ на прием сигнала гранта.
3. Устройство по п. 2, в котором длительность импульса побуждает хост-контроллер памяти выполнять по меньшей мере одну функцию, которую показывает длительность импульса, в дополнение к отправке сигнала гранта в ответ на сигнал запроса.
4. Устройство по п. 1, в котором длительность импульса, равная минимальной длительности импульса, показывает только сигнал запроса и никакую дополнительную функцию.
5. Устройство по п. 1, в котором выработка сигнала запроса по меньшей мере с первой длительностью импульса больше, чем минимальная длительность импульса, показывает по меньшей мере первую функцию, где выработка сигнала запроса по меньшей мере со второй длительностью импульса больше, чем первая длительность импульса, показывает по меньшей мере вторую функцию, где выработка сигнала запроса по меньшей мере с третьей длительностью импульса больше, чем вторая длительность импульса, показывает по меньшей мере третью функцию.
6. Устройство по п. 5, в котором первая функция показывается тогда, когда вырабатывается сигнал запроса, имеющий первую длительность импульса, в котором вторая функция показывается тогда, когда вырабатывается сигнал запроса, имеющий вторую длительность импульса, и в котором третья функция показывается тогда, когда вырабатывается сигнал запроса, имеющий третью длительность импульса.
7. Устройство по п. 1, в котором выработанная длительность импульса содержит одну из множества длительностей импульсов, равных или кратных минимальной длительности импульса, где множество длительностей импульсов разделено на минимальное число тактовых циклов, необходимых для гарантированного обнаружения длительности импульса хост-контроллером памяти, и где различные выработанные длительности импульсов кодируют различные функции в сигнале запроса.
8. Устройство по п. 7, в котором минимальная длительность импульса содержит 2 тактовых импульса, и в котором выработка сигнала запроса с длительностью импульса, равной одной из длительностей импульсов 6, 10 и 14 тактовых импульсов, показывает различную функцию для хост-контроллера памяти, которая выполняется в дополнение к обработке сигнала запроса.
9. Устройство по п. 1, в котором сигнал запроса содержит сигнал разрешения подачи тактовых импульсов.
10. Устройство, соединенное по меньшей мере с одним модулем памяти по шине, содержащее логику хост-контроллера памяти для:
обнаружения сигнала запроса из модуля памяти, имеющего длительность импульса больше или равную минимальной длительности импульса, где минимальная длительность импульса содержит ряд тактовых циклов, необходимых для гарантии того, что хост-контроллер памяти обнаруживает сигнал запроса, и где длительность импульса сигнала запроса показывает по меньшей мере одну функцию в дополнение к сигналу запроса в хост-контроллере памяти;
определения функции, соответствующей длительности импульса сигнала запроса; и
исполнения определенной функции.
11. Устройство по п. 10, в котором логическая схема хост-контроллера памяти дополнительно вырабатывает сигнал гранта для отправки в модуль памяти по шине в ответ на прием сигнала запроса.
12. Устройство по п. 10, в котором логическая схема хост-контроллера памяти дополнительно определяет длительность импульса, которая будет равна минимальной длительности импульса, где определенная функция содержит сигнал запроса без дополнительной функции в ответ на длительность импульса сигнала запроса, равную минимальной длительности импульса.
13. Устройство по п. 10, в котором логическая схема хост-контроллера памяти дополнительно определяет длительность импульса,
причем определенная функция содержит по меньшей мере одну функцию из:
первой функции в ответ на определенную длительность импульса, содержащую по меньшей мере первую длительность импульса, которая больше или равна минимальной длительности импульса;
второй функции в ответ на определенный импульс, содержащий по меньшей мере вторую длительность импульса больше, чем первая длительность импульса; и
третьей функции в ответ на определенный импульс, содержащий по меньшей мере третью длительность импульса больше, чем вторая длительность импульса.
14. Устройство по п. 13, в котором только первая функция показывается тогда, когда вырабатывается сигнал запроса, имеющий первую длительность импульса, в котором вторая функция показывается тогда, когда вырабатывается сигнал запроса, имеющий вторую длительность импульса, и в котором третья функция показывается тогда, когда вырабатывается сигнал запроса, имеющий третью длительность импульса.
15. Устройство, выполненное в первом модуле памяти, соединенном с хост-контроллером памяти и вторым модулем памяти по шине, содержащее:
логическую схему контроллера модуля памяти для:
определения регулировки таймирования на основании по меньшей мере одного компонента по меньшей мере в одном из первого модуля памяти и второго модуля памяти; и
регулировки таймирования выходного сигнала в хост-контроллере памяти на основании определенной регулировки таймирования для согласования таймирования на выходе второго модуля памяти.
16. Устройство по п. 15, в котором определение регулировки таймирования содержит:
ускорение таймирования в ответ на первый модуль памяти, имеющий по меньшей мере один компонент, осуществляющий таймирование выхода, не включенного во второй модуль памяти; и
добавление задержки к таймированию в ответ на второй модуль памяти, имеющий по меньшей мере один компонент, осуществляющий таймирование на выходе второго модуля памяти, который не включен в первый модуль памяти.
17. Устройство по п. 16, в котором определение регулировки таймирования содержит как ускорение таймирования, так и добавление задержки, где определенное регулирование таймирования содержит сетевой график ускорения и добавления задержки.
18. Устройство по п. 16, в котором по меньшей мере один компонент содержит буфер данных в первом модуле памяти, где регулировка таймирования содержит задержку таймирования выходного сигнала, когда второй модуль памяти не включает в себя буфер данных, например, как включенный в первый модуль памяти.
19. Устройство по п. 16, в котором по меньшей мере один компонент содержит регистр во втором модуле памяти, где регулировка таймирования содержит задержку таймирования выходного сигнала, когда второй модуль памяти включает в себя регистр, который не включен в первый модуль памяти.
20. Устройство по п. 19, в котором регистр во втором модуле памяти приводится в действие по шинам команд, адресов и управления.
21. Устройство по п. 15, в котором выход, имеющий регулируемой таймирование, содержит выход из буфера данных первого модуля памяти.
22. Устройство по п. 15, в котором первые и вторые модули памяти содержат различные типы модулей памяти с двухрядным расположением выводов (DIMM).
23. Устройство по п. 22, в котором второй модуль памяти содержит один из небуферной DIMM (UDIMM), зарегистрированной DIMM (RDIMM) и DIMM с пониженной нагрузкой (LRDIMM).
24. Устройство по п. 23, в котором регулировка таймирования содержит ускорение таймирования выходного сигнала, когда первый модуль памяти включает в себя буфер данных, и второй модуль памяти содержит UDIMM.
25. Устройство по п. 23, в котором регулировка таймирования содержит задержку таймирования на выходе тогда, когда второй модуль памяти содержит RDIMM, и первый модуль памяти не включает в себя регистр, и ускорение таймирования выходного сигнала тогда, когда первый модуль памяти включает в себя буфер данных на выходе.
26. Устройство по п. 23, в котором регулировка таймирования содержит задержку таймирования на выходе тогда, когда второй модуль памяти содержит LRDIMM, и первый модуль памяти не включает в себя буфер данных на выходе.
27. Устройство, соединенное с модулем памяти по шине, содержащее:
логическую схему хост-контроллера памяти для:
отправки команды регистра режима работы в модуль памяти по каналу, чтобы запрограммировать один из множества регистров режима работы в модуле памяти, где команда регистра режима работы показывает один из регистров режима работы и включает в себя данные для указанного регистра режима работы.
28. Устройство по п. 27, в котором команда регистра режима работы отправляется в модуль памяти во время инициализации модуля памяти перед обучением шины в модуле памяти для операций шины.
29. Устройство по п. 28, в котором команда регистра режима работы содержит одноцикловую команду, и в котором после обучения модуля памяти двухцикловые команды используются поддержания связи с модулем памяти по шине.
30. Устройство по п. 28, в котором команда регистра режима работы использует адресные входные сигналы и командные входные сигналы, чтобы показать один из регистров режима работы и предоставить данные для указанного регистра режима работы.
31. Устройство по п. 30, в котором команда регистра режима работы использует командные входные сигналы по шине, чтобы показать, какой регистр режима работы будет использоваться, и использует адресные входные сигналы по шине, чтобы предоставить данные для указанного регистра режима работы.
32. Устройство по п. 27, в котором модуль памяти содержит первый модуль памяти, и в котором команда регистра режима работы содержит первую команду регистра режима работы, где логическая схема хост-контроллера памяти дополнительно
отправляет вторую команду регистра режима работы во второй модуль памяти по шине, при этом первые и вторые команды регистра режима работы имеют тот же самый формат, причем вторая команда регистра режима работы побуждает второй модуль памяти хранить данные в виде второй команды регистра режима работы в регистре режима работы в одном из множества чипов памяти во втором модуле памяти.
33. Устройство по п. 27, в котором имеется шестнадцать регистров режима работы в модуле памяти, и в котором регистр режима работы включает в себя четыре входных разряда для указания одного из этих шестнадцати регистров режима работы, предназначенного для хранения данных.
34. Устройство, выполненное в модуле памяти, которое поддерживает связь с хост-контроллером памяти по шине, содержащее:
регистры режима работы;
логическую схему контроллера модуля памяти для:
приема команды регистра режима работы из хост-контроллера памяти по каналу, чтобы запрограммировать один из регистров режима работы, где команда регистра режима работы показывает один из регистров режима работы и включает в себя данные для указанного регистра режима работы; и
записи данных, включенных в команду регистра режима работы в указанный регистр режима работы в контроллере модуля памяти.
35. Устройство по п. 34, в котором команда регистра режима работы принимается во время инициализации модуля памяти перед обучением шины в модуле памяти для операций шины.
36. Устройство по п. 35, в котором команда регистра режима работы содержит одноцикловую команду, и в котором после обучения модуля памяти используются двухцикловые команды для поддержания связи между модулем памяти и хост-контроллером памяти по шине.
37. Устройство по п. 34, в котором команда регистра режима работы использует адресные входные сигналы и командные входные сигналы в модуле памяти для того, чтобы показать один из регистров режима работы и обеспечить данные для указанного регистра режима работы.
38. Устройство по п. 37, в котором команда регистра режима работы использует командные входные сигналы по шине для того, чтобы показать, какой используется регистр режима работы, и использует адресные входные сигналы по шине для предоставления данных для указанного регистра режима работы.
39. Устройство для передачи данных в модуль памяти по шине, содержащее:
логическую схему хост-контроллера памяти для:
размещения первой половины команды на шине для модуля памяти в первом тактовом цикле;
размещение команды выбора чипа на шине для модуля памяти в течение первой половины команды; и
размещение второй половины команды на шине во втором тактовом цикле, следующем за первым тактовым циклом, где модуль памяти принимает вторую половину команды с интервалом задержки относительно приема первой половины команды.
40. Устройство по п. 39, в котором хост-контроллер памяти не подает дополнительную команду сигнала выбора чипа по шине для инструктирования модуля памяти, который осуществляет доступ ко второй половине команды.
41. Устройство по п. 39, в котором второй тактовый цикл представляет собой один или два тактовых импульса из первого тактового цикла, и в котором интервал задержки равен одному или двум тактовым циклам с момента, когда была принята первая половина команды.
42. Устройство по п. 41, в котором второй тактовый цикл представляет собой один тактовый импульс из первого тактового цикла, и интервал задержки равен одному тактовому циклу с момента, когда была принята команда выбора чипа в режиме регулярного таймирования.
43. Устройство по п. 42, в котором логическая схема хост-контроллера памяти дополнительно:
инициирует режим высокоскоростного таймирования, причем в режиме высокоскоростного таймирования первая и вторая половины команды размещаются каждый по отдельности на шине в течение двух тактовых циклов, команда выбора чипа размещается на шине в течение одного тактового цикла относительно первого тактового цикла, после размещения первой команды на шине, второй тактовый цикл равен двум тактовым импульсам относительно первого тактового цикла, и интервал задержки содержит два тактовых цикла.
44. Устройство по п. 43, в котором логическая схема хост-контроллера памяти дополнительно
программирует модуль памяти во время инициализации, чтобы указать режим высокоскоростного таймирования; и
программирует модуль памяти во время инициализации, чтобы указать режим таймирования с регулярной скоростью.
45. Устройство по п. 39, в котором первая и вторая половины команды включают в себя части одного адреса для команды считывания.
46. Устройство, выполненное в модуле памяти, поддерживающем связь с хост-контроллером памяти по шине, содержащее:
логическую схему контроллера модуля памяти для:
приема команды сигнала выбора чипа для первой половины команды, размещенной на шине в первом тактовом цикле с помощью хост-контроллера памяти;
прием первой половину команды по шине в ответ на команду сигнала выбора чипа; и
прием второй половины команды, размещенной на шине с помощью хост-контроллера памяти во втором тактовом цикле после первого тактового цикла, который представляет собой интервал задержки относительно приема первой половины команды.
47. Устройство по п. 39, в котором модуль памяти автоматически принимает вторую половину команды по шине автоматически без приема дополнительного сигнала выбора чипа из хост-контроллера памяти.
48. Устройство по п. 39, в котором второй тактовый цикл представляет собой один или два тактовых импульса относительно первого тактового цикла, и в котором интервал задержки равен одному или двум тактовым циклам с момента, когда была принята команда выбора чипа.
49. Устройство по п. 48, в котором второй тактовый цикл представляет собой один тактовый импульсом относительно первого тактового цикла, и в котором интервал задержки равен одному тактовому циклу с момента, когда была принята команда выбора чипа в режиме регулярного таймирования.
50. Устройство по п. 49, в котором логическая схема контроллера модуля памяти дополнительно:
инициирует режим высокоскоростного таймирования, причем в режиме высокоскоростного таймирования первая и вторая половины команды размещаются каждая по отдельности на шине в течение двух тактовых циклов, команда выбора чипа размещается на шине в течение одного тактового цикла относительно первого тактового цикла после размещения первой команды на шине, когда второй тактовый цикл равен двум тактовым импульсам относительно первого тактового цикла, и интервал задержки, используемый модулем памяти для определения того, когда принимать вторую половину команды, содержит второй тактовый цикл относительно приема первой половины команды.
51. Устройство по п. 50, в котором логическая схема контроллера модуля памяти дополнительно:
определяет, является ли режим таймирования режимом высокоскоростного таймирования, причем режим высокоскоростного таймирования инициируется в ответ на определение того, что режимом таймирования является режим высокоскоростного таймирования; и
работает в режиме регулярного таймирования в ответ на определение того, что режим таймирования не является режимом высокоскоростного таймирования.
52. Устройство по п. 46, в котором первая и вторая половины команды включают в себя части одного адреса для команды считывания.
53. Устройство в модуле памяти, предназначенном для обработки адресов в командах, отправляемых по шине из хост-контроллера памяти, содержащее:
контроллер модуля памяти для:
определения того, доступны ли старшие разряды адреса для модуля памяти;
использования предварительно определенного значения по меньшей мере для одного старшего разряда адреса с адресами, передаваемыми из хост-контроллера памяти в ответ на определение того, что старшие разряды адреса не доступны для адресации первого адресного пространства в модуле памяти; и
использования значений, передаваемых из хост-контроллера памяти по меньшей мере на одном выводе, который используется по меньшей мере для одного старшего разряда адреса в ответ на определение того, что старшие разряды адреса доступны для адресации второго адресного пространства, причем второе адресное пространство больше, чем первое адресное пространство.
54. Устройство по п. 53, в котором контроллер модуля памяти дополнительно:
принимает команду из хост-контроллера памяти, показывающую, что доступны старшие разряды адреса; и
устанавливает регистр, чтобы показать, что доступны старшие разряды адреса, причем определение того, доступны ли старшие разряды адреса, производится путем считывания значения в регистре.
55. Устройство по п. 54, в котором старшие разряды адреса недоступны на основании по меньшей мере на одного из возможностей шины и конфигурации интерфейса модуля памяти.
56. Устройство по п. 55, в котором старшие разряды адреса недоступны тогда, когда модуль памяти имеет меньше выводов, которые используются для адресации, по сравнению с количеством выводов, поддерживаемых на шине.
57. Устройство по п. 56, в котором старшие разряды адреса недоступны тогда, когда модуль памяти содержит малогабаритный модуль памяти с двухрядным расположением выводов (SODIMM).
58. Устройство по п. 54, в котором команда содержит команду установки регистра режима работы (MRS), и в котором регистр, который установлен, содержит один из регистров режима работы, установленных командой MRS.
59. Устройство по п. 53, в котором контроллер модуля памяти поддерживает различные возможности адресации для различных поддерживаемых конфигураций интерфейса на шине и для модуля памяти.
60. Устройство, соединенное с модулем памяти по шине, содержащее:
логическую схему хост-контроллера памяти для:
отправки команды предварительного разрешения подачи тактовых импульсов (-СКЕ) в модуль памяти по шине, показывающей по меньшей мере одну операцию управления электропитанием, которая будет выполняться; и
подтверждения сигнала СКЕ низкого уровня в модуле памяти после отправки команды предварительного СКЕ, чтобы побудить контроллер модуля памяти выполнить по меньшей мере одну показанную операцию управления электропитанием в ответ на сигнал СКЕ низкого уровня.
61. Устройство по п. 60, в котором команда предварительного СКЕ показывает одно из множества состояний управления электропитанием, причем по меньшей мере одна показанная операция управления электропитанием содержит множество операций, которые выполняются для конфигурирования модуля памяти на указанное состояние управления электропитанием.
62. Устройство по п. 61, в котором каждое из состояний управления электропитанием содержат различные состояния пониженного энергопотребления, где различные уровни электропитания прикладываются к различным компонентам в модуле памяти в различных состояниях пониженного энергопотребления, причем отправка сигнала СКЕ низкого уровня побуждает контроллер модуля памяти выполнять операции перехода в состояние пониженного энергопотребления при управлении электропитанием, которое точно определено в команде предварительного СКЕ.
63. Устройство, выполненное в контроллере модуля памяти, соединенным с хост-контроллером памяти по шине, содержащее:
логическую схему контроллера модуля памяти для:
приема команды предварительного разрешения подачи тактовых импульсов (СКЕ), показывающей по меньшей мере одну операцию управления электропитанием, которая будет выполняться;
обнаружения сигнала СКЕ низкого уровня после приема сигнала предварительного СКЕ; и
исполнения по меньшей мере одной показанной операции управления электропитанием в команде предварительного СКЕ в ответ на сигнал СКЕ низкого уровня.
64. Устройство по п. 63, в котором логическая схема контроллера модуля памяти дополнительно
устанавливает регистр для указания по меньшей мере одной операции управления электропитанием; и
определяет по меньшей мере одну операцию управления электропитанием, которая будет выполняться при считывании регистра в ответ на сигнал СКЕ низкого уровня.
65. Устройство по п. 64 в котором логическая схема контроллера модуля памяти дополнительно
выполняет операцию обработки сигнала СКЕ низкого уровня по умолчанию в ответ на регистр, не показывающий по меньшей мере одну операцию управления электропитанием, которая будет выполняться.
66. Устройство по п. 63, в котором команда предварительного СКЕ показывает одно из множества состояний управления электропитанием, причем исполняемая по меньшей мере одна операция управления электропитанием содержит множество операций, которые выполняются для конфигурирования модуля памяти на показанное состояние управления электропитанием.
67. Устройство по п. 60, в котором каждое из состояний управления электропитанием содержат различные режимы пониженного энергопотребления, где разные уровни электропитанием прикладываются к различным компонентам в модуле памяти в различных режимах пониженного энергопотребления, причем исполнение по меньшей мере одной показанной операции управления электропитанием осуществляет переход в состояние пониженного энергопотребления управления электропитанием, точно определенное в команде предварительного СКЕ.
68. Устройство, соединенное с модулем памяти по шине, содержащее:
хост-контроллер памяти для:
определения того, показывает ли пакет данных считывания, возвращенный из модуля памяти, по меньшей мере один кредит записи; и
увеличение кредитов записи в ответ на определение того, что пакет данных считывания показывает по меньшей мере один кредит записи.
69. Устройство по п. 68, в котором хост-контроллер памяти дополнительно:
отправляет команду записи в модуль памяти в ответ на определение того, что имеются доступные кредиты записи; и
уменьшает кредиты записи в ответ на отправку команды записи.
70. Устройство по п. 68, в котором пакет данных считывания возвращается в ответ на запрос считывания хост-контроллера памяти, отправленный в модуль памяти для считывания данных в модуле памяти.
71. Устройство по п. 68, в котором пакеты данных считывания показывают многочисленные кредиты записи.
72. Устройство в модуле памяти, который обрабатывает запросы записи, отправленные из хост-контроллера памяти по шине, содержащее:
счетчик кредитов записи; и
логическую схему контроллера модуля памяти для:
увеличение значения счетчика кредитов записи в ответ на завершение запроса записи, отправленного из хост-контроллера памяти;
выработки пакета данных считывания в ответ на запрос считывания, отправленный из хост-контроллера памяти; и
указание числа кредитов записи, указанных в счетчике кредитов записи в пакете данных считывания для возврата в хост-контроллер памяти.
73. Устройство по п. 72, в котором логическая схема контроллера модуля памяти дополнительно:
завершает запрос записи путем распределения данных записи в буфере записи для запроса записи, предназначенного для элементов хранения памяти.
74. Устройство по п. 72, в котором многочисленные кредиты записи показаны в пакете данных считывания.
75. Устройство по п. 72, в котором логическая схема контроллера модуля памяти дополнительно:
определяет, что счетчик кредитов записи превышает пороговое значение; и отправляет пакет в хост-контроллер памяти, возвращающий по меньшей мере один из кредитов записи в счетчике записи в ответ на определение того, что счетчик кредитов записи превышает пороговое значение.
76. Устройство по п. 75, в котором пакет, отправленный в хост, показывающий количество кредитов записи, когда счетчик кредитов записи превышает пороговое значение, содержит пакет данных считывания, не имеющих данные считывания.
77. Устройство в модуле памяти, поддерживающем связь с хост-контроллером памяти по шине, содержащее:
контроллер модуля памяти для:
подтверждения первого сигнала ошибки на выводе ошибки по шине для оповещения хост-контроллера памяти о том, что операции обработки ошибки выполняются в ответ на обнаружение ошибки;
выполнения операций обработки ошибки для возврата шины в исходное состояние в ответ на обнаружение ошибки; и
подтверждения второго сигнала ошибки на выводе ошибки по шине для сигнализации того, что операции обработки ошибки завершены, и шина возвращается в исходное состояние.
78. Устройство по п. 77, в котором первый сигнал ошибки содержит сигнал ошибки низкого уровня, и второй сигнал ошибки содержит сигнал ошибки высокого уровня.
79. Устройство по п. 77, в котором операции обработки ошибок содержат:
отбрасывание всех ожидающих запросов считывания;
распределение записей в буфере записи в элементах хранения в модуле памяти; и
сброс буферов контроллера модуля памяти.
80. Устройство по п. 77, в котором операции обработки ошибок содержат сброс счетчика кредитов записи для кредитов записи, которые будут возвращаться.
81. Устройство по п. 77, в котором операции обработки ошибок выполняются в ответ на прием подтверждения из хост-контроллера памяти относительно того, что был принят первый сигнал ошибки.
82. Устройство, соединенное с модулем памяти по шине, содержащее:
логическую схему контроллера модуля памяти для:
обнаружения первого сигнала ошибки на выводе для сигнала ошибки из модуля памяти;
приостановления операций считывания и записи в модуле памяти в ответ на первый сигнал ошибки;
обнаружения второго сигнала ошибки на выводе для сигнала ошибки из модуля памяти; и
возобновления операций считывания и записи в модуле памяти в ответ на обнаружение второго сигнала ошибки.
83. Устройство по п. 82, в котором первый сигнал ошибки содержит сигнал ошибки низкого уровня, и второй сигнал ошибки содержит сигнал ошибки высокого уровня.
84. Устройство по п. 82, в котором логическая схема хост-контроллера памяти дополнительно
отправляет подтверждение в модуль памяти относительно того, что был принят первый сигнал ошибки, причем приостановление операций считывания и записи и выполнение операций обработки ошибок выполняются в ответ на отправление подтверждения.
85. Устройство по п. 82, в котором логическая схема хост-контроллера памяти дополнительно:
устанавливает кредиты записи, показывающие, когда можно отправить команды записи в максимальном количестве в ответ на первый сигнал ошибки.
86. Устройство в модуле памяти, поддерживающем связь с хост-контроллером памяти по шине, содержащее:
логическую схему контроллера модуля памяти для:
обнаружения ошибки записи для запроса записи в модуле памяти; и
подтверждения сигнала ошибки на шине в хост-контроллере памяти в ответ на обнаружение ошибки записи.
87. Устройство по п. 86, в котором сигнал ошибки является единственным сообщением, переданным в хост-контроллер памяти относительно обнаруженной ошибки записи.
88. Устройство по п. 86, в котором сигнал ошибки содержит сигнал ошибки низкого уровня, подтвержденный на выводе для сигнала ошибки на шине.
89. Устройство по п. 86, в котором отсутствие отправки сигнала ошибки в течение предварительно определенного периода времени запроса записи показывает, что запрос записи завершился успешно.
90. Устройство, соединенное с модулем памяти по шине, содержащее:
логическую схему контроллера модуля памяти для:
отправки запроса записи в модуль памяти;
обнаружения сигнала ошибки, подтвержденного из модуля памяти; и
повторной отправки запроса записи в ответ на обнаружение сигнала ошибки в течение предварительно определенного периода времени отправки запроса записи.
91. Устройство по п. 90, в котором сигнал ошибки содержит сигнал ошибки низкого уровня, подтвержденный на выводе для сигнала ошибки на шине.
92. Устройство по п. 90, в котором логическая схема хост-контроллера памяти дополнительно
обрабатывает запрос записи, как успешно завершенный, в ответ на не прием сигнала ошибки после предварительно определенного времени.
93. Устройство по п. 90, в котором запрос записи повторно отправляется в том случае, если сигнал ошибки отправляется для ошибки, не связанной с ошибкой запроса записи при приеме сигнала ошибки в течение предварительно определенного периода времени.
94. Устройство по п. 90, в котором повторная отправка запроса записи содержит определение множества запросов записи, отправленных в течение предварительно определенного периода времени сигнала ошибки, причем повторная отправка, содержит повторную отправку определенного множества запросов записи.
95. Устройство по п. 90, в котором логическая схема хост-контроллера памяти дополнительно выполняет операцию обработки ошибки, не связанную с ошибками запроса записи, определенными для сигнала ошибки.
96. Устройство по п. 95, в котором операция обработки ошибки, не связанная с ошибками записи, выполняется в дополнение к повторной отправке запроса записи.
97. Устройство в модуле памяти, поддерживающем связь с хост-контроллером памяти по шине, содержащее:
начальное значение скремблера;
логическую схему контроллера модуля памяти для:
извлечения данных, хранящихся в элементах хранения модуля памяти в ответ на запрос считывания;
использования начального значения скремблера для скремблирования извлеченных данных, которые будут включены в пакет данных считывания;
возвращения пакета данных считывания, имеющего скремблированные данные в хост-контроллер памяти; и
обновления начального значения скремблера.
98. Устройство по п. 97, в котором начальное значение скремблера скремблирует адрес данных считывания, включенных в пакет данных считывания.
99. Устройство по п. 97, в котором обновление начального значения скремблера содержит обновление начального значения скремблера псевдослучайным способом.
100. Устройство по п. 97, в котором логическая схема контроллера модуля памяти использует алгоритм скремблирования для скремблирования данных считывания, причем алгоритм скремблирования содержит такой алгоритм скремблирования/дескремблирования, который реализован в хост-контроллере памяти для скремблирования скремблированных данных считывания в пакете данных считывания.
101. Устройство по п. 97, в котором логическая схема контроллера модуля памяти:
принимает запрос записи, имеющий скремблированные данные записи, показывающие адрес записи в модуле памяти;
дескремблирует скремблированные данные записи, использующие адрес записи для выработки восстановленных данных записей; и
сохраняет нескремблированные данные записи в адресе записи в модуле памяти.
102. Устройство, поддерживающее связь с модулем памяти по шине, содержащее:
начальное значение скремблера;
логическую схему контроллера модуля памяти для:
приема пакета данных считывания, имеющих скремблированные данные считывания, возвращенные в ответ на запрос считывания;
обновления начального значения скремблера в ответ на прием пакета данных считывания; и
использования начального значения скремблера для дескремблирования скремблированных данных считывания.
103. Устройство по п. 102, в котором адрес данных считывания скремблируется в пакете данных считывания, причем дескремблирование скремблированных данных считывания дополнительно содержит дескремблирование скремблированного адреса для определения запроса считывания, для которого возвращается пакет данных считывания.
104. Устройство по п. 103, в котором обновление начального значения скремблера содержит обновление начального значения скремблера псевдослучайным способом.
105. Устройство по п. 97, в котором логическая схема хост-контроллера памяти использует алгоритм скремблирования для скремблирования данных считывания, где алгоритм скремблирования содержит тот же самый алгоритм скремблирования/дескремблирования, реализованный в хост-контроллере памяти для скремблирования скремблированных данных считывания в пакете данных считывания.
106. Устройство в модуле памяти, поддерживающем связь с хост-контроллером памяти по шине, содержащее
логическую схему контроллера модуля памяти для:
выбора первой конфигурации интерфейса шины, имеющей первую ширину шины, которая используется для отправки данных по шине в ответ на параметр интерфейса, показывающий первый параметр интерфейса; и
выбора второй конфигурации интерфейса шины, имеющей вторую ширину шины, которая используется для отправки данных по шине в ответ на параметр интерфейса, показывающий второй параметр интерфейса, где первая ширина шины имеет меньше разрядов, чем вторая ширина шины.
107. Устройство по п. 106, в котором логическая схема контроллера модуля памяти дополнительно
вырабатывает первое число передач для первой конфигурации интерфейса шины, чтобы выполнить запрос передачи в ответ на параметр интерфейса, показывающий первый параметр интерфейса; и
вырабатывает второе число передач для первой конфигурации интерфейса шины, чтобы выполнить запрос передачи в ответ на параметр интерфейса, показывающий второй параметр интерфейса, где первое число передач больше, чем второе число передач.
108. Устройство по п. 106, в котором логическая схема контроллера модуля памяти дополнительно
выбирает третью конфигурацию интерфейса шины, имеющую третью ширину шины, которая используется для отправки данных по шине в ответ на параметр интерфейса, показывающий третий параметр интерфейса, где вторая ширина шины имеет меньше разрядов, чем третья ширина шины.
109. Устройство по п. 108, в котором первая ширина шины содержит 9 разрядов, вторая ширина шины содержит 18 разрядов, и третья ширина шины содержит 72 разряда.
110. Устройство по п. 106, в котором логическая схема контроллера модуля памяти дополнительно
устанавливает параметр интерфейса на основании по меньшей мере одного сигнала, принятого по шине.
111. Устройство по п. 106, в котором логическая схема контроллера модуля памяти дополнительно
определяет ширину шины путем доступа к шине, где параметр интерфейса показывает определенную ширину шины.
112. Устройство по п. 106, в котором логическая схема контроллера модуля памяти дополнительно
устанавливает параметр интерфейса на основании сигнала, подтвержденного по меньшей мере на одном связывающем выводе, который является внешним по отношению к шине, соединенной с модулем памяти, где по меньшей мере один связывающий вывод показывает одну из по меньшей мере одной из первой и второй конфигураций интерфейса шины.
RU2015134146A 2013-03-15 2013-03-15 Система памяти RU2628124C2 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/032633 WO2014143056A1 (en) 2013-03-15 2013-03-15 A memory system

Publications (2)

Publication Number Publication Date
RU2015134146A true RU2015134146A (ru) 2017-02-17
RU2628124C2 RU2628124C2 (ru) 2017-08-15

Family

ID=51537392

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015134146A RU2628124C2 (ru) 2013-03-15 2013-03-15 Система памяти

Country Status (8)

Country Link
US (11) US9990246B2 (ru)
EP (1) EP2973571B1 (ru)
JP (1) JP6139010B2 (ru)
KR (2) KR20160127168A (ru)
CN (1) CN104981872B (ru)
BR (4) BR122016006764B1 (ru)
RU (1) RU2628124C2 (ru)
WO (1) WO2014143056A1 (ru)

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2973571B1 (en) 2013-03-15 2020-04-22 Intel Corporation A memory system
US10001948B2 (en) * 2013-05-13 2018-06-19 Rambus Inc. Buffer circuit with data bit inversion
US9740423B2 (en) * 2013-07-26 2017-08-22 Hitachi, Ltd. Computer system
IN2013CH04449A (ru) * 2013-09-30 2015-04-03 Empire Technology Dev Llc
US9484070B2 (en) * 2014-04-30 2016-11-01 Micron Technology, Inc. Apparatuses supporting multiple interface types and methods of operating the same
US10074417B2 (en) 2014-11-20 2018-09-11 Rambus Inc. Memory systems and methods for improved power management
US10528410B2 (en) * 2014-12-16 2020-01-07 Intel Corporation Apparatus, method and system to exchange error information in a unified protocol communication
US9524249B2 (en) * 2014-12-23 2016-12-20 Intel Corporation Memory encryption engine integration
US10248590B2 (en) 2015-01-28 2019-04-02 Hewlett-Packard Development Company, L.P. Supporting different types of memory devices based on serial presense detect
US9594689B2 (en) * 2015-02-09 2017-03-14 International Business Machines Corporation Designated cache data backup during system operation
US10387259B2 (en) 2015-06-26 2019-08-20 Intel Corporation Instant restart in non volatile system memory computing systems with embedded programmable data checking
JP2017045311A (ja) * 2015-08-27 2017-03-02 株式会社東芝 メモリシステム
US10031677B1 (en) 2015-10-14 2018-07-24 Rambus Inc. High-throughput low-latency hybrid memory module
US9792224B2 (en) 2015-10-23 2017-10-17 Intel Corporation Reducing latency by persisting data relationships in relation to corresponding data in persistent memory
CN106611608B (zh) * 2015-10-23 2019-01-15 群联电子股份有限公司 存储器控制电路单元、存储器储存装置与数据传输方法
JP2017097825A (ja) * 2015-11-16 2017-06-01 株式会社東芝 ホスト機器および拡張デバイス
US10503686B2 (en) * 2015-12-09 2019-12-10 Microchip Technology Incorporated SPI interface with automatic slave select generation
US9785359B2 (en) * 2016-02-26 2017-10-10 Intel Corporation Sending packets using optimized PIO write sequences without sfences and out of order credit returns
US10163508B2 (en) 2016-02-26 2018-12-25 Intel Corporation Supporting multiple memory types in a memory slot
US10592114B2 (en) * 2016-03-03 2020-03-17 Samsung Electronics Co., Ltd. Coordinated in-module RAS features for synchronous DDR compatible memory
US10621119B2 (en) 2016-03-03 2020-04-14 Samsung Electronics Co., Ltd. Asynchronous communication protocol compatible with synchronous DDR protocol
US10310547B2 (en) * 2016-03-05 2019-06-04 Intel Corporation Techniques to mirror a command/address or interpret command/address logic at a memory device
US10152237B2 (en) * 2016-05-05 2018-12-11 Micron Technology, Inc. Non-deterministic memory protocol
KR102525229B1 (ko) 2016-05-13 2023-04-25 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 시스템
US10163485B2 (en) * 2016-05-25 2018-12-25 Mediatek Inc. Memory module, memory controller and associated control method for read training technique
US10198204B2 (en) 2016-06-01 2019-02-05 Advanced Micro Devices, Inc. Self refresh state machine MOP array
US10459855B2 (en) 2016-07-01 2019-10-29 Intel Corporation Load reduced nonvolatile memory interface
KR20180021284A (ko) * 2016-08-18 2018-03-02 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US20180059933A1 (en) * 2016-08-26 2018-03-01 Sandisk Technologies Llc Electrically-Buffered NV-DIMM and Method for Use Therewith
US10359933B2 (en) * 2016-09-19 2019-07-23 Micron Technology, Inc. Memory devices and electronic systems having a hybrid cache including static and dynamic caches with single and multiple bits per cell, and related methods
CN107885671B (zh) * 2016-09-30 2021-09-14 华为技术有限公司 一种非易失性内存的持久化方法和计算设备
US10521351B2 (en) * 2017-01-12 2019-12-31 International Business Machines Corporation Temporarily suppressing processing of a restrained storage operand request
US10180793B2 (en) * 2017-01-31 2019-01-15 Hewlett Packard Enterprise Development Lp Performance attributes for memory
US10846018B2 (en) 2017-04-05 2020-11-24 Mediatek Inc. Memory device, memory controller and associated memory system operated according to selected clock signals
CN110520929B (zh) 2017-04-14 2022-07-22 华为技术有限公司 内存刷新方法、装置及计算机系统
CN107291421A (zh) * 2017-06-09 2017-10-24 中国电子科技集团公司第四十研究所 一种可编程图形序列发生系统及方法
JP2019046051A (ja) * 2017-08-31 2019-03-22 東芝メモリ株式会社 メモリ装置およびデータ処理装置
US10162406B1 (en) * 2017-08-31 2018-12-25 Micron Technology, Inc. Systems and methods for frequency mode detection and implementation
US10592121B2 (en) * 2017-09-14 2020-03-17 Samsung Electronics Co., Ltd. Quasi-synchronous protocol for large bandwidth memory systems
US10996888B2 (en) * 2017-10-31 2021-05-04 Qualcomm Incorporated Write credits management for non-volatile memory
US10769074B2 (en) 2017-11-09 2020-09-08 Microsoft Technology Licensing, Llc Computer memory content movement
DE102018124375A1 (de) * 2017-11-21 2019-05-23 Samsung Electronics Co., Ltd. Betriebsverfahren eines signalempfängers, pulsbreitensteuerungund elektronische vorrichtung mit denselben
KR102370278B1 (ko) 2017-11-30 2022-03-07 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템, 및 그의 동작방법
KR102493964B1 (ko) 2017-12-18 2023-02-01 삼성전자주식회사 스토리지 컨트롤러, 그것을 포함하는 스토리지 장치, 및 스토리지 컨트롤러의 동작 방법
US11226768B2 (en) * 2018-01-04 2022-01-18 Montage Technology Co., Ltd. Memory controller and method for accessing memory module
CN110008147B (zh) * 2018-01-04 2021-11-19 澜起科技股份有限公司 存储器控制器以及用于对存储模块进行访问的方法
US10929029B2 (en) 2018-01-04 2021-02-23 Montage Technology Co., Ltd. Memory controller and method for accessing memory modules and processing sub-modules
US11048645B2 (en) 2018-02-01 2021-06-29 Samsung Electronics Co., Ltd. Memory module, operation method therof, and operation method of host
US11099995B2 (en) 2018-03-28 2021-08-24 Intel Corporation Techniques for prefetching data to a first level of memory of a hierarchical arrangement of memory
US10714159B2 (en) * 2018-05-09 2020-07-14 Micron Technology, Inc. Indication in memory system or sub-system of latency associated with performing an access command
US10884958B2 (en) 2018-06-25 2021-01-05 Intel Corporation DIMM for a high bandwidth memory channel
US10963404B2 (en) 2018-06-25 2021-03-30 Intel Corporation High bandwidth DIMM
KR102029035B1 (ko) * 2018-07-26 2019-10-07 주식회사 우리비전 메인 보드 리버스 인터커넥션을 통한 메모리 모듈의 실장 테스트에 사용되는 메모리 모듈을 수납하는 메인 보드
US11409436B2 (en) 2018-08-08 2022-08-09 Micron Technology, Inc. Buffer management in memory systems for read and write requests
US10969994B2 (en) 2018-08-08 2021-04-06 Micron Technology, Inc. Throttle response signals from a memory system
US10782916B2 (en) * 2018-08-08 2020-09-22 Micron Technology, Inc. Proactive return of write credits in a memory system
US11074007B2 (en) * 2018-08-08 2021-07-27 Micron Technology, Inc. Optimize information requests to a memory system
US11080210B2 (en) * 2018-09-06 2021-08-03 Micron Technology, Inc. Memory sub-system including an in package sequencer separate from a controller
US11061751B2 (en) * 2018-09-06 2021-07-13 Micron Technology, Inc. Providing bandwidth expansion for a memory sub-system including a sequencer separate from a controller
US10740031B2 (en) 2018-09-25 2020-08-11 International Business Machines Corporation Interface scheduler for a distributed memory system
KR20200040183A (ko) 2018-10-08 2020-04-17 박흥균 라인 형태의 전자빔 방출 장치
US11650943B2 (en) 2018-10-16 2023-05-16 Micron Technology, Inc. Flexible bus management
US10901657B2 (en) 2018-11-29 2021-01-26 International Business Machines Corporation Dynamic write credit buffer management of non-volatile dual inline memory module
US11403035B2 (en) * 2018-12-19 2022-08-02 Micron Technology, Inc. Memory module including a controller and interfaces for communicating with a host and another memory module
KR20200142219A (ko) * 2019-06-12 2020-12-22 삼성전자주식회사 전자 장치 및 그의 저장 공간 이용 방법
US11699471B2 (en) 2019-09-25 2023-07-11 Intel Corporation Synchronous dynamic random access memory (SDRAM) dual in-line memory module (DIMM) having increased per data pin bandwidth
JP7419010B2 (ja) * 2019-10-04 2024-01-22 キヤノン株式会社 データ処理システムおよびデータ処理システムの制御方法
US11182312B2 (en) 2020-04-02 2021-11-23 Micron Technology, Inc. Memory sub-system manufacturing mode
US11372544B2 (en) * 2020-09-24 2022-06-28 Netapp, Inc. Write type based crediting for block level write throttling to control impact to read input/output operations
US11709538B2 (en) * 2020-11-19 2023-07-25 Micron Technology, Inc. Minimizing power loss and reset time with media controller suspend
US11609868B1 (en) * 2020-12-31 2023-03-21 Waymo Llc Control calibration timing to avoid memory write blackout period
US11842056B2 (en) * 2021-10-25 2023-12-12 EMC IP Holding Company, LLC System and method for allocating storage system resources during write throttling

Family Cites Families (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4148099A (en) 1978-04-11 1979-04-03 Ncr Corporation Memory device having a minimum number of pins
US5448706A (en) * 1992-05-13 1995-09-05 Sharp Microelectronics Technology, Inc. Address generator for multi-channel circular-buffer style processing
JP3369227B2 (ja) * 1992-11-09 2003-01-20 株式会社東芝 プロセッサ
US5555250A (en) 1994-10-14 1996-09-10 Compaq Computer Corporation Data error detection and correction system
US5784390A (en) 1995-06-19 1998-07-21 Seagate Technology, Inc. Fast AtA-compatible drive interface with error detection and/or error correction
US5805905A (en) * 1995-09-06 1998-09-08 Opti Inc. Method and apparatus for arbitrating requests at two or more levels of priority using a single request line
US5610745A (en) * 1995-10-26 1997-03-11 Hewlett-Packard Co. Method and apparatus for tracking buffer availability
JPH1078934A (ja) 1996-07-01 1998-03-24 Sun Microsyst Inc パケット切替えコンピュータ・システムのマルチサイズ・バス結合システム
US6260101B1 (en) 1997-03-07 2001-07-10 Advanced Micro Devices, Inc. Microcontroller having dedicated hardware for memory address space expansion supporting both static and dynamic memory devices
AU1798999A (en) 1997-12-05 1999-06-28 Intel Corporation Memory system including a memory module having a memory module controller
US6088762A (en) 1998-06-19 2000-07-11 Intel Corporation Power failure mode for a memory controller
US6260127B1 (en) 1998-07-13 2001-07-10 Compaq Computer Corporation Method and apparatus for supporting heterogeneous memory in computer systems
US6457081B1 (en) 1998-11-23 2002-09-24 Advanced Micro Devices, Inc. Packet protocol for reading an indeterminate number of data bytes across a computer interconnection bus
US7363422B2 (en) * 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US7356639B2 (en) * 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US6683884B1 (en) 2000-03-31 2004-01-27 Intel Corporation Shared credit round robin queuing
US7100028B2 (en) 2000-08-09 2006-08-29 Advanced Micro Devices, Inc. Multiple entry points for system call instructions
US6625685B1 (en) 2000-09-20 2003-09-23 Broadcom Corporation Memory controller with programmable configuration
US6931128B2 (en) 2001-01-16 2005-08-16 Microsoft Corporation Methods and systems for generating encryption keys using random bit generators
US6658523B2 (en) 2001-03-13 2003-12-02 Micron Technology, Inc. System latency levelization for read data
US6615217B2 (en) * 2001-06-29 2003-09-02 Bull Hn Information Systems Inc. Method and data processing system providing bulk record memory transfers across multiple heterogeneous computer systems
JP3912091B2 (ja) * 2001-12-04 2007-05-09 ソニー株式会社 データ通信システム、データ送信装置、データ受信装置、および方法、並びにコンピュータ・プログラム
KR100408419B1 (ko) * 2001-12-19 2003-12-06 삼성전자주식회사 반도체 메모리 장치의 동작 타이밍 제어회로 및 동작타이밍 제어 방법
US7076678B2 (en) * 2002-02-11 2006-07-11 Micron Technology, Inc. Method and apparatus for data transfer
US6781911B2 (en) 2002-04-09 2004-08-24 Intel Corporation Early power-down digital memory device and method
US7469420B2 (en) 2002-05-21 2008-12-23 Thomson Licensing Key transport tamper protection
JP4222803B2 (ja) * 2002-09-11 2009-02-12 Ｎｅｃエレクトロニクス株式会社 データ処理装置およびデータ処理回路
KR100524952B1 (ko) 2003-03-07 2005-11-01 삼성전자주식회사 기록 매체의 데이터 보호 방법 및 이를 이용한 디스크드라이브
US7234099B2 (en) 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
KR100475125B1 (ko) 2003-06-21 2005-03-14 삼성전자주식회사 데이터 버스 폭 변경이 자유로운 이동형 저장 장치 및이에 대한 데이터 버스 폭 설정 방법
JP2005025903A (ja) 2003-07-01 2005-01-27 Nec Micro Systems Ltd 半導体記憶装置
US8719334B2 (en) * 2003-09-10 2014-05-06 Qualcomm Incorporated High data rate interface
US7177989B1 (en) 2003-12-31 2007-02-13 Intel Corporation Retry of a device read transaction
WO2005098862A2 (en) 2004-03-31 2005-10-20 Micron Technology, Inc. Reconstruction of signal timing in integrated circuits
US7680966B1 (en) * 2004-06-29 2010-03-16 National Semiconductor Corporation Memory interface including generation of timing signals for memory operation
US8032674B2 (en) 2004-07-19 2011-10-04 Marvell International Ltd. System and method for controlling buffer memory overflow and underflow conditions in storage controllers
US7660938B1 (en) 2004-10-01 2010-02-09 Super Talent Electronics, Inc. Flash card reader and data exchanger utilizing low power extended USB protocol without polling
US7525986B2 (en) 2004-10-28 2009-04-28 Intel Corporation Starvation prevention scheme for a fixed priority PCI-Express arbiter with grant counters using arbitration pools
US7571296B2 (en) * 2004-11-11 2009-08-04 Nvidia Corporation Memory controller-adaptive 1T/2T timing control
US7966439B1 (en) * 2004-11-24 2011-06-21 Nvidia Corporation Apparatus, system, and method for a fast data return memory controller
US20060117160A1 (en) * 2004-12-01 2006-06-01 Intel Corporation Method to consolidate memory usage to reduce power consumption
US9384818B2 (en) 2005-04-21 2016-07-05 Violin Memory Memory power management
US7319612B2 (en) * 2005-05-18 2008-01-15 Intel Corporation Performing multiple read operations via a single read command
US8327104B2 (en) * 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8335894B1 (en) * 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
JP2007004522A (ja) 2005-06-24 2007-01-11 Renesas Technology Corp 記憶装置
US8055833B2 (en) * 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
DE102005035207A1 (de) 2005-07-27 2007-02-01 Siemens Ag Verfahren und Vorrichtung zur Datenübertragung zwischen zwei relativ zueinander bewegten Komponenten
US7426607B2 (en) 2005-08-05 2008-09-16 Infineon Technologies Ag Memory system and method of operating memory system
US20110022850A1 (en) 2006-07-26 2011-01-27 Hondar Lee Access control for secure portable storage device
US8272781B2 (en) 2006-08-01 2012-09-25 Intel Corporation Dynamic power control of a memory device thermal sensor
US7900079B2 (en) 2006-08-11 2011-03-01 International Business Machines Corporation Data capture window synchronizing method for generating data bit sequences and adjusting capture window on parallel data paths
US7761725B2 (en) 2006-08-30 2010-07-20 Ati Technologies Ulc Clock generation for synchronous circuits with slow settling control signals
CN101535970B (zh) 2006-10-24 2011-05-04 富士通株式会社 数据包发送接收系统、数据包发送接收方法以及数据包发送接收程序
US8122202B2 (en) 2007-02-16 2012-02-21 Peter Gillingham Reduced pin count interface
US7624225B2 (en) 2007-03-22 2009-11-24 International Business Machines Corporation System and method for providing synchronous dynamic random access memory (SDRAM) mode register shadowing in a memory system
US8874831B2 (en) 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US7624211B2 (en) 2007-06-27 2009-11-24 Micron Technology, Inc. Method for bus width negotiation of data storage devices
US7787375B2 (en) 2007-08-06 2010-08-31 International Business Machines Corporation Performing a recovery action in response to a credit depletion notification
US7882324B2 (en) 2007-10-30 2011-02-01 Qimonda Ag Method and apparatus for synchronizing memory enabled systems with master-slave architecture
US7971081B2 (en) * 2007-12-28 2011-06-28 Intel Corporation System and method for fast platform hibernate and resume
US8045416B2 (en) 2008-03-05 2011-10-25 Micron Technology, Inc. Method and memory device providing reduced quantity of interconnections
US8255783B2 (en) 2008-04-23 2012-08-28 International Business Machines Corporation Apparatus, system and method for providing error protection for data-masking bits
US8154918B2 (en) * 2008-06-30 2012-04-10 Sandisk Il Ltd. Method for page- and block based scrambling in non-volatile memory
TWI370361B (en) * 2008-08-21 2012-08-11 Ili Technology Corp Memory access controlling apparatus and control method thereof
US8639874B2 (en) 2008-12-22 2014-01-28 International Business Machines Corporation Power management of a spare DRAM on a buffered DIMM by issuing a power on/off command to the DRAM device
US20120030396A1 (en) 2009-03-02 2012-02-02 Zhichun Zhu Decoupled Memory Modules: Building High-Bandwidth Memory Systems from Low-Speed Dynamic Random Access Memory Devices
TWI416523B (zh) 2009-06-10 2013-11-21 Silicon Motion Inc 非揮發性記憶體之寫入錯誤管理方法、非揮發性記憶體、記憶卡、以及非揮發性記憶體之控制器
KR101585213B1 (ko) 2009-08-18 2016-01-13 삼성전자주식회사 라이트 레벨링 동작을 수행하기 위한 메모리 장치의 제어 방법, 메모리 장치의 라이트 레벨링 방법, 및 라이트 레벨링 동작을 수행하는 메모리 컨트롤러, 메모리 장치, 및 메모리 시스템
US8447908B2 (en) 2009-09-07 2013-05-21 Bitmicro Networks, Inc. Multilevel memory bus system for solid-state mass storage
US8862966B2 (en) * 2009-09-09 2014-10-14 Advanced Micro Devices, Inc. Adjustment of write timing based on error detection techniques
US8996785B2 (en) 2009-09-21 2015-03-31 Aplus Flash Technology, Inc. NAND-based hybrid NVM design that integrates NAND and NOR in 1-die with serial interface
KR101620348B1 (ko) 2009-10-16 2016-05-12 삼성전자주식회사 내부전원 발생장치, 이를 구비한 멀티채널 메모리 장치 및 이를 채용한 프로세싱 시스템
US8862973B2 (en) * 2009-12-09 2014-10-14 Intel Corporation Method and system for error management in a memory device
JP5421152B2 (ja) 2010-03-08 2014-02-19 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5139465B2 (ja) 2010-03-31 2013-02-06 株式会社東芝 メモリチップ、情報記憶システム、読み出し装置
US8339891B2 (en) 2010-05-25 2012-12-25 Lsi Corporation Power savings and/or dynamic power management in a memory
US8898511B2 (en) 2010-06-24 2014-11-25 International Business Machines Corporation Homogeneous recovery in a redundant memory system
US8972723B2 (en) 2010-07-14 2015-03-03 Sandisk Technologies Inc. Storage device and method for providing a partially-encrypted content file to a host device
RU2556443C2 (ru) 2010-09-16 2015-07-10 Эппл Инк. Многопортовый контроллер запоминающего устройства с портами, ассоциированными с классами трафика
US8615638B2 (en) 2010-10-08 2013-12-24 Qualcomm Incorporated Memory controllers, systems and methods for applying page management policies based on stream transaction information
JP5032647B2 (ja) 2010-11-26 2012-09-26 株式会社東芝 データ記憶装置、コントロール装置及び暗号化方法
US8410819B2 (en) 2010-12-29 2013-04-02 Stmicroelectronics, Inc. Programmable pulse width discriminator
US8321649B2 (en) 2011-03-18 2012-11-27 Freescale Semiconductor, Inc. Memory controller address and data pin multiplexing
US8665665B2 (en) * 2011-03-30 2014-03-04 Mediatek Inc. Apparatus and method to adjust clock duty cycle of memory
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
KR101451369B1 (ko) 2011-04-29 2014-10-16 엘에스아이 코포레이션 암호화된 전송 고체 상태 디스크 제어기
JP5720470B2 (ja) 2011-07-27 2015-05-20 富士通株式会社 処理装置，試験信号生成装置及び試験信号生成方法
US9025409B2 (en) * 2011-08-05 2015-05-05 Rambus Inc. Memory buffers and modules supporting dynamic point-to-point connections
US9047418B2 (en) * 2011-11-22 2015-06-02 Icron Technologies Corporation Methods and devices for extending USB 3.0-compliant communication
US9330031B2 (en) 2011-12-09 2016-05-03 Nvidia Corporation System and method for calibration of serial links using a serial-to-parallel loopback
US9417998B2 (en) * 2012-01-26 2016-08-16 Memory Technologies Llc Apparatus and method to provide cache move with non-volatile mass memory system
US8638153B2 (en) * 2012-03-29 2014-01-28 Qualcomm Incorporated Pulse clock generation logic with built-in level shifter and programmable rising edge and pulse width
US8667205B2 (en) 2012-04-30 2014-03-04 International Business Machines Corporation Deadlock resolution in end-to-end credit protocol
JP5836903B2 (ja) * 2012-09-04 2015-12-24 株式会社東芝 情報処理装置
US8730750B1 (en) * 2012-10-28 2014-05-20 Lsi Corporation Memory device with control circuitry for generating a reset signal in read and write modes of operation
US20140122777A1 (en) 2012-10-31 2014-05-01 Mosaid Technologies Incorporated Flash memory controller having multi mode pin-out
EP2973571B1 (en) 2013-03-15 2020-04-22 Intel Corporation A memory system

Also Published As

Publication number Publication date
US20160099044A1 (en) 2016-04-07
BR112015019459B1 (pt) 2021-10-19
US10198306B2 (en) 2019-02-05
KR20160127168A (ko) 2016-11-02
US10579462B2 (en) 2020-03-03
US20160179742A1 (en) 2016-06-23
US20160210187A1 (en) 2016-07-21
US10185618B2 (en) 2019-01-22
US10152370B2 (en) 2018-12-11
CN104981872B (zh) 2018-11-06
BR122016006765A2 (pt) 2019-08-27
CN104981872A (zh) 2015-10-14
US20150149735A1 (en) 2015-05-28
US20160098195A1 (en) 2016-04-07
US9990246B2 (en) 2018-06-05
BR122016006764A2 (pt) 2019-08-27
BR112015019459A2 (pt) 2017-07-18
RU2628124C2 (ru) 2017-08-15
KR101670917B1 (ko) 2016-11-01
WO2014143056A1 (en) 2014-09-18
US20160147678A1 (en) 2016-05-26
US20160098366A1 (en) 2016-04-07
EP2973571A4 (en) 2016-11-02
US10795755B2 (en) 2020-10-06
JP2016514320A (ja) 2016-05-19
KR20150120359A (ko) 2015-10-27
US20160211973A1 (en) 2016-07-21
US9852021B2 (en) 2017-12-26
US20160132269A1 (en) 2016-05-12
US20160179604A1 (en) 2016-06-23
US10783028B2 (en) 2020-09-22
US20160148653A1 (en) 2016-05-26
EP2973571B1 (en) 2020-04-22
BR122016006765B1 (pt) 2022-02-01
EP2973571A1 (en) 2016-01-20
BR122016007765B1 (pt) 2022-03-03
BR122016006764B1 (pt) 2022-02-01
BR122016007765A2 (pt) 2019-08-27
JP6139010B2 (ja) 2017-05-31
US10747605B2 (en) 2020-08-18

Similar Documents

Publication Publication Date Title
RU2015134146A (ru) Система памяти
EP2972914B1 (en) Apparatuses and methods for variable latency memory operations
CN107092835B (zh) 一种虚拟存储盘的计算机数据加密装置及方法
US10908839B2 (en) Storage device throttling amount of communicated data depending on suspension frequency of operation
KR101663158B1 (ko) 반도체 메모리 시스템
TWI791436B (zh) 晶粒上終端電路與記憶體系統
US11556272B2 (en) System and method for NAND multi-plane and multi-die status signaling
US11037615B2 (en) Refresh processing method, apparatus, and system, and memory controller
US20070143534A1 (en) Nonvolatile-memory-access control apparatus and nonvolatile-memory control system
KR101260313B1 (ko) 전자장치 및 그 데이터 송수신방법과, 슬레이브 장치 및복수의 장치 간의 통신방법
CN111143897B (zh) 数据安全处理装置、系统及处理方法
US20050223126A1 (en) Buffer controller between memories and method for the same
CN102193774B (zh) 数据读取方法及装置
KR20140109193A (ko) 신호수신장치 및 신호입출력시스템
JP2014160433A (ja) 複数のメモリからデータを提供するための装置および方法