JP7419010B2 - データ処理システムおよびデータ処理システムの制御方法 - Google Patents

Description

本発明は、データ処理システムおよびデータ処理システムの制御方法に関する。

ディスプレイに代表される画像処理システムは、ある単位時間内で、所定のデータ量の画像処理を完了し続ける必要があるデータ処理システムである。毎秒６０フレームのレートで表示するディスプレイは、表示する画像データを入力すると、約１６ｍｓ毎に１フレームの単位で、縦横の回転処理、解像度を上げる超解像処理やエッジ強調などの様々な画像処理を行い、その後、パネルに出力し続ける必要がある。１６ｍｓ内で画像１フレームのデータ処理が間に合わない場合、ディスプレイに表示され、ユーザに視認される画像は、チラツキが生じたり、表示画像の一部がノイズだらけの表示になることが考えられ、ディスプレイ製品として成立しない。

縦横の回転処理や、複数フレームを参照して解像度を上げる超解像処理など、適用する画像処理によっては、１フレーム以上の画像データを一旦メモリに格納した後、メモリから読み出しつつ画像処理を行う必要がある。よって、ディスプレイは、各画像処理を担う画像処理モジュール間で、画像データを受け渡しつつパイプラインで画像処理を行うとともに、画像処理によっては、メモリへの画像データの格納と呼び出しのメモリアクセスをも伴うデータ処理システムである。さらに、それらのデータ処理をある単位時間内、この例では、約１６ｍｓで画像１フレームのデータ処理を完了し続ける必要があるデータ処理システムである。

また、ディスプレイは、入力された画像データを高画質化してパネルに表示するだけでなく、ユーザがディスプレイを操作するためのメニューや表示中のチャンネル情報などの様々な情報のグラフィックを画像データに重畳して表示する。それらＵＩ（ユーザインターフェース）グラフィックは、ユーザによる設定やカスタマイズも可能な柔軟な表示を可能とするために、ＣＰＵによるレンダリング、もしくは、一部ハードウエアによるアシストを用いたソフトウエア処理が一般的である。ＵＩグラフィックのレンダリング処理では、ＣＰＵが、メモリからレンダリング命令の読み出し、命令に従ってレンダリングを実行、その後、メモリにレンダリング結果のグラフィックを格納する。これらの処理を繰り返して、表示するグラフィックを完成させる。グラフィックの大きさや複雑さに応じて、グラフィックの完成までにレンダリング処理数、即ち、メモリアクセス回数が変わる。画像処理と同様にメモリアクセスが発生する。

ただし、画像データの表示と異なり、グラフィックのレンダリング処理に、時間制約は無くてもよい。レンダリング処理が遅れたとしても、グラフィックの表示を行わない、もしくは、グラフィックの切り替え遅らせることで、表示画像に、チラツキが生じたり、表示画像の一部がノイズだらけの表示になることは無いからである。ただし、レンダリング処理が遅くなることは、ユーザに対して、ＵＩグラフィック表示のレスポンス低下を招くことになる。

各画像処理モジュールが、メモリアクセスを行う場合は、データ処理システムが備えるメモリ帯域の効率的な利用を考慮し、メモリバスを一定期間占有し、画像の１水平ライン分のデータといった大きな単位での連続したデータ転送を行う。例えば、ＦｕｌｌＨＤ（１９２０×１０８０画素）でＲＧＢ８ビット深度の画像を表示するディスプレイでは、１水平ライン分である５７６０バイト（＝１９２０×３）分の連続したデータ転送をメモリバスを占有して行う。そのようなメモリアクセスを、垂直ライン数分の１０８０回行う。

一方、レンダリング処理におけるＣＰＵからのメモリアクセスの単位は、ＣＰＵが備えるキャッシュシステムのキャッシュライン分のデータ単位でのアクセスとなる。キャッシュラインは、データ処理システムにより異なるが、２５６バイトや５１２バイトが一般的なサイズであり、レンダリングが完了するまで、画像処理モジュールの１回のデータ転送サイズと比べ、小さいサイズのデータ転送を断続的に発行することになる。

近年、ディスプレイが扱う画像の解像度は、ＦｕｌｌＨＤ（１９２０×１０８０画素）、４Ｋ２Ｋ（３８４０×２１６０画素）、８Ｋ４Ｋ（７６８０×４３２０画素）と飛躍的な向上をしている。従って、メモリであるＤＲＡＭに対して、画像処理モジュールが、単位時間内に格納・読み出しのためにアクセスすべきデータ量も、飛躍的に増大している。しかしながら、ＤＲＡＭのメモリ帯域の向上は、単位時間内にアクセスすべきデータ量の向上より遅い。そのため、データ処理システムが備えるメモリ帯域のうちの多くを画像処理モジュールによるメモリアクセスが占めるようになり、ＵＩレンダリングを行うＣＰＵからのメモリアクセスに対してのメモリ帯域の割り当てが減る傾向にある。また、画像処理モジュールと次の画像処理モジュールとの大きな連続したデータ転送の間にしか、ＣＰＵからのメモリアクセスが入れないため、メモリアクセスのレイテンシが増大し、ＵＩグラフィック表示のレスポンスが低下する傾向にある。

また、処理する画像データの入力がないブランキング期間やその前後では、画像処理モジュールからのメモリアクセスが無い、もしくは、メモリアクセスをする画像処理モジュールが限られるため、ＣＰＵに対して、連続してメモリアクセスを与えることができる。しかし、ＵＩレンダリングを行うＣＰＵからのメモリアクセスは、小さなサイズのデータ転送で、途中にレンダリングの実行が入るため、連続してメモリアクセスを行うことが可能な状況でも、データ転送間にギャップが空き、メモリ帯域を効率的使用できない。

特許文献１では、連続したデータ転送を予め定められたデータ転送長でデータ転送を分割し、分割したデータ転送間に、ＣＰＵからのメモリアクセスを入れることで、ＣＰＵからのメモリアクセスのレイテンシを減らす提案を行っている。

特許文献２では、データ転送のリクエスト情報に含まれる優先度情報を用いて、優先度の低いデータ転送を分割し、分割したデータ転送間に、優先度の高いデータ転送を入れることで、優先度の高いデータ転送のメモリアクセスレイテンシを減らす提案を行っている。

特開２００２－１２３４２０号公報 特開２００９－２１７７５０号公報

しかしながら、ＣＰＵからデータ転送のリクエストがあると、画像処理モジュールからの連続したデータ転送を分割するようにした場合、メモリ帯域の使用効率が下がるとともに、画像処理モジュールへのメモリ帯域の割り当てが減ることになる。従って、最悪の場合、画像処理モジュールが必要とする単位時間内での必要なデータ転送が間に合わなくなり、表示画像が乱れるという課題がある。

また、優先度情報を用いて、データ転送の分割の有無を決定する場合、ＣＰＵからのデータ転送のリクエストの優先度を上げると、前記と同様に、画像処理モジュールへのメモリ帯域の割り当てが減ることになり、最悪の場合、表示画像が乱れる。画像処理モジュールからのデータ転送のリクエストの優先度を上げると、画像処理モジュールからのデータ転送への分割が行われないため、ＣＰＵからのメモリアクセスレイテンシは、現状と変わらない。また、データ処理システムが扱う画像データの高解像度化の進展に伴い、画像処理モジュールが要求するデータ量、即ち、連続したデータ転送の転送長と回数とも増加傾向にあるため、ＣＰＵからのメモリレイテンシは増大する方向にある。従って、ユーザに対して、ＵＩグラフィック表示のレスポンスの遅いディスプレイを提供することになるという課題がある。

本発明の目的は、第１のマスタのデータ転送要求が出力されても、第２のマスタからのメモリアクセスのレイテンシを低減することができるようにすることである。

本発明のデータ処理システムは、データを記憶するメモリと、前記メモリに対するデータ転送要求を出力する第１のマスタと、所定の期間で転送すべき総データ転送長に基づき、前記第１のマスタが出力するデータ転送要求を複数のデータ転送要求に分割し、前記分割された複数のデータ転送要求を出力する分割手段と、前記メモリに対するデータ転送要求を出力する第２のマスタと、前記分割手段の出力と前記第２のマスタの出力とに基づき、前記メモリに対するデータ転送要求の発行順番を調停する第１のアービタと、を有する。

本発明によれば、第１のマスタのデータ転送要求が出力されても、第２のマスタからのメモリアクセスのレイテンシを低減することができる。

データ処理システムの構成例を示す図である。 メモリ帯域とメモリアクセスパターンとの関係を示す図である。 パラメータテーブルを示す図である。 メモリアクセスパターンを示す図である。 メモリアクセスパターンを示す図である。 メモリアクセスパターンを示す図である。 データ転送決定部の制御方法を示すフローチャートである。 分割データ転送実行部の制御方法を示すフローチャートである。

図１は、本実施形態によるデータ処理システム１００の構成例を示す図である。データ処理システム１００は、画像処理モジュール１０１～１０３と、表示パネル１０４と、ＣＰＵ１０６と、ＤＭＡ１０８～１１１と、インターコネクト１１２と、メモリコントローラ１１３と、ＤＲＡＭ１１４とを有する。インターコネクト１１２は、データ転送長決定部１１５と、分割データ転送実行部１１６と、リクエストＦＩＦＯ１１７～１２１と、アービタ１２２と、アービタ１２５と、リクエストＦＩＦＯ１２６とを有する。データ転送長決定部１１５は、パラメータテーブル１２７を有する。分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３およびレスポンスＦＩＦＯ１２４を有する。

データ処理システム１００は、表示すべき画像データ１０５を入力すると、画像データ１０５に対して、３つの画像処理モジュール１０１～１０３により画像処理を適用した後に、表示パネル１０４へ出力することで、画像データの表示を行う。

画像処理モジュール１０１～１０３は、メモリであるＤＲＡＭ１１４をバッファとして用いることで、画像データの入出力を行う。ＤＭＡ１０８～１１１の各々が複数設けられる。ＤＭＡ１０８～１１１は、ＤＲＡＭ１１４に対して、ダイレクトメモリアクセスにより、直接アクセスを行うためのデータ転送要求を発行するダイレクトメモリアクセスコントローラである。

画像処理モジュール１０１は、画像データ１０５を入力し、画像データ１０５に対して画像処理を行った後、ＤＭＡ１０８を介して、ＤＲＡＭ１１４に画像データを格納する。画像処理モジュール１０２は、画像処理モジュール１０１がＤＲＡＭ１１４に格納した画像データを、ＤＭＡ１０９を介して、ＤＲＡＭ１１４から読み出し、読み出した画像データに対して画像処理を行う。その後、画像処理モジュール１０２は、画像処理した画像データを、ＤＭＡ１１０を介して、ＤＲＡＭ１１４に格納する。画像処理モジュール１０３は、画像処理モジュール１０２がＤＲＡＭ１１４に格納した画像データを、ＤＭＡ１１１を介してＤＲＡＭ１１４から読み出し、読み出した画像データに対して画像処理を行った後、画像処理した画像データを表示パネル１０４に出力する。インターコネクト１１２は、４つのＤＭＡ１０８～１１１と、ＤＲＡＭ１１４へアクセスするための制御を担うメモリコントローラ１１３とを接続している。

また、ＣＰＵ１０６は、ユーザからのメニュー表示指示など、リモコンからの指示１０７を入力すると、対応するＵＩグラフィックをソフトレンダリングにより生成し、画像データに重畳して、表示パネル１０４へ出力することで、メニュー画面を表示する。ＣＰＵ１０６は、ＤＲＡＭ１１４に記憶されているレンダリング命令の読み出し、レンダリング処理の実行、レンダリング結果のＤＲＡＭ１１４への格納を繰り返すことで、グラフィック作成を行う。画像処理モジュール１０３が、ＤＲＡＭ１１４に格納されている画像データとＣＰＵ１０６が生成したグラフィックを読み出して、重畳し、表示パネル１０４に出力する。

ＣＰＵ１０６は、４つのＤＭＡ１０８～１１１と同様に、インターコネクト１１２に接続され、ＤＲＡＭ１１４へのアクセスを行うため、ＤＲＡＭ１１４に対するデータ転送要求を出力する。インターコネクト１１２は、ＣＰＵ１０６と、４つのＤＭＡ１０８～１１１で、ＤＲＡＭ１１４のメモリ帯域を共有するバス接続となっている。インターコネクト１１２は、４つのＤＭＡ１０８～１１１からのデータ転送要求と、ＣＰＵ１０６からのデータ転送要求を入力し、ＤＲＡＭ１１４へデータ転送要求を発行する順番を調停している。

４つのＤＭＡ１０８～１１１は、単位時間内で、所定の画像処理を完了し続けるために、ＤＲＡＭ１１４のメモリ帯域を一定期間占有して大きな単位での連続したデータ転送要求を発行する連続アクセスマスタである。

ＣＰＵ１０６は、レンダリングが完了するまで、連続アクセスマスタの１回のデータ転送サイズと比べ、小さいサイズのデータ転送要求を断続的に発行する単発アクセスマスタである。ＣＰＵ１０６は、グラフィック生成完了までの時間制約は無いが、メモリアクセスレイテンシが短いほど、リモコンからの指示１０７から、グラフィック表示までのレスポンスが速くなる。

次に、インターコネクト１１２の構成を詳しく説明する。インターコネクト１１２は、データ転送長決定部１１５と、分割データ転送実行部１１６を含むモジュールである。インターコネクト１１２は、連続アクセスマスタと単発アクセスマスタからのデータ転送要求を受け付けるため、マスタごとにリクエストＦＩＦＯ１１７～１２１を持つ。リクエストＦＩＦＯ１１７～１２１の各々の段数分だけ、ＤＲＡＭ１１４の応答を待たずに、各マスタからのデータ転送要求を先行して受け付けることができる。

リクエストＦＩＦＯ１１７は、ＣＰＵ１０６からのデータ転送要求を受け付けるＣＰＵリクエストＦＩＦＯである。リクエストＦＩＦＯ１１７には、リクエストＦＩＦＯ１１７内での管理番号であるＮｏと、インターコネクト１１２内で他のマスタのデータ転送要求とを区別する一意のＩＤと、Ｗ／Ｒと、データ転送長が登録される。Ｗ／Ｒは、格納（Ｗｒｉｔｅ）か読み出し（Ｒｅａｄ）かを示す。データ転送長は、１データ転送要求でのデータ転送長を示す。リクエストＦＩＦＯ１１７では、Ｃ－２というＩＤで、読み出し（Ｒｅａｄ）、データ転送長が１のデータ転送要求が１つあることを示している。リクエストＦＩＦＯ１１７は、２段なので、先行して２つのデータ転送要求を受け付けることができる。実際には、リクエストＦＩＦＯ１１７には、ＤＲＡＭ１１４のアクセス先アドレスなどの他の情報も存在するが、ここでは省略する。

同様に、リクエストＦＩＦＯ１１８は、ＤＭＡ１０８からのデータ転送要求を受け付けるためのリクエストＦＩＦＯであり、Ｄ１－２とＤ１－３というＩＤで、格納（Ｗｒｉｔｅ）、データ転送長が２５６のデータ転送要求が２つあることを示している。リクエストＦＩＦＯ１１８は、３段なので、先行して３つのデータ転送要求を受け付けることができる。

リクエストＦＩＦＯ１１９は、ＤＭＡ１０９からのデータ転送要求を受け付けるためのリクエストＦＩＦＯであり、Ｄ２－１とＤ２－２というＩＤで、読み出し（Ｒｅａｄ）、データ転送長が２５６のデータ転送要求が２つあることを示している。

リクエストＦＩＦＯ１２０は、ＤＭＡ１１０からのデータ転送要求を受け付けるためのリクエストＦＩＦＯであり、Ｄ３－１というＩＤで、格納（Ｗｒｉｔｅ）、データ転送長が２５６のデータ転送要求が１つあることを示している。

リクエストＦＩＦＯ１２１は、ＤＭＡ１１１からのデータ転送要求を受け付けるためのリクエストＦＩＦＯであり、データ転送要求がまだ無いことを示している。

アービタ１２２は、連続アクセスマスタである４つのＤＭＡ１０８～１１１が発行するデータ転送要求の順番を調停し、その調停した順番でデータ転送要求を分割データ転送実行部１１６に出力する。アービタ１２２は、順繰りに発行順番を割り振ってゆくラウンドロビン方式のアービタである。アービタ１２２は、１データ転送要求ごとに、リクエストＦＩＦＯ１１８～１２１を順繰りに回り、発行するデータ転送要求を決定し、決定したデータ転送要求をリクエストＦＩＦＯ１１８～１２１から、取り出し、分割データ転送実行部１１６へ出力する。

分割データ転送実行部１１６は、アービタ１２２から、調停された連続アクセスマスタからのデータ転送要求を受け取り、内部のリクエストＦＩＦＯ１２３に格納する。分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３にデータ転送要求がある間は、アービタ１２５に対して、データ転送要求を出力する。分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３にデータ転送要求が無くなると、アービタ１２２から次のデータ転送要求を受け付ける。

アービタ１２５は、分割データ転送実行部１１６からの連続アクセスマスタのデータ転送要求と、リクエストＦＩＦＯ１１７からのデータ転送要求との間で、ＤＲＡＭ１１４へのデータ転送要求の発行順番を調停するアービタである。アービタ１２５は、アービタ１２２と同様に、順繰りに発行順番を割り振ってゆくラウンドロビン方式のアービタである。アービタ１２５は、アービタ１２５が決定した順番で、リクエストＦＩＦＯ１１７もしくは分割データ転送実行部１１６からデータ転送要求を取り出し、リクエストＦＩＦＯ１２６に格納する。

リクエストＦＩＦＯ１２６は、リクエストＦＩＦＯ１２６に登録された順番で、メモリコントローラ１１３へのデータ転送要求を発行し、ＤＲＡＭ１１４へのアクセスを行う。ＤＲＡＭ１１４は、ダイナミックランダムアクセスメモリであり、データを記憶する。

次に、データ転送長決定部１１５と、分割データ転送実行部１１６の説明を行う。データ転送長決定部１１５は、分割データ転送実行部１１６から取得リクエストを入力すると、ＤＭＡ１０８～１１１が発行するデータ転送要求を分割するための最小データ転送長を決定し、その最小データ転送長を分割データ転送実行部１１６へ出力する。最小データ転送長は、残り単位時間情報と、リクエストＦＩＦＯ１１８～１２１および１２３が持つデータ転送長を合計した総データ転送長と、データ転送長決定部１１５が保持するパラメータテーブル１２７の情報から決定される。

次に、残り単位時間情報に関して説明する。ＤＭＡ１０８～１１１の連続アクセスマスタが、間に合わせるべき単位時間は、画像データの１つの水平同期信号Ｈｓｙｎｃの期間である。データ転送長決定部１１５は、内部にタイマを持ち、水平同期信号Ｈｓｙｎｃ毎にタイマをクリアし、カウントを開始する。従って、データ転送長決定部１１５は、分割データ転送実行部１１６から要求を受けたタイミングでの１つの水平同期信号Ｈｓｙｎｃに対する残り時間の割合を示す残り単位時間情報が分かる。例えば、データ転送長決定部１１５は、水平同期信号Ｈｓｙｎｃと同じタイミングで、分割データ転送実行部１１６から要求を受けると、残り単位時間情報は、１つの水平同期信号Ｈｓｙｎｃ分である１となる。データ転送長決定部１１５は、水平同期信号Ｈｓｙｎｃの周期の半分が経過したタイミングで、分割データ転送実行部１１６から要求を受けると、残り単位時間情報は、０．５となる。残り単位時間情報は、単位時間に対する残り時間の割合である。単位時間は、１つの水平同期信号Ｈｓｙｎｃの期間である。

次に、総データ転送長に関して説明する。データ転送長決定部１１５は、分割データ転送実行部１１６から要求を受けたタイミングで、リクエストＦＩＦＯ１１８～１２１および１２３に登録されているデータ転送長を取得し、合計することで、総データ転送長を得る。総データ転送長は、ＤＭＡ１０８～１１１が発行し、ＤＲＡＭ１１４にアクセスされていないデータ転送要求の合計のデータ転送長である。図１の場合、データ転送長決定部１１５は、分割データ転送実行部１１６から要求を受けたとすると、総データ転送長は、２５６＋２５６＋２５６＋２５６＋２５６＋１２８の計１４０８となる。

図２は、パラメータテーブル１２７の構成例を示す図である。パラメータテーブル１２７は、単位時間内、即ち、１つの水平走査信号Ｈｓｙｎｃの期間で転送すべき総データ転送長と、それに対応し設定すべき最小データ転送長が、登録されたテーブルである。図２のパラメータテーブル１２７では、単位時間内で転送すべき総データ転送長が、１０２４より小さい場合は、最長データ転送長を６４とする。同様に、単位時間内で転送すべき総データ転送長が、１０２５より大きく２０４８より小さい場合は、最長データ転送長を１２８とする。単位時間内で転送すべき総データ転送長が、２０４９より大きい場合は、最長データ転送長を２５６とする。パラメータテーブル１２７の「単位時間内で転送すべき総データ転送長」は、事前に、最小データ転送長と１データ転送長のメモリアクセスを交互に発行した場合に、単位時間内で転送可能な総データ転送長を算出することで設定したパラメータである。

データ転送長決定部１１５は、分割データ転送実行部１１６から取得リクエストを入力すると、残り単位時間情報と総データ転送長から、単位時間内で転送すべき総データ転送長を算出する。そして、データ転送長決定部１１５は、パラメータテーブル１２７を参照し、単位時間内で転送すべき総データ転送長を基に、最小データ転送長を決定する。例えば、データ転送長決定部１１５は、残り単位時間情報が０．８、総データ転送長が１４０８の場合、単位時間内で転送すべき総データ転送長が、１４０８÷０．８＝１７６０と求め、最小データ転送長が、１２８と決定する。

分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３とレスポンスＦＩＦＯ１２４を内部に持つ。リクエストＦＩＦＯ１２３は、アービタ１２２から送られてきた連続アクセスマスタのデータ転送要求を格納するＦＩＦＯである。分割データ転送実行部１１６は、データ転送要求をリクエストＦＩＦＯ１２３に格納すると同時に、当該データ転送要求の応答用のＦＩＦＯであるレスポンスＦＩＦＯ１２４にもデータ転送要求を格納する。その後、分割データ転送実行部１１６は、アービタ１２５に対して、データ転送要求を出力する。分割データ転送実行部１１６は、アービタ１２５からデータ転送が許可されると、データ転送長決定部１１５に最小データ転送長の取得リクエストを出力し、最小データ転送長を入力する。そして、分割データ転送実行部１１６は、分割部であり、その最小データ転送長の値に従って、リクエストＦＩＦＯ１２３のデータ転送要求を複数のデータ転送要求に分割し、その分割された複数のデータ転送要求をアービタ１２５に出力する。これにより、分割データ転送実行部１１６は、ＤＲＡＭ１１４への分割したデータ転送要求を発行する。その後、分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３に格納したデータ転送要求が無くなるまで、アービタ１２５へデータ転送要求を出力する。

例えば、分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３に格納されているデータ転送要求のデータ転送長が２５６で、最小データ転送長が１２８の場合、データ転送長１２８の転送に分割し、アービタ１２５に出力する。そして、分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３に格納されているデータ転送要求のデータ転送長を未転送のデータ転送長である１２８に更新する。次に、分割データ転送実行部１１６は、最小データ転送長が６４の場合、データ転送長６４の転送に分割し、アービタ１２５に送信し、リクエストＦＩＦＯ１２３に格納されているデータ転送要求のデータ転送長を未転送のデータ転送長である６４に更新する。次に、分割データ転送実行部１１６は、最小データ転送長が２５６の場合、データ転送長の６４より大きいため、データ転送長６４の転送をアービタ１２５に出力し、リクエストＦＩＦＯ１２３は空になる。分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３のデータ転送長が、最小データ転送長より小さい場合は、リクエストＦＩＦＯ１２３のデータ転送長分のデータ転送要求をアービタ１２５に出力する。

分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３に格納したデータ転送要求が無くなると、アービタ１２２から次のデータ転送要求を受け取る。また、分割データ転送実行部１１６は、データ転送要求が格納の場合、格納完了のレスポンスを、レスポンスＦＩＦＯ１２４に格納されているデータ転送要求に従って応答する。また、分割データ転送実行部１１６は、データ転送要求が読み出しの場合、読み出したデータをレスポンスとして、発行元の連続アクセスマスタに返す際、レスポンスＦＩＦＯ１２４に格納されているデータ転送要求に従って応答する。そして、分割データ転送実行部１１６は、応答が完了すると、レスポンスＦＩＦＯ１２４から当該データ転送要求を削除する。

図１では、分割データ転送実行部１１６は、レスポンスＦＩＦＯ１２４から、２５６のデータ転送長の格納（Ｗｒｉｔｅ）データ転送を受け付けている。また、リクエストＦＩＦＯ１２６には、２５６のデータ転送長の格納（Ｗｒｉｔｅ）データ転送を、１２８のデータ転送長に分割したデータ転送がある。２５６のデータ転送長の格納（Ｗｒｉｔｅ）データ転送の残りの１２８のデータ転送長のデータ転送が、リクエストＦＩＦＯ１２３にあり、アービタ１２５からの発行許可を待っている状態である。

以上が、データ処理システム１００の構成である。次に、時間の流れを用いたデータ処理システム１００の動作を説明する。ＤＭＡ１０８～１１１の連続アクセスマスタとＣＰＵ１０６の単発アクセスマスタのメモリアクセスパターンを説明するに先立ち、連続アクセスマスタのアクセスパターンを説明する。

図３は、データ処理システム１００のメモリ帯域と、画像処理モジュール１０１～１０３のＤＭＡ１０８～１１１の連続アクセスマスタのメモリアクセスパターンとの関係を説明する図である。横軸は時間を示し、縦軸はメモリ帯域を示す。

垂直同期信号３０１と３０２は、ディスプレイ表示おける垂直同期信号Ｖｓｙｎｃを示す。垂直同期信号Ｖｓｙｎｃ間に、水平同期信号Ｈｓｙｎｃが１４回入っている。水平同期信号３０３がその水平同期信号Ｈｓｙｎｃの一部を示す。各水平同期信号Ｈｓｙｎｃの間の期間を図３で示すように、Ｈ０、Ｈ１、・・、Ｈ１４とする。実際には、ＦｕｌｌＨＤ（１９２０×１０８０画素）の場合、水平同期信号Ｈｓｙｎｃは、１１２５回入るが、ここでは説明を容易にするために、水平同期信号Ｈｓｙｎｃの数を少なくしている。横軸３０４は、時間の流れを示しており、期間Ｈ０、Ｈ１、Ｈ２という順に時間が進む。垂直同期信号３０１と３０２の間隔は、毎秒６０フレームのレートで表示するディスプレイでは、約１６ｍｓである。メモリ帯域の理論値は、ＤＲＡＭ１１４のデータバスの幅と周波数で求められ、有効な実行値は、一般的に理論値の約７０％である。

縦軸は、各垂直同期信号３０１および３０２間での連続アクセスマスタのＤＭＡ１０８～１１１のメモリ帯域使用量を示している。メモリ帯域量３０５は、各垂直同期信号Ｈｓｙｎｃで使用できるＤＲＡＭ１１４の有効に使用できるメモリ帯域量を示しており、また、連続アクセスマスタが、間に合わせるべき単位時間で使用できるメモリ帯域量を示している。領域３０６は、ＤＭＡ１０８が必要とするメモリ帯域の量と、データ転送を行う水平同期信号Ｈｓｙｎｃのタイミングを示している。ＤＭＡ１０８は、期間Ｈ１からＨ９のタイミングで、領域３０６の縦軸で示す量のメモリ帯域を必要とすることを示している。

同様に、領域３０７は、ＤＭＡ１０９が必要とするメモリ帯域の量とタイミングを示している。領域３０８は、ＤＭＡ１１０が必要とするメモリ帯域の量とタイミングを示している。領域３０９は、ＤＭＡ１１１が必要とするメモリ帯域の量とタイミングを示している。

図３では、垂直同期信号Ｖｓｙｎｃの後、画像処理モジュール１０１、画像処理モジュール１０２、画像処理モジュール１０３の順で、動作を始め、また、動作が完了することを示している。また、期間Ｈ０のタイミングでは、ＣＰＵ１０６は、メモリ帯域量３０５を使用することができる。期間Ｈ１のタイミングでは、ＣＰＵ１０６は、メモリ帯域量３１０を使用することができる。期間Ｈ６のタイミングでは、ＣＰＵ１０６は、メモリ帯域量３１１を使用することができる。

次に、ＤＭＡ１０８～１１１の連続アクセスマスタとＣＰＵ１０６の単発アクセスマスタのメモリアクセスパターンを説明する。図４を用いて、図３における期間Ｈ１のタイミングでのメモリアクセスパターンを説明する。

横軸４０１は、時間の流れる方向を示している。水平同期信号Ｈｓｙｎｃのタイミング４０２で、連続アクセスマスタであるＤＭＡ１０８から２５６のデータ転送長のデータ転送要求と、単発アクセスマスタであるＣＰＵ１０６からＵＩレンダリングのためのアクセスが断続的に発行されているケースである。

タイミング４０２で、ＤＭＡ１０８のみがデータ転送要求を発行しているため、アービタ１２２において、ＤＭＡ１０８のデータ転送要求が選ばれ、分割データ転送実行部１１６のリクエストＦＩＦＯ１２３に格納される。アービタ１２５の調停により、分割データ転送実行部１１６からのデータ転送要求が許可されると、データ転送長決定部１１５に最小データ転送長を要求する。図３の期間Ｈ１のタイミングでは、他の連続アクセスマスタがデータ転送を要求していないため、図２の単位時間内で転送すべき総データ転送長は少なく、最小データ転送長は、６４となる。従って、タイミング４０３では、最小データ転送長は、６４となり、領域４０７で示すように、連続アクセスマスタのＤＭＡ１０８として６４のデータ転送長でのデータ転送を発行する。

次に、領域４０８で示すように、単発アクセスマスタのＣＰＵ１０６のデータ転送長が１のデータ転送が発生する。その後も、タイミング４０４、４０５および４０６では、データ転送長決定部１１５に最小データ転送長を要求し、他の連続アセスマスタがデータ転送を要求していないため、図２の単位時間内で転送すべき総データ転送長は少なく、最小データ転送長は、６４となる。領域４０９、４１１および４１３では、連続アクセスマスタのＤＭＡ１０８として６４のデータ転送長でのデータ転送を発行し、その間に、領域４１０および４１２で示すように、単発アクセスマスタのＣＰＵ１０６のデータ転送長が１のデータ転送が発生する。

このように、分割データ転送実行部１１６は、ＤＭＡ１０８～１１１が発行するデータ転送要求を複数のデータ転送要求に分割し、その分割された複数のデータ転送要求をアービタ１２５に出力する。アービタ１２５は、分割データ転送実行部１１６が出力する複数のデータ転送要求の出力の間に、ＣＰＵ１０６が発行するデータ転送要求を出力する。これにより、ＣＰＵ１０６の単発アクセスマスタのデータ転送のレイテンシを減らすことができる。

また、領域４１４および４１５では、ＣＰＵ１０６の単発アクセスマスタが、連続してデータ転送を行える場合でも、レンダリング処理は、メモリアクセスの間に、レンダリングの実行処理が入るため、ＤＲＡＭ１１４へのデータ転送要求間にギャップが発生する。従って、ＣＰＵ１０６は、メモリアクセスを占有できる場合でも、メモリ帯域を効率的に使うことができない。しかしながら、領域４０９、４１１および４１３で示すように、途中にＤＭＡ１０８の連続アクセスマスタのデータ転送が入ることで、ＣＰＵ１０６の単発アクセスマスタのギャップを隠蔽することができ、メモリ帯域の効率的な使用ができる。

図５は、図３における期間Ｈ６のタイミングでのメモリアクセスパターンを説明する図である。横軸５０１は、時間の流れる方向を示している。水平同期信号Ｈｓｙｎｃのタイミング５０２で、連続アクセスマスタのＤＭＡ１０８～１１１の各々から２５６のデータ転送長のデータ転送要求と、単発アクセスマスタのＣＰＵ１０６からＵＩレンダリングのためのアクセスが断続的に発行されている。

単位時間内で転送すべき総データ転送長が多いため、タイミング５０３、５０４および５０５での最小データ転送長は、２５６となる。領域５０８、５０９および５１０で示すように、連続アクセスマスタのＤＭＡ１０８～１１０からのデータ転送は、分割なしで行われる。しかし、タイミング５０６および５０７では、単位時間内で転送すべき総データ転送長が減り、残り単位時間に対して余裕が出たため、最小データ転送長は、１２８となっている。従って、領域５１１および５１２で示すように、１２８のデータ転送長のテータ転送に分割され、単発アクセスマスタのＣＰＵ１０６のアクセスが入ることで、ＣＰＵ１０６のレイテンシの削減に寄与している。

図６は、図３における期間Ｈ６のタイミングでのメモリアクセスパターンの別の例を説明する図である。横軸６０１は、時間の流れる方向を示している。水平同期信号Ｈｓｙｎｃのタイミング６０２で、連続アクセスマスタのＤＭＡ１０８から２５６のデータ転送長のデータ転送要求と、単発アクセスマスタのＣＰＵ１０６からＵＩレンダリングのためのアクセスが断続的に発行される。タイミング６０３で、連続アクセスマスタのＤＭＡ１０９～１１１の各々から２５６のデータ転送長のデータ転送要求が発行される。

タイミング６０４では、連続アクセスマスタでは、ＤＭＡ１０８のみが、データ転送を要求しているため、単位時間内で転送すべき総データ転送長は少なく、最小データ転送長は、６４となる。図４のタイミング４０３と同様である。従って、タイミング６０４で示すように、最小データ転送長は６４となり、領域６０９で示すように、連続アクセスマスタのＤＭＡ１０８として６４のデータ転送長でのデータ転送を発行する。タイミング６０５では、単位時間内で転送すべき総データ転送長が増えているため、最小データ転送長は、２５６となり、領域６１０で示すように、発行済みの６４のデータ転送の残り１９２のデータ転送長でのデータ転送を発行する。その後、タイミング６０６、６０７および６０８で示すように、最小データ転送長は、２５６となり、領域６１１、６１２および６１３で示すように、連続アクセスマスタのＤＭＡ１０９～１１１からは、２５６のデータ転送長でのデータ転送となる。

領域６０９と６１０の分割した連続アクセスマスタのデータ転送間に、単発アクセスマスタのＣＰＵ１０６のデータ転送を入れることができ、単発アクセスマスタのＣＰＵ１０６のデータ転送のレイテンシの削減に寄与している。

図７は、データ転送長決定部１１５の制御方法を説明するためのフローチャートである。ステップＳ７０１では、データ転送長決定部１１５は、スタート後、残り単位時間情報を取得するための水平同期信号Ｈｓｙｎｃのタイマをスタートし、水平同期信号Ｈｓｙｎｃ毎にタイマをリセットする。

ステップＳ７０２では、データ転送長決定部１１５は、分割データ転送実行部１１６からの最小データ転送長の取得リクエストを待つ。データ転送長決定部１１５は、最小データ転送長の取得リクエストを入力すると、ステップＳ７０３へ進む。

ステップＳ７０３では、データ転送長決定部１１５は、リクエストＦＩＦＯ１１８～１２１および１２３に格納されている全データ転送リクエストのデータ転送長を取得し、その値を合計し、総データ転送長を算出し、ステップＳ７０４へ進む。

ステップＳ７０４では、データ転送長決定部１１５は、総データ転送長と残り時間情報とパラメータテーブル１２７から、最小データ転送長を決定し、分割データ転送実行部１１６へ出力し、ステップＳ７０２へ戻る。

図８は、分割データ転送実行部１１６の制御方法を説明するためのフローチャートである。ステップＳ８０１では、分割データ転送実行部１１６は、アービタ１２２で許可されたＤＭＡのデータ転送要求を受け取り、リクエストＦＩＦＯ１２３に格納する。

ステップＳ８０２では、分割データ転送実行部１１６は、ステップＳ８０１で受け取ったデータ転送要求を、レスポンスＦＩＦＯ１２４に格納する。

ステップＳ８０３では、分割データ転送実行部１１６は、アービタ１２５にデータ転送の要求を出力する。

ステップＳ８０４では、分割データ転送実行部１１６は、アービタ１２５からデータ転送の許可を待ち、許可が得られると、ステップＳ８０５に進む。

ステップＳ８０５では、分割データ転送実行部１１６は、データ転送長決定部１１５へ最小データ転送長の取得リクエストを出力し、最小データ転送長を入力すると、ステップＳ８０６に進む。

ステップＳ８０６では、分割データ転送実行部１１６は、最小データ転送長の値に従って、リクエストＦＩＦＯ１２３に格納されたデータ転送要求を分割し、データ転送要求を発行する。

ステップＳ８０７では、分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３が空か否かをチェックする。分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３が空の場合には、ステップＳ８０１に戻り、次のデータ転送要求を取得する。分割データ転送実行部１１６は、リクエストＦＩＦＯ１２３が空で無い場合には、ステップＳ８０３に戻り、アービタ１２５にデータ転送の要求を出力する。

分割データ転送実行部１１６は、直近の総データ転送長に基づく最小データ転送長でデータ転送要求を発行すべく、ステップＳ８０５のアービタ１２５からデータ転送の許可を受けた後に、データ転送長決定部１１５へ最小データ転送長の取得リクエストを出力する。なお、分割データ転送実行部１１６は、ステップＳ８０２とＳ８０３の間で、最小データ転送長の取得リクエストを出力し、最小データ転送長を取得の上、アービタ１２５にデータ転送の要求を出力してもよい。

以上のように、データ処理システム１００は、データ処理システム１００のメモリ帯域の使用状況に応じて、画像処理モジュール１０１～１０３からの連続したデータ転送の分割の大きさを変更することができる。そして、データ処理システム１００は、メモリ帯域が破たんしない範囲で、ＣＰＵ１０６からのメモリアクセスを間に入れることができる。従って、データ処理システム１００は、ＣＰＵ１０６からのメモリアクセスのレイテンシを減らすことができ、ユーザに対して、レスポンスの良いＵＩグラフィック表示を行う表示パネル１０４を提供することができる。

また、データ処理システム１００は、データ処理システム１００のメモリ帯域が破たんしない範囲で、ＣＰＵ１０６からＤＲＡＭ１１４へのアクセス権を与える間隔を短くし、メモリアクセスレイテンシを向上させることができる。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１００：データ処理システム、１０６：ＣＰＵ、１０８～１１１：ＤＭＡ、１１４：ＤＲＡＭ、１１５：データ転送長決定部、１１６：分割データ転送実行部

Claims (7)

1. データを記憶するメモリと、
   前記メモリに対するデータ転送要求を出力する第１のマスタと、
   所定の期間で転送すべき総データ転送長に基づき、前記第１のマスタが出力するデータ転送要求を複数のデータ転送要求に分割し、前記分割された複数のデータ転送要求を出力する分割手段と、
   前記メモリに対するデータ転送要求を出力する第２のマスタと、
   前記分割手段の出力と前記第２のマスタの出力とに基づき、前記メモリに対するデータ転送要求の発行順番を調停する第１のアービタと、
   を有することを特徴とするデータ処理システム。
2. 前記第１のマスタが複数設けられ、
   前記複数の第１のマスタが出力するデータ転送要求の順番を調停し、前記調停した順番で前記データ転送要求を前記分割手段に出力する第２のアービタをさらに有することを特徴とする請求項１に記載のデータ処理システム。
3. 前記第１のマスタが出力するデータ転送要求を分割するためのデータ転送長を決定する決定手段をさらに有し、
   前記分割手段は、前記データ転送長に応じて、前記第１のマスタが出力するデータ転送要求を複数のデータ転送要求に分割することを特徴とする請求項１または２に記載のデータ処理システム。
4. 前記決定手段は、前記所定の期間で転送すべき総データ転送長を基に、前記データ転送長を決定することを特徴とする請求項３に記載のデータ処理システム。
5. 前記決定手段は、前記第１のマスタが出力し、前記メモリにアクセスされていないデータ転送要求の合計のデータ転送長と、前記所定の期間に対する残り時間の割合とを基に、前記データ転送長を決定することを特徴とする請求項３または４に記載のデータ処理システム。
6. 前記所定の期間は、１つの水平同期信号の期間であることを特徴とする請求項４または５に記載のデータ処理システム。
7. データを記憶するメモリと、
   前記メモリに対するデータ転送要求を出力する第１のマスタと、
   前記メモリに対するデータ転送要求を出力する第２のマスタとを有するデータ処理システムの制御方法であって、
   所定の期間で転送すべき総データ転送長に基づき、前記第１のマスタが出力するデータ転送要求を複数のデータ転送要求に分割し、前記分割された複数のデータ転送要求を出力する分割ステップと、
   前記分割ステップによる出力と前記第２のマスタの出力とに基づき、前記メモリに対するデータ転送要求の発行順番を調停する調停ステップと、
   を有することを特徴とするデータ処理システムの制御方法。

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